ITMI20130030A1 - Dispositivo elettronico comprendente regioni conduttive e regioni dummy - Google Patents

Dispositivo elettronico comprendente regioni conduttive e regioni dummy

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ITMI20130030A1
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gate region
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Antonino Alessandria
Leonardo Fragapane
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Description

DESCRIZIONE
La presente invenzione si riferisce in generale al settore dei dispositivi a semiconduttore. Più in particolare, essa si riferisce ai dispositivi a semiconduttore comprendenti transistori IGBT (“Insulated Gate Bipolar Transistor†).
Ciascun transistore IGBT integrato in una piastrina in materiale semiconduttore comprende una regione di collettore in corrispondenza di una superficie posteriore della piastrina, una regione di emettitore in corrispondenza di una superficie frontale della piastrina opposta alla superficie posteriore, una regione epitassiale tra la regione di emettitore e la regione di collettore, ed una regione di gate in una trincea (trench) isolata estendentesi nella piastrina dalla superficie frontale (attraverso la regione di emettitore e parte della regione epitassiale).
Come à ̈ noto, la regione di emettitore comprende una regione di body formata nella regione epitassiale, e due regioni di source estendentesi dalla superficie frontale nella regione di body lungo pareti laterali opposte della trincea.
Pertanto, ciascun transistore IGBT presenta un elemento BJT (definito dalla regione di body, dalla regione epitassiale e dalla regione di collettore) ed un elemento MOSFET (definito dalle regioni di source, dalla regione di gate, dalla regione di body e dalla regione epitassiale).
Quando una tensione di pilotaggio à ̈ applicata alla regione di gate, una corrente di canale scorre lungo le pareti laterali della trincea, tra la regione di source e la regione epitassiale (la quale agisce quindi da regione di drain dell’elemento MOSFET). Una corrente di collettore, amplificata del fattore di guadagno dell’elemento BJT rispetto alla corrente di canale, scorre quindi verso la regione di collettore (per cui la regione epitassiale agisce anche da regione di base dell’elemento BJT connessa alla regione di drain dell’elemento MOSFET).
I transistori IGBT, combinando le proprietà di elevata impedenza della regione di gate degli elementi MOSFET e di elevata corrente di collettore degli elementi BJT, richiedendo, nel contempo, ridotta occupazione di area, possono essere utilizzati in applicazioni di potenza (ad esempio, per il controllo di motori).
In tali applicazioni, i transistori IGBT sono integrati in gran numero nella piastrina. Per ottenere elevate densità di integrazione e prestazioni, i transistori IGBT possono essere disposti nella piastrina secondo opportune configurazioni. In una tipica configurazione, i transistori IGBT presentano una disposizione a (ad esempio, strisce di) celle, nel seguito celle attive, alternate a (ad esempio, strisce di) celle dummy. Ciascuna cella attiva presenta due regioni di gate, una regione di emettitore tra le regioni di gate (e comprendente due regioni di source, ciascuna associata ad una rispettiva regione di gate), una regione epitassiale ed una regione di collettore, mentre ciascuna cella dummy comprende due regioni di gate dummy (e/o una regione di gate ed una regione di gate dummy, come discusso sotto), una regione di emettitore dummy tra le regioni di gate dummy, una regione epitassiale dummy ed una regione di collettore dummy.
Le regioni di emettitore dummy non presentano regioni di source, per cui le celle dummy non implementano l’elemento MOSFET. Come à ̈ noto, pilotando opportunamente le celle dummy, possono essere indotte variazioni controllate di tensione tali da influenzare parametri elettrici delle celle attive vicine (ad esempio, tensione di breakdown, fattore di guadagno). Pertanto, tali parametri elettrici possono essere controllati a valle del processo di produzione, il che conferisce maggiore libertà di progettazione.
Nello stato della tecnica, esistono differenti soluzioni di pilotaggio delle celle dummy.
Alcune soluzioni prevedono di connettere le regioni di gate dummy alle regioni di gate o alle regioni di emettitore, e di lasciare flottanti le regioni di emettitore dummy. Tuttavia, il pilotaggio delle regioni di gate dummy congiuntamente a quello delle regioni di gate (o delle regioni di emettitore) non fornisce risultati soddisfacenti.
Altre soluzioni prevedono quindi di connettere tra loro le regioni di gate dummy, e di pilotarle in maniera indipendente rispetto alle regioni di gate. In tali soluzioni, le regioni di emettitore dummy possono essere connesse alle regioni di gate dummy, e pilotate insieme (o lasciate entrambe flottanti). In alternativa, come illustrato in US 7,977,704 B2, alcune regioni di emettitore dummy possono essere connesse alle regioni di gate dummy, e pilotate indipendentemente dalle rimanenti regioni di emettitore dummy.
Tuttavia, anche tali soluzioni non forniscono risultati soddisfacenti. Infatti, le regioni di gate delle celle attive identificano anche le regioni di gate dummy delle celle dummy ad esse adiacenti. Ciò genera polarizzazioni non ottimali delle celle dummy.
Tali problematiche sono esacerbate nelle implementazioni a singola cella dummy. In tali implementazioni, infatti, ciascuna cella dummy à ̈ identificata da entrambe le regioni di gate delle celle attive ad essa adiacenti.
Infine, in tutte le soluzioni discusse, le celle dummy introducono accoppiamenti capacitivi tra le regioni di emettitore dummy e di collettore dummy e la regione di gate delle celle attive ad esse adiacenti. Tali accoppiamenti capacitivi determinano una riduzione della velocità di commutazione delle celle attive.
In termini generali, la soluzione in accordo con una o più forme di realizzazione della presente invenzione si basa sull’idea di realizzare una regione di gate ed una regione di gate dummy (separate) nella stessa trincea.
In particolare, uno o più aspetti della soluzione in accordo con specifiche forme di realizzazione dell’invenzione sono indicati nelle rivendicazioni indipendenti, con caratteristiche vantaggiose della stessa soluzione che sono indicate nelle rivendicazioni dipendenti, con il testo di tutte le rivendicazioni che à ̈ incorporato nella presente alla lettera per riferimento (con qualsiasi caratteristica vantaggiosa fornita con riferimento ad uno specifico aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione che si applica mutatis mutandis ad ogni altro suo aspetto).
Più specificamente, un aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un dispositivo elettronico di potenza comprendente una regione epitassiale, una regione di collettore, una regione di gate formata in una trincea estendentesi nella regione epitassiale, una regione di emettitore nella regione epitassiale ad un lato della trincea (e comprendente una regione di body ed una regione di source nella regione di body), ed una regione di emettitore dummy (priva di regioni di source) nella regione epitassiale ad un lato opposto della trincea. La regione di gate si estende lungo una prima parete della trincea affacciata alla regione di emettitore. La trincea comprende una regione di gate dummy elettricamente isolata dalla regione di gate ed estendentesi lungo una seconda parete della trincea opposta alla prima parete.
Un altro aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione si riferisce ad un metodo per realizzare tale dispositivo elettronico. Una soluzione in accordo con una o più forme di realizzazione dell’invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate (in cui elementi corrispondenti sono indicati con riferimenti uguali o simili e la loro spiegazione non à ̈ ripetuta per brevità). A tale riguardo, à ̈ espressamente inteso che le figure non sono necessariamente in scala (con alcuni particolari che possono essere esagerati e/o semplificati) e che, a meno d’indicazione contraria, esse sono semplicemente utilizzate per illustrare concettualmente le strutture e le procedure descritte. In particolare:
FIG.1 mostra schematicamente una vista in sezione di un transistore IGBT noto nello stato della tecnica;
FIG.2 mostra schematicamente una vista in sezione di un dispositivo elettronico noto nello stato della tecnica;
FIG.3 mostra schematicamente una vista in sezione di un dispositivo elettronico in cui la soluzione in accordo con una o più forme di realizzazioni della presente invenzione può essere applicata;
FIG.4 mostra schematicamente una vista in sezione di un dispositivo elettronico in accordo con una forma di realizzazione della presente invenzione;
FIG.5 mostra schematicamente una vista in sezione di un dispositivo elettronico in accordo con un’altra forma di realizzazione della presente invenzione, e
FIGG.6A-6C mostrano schematicamente alcuni passi significativi del processo di produzione del dispositivo elettronico di FIG.5 in accordo con una forma di realizzazione della presente invenzione.
Con riferimento a FIG.1, essa mostra schematicamente una vista in sezione di un transistore IGBT 100 noto nello stato della tecnica.
Il transistore IGBT 100 à ̈ integrato in una piastrina 105 in materiale semiconduttore di tipo P<+>(ad esempio, silicio drogato con boro), la quale ha una superficie frontale 105Fed una superficie posteriore 105Ropposta alla superficie frontale 105F- come usuale, l’aggiunta dei segni /++ o -/-- alle lettere P ed N denota concentrazioni di droganti alte/molto alte o basse/molto basse, rispettivamente, mentre l’assenza di tali segni denota concentrazioni di droganti intermedie.
Il transistore IGBT 100 comprende una regione epitassiale 110Epdi tipo N-(ad esempio, silicio drogato con fosforo) che si estende dalla superficie frontale 105Fnella piastrina 105, ed una regione di body 110Bdi tipo P<->che si estende dalla superficie frontale 105Fnella regione epitassiale 110Ep- con tale piastrina 105 che definisce, tra la regione epitassiale 110Epe la superficie posteriore 105R, una corrispondente regione di collettore 110C.
Il transistore IGBT 100 comprende inoltre una regione di gate 110Gformata in una trincea 115 estendentesi dalla superficie frontale 105Fattraverso la regione di body 110Be parte della regione epitassiale 110Ep, e due regioni di source 110Sdi tipo N<+>estendentesi nella regione di body 110Bdalla superficie frontale 105F(in corrispondenza di rispettive pareti laterali W1,W2opposte della trincea 115). La regione di gate 110Gcomprende silicio policristallino (ad esempio, drogato N<+>), ed à ̈ isolata dalle regioni di source 110S, dalla regione di body 110Be dalla regione epitassiale 110Epmediante interposizione di uno strato di ossido 115OX(nel seguito, la regione di gate, la trincea e lo strato di ossido saranno indicati nel complesso come struttura di gate).
Pertanto, come visibile in figura, il transistore IGBT 100 presenta un elemento BJT (definito dalla regione di body 110B, dalla regione epitassiale 110Epe dalla regione di collettore 110C) ed un elemento MOSFET (definito dalle regioni di source 110S, dalla regione di gate 110G, dalla regione di body 110Be dalla regione epitassiale 110Ep).
Quando una tensione di pilotaggio (non mostrata) à ̈ applicata alla regione di gate 110G, una corrente di canale scorre lungo le pareti laterali W1,W2della trincea 115, tra le regioni di source 110Se la regione epitassiale 110Ep(la quale agisce quindi da regione di drain dell’elemento MOSFET). Una corrente di collettore, amplificata del fattore di guadagno dell’elemento BJT rispetto alla corrente di canale, scorre quindi verso la regione di collettore 110C(per cui la regione epitassiale 110Epagisce anche da regione di base dell’elemento BJT connessa alla regione di drain dell’elemento MOSFET). La regione di body 110Be le regioni di source 110S, polarizzate allo stesso modo, identificano invece una regione di emettitore 110B,110Sdel transistore IGBT 100 (con la regione di body 110Bche agisce anche da regione di emettitore dell’elemento BJT).
Pertanto, come visibile nello schema elettrico equivalente del transistore IGBT 100, la regione di emettitore e la regione di base dell’elemento BJT sono connesse alle regione di source ed alla regione di drain, rispettivamente, dell’elemento MOSFET.
Con riferimento ora a FIG.2, essa mostra schematicamente una vista in sezione di un dispositivo elettronico 200 noto nello stato della tecnica.
Il dispositivo elettronico 200 comprende una pluralità di transistori IGBT, i quali sono disposti in celle 210, nel seguito celle attive (solo due illustrate in figura per semplicità di rappresentazione). Ciascuna cella attiva 210 comprende due strutture di gate 210G,215,215OX, una regione di emettitore 210B,210Stra esse interposta (ciascuna comprendente una regione di body 210B, e due regioni di source 210Snella regione di body 210B, (ciascuna associata ad una rispettiva struttura di gate 210G,215,215OX), una regione epitassiale 210Eped una regione di collettore 210C.
Ciascuna cella attiva 210 Ã ̈ realizzata in forma di striscia (non visibile) estendentesi sostanzialmente per tutta la lunghezza del dispositivo elettronico 200, con le regioni di emettitore 210B,210Se le regioni di gate 210Gdi tutte le (strisce di) celle attive 210 che sono connesse ad un terminale di emettitore TBSe ad un terminale di gate TG, rispettivamente, del dispositivo elettronico 200 - realizzando quindi una connessione parallela tra le celle attive 210.
Il dispositivo elettronico 200 ulteriormente comprende una o più celle dummy 220i(i=1, 2,…N, con N=3 nell’esempio in questione) tra celle attive 210 consecutive.
Ciascuna cella dummy 220icomprende una regione epitassiale dummy 220Ep, una regione di collettore dummy 220C, ed una regione di emettitore dummy 220B(analoghe alla regione epitassiale 210Ep, alla regione di collettore 210Ced alla regione di body 210B, rispettivamente). Come visibile in figura, un numero n di strutture di gate dummy 220G,225,225OX(due nell’esempio in questione, ed in generale n=N-1) sono formate tra le strutture di gate 210G,215,215OXdi celle attive 210 consecutive. In questo modo, la cella dummy 2202comprende le (ed à ̈ limitata dalle) strutture di gate dummy 220G,225,225OX, mentre ciascuna cella dummy 2201,2203comprende (ed à ̈ limitata da) una rispettiva struttura di gate 210G,215,215OXed una rispettiva struttura di gate dummy 220G,225,225OX.
Le regioni di emettitore dummy 220Bnon presentano regioni di source, per cui le celle dummy 220inon implementano l’elemento MOSFET. Come à ̈ noto, pilotando opportunamente le celle dummy 220i, possono essere indotte variazioni controllate di tensione tali da influenzare parametri elettrici delle celle attive 210 (ad esempio, tensione di breakdown, fattore di guadagno).
Tuttavia, come discusso nella parte introduttiva, le celle dummy 2201,2203, condividendo le strutture di gate 210G,215,215OXcon le celle attive 210 ad esse adiacenti, non possono essere polarizzate in maniera indipendente rispetto alle celle attive 210. Ciò à ̈ concettualmente rappresentato in figura mediante connessione delle regioni di emettitore dummy 220Be delle regioni di gate dummy 220Gad un terminale di emettitore dummy TBS’ e ad un terminale di gate dummy TG’, rispettivamente - ad esclusione delle regioni di gate 210G(le quali, sebbene associate anche alle celle dummy 2201,2203, devono essere pilotate conformemente al funzionamento delle celle attive 210).
In aggiunta, le celle dummy 2201,2203introducono accoppiamenti capacitivi tra le regioni di emettitore dummy e di collettore dummy 220B,220Ce la regione di gate 210Gdelle celle attive 210 ad esse adiacenti. Tali accoppiamenti capacitivi determinano una riduzione della velocità di commutazione del dispositivo elettronico 200.
La Richiedente ha notato che le problematiche di cui sopra (evidenziate in relazione alla specifica configurazione a celle) sono comuni a tutte le configurazioni che comprendono la struttura illustrata nella vista in sezione di FIG.3. Tale struttura può essere impiegata (ad esempio, replicata e/o riadattata) per ottenere il dispositivo elettronico 200 (o dispositivi elettronici con differenti configurazioni), oppure può dare luogo singolarmente ad un diverso dispositivo elettronico (ad esempio, di potenza) - cui nel seguito ci si riferirà come dispositivo elettronico 300.
Come visibile in figura, il dispositivo elettronico 300 comprende una regione epitassiale 310Epestendentesi dalla superficie frontale 305Fdella piastrina 305 (una porzione di piastrina compresa tra la superficie posteriore 305Re la regione epitassiale 310Epdefinendo una regione di collettore 310C), ed una struttura di gate 310G,315,315OXestendentesi dalla superficie frontale 305Fnella regione epitassiale 310Ep.
Il dispositivo elettronico 300 comprende inoltre una regione di body 310Bestendentesi nella regione epitassiale 310Epdalla superficie frontale 305Fad un lato S1della trincea 315 (rivolto verso la parete laterale W1), ed una regione di source 310Sestendentesi nella regione di body 310Bdalla superficie frontale 305Fin corrispondenza della trincea 315 – come in precedenza, il dispositivo elettronico 300 implementa quindi un transistore IGBT in corrispondenza del lato S1. Ad un lato S2della trincea 315 opposto al lato S1(e rivolto verso la parete laterale W2) à ̈ presente una regione conduttiva 320Bstrutturalmente analoga alla regione di body 310B(ed estendentesi anch’essa nella regione epitassiale 310Epdalla superficie frontale 305F), ma priva della regione di source 310S. Tale regione conduttiva 320Bpuò essere utilizzata (come in precedenza) per implementare una regione di emettitore dummy (con le porzioni di piastrina 305 al di sotto della regione di emettitore dummy 320Bche definiscono le regioni epitassiale dummy 320Epe di collettore dummy 320C).
Con riferimento a FIG.4, essa mostra schematicamente una vista in sezione di un dispositivo elettronico 400 in accordo con una forma di realizzazione della presente invenzione.
A differenza del precedente, il dispositivo elettronico 400 comprende una regione di gate 410Gche si estende lungo la parete laterale W1della trincea 315 (affacciata alla regione di body 310B), ed una regione di gate dummy 420Gformata nella stessa trincea 315, elettricamente isolata dalla regione di gate 410G(ad esempio, mediante interposizione di una regione dielettrica 430) ed estendentesi lungo la parete laterale W2della trincea 315 (affacciata alla regione di emettitore dummy 310B).
In questo modo, la regione di gate dummy 420G(associata all’elemento dummy) può essere pilotata in maniera indipendente rispetto alla regione di gate 410G(associata al transistore IGBT). Inoltre, essendo il transistore IGBT sostanzialmente isolato dall’elemento dummy, il dispositivo elettronico 400 non presenta gli accoppiamenti capacitivi tra le regioni di body dummy 320Be di collettore dummy 320Ce la regione di gate 410Gche, nelle soluzioni note, determinano riduzioni delle prestazioni (ad esempio, velocità di commutazione). Nella forma di realizzazione illustrata, la regione di gate 410G, la regione di gate dummy 420Ge la regione dielettrica 430 occupano ciascuna circa un terzo della trincea – ad ogni modo, ciò non à ̈ da intendersi in maniera limitativa in quanto altre proporzioni sono possibili per soddisfare specifiche esigenze di progetto.
Passando a FIG.5, essa mostra schematicamente una vista in sezione di un dispositivo elettronico 500 in accordo con un’altra forma di realizzazione della presente invenzione. Rispetto alla soluzione precedente, il dispositivo elettronico 500 comprende una porzione di contatto 535 (o più di esse) in materiale conduttivo estendentesi sulla superficie frontale 305Fper contattare la regione di gate dummy 420Galla regione di emettitore dummy 320B(così da essere pilotate insieme).
Vantaggiosamente, la porzione di contatto 535 Ã ̈ dello stesso materiale della regione di gate 410Ge della regione di gate dummy 420G(ad esempio, silicio policristallino, eventualmente drogato N<+>).
La soluzione descritta à ̈ particolarmente vantaggiosa quando impiegata per realizzare configurazioni complesse (come la configurazione a celle descritta in precedenza). Come si comprenderà, in tal caso, le regioni di emettitore dummy (o una parte di esse), potendo essere connesse direttamente alle rispettive regioni di gate dummy, consentono di realizzare un dispositivo elettronico che richiede un ridotto numero di metallizzazioni ed interdigitazioni a ridotta complessità.
FIGG.6A-6E mostrano schematicamente alcuni passi significativi del processo di produzione del dispositivo elettronico 500 in accordo con una forma di realizzazione della presente invenzione.
Per semplicità di descrizione, tali passi saranno discussi a partire dalla struttura illustrata in FIG.6A, la quale comprende uno strato di collettore 610C, uno strato epitassiale 610Eped uno strato di body 610B(ad esempio ottenuti in maniera nota mediante processi di impiantazione ionica).
Successivamente (FIG.6B), la trincea 315 à ̈ formata (ad esempio, mediante un processo di attacco) nello strato epitassiale 610Epattraverso lo strato di body 610B(la quale trincea 315 definisce, “delimitandole†, le regioni di collettore 310Ce di collettore dummy 320C, le regioni epitassiale 310Eped epitassiale dummy 320Epe le regioni di body 310Be di emettitore dummy 320B), lo strato di ossido 315OXà ̈ formato sulle pareti laterali W1,W2e di fondo della trincea 315 (ad esempio, mediante un processo di crescita), e la regione di source 310Sà ̈ formata nella regione di body 310B(ad esempio, mediante un corrispondente processo di impiantazione ionica).
Con riferimento a FIG.6C, il processo di produzione continua con la deposizione di uno strato conduttivo 640 (ad esempio, in silicio policristallino drogato N<+>) sulla superficie frontale 305Fe sullo strato di ossido 315OX. Vantaggiosamente, lo strato conduttivo 640 ha uno spessore tale da seguire il profilo della trincea 315 senza riempirla completamente (così da agevolare i successivi processi). A tale scopo, può essere impiegato qualsiasi processo di deposizione controllata (ad esempio, deposizione chimica da fase vapore).
Successivamente, una maschera in materiale fotosensibile (photo-resist), non mostrata, à ̈ realizzata sullo strato conduttivo 640 tramite tecnica foto-litografica, cui segue un’operazione di attacco a secco anisotropo. Il risultato di tale operazione à ̈ mostrato in FIG.6D, con la rimozione dello strato conduttivo 640 dalla superficie frontale 305F(ad eccezione delle porzioni dello strato conduttivo 640 protette dalla maschera, che formano le porzioni di contatto 535), dalla porzione di strato di ossido 315OXsulla parete di fondo della trincea 315, e con la definizione della regione di gate 410G, della regione di gate dummy 420Ge di una cavità 645 tra esse interposta.
A questo punto, la cavità 645 à ̈ riempita con un materiale dielettrico (ad esempio, biossido di silicio) a formare la regione dielettrica 430 (ed ottenendo così il dispositivo elettronico di FIG.5). Ciò può essere ottenuto tramite processi selettivi, oppure tramite processi non-selettivi seguiti da rimozione selettiva. Al fine di ottenere uniformità e proprietà dielettriche ottimali, la regione dielettrica 430 può essere ottenuta a partire da una deposizione di tetraortosilicato di silicio (TEOS) ad elevate temperature (ad esempio, tra 650°C e 750°C) e pressioni ridotte.
A questo punto, il processo di produzione può terminare, in maniera nota, con la realizzazione degli strati di metallizzazione per realizzare interconnessioni (passi non mostrati).
Come si comprenderà, il processo di produzione, descritto con riferimento al dispositivo elettronico di FIG.5, può essere applicato in maniera analoga per realizzare dispositivi elettronici più complessi (ad esempio, replicando la struttura di FIG.5 per ottenere configurazioni a celle, e/o a strisce di celle).
Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, un tecnico del ramo potrà apportare alla soluzione sopra descritta numerose modifiche e varianti logiche e/o fisiche. Più specificamente, sebbene tale soluzione sia stata descritta con un certo livello di dettaglio con riferimento ad una o più sue forme di realizzazione, à ̈ chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili. In particolare, diverse forme di realizzazione dell’invenzione possono essere messe in pratica anche senza gli specifici dettagli (come gli esempi numerici) esposti nella precedente descrizione per fornire una loro più completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, à ̈ espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione ad ogni forma di realizzazione della soluzione esposta possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di disegno. In ogni caso, qualificatori ordinali o altro sono usati meramente come etichette per distinguere elementi con lo stesso nome ma non connotano per se stessi alcuna priorità, precedenza o ordine. Inoltre, i termini includere, comprendere, avere, contenere e comportare (e qualsiasi loro forma) dovrebbero essere intesi con un significato aperto e non esauriente (ossia, non limitato agli elementi recitati), i termini basato su, dipendente da, in accordo con, secondo, funzione di (e qualsiasi loro forma) dovrebbero essere intesi con un rapporto non esclusivo (ossia, con eventuali ulteriori variabili coinvolte) ed il termine uno/una dovrebbe essere inteso come uno o più elementi (a meno di espressa indicazione contraria).
Ad esempio, una forma di realizzazione della presente invenzione propone un dispositivo elettronico di potenza integrato in una piastrina in materiale semiconduttore di un primo tipo di conduttività. Il dispositivo elettronico comprende una regione epitassiale di un secondo tipo di conduttività estendentesi nella piastrina da una superficie frontale della piastrina, una porzione di piastrina compresa tra una superficie posteriore della piastrina opposta alla superficie frontale e la regione epitassiale definendo una regione di collettore. Il dispositivo elettronico comprende inoltre una regione di gate in materiale conduttivo in una trincea estendentesi dalla superficie frontale nella regione epitassiale, ed una regione di emettitore estendentesi nella regione epitassiale dalla superficie frontale ad un primo lato di detta trincea. La regione di emettitore comprende una regione di body del primo tipo di conduttività estendentesi nella regione epitassiale dalla superficie frontale ed una regione di source del secondo tipo di conduttività estendentesi nella regione di body dalla superficie frontale in corrispondenza di detta trincea. Il dispositivo elettronico ulteriormente comprende una regione di emettitore dummy del primo tipo di conduttività estendentesi nella regione epitassiale dalla superficie frontale ad un secondo lato di detta trincea opposto a detto primo lato. La regione di emettitore dummy à ̈ priva di detta regione di source. La regione di gate si estende lungo una prima parete della trincea affacciata alla regione di emettitore. Una regione di gate dummy à ̈ formata in detta trincea. La regione di gate dummy à ̈ elettricamente isolata da detta regione di gate e si estende lungo una seconda parete della trincea opposta a detta prima parete.
Ad ogni modo, considerazioni analoghe si applicano se il dispositivo elettronico ha una diversa struttura o include componenti equivalenti (sia separati tra loro sia combinati insieme, in tutto o in parte). Ad esempio, nulla vieta di realizzare drogaggi invertiti (ad esempio, per implementare un elemento MOSFET a canale P ed un elemento BJT NPN); inoltre, i valori di concentrazione dei drogaggi indicati nella descrizione non sono da intendersi in maniera limitativa, in quanto possono essere opportunamente modificati, da parte di un produttore, sulla base di considerazioni tecniche o contingenti.
Inoltre, le dimensioni relative o assolute indicate o deducibili per i vari strati e/o regioni del dispositivo elettronico sono solamente indicative (e possono variare in accordo con avanzamenti tecnologici rispetto allo stato attuale della tecnica), così come il rapporto tra le rispettive concentrazioni di droganti.
In accordo con una forma di realizzazione della presente invenzione, il dispositivo elettronico ulteriormente comprende almeno una porzione di contatto in materiale conduttivo estendentesi sulla superficie frontale della piastrina per contattare la regione di gate dummy alla regione di emettitore dummy.
La porzione di contatto può avere estensione in pianta (e/o in profondità) differente da quella mostrata. In particolare, essa può estendersi su parte (come illustrato) o tutta la regione di emettitore dummy. In forme di realizzazione in cui siano presenti differenti regioni di emettitore dummy consecutive (come nell’implementazione a celle), possono essere presenti più porzioni di contatto, oppure un’unica porzione di contatto che le contatta contemporaneamente.
In accordo con una forma di realizzazione della presente invenzione, la regione di gate, la regione di gate dummy e la porzione di contatto comprendono silicio policristallino.
Ad ogni modo, la regione di gate, la regione di gate dummy e la porzione di contatto possono essere realizzati con materiali conduttivi differenti, oppure con silicio policristallino a differenti drogaggi.
Dovrebbe essere evidente che il progetto del dispositivo elettronico può anche essere creato in un linguaggio di programmazione; inoltre, se il progettista non fabbrica i corrispondenti dispositivi integrati o maschere, il progetto può essere trasmesso attraverso mezzi fisici ad altri. In ogni caso, il dispositivo elettronico risultante può essere distribuito dal relativo produttore in forma di fetta grezza, come piastrina nuda, o in contenitori (package). Inoltre, la struttura può essere integrata con altri circuiti nella stessa piastrina, o può essere montata in prodotti intermedi (come schede madri) ed accoppiato ad una o più altre piastrine (come un processore).
Un altro aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un metodo per integrare un dispositivo elettronico di potenza in una piastrina in materiale semiconduttore di un primo tipo di conduttività. Il metodo comprende formare uno strato epitassiale di un secondo tipo di conduttività estendentesi nella piastrina da una superficie frontale della piastrina e comprendente una regione epitassiale, una porzione di piastrina compresa tra una superficie posteriore della piastrina opposta alla superficie frontale e lo strato epitassiale definendo uno strato di collettore comprendente una regione di collettore. Il metodo ulteriormente comprende formare uno strato di body del primo tipo di conduttività estendentesi nello strato epitassiale dalla superficie frontale, formare una regione di gate in materiale conduttivo in una trincea estendentesi dalla superficie frontale nello strato epitassiale attraverso lo strato di body, e formare una regione di source del secondo tipo di conduttività estendentesi nello strato di body dalla superficie frontale ad un primo lato di detta trincea. La regione di source e porzioni dello strato di body delimitate da detto primo lato identificano una regione di emettitore, e porzioni dello strato di body delimitate da un secondo lato della trincea opposto al primo lato identificano una regione di emettitore dummy. Detto formare una regione di gate comprende formare la regione di gate lungo una prima parete della trincea affacciata alla regione di emettitore. Il metodo ulteriormente comprende formare una regione di gate dummy in detta trincea, detta regione di gate dummy essendo elettricamente isolata da detta regione di gate ed estendendosi lungo una seconda parete della trincea opposta a detta prima parete.
Ad ogni modo, la soluzione in accordo con una forma di realizzazione dell’invenzione si presta ad essere implementata con un metodo equivalente (usando passi simili, rimovendo alcuni passi non essenziali, o aggiungendo ulteriori passi opzionali); inoltre, i passi possono essere eseguiti in ordine diverso, in parallelo o sovrapposti (almeno in parte).
In accordo con una forma di realizzazione della presente invenzione, detto formare una regione di gate e detto formare una regione di gate dummy comprende formare uno strato conduttivo sulla superficie frontale della piastrina, e sulla prima parete, sulla seconda parete e su una parete di fondo della trincea, ed effettuare un’operazione di attacco per rimuovere parte dello strato conduttivo sulla prima parete e sulla seconda parete a definire la regione di gate e la regione di gate dummy, e per rimuovere lo strato conduttivo sulla parete di fondo a definire una cavità tra la regione di gate e la regione di gate dummy.
In accordo con una forma di realizzazione delle presente invenzione, il metodo ulteriormente comprende depositare un materiale dielettrico nella cavità per isolare elettricamente la regione di gate dalla regione di gate dummy.
Ad ogni modo, tale passo può essere omesso in una implementazione di base. In accordo con una forma di realizzazione delle presente invenzione, il metodo ulteriormente comprende formare almeno una porzione di contatto in materiale conduttivo estendentesi sulla superficie frontale della piastrina per contattare la regione di gate dummy alla regione di emettitore dummy.
Ad ogni modo, tale passo può essere omesso in una implementazione di base. Ad esempio, il contatto tra la regione di gate dummy e la regione di emettitore dummy può essere effettuato mediante strati di metallizzazione.
In accordo con una forma di realizzazione delle presente invenzione, detto effettuare un’operazione di attacco comprende rimuovere porzioni dello strato conduttivo sulla superficie frontale per formare detta almeno una porzione di contatto.
Sebbene in descrizione si sia fatto esplicito riferimento ad un’operazione di attacco a secco anisotropo, ciò non dovrebbe essere inteso in maniera limitativa. Inoltre, la porzione di contatto può essere ottenuta in maniera separata rispetto alla regione di gate ed alla regione di gate dummy (ad esempio, a partire da un differente strato conduttivo).

Claims (8)

  1. RIVENDICAZIONI 1. Un dispositivo elettronico di potenza (400,500) integrato in una piastrina in materiale semiconduttore (305) di un primo tipo di conduttività, il dispositivo elettronico comprendendo: una regione epitassiale (310Ep) di un secondo tipo di conduttività estendentesi nella piastrina da una superficie frontale (305F) della piastrina, una porzione di piastrina compresa tra una superficie posteriore della piastrina opposta alla superficie frontale e la regione epitassiale definendo una regione di collettore (310C), una regione di gate (410G) in materiale conduttivo in una trincea (315) estendentesi dalla superficie frontale nella regione epitassiale, una regione di emettitore (310B,310S) estendentesi nella regione epitassiale dalla superficie frontale ad un primo lato (S1) di detta trincea, detta regione di emettitore comprendendo una regione di body (310B) del primo tipo di conduttività estendentesi nella regione epitassiale dalla superficie frontale, ed una regione di source (310S) del secondo tipo di conduttività estendentesi nella regione di body dalla superficie frontale in corrispondenza di detta trincea, e una regione di emettitore dummy (320B) del primo tipo di conduttività estendentesi nella regione epitassiale dalla superficie frontale ad un secondo lato (S2) di detta trincea opposto a detto primo lato, detta regione di emettitore dummy essendo priva di detta regione di source, caratterizzato dal fatto che detta regione di gate si estende lungo una prima parete (W1) della trincea affacciata alla regione di emettitore, e dal fatto che una regione di gate dummy (420G) à ̈ formata in detta trincea, detta regione di gate dummy essendo elettricamente isolata da detta regione di gate ed estendendosi lungo una seconda parete (W2) della trincea opposta a detta prima parete.
  2. 2. Il dispositivo elettronico secondo la Rivendicazione 1, ulteriormente comprendente almeno una porzione di contatto (535) in materiale conduttivo estendentesi sulla superficie frontale della piastrina per contattare la regione di gate dummy alla regione di emettitore dummy.
  3. 3. Il dispositivo elettronico secondo la Rivendicazione 2, in cui la regione di gate, la regione di gate dummy e la porzione di contatto comprendono silicio policristallino.
  4. 4. Un metodo per integrare un dispositivo elettronico (400,500) di potenza in una piastrina (305) in materiale semiconduttore di un primo tipo di conduttività, il metodo comprendendo: formare uno strato epitassiale (610Ep) di un secondo tipo di conduttività estendentesi nella piastrina da una superficie frontale (305F) della piastrina e comprendente una regione epitassiale (310Ep), una porzione di piastrina compresa tra una superficie posteriore (305R) della piastrina opposta alla superficie frontale e lo strato epitassiale definendo uno strato di collettore (610C) comprendente una regione di collettore (310C), formare uno strato di body (610B) del primo tipo di conduttività estendentesi nello strato epitassiale dalla superficie frontale, formare una regione di gate (410G) in materiale conduttivo in una trincea (315) estendentesi dalla superficie frontale nello strato epitassiale attraverso lo strato di body, formare una regione di source (310S) del secondo tipo di conduttività estendentesi nello strato di body dalla superficie frontale ad un primo lato (S1) di detta trincea, in cui la regione di source e porzioni dello strato di body delimitate da detto primo lato identificano una regione di emettitore, e porzioni dello strato di body delimitate da un secondo lato (S2) della trincea opposto al primo lato identificano una regione di emettitore dummy (320B), caratterizzato dal fatto che detto formare una regione di gate comprende formare la regione di gate lungo una prima parete (W1) della trincea affacciata alla regione di emettitore, il metodo ulteriormente comprendendo formare una regione di gate dummy (420G) in detta trincea, detta regione di gate dummy essendo elettricamente isolata da detta regione di gate ed estendendosi lungo una seconda parete (W2) della trincea opposta a detta prima parete.
  5. 5. Il metodo secondo la Rivendicazione 4, in cui detto formare una regione di gate e detto formare una regione di gate dummy comprende formare uno strato conduttivo (640) sulla superficie frontale della piastrina, e sulla prima parete, sulla seconda parete e su una parete di fondo della trincea, ed effettuare un’operazione di attacco per rimuovere parte dello strato conduttivo sulla prima parete e sulla seconda parete a definire la regione di gate e la regione di gate dummy, e per rimuovere lo strato conduttivo sulla parete di fondo a definire una cavità (645) tra la regione di gate e la regione di gate dummy.
  6. 6. Il metodo secondo la Rivendicazione 5, ulteriormente comprendente depositare un materiale dielettrico (430) nella cavità per isolare elettricamente la regione di gate dalla regione di gate dummy.
  7. 7. Il metodo secondo la Rivendicazione 5 o 6, ulteriormente comprendente formare almeno una porzione di contatto (535) in materiale conduttivo estendentesi sulla superficie frontale della piastrina per contattare la regione di gate dummy alla regione di emettitore dummy.
  8. 8. Il metodo secondo la Rivendicazione 7, in cui detto effettuare un’operazione di attacco comprende rimuovere porzioni dello strato conduttivo sulla superficie frontale per formare detta almeno una porzione di contatto.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201937607A (zh) * 2018-02-23 2019-09-16 力智電子股份有限公司 溝槽式閘極金氧半場效電晶體
TWI671571B (zh) * 2018-03-27 2019-09-11 同泰電子科技股份有限公司 用於背光模組的封裝結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283797A1 (en) * 2008-05-13 2009-11-19 Mitsubishi Electric Corporation Semiconductor device
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035841A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
DE102009005914B4 (de) 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP2014067753A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 電力用半導体素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283797A1 (en) * 2008-05-13 2009-11-19 Mitsubishi Electric Corporation Semiconductor device
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法

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