JP2013038336A - 半導体装置 - Google Patents

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Abstract

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
トンネル型ＦＥＴ（ｔＦＥＴ）は、バンド間トンネル電流によりオン電流を得るトランジスタである。トンネル型ＦＥＴは、反転領域でのドリフト電流や拡散電流によりオン電流を得る従来型ＦＥＴに比べ、スイングが小さく、スタンバイ電流が小さい。
しかしながら、トンネル型ＦＥＴには、従来型ＦＥＴに比べ、オン電流が小さいという問題がある。オン電流が小さいＦＥＴで回路を組むと回路動作が遅くなるため、トンネル型ＦＥＴのオン電流を増加させる様々な方法が提案されている。
例えば、半導体基板内のｐ型ソース領域上にｎ型シャロー領域を形成して、トンネル電流が流れる面積を広げる方法が提案されている。しかしながら、この方法では、トンネル型ＦＥＴが占有する基板面積を増大させないと、十分なオン電流を得ることができない。さらには、ｎ型シャロー領域の下面だけでなく側面にもトンネル電流が流れることで、オフ電流が増加してしまう。
また、バンドギャップが狭い材料でソース領域を形成することで、トンネル電流を流れやすくする方法も提案されている。しかしながら、この方法では、オン電流だけでなく、オフ電流も流れやすくなってしまう。
Bowonder et al., "Low-Voltage Green Transistor Using Ultra Shallow Junction and Hetero-Tunneling", IWJT '08 Extended Abstracts - 2008 8th International Workshop on Junction Technology, 93 (2008). Verhulst et al., "Complementary Silicon-Based Heterostructure Tunnel-FETs With High Tunnel Rates", Electron Device Letters 29, 1398 (2008).
トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させることが可能な半導体装置を提供する。
一の実施形態による半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の変形例の半導体装置の構造を示す断面図である。 第１実施形態の変形例の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の変形例の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第４実施形態の半導体装置の構造を示す断面図である。 第５実施形態の半導体装置の構造を示す断面図である。 第５実施形態の半導体装置の製造方法を示す断面図である。 第６実施形態の半導体装置の構造を示す断面図である。 第６実施形態の変形例の半導体装置の構造を示す断面図である。 第６実施形態の変形例の半導体装置の構造を示す断面図である。 第６実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第６実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第７実施形態の半導体装置の構造を示す断面図である。 第８実施形態の半導体装置の構造を示す断面図である。 第６実施形態におけるＮＡＮＤゲートの構成例を示す回路図である。 第６実施形態におけるＮＯＲゲートの構成例を示す回路図である。 第８実施形態におけるＮＡＮＤゲートの構成例を示す回路図である。 第８実施形態におけるＮＯＲゲートの構成例を示す回路図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１には、Ｔｒで示すトンネル型ＦＥＴが示されている。
図１の半導体装置は、トンネル型ＦＥＴの構成要素として、半導体基板１０１と、下地絶縁膜１０２と、ゲート電極１０３と、ゲート絶縁膜１０４などを備えている。
半導体基板１０１は、例えばｐ型シリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。
下地絶縁膜１０２は、半導体基板１０１上に形成されている。また、ゲート電極１０３は、半導体基板１０１上に下地絶縁膜１０２を介して形成されている。また、ゲート絶縁膜１０４は、ゲート電極１０３の側面と上面に形成されている。下地絶縁膜１０２、ゲート電極１０３、ゲート絶縁膜１０４はそれぞれ、例えばシリコン酸化膜、ポリシリコン電極、シリコン酸化膜である。
図１の半導体装置はさらに、半導体基板１０１上にドレイン層１１１、中間層１１２、ソース層１１３が順に積層された積層体を備える。この積層体は、図１に示すように、ゲート電極１０３の側面と上面にゲート絶縁膜１０４を介して形成されている。ドレイン層１１１、ソース層１１３はそれぞれ、下部主端子層、上部主端子層の例である。
本実施形態では、ドレイン層１１１、中間層１１２、ソース層１１３はそれぞれ、ｎ＋型層、ｉ（intrinsic）型層、ｐ＋型層である。ｎ型、ｐ型はそれぞれ、第１導電型、第２導電型の例である。なお、中間層１１２は、ｉ型層に代えてｎ型層としてもよい。
図１の半導体装置はさらに、ｎ＋型層である半導体層１１４を備えている。本実施形態では、ソース層１１３が、ゲート絶縁膜１０４と半導体層１１４を介して、ゲート電極１０３の側面と上面に形成されている。半導体層１１４は、上述のｎ型シャロー領域と同様の機能を有する。なお、半導体層１１４は、ｎ＋型層に代えてｉ型層としてもよい。
なお、本実施形態では、ドレイン層１１１、中間層１１２、およびソース層１１３は、ゲート電極１０３の上面とＸ方向の側面に形成されている。また、図１に示す素子分離絶縁膜１２１は、ゲート電極１０３やこれらの層１１１〜１１３のＸ方向、Ｙ方向の側面を取り囲んでいる。素子分離絶縁膜１２１は、例えばシリコン酸化膜である。
（１）トンネル型ＦＥＴの詳細
以上のように、図１のトンネル型ＦＥＴは、ドレイン層１１１とソース層１１３が縦に積層された縦型ＦＥＴとなっている。以下、このトンネル型ＦＥＴの構造や動作について詳細に説明する。
本実施形態では、ドレイン層１１１、ソース層１１３はそれぞれ、ｎ＋型層、ｐ＋型層であり、図１のトンネル型ＦＥＴはｎ型ＦＥＴとなっている。また、中間層１１２はｉ型層であり、ドレイン層１１１、中間層１１２、ソース層１１３は、ＰＩＮ型ダイオードを構成している。
ゲート電極１０３に所定の正電圧を印可すると、半導体層１１４内に生じる反転層とソース層１１３との間でトンネル電流が流れて、オン電流が得られる。このトンネル電流は主に、ゲート電極１０３の側面とソース層１１３の側面との間の領域を流れる。よって、本実施形態では、ゲート電極１０３の高さを高くしてこの領域を広げることで、トンネル型ＦＥＴの基板占有面積を増やさずにオン電流を増やすことができる。
また、ゲート電極１０３に電圧を印可しないときには、トンネル電流として、上記のＰＩＮ型ダイオードで決まるオフ電流しか流れない。よって、本実施形態では、基板占有面積を増やさなければ、オフ電流を増やさずにすむ。さらには、中間層１１２を厚くすることで、基板占有面積を増やさずにオフ電流を低減することもできる。
よって、本実施形態によれば、トンネル型ＦＥＴのオン電流とオフ電流との比や、単位基板面積あたりのオン電流を増大させることができる。
なお、本実施形態では、ドレイン層１１１とソース層１１３をそれぞれｎ＋型層とｐ＋型層に置き換えることで、トンネル型ＦＥＴをｐ型ＦＥＴとしてもよい。この場合には、中間層１１２は、ｉ型層またはｐ型層とし、半導体層１１４は、ｐ＋型層またはｉ型層とする。
また、本実施形態では、ドレイン層１１１、中間層１１２、ソース層１１３、半導体層１１４は、いずれもシリコン層であるが、シリコン層以外の半導体層としてもよい。例えば、ソース層１１３は、ＳｉＧｅ（シリコンゲルマニウム）層や、ＩｎＡｓ（インジウムヒ素）層としてもよい。
（２）第１実施形態の変形例
次に、図２、図３を参照し、第１実施形態の変形例の半導体装置について説明する。
図２、図３は、第１実施形態の変形例の半導体装置の構造を示す断面図である。
図２では、ドレイン層１１１、中間層１１２、ソース層１１３が、ゲート電極１０３の上面とＸ方向の片方の側面に形成されている。本実施形態では、図１の構造の代わりに、図２の構造を採用してもよい。ただし、図１の構造には、図２の構造に比べ、トンネル型ＦＥＴのトンネル電流が流れる領域が約２倍になるという利点がある。
図３では、ゲート電極１０３が、半導体基板１０１の上方から見て、筒状の平面形状を有している。そして、ドレイン層１１１、中間層１１２、ソース層１１３が順に積層された積層体が、この筒内に埋め込まれている。その結果、この積層体は、ゲート絶縁膜１０４を介してゲート電極１０３の側面と上面に形成されている。本実施形態では、図１の構造の代わりに、図３の構造を採用してもよい。ただし、図１の構造には、図３の構造に比べ、トンネル電流が流れやすい、ゲート電極１０３を作製しやすいという利点がある。
（３）第１実施形態の半導体装置の製造方法
次に、図４、図５を参照し、第１実施形態の半導体装置の製造方法について説明する。
図４、図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図４(ａ)に示すように、半導体基板１０１上に、下地絶縁膜１０２となる絶縁材と、ゲート電極１０３となる電極材と、ゲート絶縁膜１０４の一部となる絶縁材１０４Ａを順に堆積する。ただし、下地絶縁膜１０２となる絶縁材は、堆積処理に代えて熱酸化で形成してもよい。また、本実施形態では、絶縁材１０４Ａをシリコン窒化膜とする。
次に、図４(ｂ)に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）により、これらの堆積材をエッチングして、下地絶縁膜１０２と、ゲート電極１０３と、ゲート絶縁膜１０４の一部を形成する。
次に、半導体基板１０１上の全面に、ゲート絶縁膜１０４の一部となる絶縁材１０４Ｂを堆積する（図４(ｃ)）。本実施形態では、絶縁材１０４Ｂを、シリコン酸化膜とする。次に、ＲＩＥにより、半導体基板１０１の表面から絶縁材１０４Ｂを除去し、半導体基板１０１の表面を露出させる（図４(ｃ)）。この際、ゲート電極１０３の上面の絶縁材１０４Ａは除去されないため、ゲート電極１０３の上面は絶縁材１０４Ａで覆われたままとなる。こうして、図４(ｃ)に示すように、ゲート電極１０３の側面と上面に、ゲート絶縁膜１０４が形成される。
次に、図５(ａ)に示すように、選択エピタキシャル成長により、半導体基板１０１上におけるゲート電極１０３の側面に、ｎ＋型層であるドレイン層１１１と、ｉ型層である中間層１１２を順に形成する。
次に、半導体基板１０１上の全面に、半導体層１１４となるｎ＋型アモルファスＳｉ層を堆積する（図５(ｂ)）。次に、ＳＰＥ（Solid Phase Epitaxy）により、ｎ＋型アモルファスＳｉ層を結晶化する。次に、ＲＩＥにより、中間層１１２の上面からこのｎ＋型層を除去し、中間層１１２の上面を露出させる（図５(ｂ)）。こうして、図５(ｂ)に示すように、ゲート電極１０３の側面と上面に、ゲート絶縁膜１０４を介して半導体層１１４が形成される。
次に、図５(ｂ)に示すように、半導体基板１０１上の全面に、ｐ＋型層であるソース層１１３を堆積する。ソース層１１３は、単結晶Ｓｉ層でも多結晶Ｓｉ層でもよい。また、ソース層１１３は、半導体層１１４と同様に、ｐ＋型アモルファスＳｉ層を結晶化することで形成してもよい。ただし、ｐ＋型層であるソース層１１３と、ｎ＋型層である半導体層１１４との間の不純物濃度勾配は、急峻であることが望ましい。
次に、ＲＩＥにより、ソース層１１３、中間層１１２、ドレイン層１１１、および半導体基板１０１内に、素子分離絶縁膜１２１用の素子分離溝を形成する（図５(ｃ)）。次に、素子分離溝内に絶縁材を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）により、この絶縁材の表面を平坦化する（図５(ｃ)）。その結果、図５(ｃ)に示すように、素子分離絶縁膜１２１が形成される。
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、図１の半導体装置が製造される。
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
以上のように、本実施形態のトンネル型ＦＥＴは、ｎ＋型のドレイン層１１１と、ｉ型またはｎ型の中間層１１２と、ｐ＋型のソース層１１３が順に積層された積層体を備えており、この積層体が、ゲート電極１０３の側面にゲート絶縁膜１０４を介して形成されている。
よって、本実施形態では、ゲート電極１０３の高さを高くすることで、トンネル型ＦＥＴの基板占有面積を増やさずにオン電流を増やすことができる。また、本実施形態では、中間層１１２を厚くすることで、基板占有面積を増やさずにオフ電流を低減することができる。また、本実施形態では、上述の通り、基板占有面積を増やさなければ、オフ電流を増やさずにすむ。
よって、本実施形態によれば、トンネル型ＦＥＴのオン電流とオフ電流との比や、単位基板面積あたりのオン電流を増大させることが可能となる。
以下、第１実施形態の変形例である第２から第８実施形態について説明する。第２から第８実施形態については、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
図６(ａ)は、半導体装置をＺ方向に垂直な断面で切断した断面図である。また、図６(ｂ)、図６(ｃ)はそれぞれ、図６(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図である。
本実施形態の半導体装置は、図１に示す構成要素に加え、ソース層１１３および素子分離絶縁膜１２１上に形成された層間絶縁膜１２２と、ゲート電極１０３用のコンタクトプラグ２０１と、ドレイン層１１１用のコンタクトプラグ２０２と、ソース層１１３用のコンタクトプラグ２０３と、絶縁膜２１１を備えている。
コンタクトプラグ２０１〜２０３は、図６に示すように、側面が絶縁膜２１１で覆われており、底面がそれぞれゲート電極１０３上、ドレイン層１１１上、ソース層１１３上に位置している。よって、これらのコンタクトプラグ２０１〜２０３はそれぞれ、ゲート電極１０３、ドレイン層１１１、ソース層１１３と電気的に接続されている。
コンタクトプラグ２０１〜２０３は、例えば以下の方法で形成可能である。
まず、図５(ｃ)に示す工程の後、半導体基板１０１上の全面に、層間絶縁膜１２２を形成する。次に、ＲＩＥにより、コンタクトプラグ２０１、２０３用のコンタクトホールを形成する。次に、ＲＩＥにより、コンタクトプラグ２０２用のコンタクトホールを形成する。これらのコンタクトホールを２回のＲＩＥ処理で形成する理由は、前者のコンタクトホールと後者のコンタクトホールの深さが異なることによるものである。
次に、これらのコンタクトホールの側面および底面に、絶縁膜２１１を堆積する。絶縁膜２１１は、例えばシリコン酸化膜である。次に、エッチングにより、コンタクトホールの底面から絶縁膜２１１を除去する。次に、コンタクトホール内に配線材を埋め込む。こうして、コンタクトプラグ２０１〜２０３が形成される。
（１）第２実施形態の変形例
次に、図７を参照し、第２実施形態の変形例の半導体装置について説明する。
図７は、第２実施形態の変形例の半導体装置の構造を示す断面図である。
図６の半導体装置が、図１の半導体装置と同様の構造を有するのに対し、図７の半導体装置は、図３の半導体装置と同様の構造を有している。図７では、ゲート電極１０３、ドレイン層１１１、ソース層１１３の配置が、図６とは異なっている。よって、図７では、図６とは異なるコンタクトプラグ２０１〜２０３の配置が採用されている。
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
以上のように、本実施形態では、側面が絶縁膜２１１で覆われたコンタクトプラグ２０１〜２０３を、それぞれゲート電極１０３上、ドレイン層１１１上、ソース層１１３上に形成する。よって、本実施形態によれば、コンタクトプラグ２０１〜２０３を、他の層とショートすることなく、それぞれゲート電極１０３、ドレイン層１１１、ソース層１１３と電気的に接続することが可能となる。
（第３実施形態）
図８は、第３実施形態の半導体装置の構造を示す断面図である。
本実施形態では、中間層１１２が、シリコンよりもバンドギャップの広い材料で形成されている。中間層１１２をこのような材料で形成することには、半導体装置の寸法を変えずにオフ電流を低減できるという利点がある。このような材料の例としては、ＳｉＣ（炭化シリコン）が挙げられる。ＳｉＣ層には、シリコン基板上にエピタキシャル成長させるのが容易という利点がある。
また、本実施形態では、ソース層１１３が、シリコンよりもバンドギャップの狭い材料で形成されている。ソース層１１３をこのような材料で形成することには、半導体装置の寸法を変えずにオン電流を増大させることができるという利点がある。このような材料の例としては、ＳｉＧｅ、Ｇｅ、ＩｎＡｓ、ＩｎＧａＡｓなどが挙げられる。
なお、オン電流は、ソース層１１３と半導体層１１４との間で制御でき、オフ電流は、ドレイン層１１１と中間層１１２との間で制御できる。よって、本実施形態では、中間層１１２とソース層１１３をそれぞれ上記の材料で形成することで、オン電流の増大とオフ電流の低減を同時に実現することができる。
（第４実施形態）
図９は、第４実施形態の半導体装置の構造を示す断面図である。図９(ａ)、図９(ｂ)は、半導体装置をＺ方向に垂直な断面（水平断面）で切断した断面図である。
図９(ａ)に示す構造は、図６(ａ)に示す構造の変形例である。図９(ａ)では、ゲート電極１０３が、三角形状の平面形状を有し、その一辺が素子分離絶縁膜１２１の内壁面Ｓ1に接している。一方、ソース層１１３は、素子分離絶縁膜１２１の内壁面Ｓ2〜Ｓ4に接している。
図９(ａ)に示す構造では、図６(ａ)に示す構造に比べ、ゲート電極１０３の水平断面における内接円の半径が大きくなる。同様に、図９(ａ)に示す構造では、図６(ａ)に示す構造に比べ、ソース層１１３の水平断面における内接円の半径や、ドレイン層１１１の水平断面における内接円の半径も大きくなる。その結果、本実施形態によれば、コンタクトプラグ２０１〜２０３の合わせズレのマージンが大きくなる。
また、本実施形態によれば、半導体装置の水平断面におけるゲート電極１０３とソース層１１３との境界線の長さが長くなる。よって、本実施形態によれば、より大きなオン電流を得ることができる。
なお、図９(ａ)において、ゲート電極１０３は、その多くの部分が内壁面Ｓ1付近に位置している。一方、ソース層１１３は、その多くの部分が内壁面Ｓ2付近に位置しており、これは、ドレイン層１１１も同様である。よって、図９(ａ)では、コンタクトプラグ２０１は、内壁面Ｓ1側に配置され、コンタクトプラグ２０２、２０３は、内壁面Ｓ2側に配置されている。コンタクトプラグ２０１は、第１のコンタクトプラグの例であり、コンタクトプラグ２０２、２０３は、第２のコンタクトプラグの例である。
また、本実施形態では、図９(ａ)に示す構造の代わりに、図９(ｂ)に示す構造を採用してもよい。図９(ａ)、図９(ｂ)ではいずれも、ゲート電極１０３の平面形状が、コンタクトプラグ２０１付近で太くなっており、コンタクトプラグ２０１の合わせズレのマージンが大きくなっている。
以上のように、本実施形態によれば、コンタクトプラグ２０１〜２０３の合わせズレのマージンを増加させることが可能となる。
（第５実施形態）
図１０は、第５実施形態の半導体装置の構造を示す断面図である。
図１０(ａ)の半導体装置は、半導体基板１０１と、ゲート絶縁膜２２１と、ゲート電極２２２とを備えている。ゲート絶縁膜２２１は、図１の下地絶縁膜１０２とゲート絶縁膜１０４を合わせたような形状を有しており、ゲート電極２２２の側面と底面に形成されている。
また、図１０(ａ)の半導体装置は、図１の半導体装置と同様に、ドレイン層１１１、中間層１１２、ソース層１１３が順に積層された積層体と、半導体層１１４を備えている。ただし、図１０(ａ)では、積層体全体が、ゲート絶縁膜２２１と半導体層１１４を介して、ゲート電極２２２の側面に形成されている。よって、図１０(ａ)では、半導体層１１４が、ソース層１１３の側面だけでなく、ドレイン層１１１や中間層１１２の側面にも形成されている。
この結果、ｐ＋型層１１３の電位をｎ＋型層１１１の電位よりも高くした状態で、ゲート電圧を一定の電圧以上にすると、ｐ＋型層１１３とｉ型層１１４との間でトンネル電流が流れ、図１０(ａ)のトンネル型ＦＥＴは、ｐ＋型層１１３をソースとするｎＦＥＴとして動作する。逆に、ゲート電圧を一定の電圧以下にすると、ｎ＋型層１１１とｉ型層１１４との間でトンネル電流が流れ、図１０(ａ)のトンネル型ＦＥＴは、ｎ＋型層１１１をソースとするｐＦＥＴとして動作する。よって、本実施形態によれば、ｎＦＥＴとｐＦＥＴを使ったＣＭＯＳ回路を組むことができる。
なお、上記のトンネル型ＦＥＴをｐＦＥＴとしてのみ動作させる場合には、図１０(ａ)に示す構造に代えて、図１０(ｂ)に示す構造を採用してもよい。図１０(ｂ)では、ゲート絶縁膜２２１が、ゲート電極２２２の上面にも形成されており、ゲート電極２２２の上面の高さが、中間層１１３の上面と同程度の高さとなっている。図１０(ｂ)では、ソース層１１３の側面にゲート電極２２２がないため、トンネル型ＦＥＴは、ゲート電極２２２によりソース層１１３と半導体層１１４との間のトンネル電流を制御するｎＦＥＴとしては動作はしない。
図１１は、第５実施形態の半導体装置の製造方法を示す断面図である。
まず、図１１(ａ)に示すように、半導体基板１０１上に、ドレイン層１１１と、中間層１１２と、ソース層１１３を順に堆積する。
次に、リソグラフィとＲＩＥにより、ソース層１１３、中間層１１２、およびドレイン層１１１内に、ゲート電極２２２用の穴を形成する（図１１(ｂ)）。次に、半導体基板１０１上の全面に、半導体層１１４となるｉ型アモルファスＳｉ層と、ゲート絶縁膜２２１となる絶縁材を順に形成する（図１１(ｂ)）。次に、ＳＰＥにより、ｉ型アモルファスＳｉ層を結晶化する。次に、半導体基板１０１上の全面に、ゲート電極２２２となる電極材を形成する（図１１(ｂ)）。なお、電極材の膜厚は、上記の穴が埋まる厚さに設定する。
次に、図１１(ｃ)に示すように、ＣＭＰにより、この電極材の表面を平坦化する。
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、図１０(ａ)の半導体装置が製造される。
以上のように、本実施形態のトンネル型ＦＥＴは、第１実施形態と同様に、ｎ＋型のドレイン層１１１と、ｉ型またはｎ型の中間層１１２と、ｐ＋型のソース層１１３が順に積層された積層体を備えており、この積層体が、ゲート電極２２２の側面にゲート絶縁膜２２１を介して形成されている。
よって、本実施形態によれば、第１実施形態と同様に、トンネル型ＦＥＴのオン電流とオフ電流との比や、単位基板面積あたりのオン電流を増大させることが可能となる。
なお、本実施形態では、ドレイン層１１１上にソース層１１３が積層されているが、代わりに、ソース層１１３上にドレイン層１１１を積層してもよい。
（第６実施形態）
図１２は、第６実施形態の半導体装置の構造を示す断面図である。
図１２(ａ)は、半導体装置をＺ方向に垂直な断面で切断した断面図である。また、図１２(ｂ)、図１２(ｃ)はそれぞれ、図１２(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図である。
図１２の半導体装置は、半導体基板１０１と、ゲート絶縁膜２２１と、ゲート電極２２２を備えている。図１０の半導体装置と同様である。
図１２の半導体装置はさらに、半導体基板１０１上に第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、第２ドレイン層１１１Ｂが順に積層された積層体を備えている。この積層体は、図１２に示すように、ゲート電極２２２の側面にゲート絶縁膜２２１を介して形成されている。
本実施形態では、第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａはそれぞれ、ｎ＋型層、ｉ型層、ｐ＋型層である。同様に、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、第２ドレイン層１１１Ｂはそれぞれ、ｎ＋型層、ｉ型層、ｐ＋型層である。なお、第１中間層１１２Ａは、ｉ型層に代えてｎ型層としてもよい。また、第２中間層１１２Ｂは、ｉ型層に代えてｐ型層としてもよい。
なお、第１ドレイン層１１１Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２ドレイン層１１１Ｂはそれぞれ、第１の下部主端子層、第１の上部主端子層、第２の下部主端子層、第２の上部主端子層の例である。
図１２の半導体装置はさらに、ｉ型層である半導体層１１４を備えている。本実施形態では、上記の積層体全体が、ゲート絶縁膜２２１と半導体層１１４を介して、ゲート電極２２２の側面に形成されている。よって、本実施形態では、半導体層１１４が、第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、および第２ドレイン層１１１Ｂの側面に形成されている。
図１２の半導体装置はさらに、素子分離絶縁膜１２１と、層間絶縁膜１２２と、コンタクトプラグ３０１〜３０４と、絶縁膜３１１を備えている。
コンタクトプラグ３０１〜３０４は、図１２に示すように、側面が絶縁膜３１１で覆われており、底面がそれぞれゲート電極２２２上、第１ドレイン層１１１Ａ上、第２ドレイン層１１１Ｂ上、第１ソース層１１３Ａ上に位置している。よって、これらのコンタクトプラグ３０１〜３０４はそれぞれ、ゲート電極２２２、第１ドレイン層１１１Ａ、第２ドレイン層１１１Ｂ、第１ソース層１１３Ａと電気的に接続されている。なお、本実施形態では、第１ソース層１１３Ａと第２ソース層１１３Ｂは、同一のシリサイド領域を介して配線層と電気的に接続されており、同一電位となっている。
なお、本実施形態では、主端子層１１１Ａ、１１３Ａ、１１３Ｂ、１１１Ｂを、それぞれｐ＋型層、ｎ＋型層、ｐ＋型層、ｎ＋型層としてもよい。
（１）トンネル型ＦＥＴの詳細
図１２では、第１ドレイン層１１１Ａと、第１中間層１１２Ａと、第１ソース層１１３Ａと、半導体層１１４と、ゲート絶縁膜２２１と、ゲート電極２２２により、ｎ型のトンネル型ＦＥＴ（ｎ型ｔＦＥＴ）が構成されている。
さらには、第２ソース層１１３Ｂと、第２中間層１１２Ｂと、第２ドレイン層１１１Ｂと、半導体層１１４と、ゲート絶縁膜２２１と、ゲート電極２２２により、ｐ型のトンネル型ＦＥＴ（ｐ型ｔＦＥＴ）が構成されている。
以下、これらのｔＦＥＴの構造や動作について詳細に説明する。
図１２では、ｎ型ｔＦＥＴとｐ型ｔＦＥＴが縦に積層されており、これらのｔＦＥＴが同じゲート電極２２２を共有している。また、上述の通り、第１ソース層１１３Ａと第２ソース層１１３Ｂは、同一電位となっている。
よって、第１ドレイン層１１１Ａ、第２ドレイン層１１１Ｂ、ゲート電極２２２にそれぞれ、接地電位、電源電圧、接地電位を供給すると、第１、第２ソース層１１３Ａ、１１３Ｂの電位は、電源電圧となる。
一方、第１ドレイン層１１１Ａ、第２ドレイン層１１１Ｂ、ゲート電極２２２にそれぞれ、接地電位、電源電圧、閾値電圧以上の正電圧を供給すると、第１、第２ソース層１１３Ａ、１１３Ｂの電位は、接地電位となる。
このように、図１２のｎ型ｔＦＥＴとｐ型ｔＦＥＴは、ＣＭＯＳのインバータ回路（ＮＯＴゲート）を構成している。なお、インバータ回路動作用にｎ型ｔＦＥＴとｐ型ｔＦＥＴのオン電流を等しくするには、第１ソース層１１３Ａの高さと第２ソース層１１３Ｂの高さを調整すればよい。
以上のように、本実施形態では、半導体基板１０１上にｎ型ｔＦＥＴとｐ型ｔＦＥＴを縦に積層することで、ＣＭＯＳ回路を作製している。しかしながら、この方法とは別に、ＣＭＯＳ回路は、半導体基板１０１上の別々の領域にｎ型ｔＦＥＴとｐ型ｔＦＥＴを形成することでも作製可能である。
以下、前者を積層ＣＭＯＳ、後者を非積層ＣＭＯＳと呼び、これらのＣＭＯＳ回路を比較する。
非積層ＣＭＯＳには、次のような欠点がある。第１に、ｎ型ｔＦＥＴとｐ型ｔＦＥＴを別々の領域に作り分けるため、リソグラフィ工程などの製造工程が増え、製造プロセスが複雑になる。第２に、選択エピタキシャル成長などの堆積工程を、このような細分化された領域に対して行うため、堆積膜の均一性を確保することが難しい。
一方、積層ＣＭＯＳには、次のような利点がある。第１に、ｎ型ｔＦＥＴとｐ型ｔＦＥＴを別々の領域に作り分ける必要がないため、リソグラフィ工程などの製造工程が少なくてすむ。第２に、選択エピタキシャル成長などの堆積工程が広い領域に対して行われるため、堆積プロセスの制御性がよい。よって、積層ＣＭＯＳは、非積層ＣＭＯＳに比べ、低コストで製造することができる。また、積層ＣＭＯＳでは、ｎ型ｔＦＥＴとｐ型ｔＦＥＴを縦に積層しているため、非積層ＣＭＯＳに比べ、約半分の基板占有面積で作製することができる。
このように、本実施形態によれば、ＣＭＯＳ回路の製造コストの削減や基板占有面積の縮小が可能となる。
なお、本実施形態では、ｎ型ｔＦＥＴ上にｐ型ｔＦＥＴを積層し、第１ドレイン層１１１Ａに接地電位、第２ドレイン層１１１Ｂに電源電圧を供給しているが、代わりに、ｐ型ｔＦＥＴ上にｎ型ｔＦＥＴを積層してもよい。この場合、主端子層１１１Ａ、１１３Ａ、１１３Ｂ、１１１Ｂはそれぞれ、ｐ＋型層、ｎ＋型層、ｐ＋型層、ｎ＋型層とし、主端子層１１１Ａに電源電圧、主端子層１１１Ｂに接地電位を供給する。
（２）第６実施形態の変形例
次に、図１３、図１４を参照し、第６実施形態の変形例について説明する。
図１３、図１４は、第６実施形態の変形例の半導体装置の構造を示す断面図である。
図１３では、第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、および第２ドレイン層１１１Ｂが、ゲート電極２２２のＸ方向の片方の側面に形成されている。本実施形態では、図１２の構造の代わりに、図１３の構造を採用してもよい。ただし、図１２の構造には、図１３の構造に比べ、トンネル型ＦＥＴのトンネル電流が流れる領域が約２倍になるという利点がある。
図１４では、ゲート電極２２２が、半導体基板１０１の上方から見て、筒状の平面形状を有している。そして、第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、第２ドレイン層１１１Ｂが順に積層された積層体が、この筒内に埋め込まれている。その結果、この積層体は、ゲート絶縁膜２２１を介してゲート電極２２２の側面に形成されている。本実施形態では、図１２の構造の代わりに、図１４の構造を採用してもよい。ただし、図１２の構造には、図１４の構造に比べ、トンネル電流が流れやすい、ゲート電極２２２を作製しやすいという利点がある。
（３）第６実施形態の半導体装置の製造方法
次に、図１５、図１６を参照し、第６実施形態の半導体装置の製造方法を説明する。
図１５、図１６は、第５実施形態の半導体装置の製造方法を示す断面図である。
まず、図１５(ａ)に示すように、エピタキシャル成長により、半導体基板１０１上に、第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、および第２ドレイン層１１１Ｂを順に堆積する。
次に、リソグラフィとＲＩＥにより、第２ドレイン層１１１Ｂ、第２中間層１１２Ｂ、第２ソース層１１３Ｂ、第１ソース層１１３Ａ、第１中間層１１２Ａ、および第１ドレイン層１１１Ａ内に、ゲート電極２２２用の穴を形成する（図１５(ｂ)）。次に、半導体基板１０１上の全面に、半導体層１１４となるｉ型アモルファスＳｉ層と、ゲート絶縁膜２２１の一部となる絶縁材２２１Ａを順に形成する（図１５(ｂ)）。次に、ＳＰＥにより、ｉ型アモルファスＳｉ層を結晶化する。次に、半導体基板１０１上の全面に、ゲート電極２２２となる電極材を形成する（図１５(ｂ)）。なお、電極材の膜厚は、上記の穴が埋まる厚さに設定する。
次に、この電極材を、第２ドレイン層１１１Ｂの下面の深さまでエッチングする（図１６(ａ)）。次に、電極材がリセスされた領域に、ゲート絶縁膜２２１の一部となる絶縁材２２１Ｂを埋め戻す（図１６(ａ)）。次に、半導体基板１０１上の全面に、層間絶縁膜１２２を堆積する（図１６(ａ)）。
次に、ＲＩＥにより、第２ドレイン層１１１Ｂ、第２中間層１１２Ｂ、第２ソース層１１３Ｂ、第１ソース層１１３Ａ、第１中間層１１２Ａ、第１ドレイン層１１１Ａ、および半導体基板１０１内に、素子分離絶縁膜１２１用の素子分離溝を形成する（図１６(ｂ)）。次に、素子分離溝内に絶縁材を埋め戻し、この絶縁材の表面をＣＭＰにより平坦化する（図１６(ｃ)）。その結果、図１６(ｃ)に示すように、素子分離絶縁膜１２１が形成される。
その後、本実施形態では、コンタクトプラグ３０１〜３０４を、コンタクトプラグ２０１〜２０３と同様の方法により形成する。さらには、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、図１２の半導体装置が製造される。
（４）第６実施形態の効果
最後に、第６実施形態の効果について説明する。
以上のように、本実施形態では、半導体基板１０１上にｎ型ｔＦＥＴとｐ型ｔＦＥＴを縦に積層することで、ＣＭＯＳ回路を作製する。
よって、本実施形態では、ｎ型ｔＦＥＴとｐ型ｔＦＥＴを別々の領域に作り分ける必要がないため、リソグラフィ工程などの製造工程が少なくてすむ。また、本実施形態では、選択エピタキシャル成長などの堆積工程が広い領域に対して行われるため、堆積プロセスの制御性がよくなる。よって、本実施形態によれば、ＣＭＯＳ回路を低コストで製造することができる。また、本実施形態では、ｎ型ｔＦＥＴとｐ型ｔＦＥＴを縦に積層しているため、ＣＭＯＳ回路を小さい基板占有面積で作製することができる。
このように、本実施形態によれば、ＣＭＯＳ回路の製造コストの削減や基板占有面積の縮小が可能となる。
（第７実施形態）
図１７は、第７実施形態の半導体装置の構造を示す断面図である。
本実施形態では、第１、第２中間層１１２Ａ、１１２Ｂが、シリコンよりもバンドギャップの広い材料で形成されている。第１、第２中間層１１２Ａ、１１２Ｂをこのような材料で形成することには、半導体装置の寸法を変えずにオフ電流を低減し、消費電力を低減できるという利点がある。このような材料の例としては、ＳｉＣが挙げられる。ＳｉＣ層には、シリコン基板上にエピタキシャル成長させるのが容易という利点がある。さらに、ＳｉＣ層には、ｎ＋型層やｐ＋型層に対するエッチング選択比を取りやすく、コンタクトホールを形成しやすいという利点がある。
なお、本実施形態では、半導体層１１４が、第１ドレイン層１１１Ａ、第１中間層１１２Ａ、第１ソース層１１３Ａ、第２ソース層１１３Ｂ、第２中間層１１２Ｂ、および第２ドレイン層１１１Ｂの側面に形成されているため、第１、第２中間層１１２Ａ、１１２Ｂを、絶縁材料で形成してもよい。これにより、上記の場合と同様に、半導体装置の寸法を変えずにオフ電流を低減し、消費電力を低減することができる。また、絶縁材料は、ｎ＋型層やｐ＋型層に対するエッチング選択比を取りやすく、コンタクトホールを形成しやすいという利点もある。
また、本実施形態では、第１、第２ソース層１１３Ａ、１１３Ｂが、シリコンよりもバンドギャップの狭い材料で形成されている。第１、第２ソース層１１３Ａ、１１３Ｂをこのような材料で形成することには、半導体装置の寸法を変えずにオン電流を増加させ、ＣＭＯＳ回路の動作速度を高めることができるという利点がある。このような材料の例としては、ＳｉＧｅ、Ｇｅ、ＩｎＡｓ、ＩｎＧａＡｓなどが挙げられる。
なお、オン電流は、第１、第２ソース層１１３Ａ、１１３Ｂと半導体層１１４との間で制御でき、オフ電流は、第１ドレイン層１１１Ａと第１中間層１１２Ａとの間と、第２ドレイン層１１１Ｂと第２中間層１１２Ｂとの間で制御できる。よって、本実施形態では、第１、第２中間層１１２Ａ、１１２Ｂと第１、第２ソース層１１３Ａ、１１３Ｂをそれぞれ上記の材料で形成することで、オン電流の増大とオフ電流の低減を同時に実現することができる。
（第８実施形態）
図１８は、第８実施形態の半導体装置の構造を示す断面図である。
図１８では、第２ソース層１１３Ｂが、第１ソース層１１３Ａ上に、絶縁膜３２１を介して積層されている。絶縁膜３２１は例えば、第１ソース層１１３Ａの堆積工程と第２ソース層１１３Ｂの堆積工程との間に、絶縁膜３２１用の絶縁材料をエピタキシャル成長させることで形成可能である。
また、本実施形態では、半導体層１１４を、選択エピタキシャル成長により形成する。そのため、半導体層１１４は、図１８に示すように、ｎ型ｔＦＥＴとｐ型ｔＦＥＴの側面には形成されるが、絶縁膜３２１の側面には形成されない。その後、絶縁膜３２１の側面には、ゲート絶縁膜２２１が形成される。よって、第１ソース層１１３Ａと第２ソース層１１３Ｂは、図１８に示すように、絶縁膜３２１とゲート絶縁膜２２１により分断されており、独立な電位をとることができる。よって、本実施形態では、ｎ型ｔＦＥＴとｐ型ｔＦＥＴを独立したｔＦＥＴとして動作させることができる。
そのため、図１８の半導体装置は、コンタクトプラグ３０４とは別に、コンタクトプラグ３０５を備えている。コンタクトプラグ３０４が、絶縁膜３２１を貫通し、第１ソース層１１３Ａ上に配置されているのに対し、コンタクトプラグ３０５は、第２ソース層１１３Ｂ上に配置されている。
なお、絶縁膜３２１は例えば、Ｓｉと格子定数の近い絶縁材料で形成する。これには、第１ソース層１１３Ａ上に絶縁膜３２１を分子線エピタキシーなどでエピタキシャル成長させやすく、さらに絶縁膜３２１上に第２ソース層１１３Ｂをエピタキシャル成長させやすいという利点がある。このような絶縁材料の例としては、ＳｒＴｉＯ３やＣｅＯ２などが挙げられる。
また、本実施形態では、第１、第２中間層１１２Ａ、１１２Ｂや、第１、第２ソース層１１３Ａ、１１３Ｂを、第７実施形態で説明した材料で形成してもよい。
また、本実施形態では、主端子層１１１Ａ、１１３Ａ、１１３Ｂ、１１１Ｂを、それぞれｎ＋型層、ｐ＋型層、ｎ＋型層、ｐ＋型層としてもよい。また、本実施形態では、主端子層１１１Ａ、１１３Ａ、１１３Ｂ、１１１Ｂをそれぞれ、ｐ＋型層、ｎ＋型層、ｎ＋型層、ｐ＋型層としてもよいし、ｎ＋型層、ｐ＋型層、ｐ＋型層、ｎ＋型層としてもよい。
（１）第６実施形態と第８実施形態の比較
次に、図１９〜図２２を参照し、第６実施形態と第８実施形態を比較する。
図１９、図２０はそれぞれ、第６実施形態におけるＮＡＮＤゲート、ＮＯＲゲートの構成例を示す回路図である。図２１、図２２はそれぞれ、第８実施形態におけるＮＡＮＤゲート、ＮＯＲゲートの構成例を示す回路図である。
図１９〜図２２に示す積層ペアＡ〜Ｃは、縦に積層されたｎ型ｔＦＥＴとｐ型ｔＦＥＴのペアを示す。また、Ｔｒ１〜Ｔｒ６は、これらの積層ペアＡ〜Ｃを構成するｔＦＥＴを示す。また、これらのｔＦＥＴ同士を結ぶ直線は、配線を示す。図１９〜図２２にはさらに、電源線Ｖｄｄと、接地線ＧＮＤと、ＮＡＮＤゲートやＮＯＲゲートの入力端子Ａ、入力端子Ｂ、出力端子が示されている。
第６実施形態では、上述の通り、各積層ペアの第１ソース層１１３Ａと第２ソース層１１３Ｂが、同一電位となっている。これに対し、第８実施形態では、各積層ペアの第１ソース層１１３Ａと第２ソース層１１３Ｂが、独立な電位をとることができる。
よって、第６実施形態では、ＮＡＮＤゲートやＮＯＲゲートを形成するのに、３つの積層ペアが必要となる（図１９、図２０）。これに対し、第８実施形態では、ＮＡＮＤゲートやＮＯＲゲートを、２つの積層ペアで形成することができる（図２１、図２２）。
このように、第８実施形態によれば、第６実施形態に比べ、同一回路をより小さな基板占有面積で形成することができる。一方、第６実施形態には、絶縁膜３２１の形成工程が不要という利点がある。
（２）第８実施形態の効果
最後に、第８実施形態の効果について説明する。
以上のように、本実施形態では、ｎ型ｔＦＥＴとｐ型ｔＦＥＴが、絶縁膜３２１を介して縦に積層されている。よって、本実施形態によれば、第６実施形態に比べ、同一回路をより小さな基板占有面積で形成することが可能となる。
なお、第６から第８実施形態では、２つのｔＦＥＴを縦に積層しているが、３つ以上のｔＦＥＴを縦に積層してもよい。
以上、第１から第８実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
１０１：半導体基板、１０２：下地絶縁膜、
１０３：ゲート電極、１０４：ゲート絶縁膜、
１１１：ドレイン層、１１２：中間層、１１３：ソース層、１１４：半導体層、
１２１：素子分離絶縁膜、１２２：層間絶縁膜、
２０１〜２０３：コンタクトプラグ、２１１：絶縁膜、
２２１：ゲート絶縁膜、２２２：ゲート電極、
３０１〜３０５：コンタクトプラグ、３１１：絶縁膜、３２１：絶縁膜

Claims (13)

  1. 半導体基板と、
    前記半導体基板上に絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側面に形成されたゲート絶縁膜と、
    前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備え、
    前記上部主端子層または前記下部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている、半導体装置。
  2. 前記ゲート絶縁膜は、前記ゲート電極の側面と上面に形成されており、
    前記上部主端子層は、前記ゲート電極の側面と上面に、前記ゲート絶縁膜と前記半導体層を介して形成されている、
    請求項１に記載の半導体装置。
  3. 前記積層体は、前記ゲート電極の側面に、前記ゲート絶縁膜と前記半導体層を介して形成されている、請求項１に記載の半導体装置。
  4. 前記中間層は、シリコンよりもバンドギャップの広い材料、または絶縁材料で形成されている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記下部主端子層または前記上部主端子層は、シリコンよりもバンドギャップの狭い材料で形成されている、請求項１から４のいずれか１項に記載の半導体装置。
  6. さらに、
    前記半導体基板の上方から見て、前記ゲート電極と前記積層体を取り囲むよう形成されており、前記ゲート電極と前記積層体に接する複数の内壁面を有する素子分離絶縁膜と、
    前記ゲート電極上に形成された第１のコンタクトプラグと、
    前記下部主端子層上と前記上部主端子層上に形成された第２のコンタクトプラグとを備え、
    前記第１のコンタクトプラグと、前記第２のコンタクトプラグは、前記素子分離絶縁膜の別々の内壁面側に配置されている、
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 半導体基板と、
    前記半導体基板上に絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側面に形成されたゲート絶縁膜と、
    前記半導体基板上に順に形成された第１導電型の第１の下部主端子層と、第１の中間層と、第２導電型の第１の上部主端子層と、前記第１導電型の第２の下部主端子層と、第２の中間層と、前記第２導電型の第２の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体と、
    を備える半導体装置。
  8. 前記積層体は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている、請求項７に記載の半導体装置。
  9. 前記第１および第２の中間層は、シリコンよりもバンドギャップの広い材料、または絶縁材料で形成されている、請求項７または８に記載の半導体装置。
  10. 前記第１の下部主端子層または前記第１の上部主端子層は、シリコンよりもバンドギャップの狭い材料で形成されている、
    請求項７から９のいずれか１項に記載の半導体装置。
  11. 前記第２の下部主端子層または前記第２の上部主端子層は、シリコンよりもバンドギャップの狭い材料で形成されている、
    請求項７から１０のいずれか１項に記載の半導体装置。
  12. 前記第２の下部主端子層は、前記第１の上部主端子層上に、絶縁膜を介して積層されている、請求項７から１１のいずれか１項に記載の半導体装置。
  13. 半導体基板と、
    前記半導体基板上に絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側面に形成されたゲート絶縁膜と、
    前記半導体基板上に順に形成された第１導電型の第１の下部主端子層と、第１の中間層と、第２導電型の第１の上部主端子層と、絶縁膜と、前記第２導電型の第２の下部主端子層と、第２の中間層と、前記第１導電型の第２の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体と、
    を備える半導体装置。
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