本発明の半導体装置に係る一実施の形態の第1例を、図1の概略構成断面図によって説明する。
図1に示すように、半導体装置1は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
上記ゲート電極23の一方側の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のn型ドーパントを用いることもできる。
上記ゲート電極23の他方側の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41が形成されている。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記第1n型領域n1上の上記第1絶縁膜41には開口部42が形成されている。上記第1n型領域n1上の上記開口部42には、第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
本発明の半導体装置1は、第1n型領域n1上に第1p型領域p1が積まれて形成されているため、デバイスの縮小化が図れ、また、第1p型領域p1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第1例の変形例を、図2の概略構成断面図によって説明する。この変形例は、前記第1例のエピタキシャル成長をホール内に形成したものである。
図2に示すように、半導体装置2は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
上記ゲート電極23の一方側の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。
上記ゲート電極23の他方側の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜51が形成されている。この第1絶縁膜51は、例えば酸化シリコン膜(例えば、高密度プラズマ酸化シリコン膜)で形成され、例えば500nmの厚さに形成され、表面が例えば平坦化されている。また、上記第1n型領域n1上の上記第1絶縁膜51には開口部(ホール)52が形成されている。上記第1n型領域n1上の上記開口部52には、第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
本発明の半導体装置2は、第1n型領域n1上に第1p型領域p1が開口部52内に自己整合的に積まれて形成されているため、前記第1例よりもさらなるデバイスの縮小化が図れ、また、第1p型領域p1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第2例を、図3の概略構成断面図によって説明する。
図3に示すように、半導体装置3は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
上記ゲート電極23の一方側の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。
また、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41が形成されている。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記第1n型領域n1上の上記第1絶縁膜41には開口部42が形成されている。上記第1n型領域n1上の上記開口部18には、第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、上記ゲート電極23、ハードマスク24、サイドウォール25、26、第1p型領域p1等を被覆する第2絶縁膜43が形成されている。この第1絶縁膜43は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記第2n型領域が形成される領域の上記第2絶縁膜43および第1絶縁膜41には開口部44が形成されている。上記第2n型領域n2が形成される上記開口部44には、第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1020cm-3になるように導入して、例えば200nmの厚さに形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりに、リン、アンチモン等のn型ドーパントを用いることもできる。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
本発明の半導体装置3は、第1n型領域n1上に第1p型領域p1が積まれて形成され、さらに、第2p型領域p2上に第2n型領域n2が積まれて形成されているため、デバイスの縮小化が図れる。また、第1p型領域p1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第2例の変形例を、図4の概略構成断面図によって説明する。この変形例は、前記第2例のエピタキシャル成長をホール内に形成したものである。
図4に示すように、半導体装置4は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜51が形成されている。この第1絶縁膜51は、例えば酸化シリコン膜(例えば、高密度プラズマ酸化シリコン膜)で形成され、例えば500nmの厚さに形成され、表面が例えば平坦化されている。また、上記第1n型領域n1上の上記第1絶縁膜51には開口部(ホール)52が形成されている。上記第1n型領域n1上の上記開口部52には、第1伝導型(p型)の第1p型領域p1が形成されている。なお、図示はしていないが、上記開口部52の側壁を、選択エピタキシャル成長の選択性をさらに高めるために例えば窒化シリコン膜で被覆してあってもよい。上記第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、上記ゲート電極23を挟んで上記第1p型領域p1とは反対側の上記第1絶縁膜51には開口部(ホール)53が形成されている。この開口部53内を含む上記第1絶縁膜51表面には窒化シリコン膜からなる第2絶縁膜55を形成してもよい。この場合には、開口部53の底部の第2絶縁膜55は除去されている。そして、上記開口部53の内部には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上には、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
本発明の半導体装置4は、第1n型領域n1上に第1p型領域p1が開口部52内に自己整合的に積まれて形成され、さらに、第2p型領域p2上に第2n型領域n2が開口部53内に自己整合的に積まれて形成されているため、前記第3例よりもさらなるデバイスの縮小化が図れ、また、第1p型領域p1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第3例を、図5の概略構成断面図によって説明する。
図5に示すように、半導体装置5は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
上記ゲート電極23の他方側の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41が形成されている。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記ゲート電極23の一方側(図面右側)でサイドウォール26を介した上記第2p型領域p2上の上記第1絶縁膜41には開口部42が形成されている。上記第2p型領域p2上の上記開口部42には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記第1n型領域n1上には第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
上記半導体装置5は、第2p型領域p2の一部上に第1n型領域n1が形成され、さらに第1n型領域n1上に第1p型領域p1が積まれて形成されているため、デバイスの縮小化が図れ、また、第1p型領域p1および第1n型領域n1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第3例の変形例を、図6の概略構成断面図によって説明する。この変形例は、前記第3例のエピタキシャル成長をホール内に形成したものである。
図6に示すように、半導体装置6は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
上記ゲート電極23の一方側(図面左側)の上記半導体基板21には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜541が形成されている。この第1絶縁膜51は、例えば酸化シリコン膜(例えば、高密度プラズマ酸化シリコン膜)で形成され、例えば500nmの厚さに形成され、表面が例えば平坦化されている。また、上記ゲート電極23の一方側(図面右側)でサイドウォール26を介した上記第2p型領域p2上の上記第1絶縁膜51には開口部(ホール)52が形成されている。この開口部52の側壁に、図示はしないが選択エピタキシャル成長の選択性をさらに高めるために窒化シリコン膜が形成してあってもよい。上記第2p型領域p2上の上記開口部52には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。また、上記第1n型領域n1の膜厚は50nm〜300nm程度が望ましく、一例として例えば100nmとした。
さらに、上記第1n型領域n1上には第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
上記半導体装置6は、第2p型領域p2の一部上に第1n型領域n1が形成され、さらに第1n型領域n1上に第1p型領域p1が積まれて形成されているため、デバイスの縮小化が図れる。しかも、開口部52内に自己整合的に第1n型領域n1と第1p型領域p1とが形成されているため、セル面積の縮小化が一段と図れる。また、第1p型領域p1および第1n型領域n1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第4例を、図7の概略構成断面図によって説明する。
図7に示すように、半導体装置7は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41が形成されている。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記ゲート電極23の一方側(図面右側)でサイドウォール26を介した上記第2p型領域p2上の上記第1絶縁膜41には開口部42が形成されている。上記第2p型領域p2上の上記開口部42には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記第1n型領域n1上には第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26、第1p型領域p1等を被覆する第2絶縁膜43が形成されている。この第2絶縁膜43は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記ゲート電極23の他方側(図面左側)でサイドウォール25を介した上記第2p型領域p2上の上記第1絶縁膜41、第2絶縁膜43には開口部44が形成されている。
上記第2p型領域p2上の開口部44には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
上記半導体装置7は、第2p型領域p2の一部上に第1n型領域n1、第1p型領域p1が順に積まれて形成され、さらに、第2p型領域p2上に第2n型領域n2が積まれて形成されているため、デバイスの縮小化が図れ、また、第1p型領域p1および第1n型領域n1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第4例の変形例を、図8の概略構成断面図によって説明する。この変形例は、前記第4例のエピタキシャル成長をホール内に形成したものである。
図8に示すように、半導体装置8は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21には、素子形成領域を分離する素子分離領域(図示せず)が形成され、この半導体基板21の素子形成領域の少なくとも上層は第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されることで形成されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜51が形成されている。この第1絶縁膜51は、例えば酸化シリコン膜(例えば、高密度プラズマ酸化シリコン膜)で形成され、例えば500nmの厚さに形成され、表面が例えば平坦化されている。また、上記ゲート電極23の一方側(図面右側)でサイドウォール26を介した上記第2p型領域p2上の上記第1絶縁膜51には開口部(ホール)52が形成されている。上記第2p型領域p2上の上記開口部52には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。また、上記第1n型領域n1の膜厚は50nm〜300nm程度が望ましく、一例として例えば100nmとした。
さらに、上記第1n型領域n1上には第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、上記ゲート電極23の他方側(図面左側)でサイドウォール25を介した上記第2p型領域p2上の上記第1絶縁膜51には開口部(ホール)53が形成されている。さらに上記第1絶縁膜51、第1p型領域p1等を被覆する第2絶縁膜55が形成されている。この第2絶縁膜55は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成されている。そして、上記開口部53の底部の上記第2絶縁膜55は除去されている。
上記第2p型領域p2上の上記開口部53には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
上記半導体装置8は、第2p型領域p2の一部上に第1n型領域n1、第1p型領域p1が順に積まれて形成され、さらに、第2p型領域p2上に第2n型領域n2が積まれて形成されているため、デバイスの縮小化が図れる。しかも、開口部52内に自己整合的に第1n型領域n1と第1p型領域p1とが形成され、また開口部53内に自己整合的に第2n型領域n2が形成されているため、セル面積の縮小化が一段と図れる。また、第1p型領域p1および第1n型領域n1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第5例を、図9の概略構成断面図によって説明する。
図9に示すように、半導体装置9は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置9は、前記図1によって説明した半導体装置1において、第1n型領域n1上に、この第1n型領域n1と同様な濃度の拡散防止層31が例えばn型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層31上に第1p型領域p1が形成されているものである。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜41、開口部42等は前記図1によって説明した構成と同様である。
上記半導体装置9では、第1n型領域n1上にn型エピタキシャル層の拡散防止層31が形成され、その上部に第1p型領域p1が形成されていることから、第1p型領域p1中の不純物が半導体基板21側に拡散するのを抑制することができる。また、前記第1例の半導体装置1と同様なる作用効果が得られる。さらに、拡散防止層31は第1p型領域p1下に形成されているため、拡散防止層31を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第5例の変形例を、図10の概略構成断面図によって説明する。この変形例は、前記第5例のエピタキシャル成長をホール内に形成したものである。
図10に示すように、半導体装置10は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置10は、前記図2によって説明した半導体装置2において、第1n型領域n1上に、この第1n型領域n1と同様な濃度の拡散防止層31が例えばn型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層31上に第1p型領域p1が形成されているものである。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜51、開口部52等は前記図2によって説明した構成と同様である。
上記半導体装置10では、第1n型領域n1上にn型エピタキシャル層の拡散防止層31が形成され、その上部に第1p型領域p1が形成されていることから、第1p型領域p1中の不純物が半導体基板21側に拡散するのを抑制することができる。また、前記第2例の半導体装置2と同様なる作用効果が得られる。さらに、開口部52内に自己整合的にn型エピタキシャル層の拡散防止層31と第1p型領域p1とが形成されているため、拡散防止層31を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第6例を、図11の概略構成断面図によって説明する。
図11に示すように、半導体装置11は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置11は、前記図3によって説明した半導体装置3において、第2n型領域n2が形成される第2p型領域p2上に、この第2p型領域p2と同様な濃度の拡散防止層32が例えばp型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層32上に第2n型領域n2が形成されているものである。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜41、開口部42、第2絶縁膜43、開口部44等は前記図3によって説明した構成と同様である。
上記半導体装置11では、第2n型領域n2が形成される第2p型領域p2上にp型エピタキシャル層の拡散防止層32が形成され、その上部に第2n型領域n2が形成されていることから、第2n型領域n2中の不純物が半導体基板に拡散するのを抑制することができる。また、前記第3例の半導体装置3と同様なる作用効果が得られる。さらに、拡散防止層32は第2n型領域n2下に形成されているため、拡散防止層32を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第6例の変形例を、図12の概略構成断面図によって説明する。この変形例は、前記第6例のエピタキシャル成長をホール内に形成したものである。
図12に示すように、半導体装置12は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置12は、前記図4によって説明した半導体装置4において、第2n型領域n2が形成される第2p型領域p2上に、この第2p型領域p2と同様な濃度の拡散防止層32が例えばp型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層32上に第2n型領域n2が形成されているものである。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜51、開口部52、53、第2絶縁膜55等は前記図4によって説明した構成と同様である。
上記半導体装置12では、第2n型領域n2が形成される第2p型領域p2上にp型エピタキシャル層の拡散防止層32が形成され、その上部に第2n型領域n2が形成されていることから、第2n型領域n2中の不純物が半導体基板21側に拡散するのを抑制することができる。また、前記第4例の半導体装置4と同様なる作用効果が得られる。さらに、開口部53内に自己整合的に拡散防止層32と第2n型領域n2とが形成されているため、拡散防止層32を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第7例を、図13の概略構成断面図によって説明する。
図13に示すように、半導体装置13は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置13は、前記図3によって説明した半導体装置3において、第1n型領域n1上に、この第1n型領域n1と同様な濃度の拡散防止層31が例えばn型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層31上に第1p型領域p1が形成されている。さらに、第2n型領域n2が形成される第2p型領域p2上に、この第2p型領域p2と同様な濃度の拡散防止層32が例えばp型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層32上に第2n型領域n2が形成されているものである。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜41、開口部42、第2絶縁膜43、開口部44等は前記図3によって説明した構成と同様である。
上記半導体装置13では、第1n型領域n1上にn型エピタキシャル層の拡散防止層31が形成され、その上部に第1p型領域p1が形成されていることから、第1p型領域p1中の不純物が半導体基板21側に拡散するのを抑制することができる。また、第2n型領域n2が形成される第2p型領域p2上にp型エピタキシャル層の拡散防止層32が形成され、その上部に第2n型領域n2が形成されていることから、第2n型領域n2中の不純物が半導体基板21側に拡散するのを抑制することができる。さらに、前記第3例の半導体装置3と同様なる作用効果が得られる。
次に、本発明の半導体装置に係る一実施の形態の第7例の変形例を、図14の概略構成断面図によって説明する。この変形例は、前記第7例のエピタキシャル成長をホール内に形成したものである。
図14に示すように、半導体装置14は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置14は、前記図4によって説明した半導体装置4において、第1n型領域n1上に、この第1n型領域n1と同様な濃度の拡散防止層31が例えばn型エピタキシャル層で10nm〜50nmの厚さに形成されていて、この拡散防止層31上に第1p型領域p1が形成されている。さらに、第2n型領域n2が形成される第2p型領域p2上に、この第2p型領域p2と同様な濃度の拡散防止層32が例えばp型エピタキシャル層が10nm〜50nmの厚さに形成されていて、この拡散防止層32上に第2n型領域n2が形成されているものである。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜51、開口部52、53、第2絶縁膜55等は前記図4によって説明した構成と同様である。
上記半導体装置14では、第1n型領域n1上にn型エピタキシャル層の拡散防止層31が形成され、その上部に第1p型領域p1が形成されていることから、第1p型領域p1中の不純物がシリコン基板11側に拡散するのを抑制することができる。また、第2n型領域n2が形成される第2p型領域p2上にp型エピタキシャル層の拡散防止層32が形成され、その上部に第2n型領域n2が形成されていることから、第2n型領域n2中の不純物がシリコン基板11側に拡散するのを抑制することができる。さらに、前記第4例の半導体装置4と同様なる作用効果が得られる。さらに、開口部52内に自己整合的に拡散防止層31と第1p型領域p1とが形成されているため、拡散防止層31を形成することによるセル面積の増加はない。また開口部53内に自己整合的に拡散防止層32と第2n型領域n2とが形成されているため、拡散防止層32を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第8例を、図15の概略構成断面図によって説明する。
図15に示すように、半導体装置15は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置15は、前記図1によって説明した半導体装置1において、第1n型領域n1上に、低濃度領域33が形成され、この低濃度領域33上に上記第1p型領域p1が形成されている。上記低濃度領域33はノンドープ層もしくは上記第1n型領域n1よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第1p型領域p1よりも低濃度の第1伝導型(p型)低濃度領域で形成されている。例えば、第2伝導型(n型)低濃度領域の場合には上記第1n型領域n1よりも1桁〜2桁程度低い濃度に形成され、第1伝導型(p型)低濃度領域の場合には上記第1p型領域p1よりも1桁〜2桁程度低い濃度に形成され、また膜厚は例えば10nm〜50nm程度に形成されている。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜41、開口部42等は前記図1によって説明した構成と同様である。
上記半導体装置15では、第1n型領域n1上に低濃度領域33が形成され、その上部に第1p型領域p1が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第1例の半導体装置1と同様なる作用効果が得られる。
次に、本発明の半導体装置に係る一実施の形態の第8例の変形例を、図16の概略構成断面図によって説明する。この変形例は、前記第8例のエピタキシャル成長をホール内に形成したものである。
図16に示すように、半導体装置16は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置16は、前記図2によって説明した半導体装置2において、第1n型領域n1上に、低濃度領域33が形成され、この低濃度領域33上に上記第1p型領域p1が形成されている。上記低濃度領域33はノンドープ層もしくは上記第1n型領域n1よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第1p型領域p1よりも低濃度の第1伝導型(p型)低濃度領域で形成されている。例えば、第2伝導型(n型)低濃度領域の場合には上記第1n型領域n1よりも1桁〜2桁程度低い濃度に形成され、第1伝導型(p型)低濃度領域の場合には上記第1p型領域p1よりも1桁〜2桁程度低い濃度に形成され、また膜厚は例えば10nm〜50nm程度に形成されている。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜51、開口部52等は前記図2によって説明した構成と同様である。
上記半導体装置16では、第1n型領域n1上に低濃度領域33が形成され、その上部に第1p型領域p1が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第2例の半導体装置2と同様なる作用効果が得られる。さらに、開口部52内に自己整合的に低濃度領域33と第1p型領域p1とが形成されているため、低濃度領域33を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第9例を、図17の概略構成断面図によって説明する。
図17に示すように、半導体装置17は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有するものである。
この半導体装置17は、前記図3によって説明した半導体装置3において、第2n型領域n2が形成される第2p型領域p2上に、低濃度領域34が形成され、この低濃度領域34上に上記第2n型領域n2が形成されているものである。上記低濃度領域34はノンドープ層もしくは上記第2n型領域n2よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第2p型領域p2よりも低濃度の第2伝導型(p型)低濃度領域で形成されている。例えば、第2伝導型(n型)低濃度領域の場合には上記第2n型領域n2よりも1桁〜2桁程度低い濃度に形成され、第1伝導型(p型)低濃度領域の場合には上記第2p型領域p2よりも1桁〜2桁程度低い濃度に形成され、また膜厚は例えば10nm〜50nm程度に形成されている。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜41、開口部42、第2絶縁膜43、開口部44等は前記図3によって説明した構成と同様である。
また、図示はしていないが、前記図15によって説明した半導体装置15のように、第1n型領域n1上で第1p型領域p1の下部に低濃度領域33を形成してもよい。
上記半導体装置17では、第2n型領域n2が形成される第2p型領域p2上に低濃度領域33が形成され、その上部に第2n型領域n2が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第3例の半導体装置3と同様なる作用効果が得られる。さらに、低濃度領域34上に第2n型領域n2が形成されているため、低濃度領域34を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第9例の変形例を、図18の概略構成断面図によって説明する。この変形例は、前記第9例のエピタキシャル成長をホール内に形成したものである。
この半導体装置18は、前記図4によって説明した半導体装置4において、第2n型領域n2が形成される第2p型領域p2上に、低濃度領域34が形成され、この低濃度領域34上に上記第2n型領域n2が形成されているものである。上記低濃度領域34はノンドープ層もしくは上記第2n型領域n2よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第2p型領域p2よりも低濃度の第2伝導型(p型)低濃度領域で形成されている。例えば、第2伝導型(n型)低濃度領域の場合には上記第2n型領域n2よりも1桁〜2桁程度低い濃度に形成され、第1伝導型(p型)低濃度領域の場合には上記第2p型領域p2よりも1桁〜2桁程度低い濃度に形成され、また膜厚は例えば10nm〜50nm程度に形成されている。したがって、半導体基板21、ゲート絶縁膜22、ゲート電極23、ハードマスク24、サイドウォール25、26、第1絶縁膜51、開口部52、53、第2絶縁膜55等は前記図4によって説明した構成と同様である。
また、図示はしていないが、前記図16によって説明した半導体装置16のように、第1n型領域n1上に低濃度領域33を形成してもよい。
上記半導体装置18では、第2n型領域n2が形成される第2p型領域p2上に低濃度領域34が形成され、その上部に第2n型領域n2が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第4例の半導体装置4と同様なる作用効果が得られる。さらに、開口部53内に自己整合的に低濃度領域34と第2n型領域n2とが形成されているため、低濃度領域34を形成することによるセル面積の増加はない。
次に、本発明の半導体装置に係る一実施の形態の第10例を、図19の概略構成断面図によって説明する。この第10例は、前記第1例〜第9例(その変形例も含む)において、第3領域である第2p型領域p2を半導体基板21上に形成したものである。図19では、前記図7によって説明した構成に適用した一例を示した。
図19に示すように、半導体装置19は、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
半導体基板21上には、第1伝導型(p型)の領域に形成されていて、この領域がサイリスタの第2p型領域p2になっている。この半導体基板21には例えばシリコン基板を用いる。上記第2領域p2は、例えば、シリコンエピタキシャル成長層で形成されている。その膜厚は、例えば50nm〜250nmの厚さに設定されている。また上記シリコンエピタキシャル成長層にはp型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41が形成されている。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記ゲート電極23の一方側(図面右側)でサイドウォール26を介した上記第2p型領域p2上の上記第1絶縁膜41には開口部42が形成されている。上記第2p型領域p2上の上記開口部42には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記第1n型領域n1上には第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
さらに、上記ゲート電極23、ハードマスク24、サイドウォール25、26、第1p型領域p1等を被覆する第2絶縁膜43が形成されている。この第2絶縁膜43は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。また、上記ゲート電極23の他方側(図面左側)でサイドウォール25を介した上記第2p型領域p2上の上記第1絶縁膜41、第2絶縁膜43には開口部44が形成されている。
上記第2p型領域p2上の開口部44には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
上記半導体装置19は、第2p型領域p2がシリコンエピタキシャル成長層で形成されていることから、第2p型領域p2の膜厚、不純物濃度プロファイル等を制度よく制御して成膜することができるので、半導体装置19(サイリスタ)のホールド電流、ホールド電圧、ON/OFF速度等のサイリスタ特性の制御が容易になる。したがって、所望の特性を有するサイリスタを形成することが容易になる。さらに、第2p型領域p2の厚さが薄くなるので、その体積を小さくでき、これによってサイリスタの動作速度が速くなる。また、サイリスタ部分が半導体基板21より持ち上がることから、素子分離が容易になり、素子分離幅を小さくすることができるので、セルサイズの縮小化が図れる。
また、第2p型領域p2の一部上に第1n型領域n1、第1p型領域p1が順に積まれて形成され、さらに、第2p型領域p2上に第2n型領域n2が積まれて形成されているため、デバイスの縮小化が図れ、また、第1p型領域p1および第1n型領域n1が半導体基板21より上に形成されていることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
上記第10例で説明したように、第2p型領域p2を半導体基板21上にシリコンエピタキシャル成長層で形成する構成は、上記第1例〜第9例(各例の変形例も含む)のいずれの構成にも適用することが可能である。上記第1例〜第9例(各例の変形例も含む)の各構成に対して適用した場合も、上記同様に、サイリスタのホールド電流、ホールド電圧、ON/OFF速度等のサイリスタ特性の制御が容易になる。したがって、所望の特性を有するサイリスタを形成することが容易になる。さらに、第2p型領域p2の厚さが薄くなるので、その体積を小さくでき、これによってサイリスタの動作速度が速くなる。また、サイリスタ部分が半導体基板21より持ち上がることから、素子分離が容易になり、素子分離幅を小さくすることができるので、セルサイズの縮小化が図れる。
次に、本発明の半導体装置に係る一実施の形態の第11例を、図20の概略構成断面図によって説明する。この第11例は、サイリスタ形成領域と選択トランジスタ形成領域とを区分する素子分離領域とサイリスタの第3領域である第2p型領域p2との関係を説明するものであり、前記第1例〜第10例(その変形例も含む)において適用することができる。この第11例では、一例として、前記図7によって説明したサイリスタを用いた。
図20に示すように、半導体基板21には、サイリスタ形成領域71と選択トランジスタ形成領域72を電気的に区分する素子分離領域73が形成されている。上記サイリスタ形成領域71は半導体基板21に形成された第2伝導型(以下n型とする)のn型ウエル領域74からなり、その深さ方向の接合位置が素子分離領域73の深さ方向端部より浅い位置に形成されている。この半導体基板21には例えばシリコン基板を用いる。
上記半導体基板21のn型ウエル領域74には、前記図7によって説明したように、第1伝導型(以下p型とする)の第1領域(以下第1p型領域という)p1、第1伝導型とは逆伝導型の第2伝導型(以下n型とする)の第2領域(以下第1n型領域という)n1、第1伝導型(p型)の第3領域(以下第2p型領域という)p2、第2伝導型(n型)の第4領域(以下第2n型領域という)n2を順に接合したサイリスタ構造が形成されている。以下、詳細に説明する。
上記半導体基板21のサイリスタ形成領域71のn型ウエル領域74には、サイリスタの第2p型領域p2が形成されている。上記第2領域p2は、例えば、イオン注入層で形成されている。また上記第2領域p2にはp型ドーパントとしてホウ素(B)が5×1018cm-3程度のドーパント濃度で導入されている。この第2領域p2のドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域n1のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
上記第2p型領域p2上には、ゲート絶縁膜22を介してゲート電極23が形成されている。このゲート電極23上にはハードマスク24が形成されていてもよい。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さとなっている。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。また、ゲート電極23を形成する際に用いたハードマスク24をゲート電極23上に残してもよい。このハードマスク24は、例えば、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等で形成されている。
上記ゲート電極23の側壁にはサイドウォール25、26が形成されている。このサイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)、またはそれらの積層膜で形成されている。
上記ゲート電極23の一方側(図面右側)でサイドウォール26を介した上記第2p型領域p2上には、上記第2p型領域p2に接合する第2伝導型(n型)の第1n型領域n1が形成されている。この第1n型領域n1は、例えばn型ドーパントのリン(P)を、例えばドーパント濃度が1.5×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。
さらに、上記第1n型領域n1上には第1伝導型(p型)の第1p型領域p1が形成されている。この第1p型領域p1は、例えば選択エピタキシャル成長により例えば200nmの膜厚に形成され、膜中のホウ素(B)濃度が1×1020cm-3としてある。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、上記ゲート電極23の他方側(図面左側)でサイドウォール25を介した上記第2p型領域p2上には、上記第2p型領域p2に接合する第2伝導型(n型)の第2n型領域n2が形成されている。この第2n型領域n2は、例えばn型ドーパントのヒ素(As)を、例えばドーパント濃度が1×1019cm-3になるように導入して形成されている。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。
さらに、第1p型領域p1にはアノード電極Aが接続されているとともに、第2n型領域n2にはカソード電極Kが接続されている。また、図示はしないが、第1p型領域p1、第2n型領域n2、ゲート電極23上に、シリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)が形成されていてもよい。
一方、半導体基板21の選択トランジスタ形成領域72は、第1伝導型(p型)のウエル領域(以下、p型ウエル領域75と記す)で形成され、このp型ウエル領域75に選択トランジスタ80が形成されている。この選択トランジスタ80は、例えばnチャネルトランジスタからなる。一例として具体的には、半導体基板21上にゲート絶縁膜82を介してゲート電極83が形成されている。このゲート電極83上にはハードマスク84が形成されていてもよい。上記ゲート電極83の両側にはサイドウォール85、86がけされている。このサイドウォール85、86下部の半導体基板21にはエクステンション領域87、88が形成され、上記ゲート電極83の両側の上記半導体基板21に上記エクステンション領域87、88を介してエクステンション領域86、87よりも高濃度にソース・ドレイン領域89、90が形成されている。そして、上記エクステンション領域89、90間の半導体基板21にチャネルが形成される。
上記サイリスタ70(前記半導体装置7に相当)の第2n型領域n2と上記選択トランジスタ80の一方のソース・ドレイン領域90とは配線91によって接続されている。また選択トランジスタ80の他方のソース・ドレイン領域89はカソード側となるビット線(図示せず)に接続されている。またサイリスタ70の第1p型領域p1はアノード側に接続されている。
上記構成の半導体装置20では、サイリスタ形成領域71であるn型ウエル領域74の深さ(接合深さ)は、上記素子分離領域73の深さ方向端部の深さより浅い位置に形成されていることから、素子分離が容易になる。
次に、上記第10例のサイリスタの変形例を、図21の概略構成断面図によって説明する。この変形例の第1n型領域n1、第1p型領域p1、第2n型領域n2については、他の実施の形態の第1例〜第9例にも適用できる。
図21に示すように、上記サイリスタにおいて、エピタキシャル成長によって形成される第2p型領域p2はn型ウエル領域74の露出している部分に選択的に成長する。また、ゲート電極23のサイドウォール26を介して側の第2p型領域p2上に第1n型領域n1を選択的に成長させる場合、少なくとも、ゲート電極23のサイドウォール25を介して側の第2p型領域p2上を被覆するようにマスク(図示せず)を形成すればよい。この場合、第2p型領域p2の露出している部分を被覆するように第1n型領域n1が形成される。同様に、第1n型領域n1上に第1p型領域p1を選択的に成長させる場合、少なくとも、ゲート電極23のサイドウォール25を介して側の第2p型領域p2上を被覆するようにマスク(図示せず)を形成すればよい。このマスクは第1n型領域n1を成長させたときに用いたマスクと兼用することができる。この場合、第1n型領域n1の露出している部分を被覆するように第1p型領域p1が形成される。
さらに、ゲート電極23のサイドウォール25を介して側の第2p型領域p2上に第2n型領域n2を選択的に成長させる場合、少なくとも、ゲート電極23のサイドウォール26を介して側の第2p型領域p2上を被覆するように(上記第1n型領域n1、第1p型領域p1が形成されている場合はそれらを被覆するように)マスク(図示せず)を形成すればよい。この場合、第2p型領域p2の露出している部分を被覆するように第2n型領域n2が形成される。
このように、上記第1n型領域n1、第1p型領域p1および第2n型領域n2は、積層するように形成しても、上記各実施の形態で説明したのと同様なる効果を得ることができる。
本発明の半導体装置の製造方法に係る一実施の形態の第1例を、図22〜図23の製造工程断面図によって説明する。
図22(1)に示すように、半導体基板21には例えばシリコン基板を用いる。この半導体基板21に素子形成領域を分離する素子分離領域(図示せず)を形成した後、半導体基板21の素子形成領域の上部を第1伝導型(p型)の領域に形成する。このp型領域がサイリスタの第2p型領域p2になる。このイオン注入条件の一例としては、ドーパントにp型ドーパントであるホウ素(B)を用い、ドーズ量は例えばドーパント濃度が5×1018cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に形成される第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他にインジウム(In)等のp型ドーパントを用いることができる。
次に、図22(2)に示すように、上記半導体基板21上にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
次に、第2p型領域p2となる領域上の上記ゲート絶縁膜22上にゲート電極23を形成する。上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記ゲート電極23は、例えば、上記ゲート絶縁膜22上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク24として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
次に、図22(3)に示すように、上記ゲート電極23の側壁にサイドウォール25、26を形成する。例えば、ゲート電極23を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール25、26を形成することができる。上記サイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面右側)、すなわち第1n型領域が形成される領域上を開口したイオン注入マスク61を形成する。次いで、上記イオン注入マスク61を用いたイオン注入技術により、上記ゲート電極23の一方側に半導体基板21中にn型のドーパントを導入して、第1n型領域n1を形成する。このイオン注入条件は、例えばドーパントにリン(P)を用い、ドーズ量は例えばドーパント濃度が1.5×1019cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。その後、上記イオン注入マスク61を除去する。
次に、図23(4)に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の他方側(図面左側)、すなわち第2n型領域が形成される領域上を開口したイオン注入マスク62を形成する。次いで、上記イオン注入マスク62を用いたイオン注入技術により、上記ゲート電極23の他方側に半導体基板21中にn型のドーパントを導入して、第2n型領域n2を形成する。この第2n型領域n2は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素(As)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また、上記ドーパントガスはホスヒン(PH3)や有機ソースなど、n型不純物を用いることができる。その後、上記イオン注入マスク62を除去する。
次に、図23(5)に示すように、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41を形成する。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面右側)、すなわち第1n型領域n1の少なくとも一部上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第1n型領域n1上の上記第1絶縁膜41に開口部42を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板21(第1n型領域n1)面を露出させることができる。ここでは一例として、上記第1絶縁膜41に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
次に、図23(6)に示すように、上記第1n型領域n1上の上記開口部42に第1伝導型(p型)の第1p型領域p1を形成する。この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、上記実施例では、第1n型領域n1、第2n型領域n2の順で作製したが、第2n型領域n2、第1n型領域n1の順に形成してもよい。また、このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第1n型領域n1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃、0.秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極Aと、第2n型領域n2に接続されるカソード電極Kとをそれぞれ形成する。この際、両端部の第1p型領域p1と第2n型領域n2の露出させるため、各領域上の上記第1絶縁膜41、第2絶縁膜43を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極23上のハードマスク24を除去し、各露出された第1p型領域p1、第2n型領域n2、ゲート電極23上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常のCMOS工程と同様の配線工程を行う。
上記半導体装置1の製造方法(製造方法の第1例)では、第1n型領域n1上に第1p型領域p1を積むように形成しているため、デバイスの縮小化が図れる。また、第1p型領域p1を半導体基板21より上に形成していることで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第1例の変形例を以下に説明する。この変形例は、前記第1例のエピタキシャル成長をホール内に形成したものである。
すなわち、前記図2によって説明した半導体装置2の製造方法は、前記半導体装置1の製造方法を説明する前記図23(5)の工程で、ゲート電極23の高さよりも高く第1絶縁膜51を形成した後、第1n型領域n1上の上記第1絶縁膜51に開口部52を形成する。その後、エピタキシャル成長法により、上記開口部52内にp型領域をエピタキシャル成長させて、上記第1n型領域n1上に第1p型領域p1を形成する。このようにして、前記図2によって説明した半導体装置2を形成することができる。
上記半導体装置2の製造方法(製造方法の第1例の変形例)は、第1n型領域n1上に第1p型領域p1を積むように形成するため、デバイスの縮小化が図れる。また、第1p型領域p1を半導体基板21より上に形成することから、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。なお、この説明では前記図2に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第2例を、図24〜図25の製造工程断面図によって説明する。
図24(1)に示すように、半導体基板21には例えばシリコン基板を用いる。この半導体基板21に素子形成領域を分離する素子分離領域(図示せず)を形成した後、半導体基板21の素子形成領域の上部を第1伝導型(p型)の領域に形成する。このp型領域がサイリスタの第2p型領域p2になる。このイオン注入条件の一例としては、ドーパントにp型ドーパントであるホウ素(B)を用い、ドーズ量は例えばドーパント濃度が5×1018cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に形成される第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他にインジウム(In)等のp型ドーパントを用いることができる。
次に、図24(2)に示すように、上記半導体基板21上にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
次に、第2p型領域p2となる領域上の上記ゲート絶縁膜22上にゲート電極23を形成する。上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記ゲート電極23は、例えば、上記ゲート絶縁膜22上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク24として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
次に、図24(3)に示すように、上記ゲート電極23の側壁にサイドウォール25、26を形成する。例えば、ゲート電極23を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール25、26を形成することができる。上記サイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面右側)、すなわち第1n型領域が形成される領域上を開口したイオン注入マスク61を形成する。次いで、上記イオン注入マスク61を用いたイオン注入技術により、上記ゲート電極23の一方側に半導体基板21中にn型のドーパントを導入して、第1n型領域n1を形成する。このイオン注入条件は、例えばドーパントにリン(P)を用い、ドーズ量は例えばドーパント濃度が1.5×1019cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。その後、上記イオン注入マスク61を除去する。
続いて、活性化のアニールとして例えば1050℃0.秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、上記サイドウォール25、26の形成は第1n型領域n1を形成するイオン注入後に行ってもよい。
次に、図24(4)に示すように、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41を形成する。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面右側)、すなわち第1n型領域n1の少なくとも一部上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第1n型領域n1上の上記第1絶縁膜41に開口部42を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板21(第1n型領域n1)面を露出させることができる。ここでは一例として、上記第1絶縁膜41に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
次に、図25(5)に示すように、上記第1n型領域n1上の上記開口部42に第1伝導型(p型)の第1p型領域p1を形成する。この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、このとき必要に応じて、半導体基板21表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。
次に、図25(6)に示すように、上記ゲート電極23、ハードマスク24、サイドウォール25、26、上記第1絶縁膜41等を被覆する第2絶縁膜43を形成する。この第2絶縁膜43は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の他方側(図面左側)、すなわち第2p型領域p2の少なくとも一部上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第2絶縁膜43に開口部44を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板21(第2p型領域p2)面を露出させることができる。ここでは一例として、上記第2絶縁膜43に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
次に、図25(7)に示すように、上記第2p型領域p2上の上記開口部44に第2伝導型(n型)の第2n型領域n2を形成する。この第2n型領域n2は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素(As)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第2n型領域n2がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン(PH3)や有機ソースなど、n型不純物を用いることができる。
また、上記実施例では、第1p型領域p1、第2n型領域n2の順で作製したが、第2n型領域n2、第1p型領域p1の順に形成してもよい。また、このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第1p型領域p1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃、0.秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極Aと、第2n型領域n2に接続されるカソード電極Kとをそれぞれ形成する。この際、両端部の第1p型領域p1と第2n型領域n2の露出させるため、各領域上の上記第1絶縁膜41、第2絶縁膜43を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極23上のハードマスク24を除去し、各露出された第1p型領域p1、第2n型領域n2、ゲート電極上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常のCMOS工程と同様の配線工程を行う。
上記半導体装置3の製造方法(製造方法の第2例)では、第1n型領域n1上に第1p型領域p1を積むように形成し、さらに、第2p型領域p2上に第2n型領域n2を積むように形成するため、デバイスの縮小化が図れる。また、第1p型領域p1を半導体基板21より上に形成することで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになるので、パンチスルー耐性が向上するという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第2例の変形例を、図26〜図27の製造工程断面図によって説明する。この変形例は、前記第2例のエピタキシャル成長をホール内に形成したものである。
図26(1)に示すように、前記図24(1)〜図24(3)によって説明したのと同様に、半導体基板21には例えばシリコン基板を用い、この半導体基板21に素子形成領域を分離する素子分離領域(図示せず)を形成した後、半導体基板21の素子形成領域の上部を第1伝導型(p型)の領域に形成する。このp型領域がサイリスタの第2p型領域p2になる。このイオン注入条件の一例としては、ドーパントにp型ドーパントであるホウ素(B)を用い、ドーズ量は例えばドーパント濃度が5×1018cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に形成される第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
次に、上記半導体基板21上にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
次に、第2p型領域p2となる領域上の上記ゲート絶縁膜22上にゲート電極23を形成する。上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記ゲート電極23は、例えば、上記ゲート絶縁膜22上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク24として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
次に、上記ゲート電極23の側壁にサイドウォール25、26を形成する。例えば、ゲート電極23を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール25、26を形成することができる。上記サイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面右側)、すなわち第1n型領域が形成される領域上を開口したイオン注入マスク61を形成する。次いで、上記イオン注入マスク61を用いたイオン注入技術により、上記ゲート電極23の一方側に半導体基板21中にn型のドーパントを導入して、第1n型領域n1を形成する。このイオン注入条件は、例えばドーパントにリン(P)を用い、ドーズ量は例えばドーパント濃度が1.5×1019cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のn型ドーパントを用いることもできる。その後、上記イオン注入マスク3161を除去する。
続いて、活性化のアニールとして例えば1050℃0.秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、上記サイドウォール25、26の形成は第1n型領域n1を形成するイオン注入後に行ってもよい。
次に、図26(2)に示すように、ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆するように、第1絶縁膜51を形成する。この第1絶縁膜51は、例えば、高密度プラズマCVD法により成膜した酸化シリコン(HDP−SiO2)を500nmの厚さに堆積して形成する。さらに、第2絶縁膜56を形成する。この第2絶縁膜46は、例えば窒化シリコン膜を50nmの厚さに堆積して形成する。
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側、すなわち第1p型領域が形成される第1n型領域n1上を開口したエッチングマスク(図示せず)を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極23の一方側(図面右側)の第2絶縁膜56および第1絶縁膜51に開口部52を形成する。
次に、図26(3)に示すように、上記第2絶縁膜56および開口部52内面を被覆するように第3絶縁膜57を形成する。この第3絶縁膜57は、例えば窒化シリコン膜を20nmの厚さに堆積して形成する。その後、第3絶縁膜57をエッチングして、開口部52底部の第1n型領域n1を露出させる。これによって選択エピタキシャル成長部分だけのシリコン(Si)基板面を露出させることができる。このエッチング工程では、第2絶縁膜56表面の第3絶縁膜57も除去される。ここでは一例として、窒化シリコン膜からなる第2絶縁膜56、第3絶縁膜57を形成したが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種でもよく、また第1絶縁膜51のみでもエピタキシャル成長の選択成長がとれるならば、第2絶縁膜56、第3絶縁膜57を形成しなくともよい。
次に、図27(4)に示すように、上記第1n型領域n1上の上記開口部52内に第1伝導型(p型)の第1p型領域p1を形成する。この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、このとき必要に応じて、半導体基板21表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。
次に、図27(5)に示すように、第1p型領域p1が形成されている側の全面を被覆する第4絶縁膜58を形成する。この第4絶縁膜58は、例えば窒化シリコン膜を20nmの厚さに堆積して形成する。通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の他方側(図面左側)、すなわち第2n型領域が形成される第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極23の他方側(図面左側)の第4絶縁膜58〜第1絶縁膜51に開口部53を形成する。その後、上記エッチングマスクを除去する。次いで上記第4絶縁膜58上および開口部53内面に第5絶縁膜59を形成する。この第5絶縁膜59は、例えば窒化シリコン膜を20nmの厚さに堆積して形成する。その後、第5絶縁膜59をエッチングして、開口部53底部の第2p型領域p2を露出させる。これによって選択エピタキシャル成長部分だけのシリコン(Si)基板面を露出させることができる。このエッチング工程では、第4絶縁膜58上の第5絶縁膜59も除去される。ここでは一例として、窒化シリコン膜からなる第4絶縁膜58、第5絶縁膜59を形成したが、これはエピタキシャル成長時に選択性をとるためのものであるから、選択性が維持できればその他の膜種、膜厚でもよく、また第1絶縁膜51のみでもエピタキシャル成長の選択性がとれるならば、上記第2絶縁膜56、第3絶縁膜57とともに第4絶縁膜58、第5絶縁膜59を形成しなくともよい。
次に、図27(6)に示すように、上記第2p型領域p2上の上記開口部53内に第2伝導型(n型)の第2n型領域n2を形成する。この第2n型領域n2は、例えば選択エピタキシャル成長により形成され、膜中のヒ素(As)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第2n型領域n2がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントには、アルシン(AsH3)ガスを用いることができ、またホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
また、上記実施例では、第1p型領域p1、第2n型領域n2の順で作製したが、第2n型領域n2、第1p型領域p1の順に形成してもよい。また、このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第1p型領域p1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃、0.秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極Aと、第2n型領域n2に接続されるカソード電極Kとをそれぞれ形成する。この際、第1p型領域p1上を露出させるため、各領域上の上記第4絶縁膜58、第5絶縁膜59を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極23上のハードマスク24、各絶縁膜等を除去し、露出された第1p型領域p1、第2n型領域n2、ゲート電極23上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常のCMOS工程と同様の配線工程を行う。
上記半導体装置4の製造方法(製造方法の第2例の変形例)は、第1n型領域n1上で開口部52内に第1p型領域p1を自己整合的に積むように形成し、さらに、第2p型領域p2上で開口部53内に第2n型領域n2を自己整合的に積むように形成するため、前記半導体装置3の製造方法(第2例)よりもさらなるデバイスの縮小化が図れる。また、第1p型領域p1を半導体基板21より上に形成することで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性を向上させることができるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第3例を、図28〜図29の製造工程断面図によって説明する。この製造方法は、前記図5に示した半導体装置5の製造方法の一例である。
図28(1)に示すように、半導体基板21には例えばシリコン基板を用いる。この半導体基板21に素子形成領域を分離する素子分離領域(図示せず)を形成した後、半導体基板21の素子形成領域の上部を第1伝導型(p型)の領域に形成する。このp型領域がサイリスタの第2p型領域p2になる。このイオン注入条件の一例としては、ドーパントにp型ドーパントであるホウ素(B)を用い、ドーズ量は例えばドーパント濃度が5×1018cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に形成される第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。また、また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
次に、図28(2)に示すように、上記半導体基板21上にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
次に、第2p型領域p2となる領域上の上記ゲート絶縁膜22上にゲート電極23を形成する。上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記ゲート電極23は、例えば、上記ゲート絶縁膜22上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク24として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
次に、図28(3)に示すように、上記ゲート電極23の側壁にサイドウォール25、26を形成する。例えば、ゲート電極23を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール25、26を形成することができる。上記サイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面左側)、すなわち第2n型領域が形成される領域上を開口したイオン注入マスク63を形成する。次いで、上記イオン注入マスク63を用いたイオン注入技術により、上記ゲート電極23の一方側に半導体基板21中にn型のドーパントを導入して、第2n型領域n2を形成する。このイオン注入条件は、例えばドーパントにヒ素(As)を用い、ドーズ量は例えばドーパント濃度が1×1019cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1021cm-3程度が望ましいが、上記第2p型領域p2のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のn型ドーパントを用いることもできる。その後、上記イオン注入マスク63を除去する。
続いて、活性化のアニールとして例えば1050℃0.秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、上記サイドウォール25、26の形成は第2n型領域n2を形成するイオン注入後に行ってもよい。
次に、図24(4)に示すように、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41を形成する。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の他方側(図面右側)、すなわち第2p型領域p2の少なくとも一部上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第1絶縁膜41に開口部42を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板21(第2p型領域p2)面を露出させることができる。ここでは一例として、上記第1絶縁膜41に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。
次に、図29(5)に示すように、上記第2p型領域p2上の上記開口部42内に第2伝導型(n型)の第1n型領域n1を形成する。このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。上記第1n型領域n1は、例えば選択エピタキシャル成長により形成され、膜中のリン(P)濃度が1.5×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば100nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましい。また、上記ドーパントには、アルシン(AsH3)ガスを用いることができ、またホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第1n型領域n1上に第1伝導型(p型)の第1p型領域p1を形成する。この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、必要に応じて第1p型領域p1を形成した後に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃で0.秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極Aと、第2n型領域n2に接続されるカソード電極Kとをそれぞれ形成する。この際、第2n型領域n2上を露出させるため、第1絶縁膜41を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極23上のハードマスク24、第1絶縁膜41等を除去し、露出された第1p型領域p1、第2n型領域n2、ゲート電極23上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常のCMOS工程と同様の配線工程を行う。
上記半導体装置5の製造方法(製造方法の第3例)は、第2p型領域p2の一部上に第1n型領域n1を形成し、さらに第1n型領域n1上に第1p型領域p1を積むように形成するため、デバイスの縮小化が図れる。また、第1p型領域p1および第1n型領域n1を半導体基板21より上に形成することで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性を向上させることができるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第3例の変形例を以下に説明する。この変形例は、前記第3例のエピタキシャル成長をホール内に形成したものである。
すなわち、前記図6によって説明した半導体装置6の製造方法は、前記半導体装置1の製造方法を説明する前記図29(4)の工程で、ゲート電極23の高さよりも高く第1絶縁膜51を形成した後、前記ゲート電極23を挟んで前記第2n型領域n2が形成されている側とは反対側の第2p型領域p2上の上記第1絶縁膜に開口部52を形成する。その後、エピタキシャル成長法により、上記開口部52内にn型領域をエピタキシャル成長させて、上記第2p型領域p2上に第1n型領域n1を形成した後、この第1n型領域n1上にp型領域をエピタキシャル成長させて、上記第1n型領域n1上に第1p型領域p1を形成する。このようにして、前記図6によって説明した半導体装置6を形成することができる。
上記半導体装置6の製造方法(製造方法の第3例の変形例)は、第2p型領域p2の一部上に第1n型領域n1を形成し、さらに第1n型領域n1上に第1p型領域p1を積むように形成するため、デバイスの縮小化が図れる。また、第1p型領域p1および第1n型領域n1を半導体基板21より上に形成することから、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらにプロセスマージンを増大させ、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が見込める。その結果、先々の世代のデバイス製造に適用できるという利点がある。なお、この説明では前記図6に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第4例を、図30〜図31の製造工程断面図によって説明する。この製造方法は、前記図7に示した半導体装置7の製造方法の一例である。
図30(1)に示すように、半導体基板21には例えばシリコン基板を用いる。この半導体基板21に素子形成領域を分離する素子分離領域(図示せず)を形成した後、半導体基板21の素子形成領域の上部を第1伝導型(p型)の領域に形成する。このp型領域がサイリスタの第2p型領域p2になる。このイオン注入条件の一例としては、ドーパントにp型ドーパントであるホウ素(B)を用い、ドーズ量は例えばドーパント濃度が5×1018cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に形成される第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
次に、図30(2)に示すように、上記半導体基板21上にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
次に、第2p型領域p2となる領域上の上記ゲート絶縁膜22上にゲート電極23を形成する。上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記ゲート電極23は、例えば、上記ゲート絶縁膜22上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク24として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。その後、上記エッチングマスクを除去する。
次に、図30(3)に示すように、上記ゲート電極23の側壁にサイドウォール25、26を形成する。例えば、ゲート電極23を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール25、26を形成することができる。上記サイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、上記ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆する第1絶縁膜41を形成する。この第1絶縁膜41は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側(図面右側)、すなわち第2p型領域p2の少なくとも一部上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第1絶縁膜41に開口部42を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板21(第2p型領域p2)面を露出させることができる。ここでは一例として、上記第1絶縁膜42に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
次に、上記第2p型領域p2上の上記開口部42に第2伝導型(n型)の第1n型領域n1を形成する。このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。上記第1n型領域n1は、例えば選択エピタキシャル成長により形成され、膜中のリン(P)濃度が1.5×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば100nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましい。また、上記ドーパントには、アルシン(AsH3)ガスを用いることができ、またホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第1n型領域n1上に第1伝導型(p型)の第1p型領域p1を形成する。この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
次に、図31(4)に示すように、上記ゲート電極23、ハードマスク24、サイドウォール25、26、上記第1絶縁膜41等を被覆する第2絶縁膜43を形成する。この第2絶縁膜43は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の他方側、すなわち第2p型領域p2の少なくとも一部上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第2絶縁膜43、第1絶縁膜41に開口部44を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板21(第2p型領域p2)面を露出させることができる。ここでは一例として、上記第2絶縁膜43に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
次に、図31(5)に示すように、上記第2p型領域p2上の上記開口部44に第2伝導型(n型)の第2n型領域n2を形成する。この第2n型領域n2は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素(As)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第2n型領域n2がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン(PH3)や有機ソースなど、n型不純物を用いることができる。
また、上記実施例では、第1n型領域n1、第1p型領域p1、第2n型領域n2の順で作製したが、第2n型領域n2を先に形成した後に第1n型領域n1、第1p型領域p1の順に形成してもよい。また、このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第1p型領域p1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃、0.秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極Aと、第2n型領域n2に接続されるカソード電極Kとをそれぞれ形成する。この際、両端部の第1p型領域p1と第2n型領域n2の露出させるため、各領域上の上記第1絶縁膜41、第2絶縁膜43を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極23上のハードマスク24を除去し、各露出された第1p型領域p1、第2n型領域n2、ゲート電極上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常のCMOS工程と同様の配線工程を行う。
上記半導体装置7の製造方法(製造方法の第4例)では、第2p型領域p2の一部上に第1n型領域n1、第1p型領域p1を順に積むように形成し、さらに、第2p型領域p2上に第2n型領域n2を積むように形成するため、デバイスの縮小化が図れる。また、第1p型領域p1および第1n型領域n1を半導体基板21より上に形成することで、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第4例の変形例を、図32〜図33の製造工程断面図によって説明する。この変形例は、前記第4例のエピタキシャル成長をホール内に形成したものである。
図32(1)に示すように、前記図24(1)〜図24(3)によって説明したのを参考に、半導体基板21には例えばシリコン基板を用い、この半導体基板21に素子形成領域を分離する素子分離領域(図示せず)を形成した後、半導体基板21の素子形成領域の上部を第1伝導型(p型)の領域に形成する。このp型領域がサイリスタの第2p型領域p2になる。このイオン注入条件の一例としては、ドーパントにp型ドーパントであるホウ素(B)を用い、ドーズ量は例えばドーパント濃度が5×1018cm-3になるように設定する。このドーパント濃度は、1×1018cm-3から1×1019cm-3程度が望ましいが、基本的には、後に形成される第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
次に、上記半導体基板21上にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
次に、第2p型領域p2となる領域上の上記ゲート絶縁膜22上にゲート電極23を形成する。上記ゲート電極23は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記ゲート電極23は、例えば、上記ゲート絶縁膜22上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク24として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
次に、上記ゲート電極23の側壁にサイドウォール25、26を形成する。例えば、ゲート電極23を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール25、26を形成することができる。上記サイドウォール25、26は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、ゲート電極23、ハードマスク24、サイドウォール25、26等を被覆するように、第1絶縁膜51を形成する。この第1絶縁膜51は、例えば、高密度プラズマCVD法により成膜した酸化シリコン(HDP−SiO2)を500nmの厚さに堆積して形成する。さらに、第2絶縁膜56を形成する。この第2絶縁膜56は、例えば窒化シリコン膜を50nmの厚さに堆積して形成する。
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の一方側、すなわち第1n型領域が形成される第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極23の一方側の第2絶縁膜56および第1絶縁膜51に開口部52を形成する。
次に、図32(2)に示すように、上記第2絶縁膜56上および開口部52内面を被覆するように第3絶縁膜57を形成する。この第3絶縁膜57は、例えば窒化シリコン膜を20nmの厚さに堆積して形成する。その後、第3絶縁膜57をエッチングして、開口部52底部の第2p型領域p2を露出させる。これによって選択エピタキシャル成長部分だけのシリコン(Si)基板面を露出させることができる。このエッチング工程で、第2絶縁膜56上の第3絶縁膜57も除去される。ここでは一例として、窒化シリコン膜からなる第2絶縁膜56および第3絶縁膜57を形成したが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよく、また第1絶縁膜51のみでもエピタキシャル成長の選択成長がとれるならば、第2絶縁膜56、第3絶縁膜57を形成しなくともよい。
次に、図32(3)に示すように、上記第2p型領域p2上の上記開口部52内に第2伝導型(n型)の第1n型領域n1を形成する。このとき必要に応じて、半導体基板21表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。上記第1n型領域n1は、例えば選択エピタキシャル成長により形成され、膜中のリン(P)濃度が1.5×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば100nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましい。また、上記ドーパントには、アルシン(AsH3)ガスを用いることができ、またホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第1n型領域n1上に第1伝導型(p型)の第1p型領域p1を形成する。この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
次に、図33(4)に示すように、上記第2絶縁膜56上および第1p型領域p1上を被覆する第4絶縁膜58を形成する。この第4絶縁膜58は、例えば窒化シリコン膜を20nmの厚さに堆積して形成する。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極23の他方側(図面左側)、すなわち第2n型領域が形成される第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極23の他方側の第4絶縁膜58〜第1絶縁膜51に開口部53を形成する。その後、上記エッチングマスクを除去する。次いで上記開口部53内面を含む全面に第5絶縁膜59を形成する。この第5絶縁膜59は、例えば窒化シリコン膜を20nmの厚さに堆積して形成する。その後、第5絶縁膜59をエッチングして、開口部53底部の第2p型領域p2を露出させる。これによって選択エピタキシャル成長部分だけのシリコン(Si)基板面を露出させることができる。このエッチング工程では、第4絶縁膜58上の第5絶縁膜59も除去される。ここでは一例として、窒化シリコン膜からなる第4絶縁膜58、第5絶縁膜59を形成したが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよく、また第1絶縁膜51のみでもエピタキシャル成長の選択性がとれるならば、上記第2絶縁膜56、第3絶縁膜57とともに第4絶縁膜58、第5絶縁膜59を形成しなくともよい。
次に、図33(5)に示すように、上記第2p型領域p2上の上記開口部53内に第2伝導型(n型)の第2n型領域n2を形成する。この第2n型領域n2は、例えば選択エピタキシャル成長により形成され、膜中のヒ素(As)濃度が1×1020cm-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第2n型領域n2がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントには、アルシン(AsH3)ガスを用いることができ、またホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
また、上記実施例では、第1n型領域n1、第1p型領域p1、第2n型領域n2の順で作製したが、第2n型領域n2、第1n型領域n1、第1p型領域p1の順に形成してもよい。また、このとき必要に応じて、半導体基板21表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第1p型領域p1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃、0.秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極Aと、第2n型領域n2に接続されるカソード電極Kとをそれぞれ形成する。この際、第1p型領域p1上を露出させるため、各領域上の上記第4絶縁膜58、第5絶縁膜59を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極23上のハードマスク24、各絶縁膜等を除去し、露出された第1p型領域p1、第2n型領域n2、ゲート電極23上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常のCMOS工程と同様の配線工程を行う。
上記半導体装置8の製造方法(製造方法の第4例の変形例)では、第2p型領域p2の一部上に第1n型領域n1、第1p型領域p1を順に積むように形成し、さらに、第2p型領域p2上に第2n型領域n2を積むように形成するため、デバイスの縮小化が図れる。しかも、開口部52内に自己整合的に第1n型領域n1と第1p型領域p1とを形成し、また開口部53内に自己整合的に第2n型領域n2を形成するため、セル面積の縮小化が一段と図れる。また、第1p型領域p1および第1n型領域n1を半導体基板21より上に形成することから、第1p型領域p1と第2p型領域p2とに挟まれた第1n型領域n1の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第5例を以下に説明する。この製造方法は、前記図9に示した半導体装置9の製造方法の一例である。
すなわち、前記図9によって説明した半導体装置9の製造方法は、前記図22〜図23によって説明した製造方法において、前記図23(6)によって説明した工程で、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31をn型エピタキシャル層で形成し、その後拡散防止層31上に第1p型領域p1を形成すればよい。
上記半導体装置9の製造方法では、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31を形成したことにより、第1p型領域p1の不純物が半導体基板21(第1n型領域n1)に拡散するのを抑制することができる。なお、この説明では前記図9に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第5例の変形例を以下に説明する。この変形例は、前記第5例のエピタキシャル成長を開口部(例えばホール)内に形成したものである。
すなわち、前記図10によって説明した半導体装置10の製造方法は、前記半導体装置1の製造方法を説明する前記図23(5)の工程で、ゲート電極23の高さよりも高く第1絶縁膜51を形成した後、第1n型領域n1上の上記第1絶縁膜51に開口部52を形成する。その後、選択的エピタキシャル成長によって、上記開口部52内に、第1n型領域n1と同様な濃度の拡散防止層31を例えばn型エピタキシャル層で形成し、その後、上記拡散防止層31上にp型領域をエピタキシャル成長させて第1p型領域p1を形成する。このようにして、前記図10によって説明した半導体装置10を形成することができる。
上記半導体装置10の製造方法では、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31を形成したことにより、第1p型領域p1の不純物が半導体基板21(第1n型領域n1)に拡散するのを抑制することができる。なお、この説明では前記図10に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第6例を以下に説明する。この製造方法は、前記図11に示した半導体装置11の製造方法の一例である。
すなわち、前記図11によって説明した半導体装置11の製造方法は、前記図24〜図25によって説明した製造方法において、前記図25(6)によって説明した工程で、第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32を例えばp型エピタキシャル層で形成し、その後、第2n型領域n2を形成すればよい。
上記半導体装置11の製造方法では、第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32をp型エピタキシャル層で形成したことにより、第2n型領域n2の不純物が半導体基板21(第2p型領域p2)に拡散するのを抑制することができる。なお、この説明では前記図11に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第6例の変形例を以下に説明する。この変形例は、前記第6例のエピタキシャル成長を開口部(例えばホール)内に形成したものである。
すなわち、前記図12によって説明した半導体装置12の製造方法は、前記図26〜図27によって説明した製造方法において、前記図27(6)の工程で、第2n型領域n2を形成する前に、第2p型領域p2と同様な濃度の拡散防止層32を例えばp型エピタキシャル層で形成し、その後、上記拡散防止層32上にn型領域をエピタキシャル成長させて、上記拡散防止層32上に第2n型領域n2を形成する。このようにして、前記図12によって説明した半導体装置12を形成することができる。
上記半導体装置12の製造方法では、第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32をp型エピタキシャル層で形成したことにより、第2n型領域n2の不純物が半導体基板21(第2p型領域p2)に拡散するのを抑制することができる。なお、この説明では前記図12に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第7例を以下に説明する。この製造方法は、前記図13に示した半導体装置13の製造方法の一例である。
すなわち、前記図13によって説明した半導体装置13の製造方法は、前記図24〜図25によって説明した製造方法において、前記図25(4)によって説明した工程で、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31を例えばn型エピタキシャル層で形成し、その後、第1p型領域p1を形成し、さらに、前記図25(6)によって説明した工程で、第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32を例えばp型エピタキシャル層で形成し、その後、上記拡散防止層上に第2n型領域n2を形成すればよい。このようにして、前記図13によって説明した半導体装置13を形成することができる。
上記半導体装置13の製造方法では、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31を形成したことにより、第1p型領域p1の不純物が半導体基板21(第1n型領域n1)に拡散するのを抑制することができるようになる。また第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32を形成したことにより、第2n型領域n2の不純物が半導体基板21(第2p型領域p2)に拡散するのを抑制することができるようになる。なお、この説明では前記図13に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第7例の変形例を以下に説明する。この変形例は、前記第7例のエピタキシャル成長を開口部(例えばホール)内に形成したものである。
すなわち、前記図14によって説明した半導体装置14の製造方法は、前記図26〜図26によって説明した製造方法において、前記図27(4)によって説明した工程で、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31を例えばn型エピタキシャル層で形成し、その後、上記拡散防止層31上に第1p型領域p1を形成する。さらに、前記図27(6)によって説明した工程で、第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32を例えばp型エピタキシャル層で形成し、その後、この拡散防止層32上に第2n型領域n2を形成すればよい。このようにして、前記図14によって説明した半導体装置14を形成することができる。
上記半導体装置14の製造方法では、第1p型領域p1を形成する前に第1n型領域n1と同様な濃度の拡散防止層31を形成したことにより、第1p型領域p1の不純物が半導体基板21(第1n型領域n1)に拡散するのを抑制することができるようになり、また第2n型領域n2を形成する前に第2p型領域p2と同様な濃度の拡散防止層32を形成したことにより、第2n型領域n2の不純物が半導体基板21(第2p型領域p2)に拡散するのを抑制することができるようになる。なお、この説明では前記図14に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第8例を以下に説明する。この製造方法は、前記図15に示した半導体装置15の製造方法の一例である。
すなわち、前記図15によって説明した半導体装置15の製造方法は、前記図22〜図23によって説明した製造方法において、前記図23(6)によって説明した工程で、第1p型領域p1を形成する前に、上記第1n型領域n1上に、前記図15によって説明したような低濃度領域33として、ノンドープ層もしくは上記第1n型領域n1よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第1p型領域p1よりも低濃度の第1伝導型(p型)低濃度領域を形成する。その後、上記低濃度領域33上に第1p型領域p1を形成すればよい。このようにして、前記図15によって説明した半導体装置15を形成することができる。
上記半導体装置15の製造方法では、第1p型領域p1を形成する前に低濃度領域33を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図15に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第8例の変形例を以下に説明する。この変形例は、前記第8例のエピタキシャル成長を開口部(例えばホール)内に形成したものである。
すなわち、前記図16によって説明した半導体装置16の製造方法は、前記半導体装置1の製造方法を説明する前記図23(5)の工程で、ゲート電極23の高さよりも高く第1絶縁膜51を形成した後、第1n型領域n1上の上記第1絶縁膜51に開口部52を形成する。その後、選択的エピタキシャル成長によって、上記開口部52内に、前記図16によって説明したような低濃度領域33として、ノンドープ層もしくは上記第1n型領域n1よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第1p型領域p1よりも低濃度の第1伝導型(p型)低濃度領域を形成する。その後、上記低濃度領域33上に第1p型領域p1を形成すればよい。このようにして、前記図16によって説明した半導体装置16を形成することができる。
上記半導体装置16の製造方法では、第1p型領域p1を形成する前に低濃度領域33を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図16に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第9例を以下に説明する。この製造方法は、前記図17に示した半導体装置17の製造方法の一例である。
すなわち、前記図17によって説明した半導体装置17の製造方法は、前記図24〜図25によって説明した製造方法において、前記図25(6)によって説明した工程で、第2n型領域n2を形成する前に、低濃度領域34として、ノンドープ層もしくは上記第1n型領域n1よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第1p型領域p1よりも低濃度の第1伝導型(p型)低濃度領域を形成する。その後、その後、上記低濃度領域34上に第2n型領域n2を形成すればよい。このようにして、前記図17によって説明した半導体装置17を形成することができる。
上記半導体装置17の製造方法では、第2n型領域n2を形成する前に低濃度領域34を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図17に示した構成部品と同様のものには同一符号を付与して説明した。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第9例の変形例を以下に説明する。この変形例は、前記第9例のエピタキシャル成長を開口部(例えばホール)内に形成したものである。
すなわち、前記図18によって説明した半導体装置18の製造方法は、前記図26〜図27によって説明した製造方法において、前記図27(6)の工程で、第2n型領域n2を形成する前に、選択的エピタキシャル成長によって、低濃度領域34として、ノンドープ層もしくは上記第1n型領域n1よりも低濃度の第2伝導型(n型)低濃度領域もしくは上記第1p型領域p1よりも低濃度の第1伝導型(p型)低濃度領域を形成する。その後、上記低濃度領域34上にn型領域をエピタキシャル成長させて第2n型領域n2を形成する。このようにして、前記図18によって説明した半導体装置18を形成することができる。
上記半導体装置18の製造方法では、第2n型領域n2を形成する前に低濃度領域34を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図18に示した構成部品と同様のものには同一符号を付与して説明した。
上記各実施の形態の各半導体装置およびその製造方法では、従来のサイリスタ構造をいわゆる横型に形成した半導体装置と比べて、第1p型領域p1の形成面積分を削減できるので、素子面積を例えば30%以上縮小できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第10例を図34〜図36の製造工程図によって説明する。この製造方法は、前記図19に示した半導体装置19の製造方法の一例である。
図34に示すように、通常の素子分離領域の形成技術によって、半導体基板21に、サイリスタ形成領域71と選択トランジスタ形成領域72とを電気的に区分する素子分離領域73を形成する。この素子分離領域73は、例えば、既知の技術によるSTI(Shallow Trench Isolation)で形成した。次いで、サイリスタ形成領域71に第2伝導型(n型)ウエル領域74を形成する。このn型ウエル領域74は、例えばイオン注入法によって形成される。そして、n型ウエル領域74の深さ(接合深さ)は、上記素子分離領域73の深さ方向端部の深さより浅い位置に形成されることが好ましい。これによって、n型ウエル領域74の素子分離が容易になる。
次に、半導体基板21の表面に絶縁膜111を形成する。この絶縁膜111は、その後の工程で行うエピタキシャル成長時のマスクとなる材料、例えば窒化シリコン膜もしくは酸化シリコン膜で形成される。次いで、上記絶縁膜111上にレジスト膜112を形成した後、リソグラフィー技術によって上記サイリスタ形成領域71上のレジスト膜112を除去して開口部113を形成する。その後、上記レジスト膜112をエッチングマスクに用いて、上記サイリスタ形成領域71上の上記絶縁膜111を除去する。
この結果、図35に示すように、上記サイリスタ形成領域71上の上記絶縁膜111〔前記図34参照〕が除去され、半導体基板21(n型ウエル領域74)表面が露出される。その後、上記レジスト膜112〔前記図34参照〕を除去する。
上記絶縁膜111をエピタキシャル成長のマスクに用い、上記サイリスタ形成領域71の半導体基板21上にエピタキシャル成長層を形成する。このエピタキシャル成長では、例えば、p型不純物のホウ素(B)を導入しながらシリコンをエピタキシャル成長することにより、上記エピタキシャル成長層を形成する。これによって、図36に示すように、サイリスタ形成領域71のn型ウエル領域74上に、上記シリコンエピタキシャル成長層からなるサイリスタの第3領域となる第2p型領域p2が形成される。
その後、図示はしないが、本発明の製造方法の第1実施例〜第9実施例で説明したように、第2p型領域p2上にゲート絶縁膜を形成した後、ゲート電極を形成し、このゲート電極の側壁部にサイドウォールを形成する。さらに、ゲート電極の一方側のサイドウォールを介して上記第2p型領域p2上に第1n型領域n1、第1p型領域p1を順に形成するとともに、ゲート電極の他方側のサイドウォールを介して上記第2p型領域p2上に第2n型領域n2を形成する。また、上記サイリスタとともに、選択トランジスタ形成領域に選択トランジスタとして、例えばnチャネル型電界効果トランジスタを形成する。その際、ゲート電極、サイドウォール等を共通の工程で形成することができる。
上記第10例の製造方法では、サイリスタの上記第2p型領域p2がシリコンエピタキシャル成長層で形成されることから、サイリスタのホールド電流、ホールド電圧、ON/OFF速度等のサイリスタ特性の制御が容易になる。したがって、所望の特性を有するサイリスタを形成することが容易になる。さらに、第2p型領域p2の厚さが薄くなるので、その体積を小さくでき、これによってサイリスタの動作速度が速くなる。また、サイリスタ部分が半導体基板21より持ち上がることから、素子分離が容易になり、素子分離幅を小さくすることができるので、セルサイズの縮小化が図れる。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第11例を図37〜図39の製造工程図によって説明する。この製造方法は、前記図20に示した半導体装置19の製造方法の一例である。
図37に示すように、通常の素子分離領域の形成技術によって、半導体基板21に、サイリスタ形成領域71と選択トランジスタ形成領域72とを電気的に区分する素子分離領域73を形成する。この素子分離領域73は、例えば、既知の技術によるSTI(Shallow Trench Isolation)で形成した。次いで、サイリスタ形成領域71に第2伝導型(n型)ウエル領域74を形成する。このn型ウエル領域74は、例えばイオン注入法によって形成される。そして、n型ウエル領域74の深さ(接合深さ)は、上記素子分離領域73の深さ方向端部の深さより浅い位置に形成されることが好ましい。これによって、n型ウエル領域74の素子分離が容易になる。また、選択トランジスタ形成領域72にはp型ウエル領域81を形成する。
さらに、上記n型ウエル領域74の上部に、サイリスタの第3領域となる第2p型領域p2を形成する。この第2p型領域p2は、例えばイオン注入法によって形成される。その後、上記イオン注入に用いたイオン注入マスクを除去する。そして、サイリスタ形成領域71および選択トランジスタ形成領域72の半導体基板21表面を露出し、洗浄する。
次に、半導体基板21の表面にゲート絶縁膜22を形成する。このゲート絶縁膜22は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。なお、上記ゲート絶縁膜22は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
その後、上記ゲート絶縁膜22上にレジスト膜121を形成した後、リソグラフィー技術によって上記選択トランジスタ形成領域72上のレジスト膜121を除去して開口部122を形成する。その後、上記レジスト膜121をエッチングマスクに用いて、上記選択トランジスタ形成領域72上の上記ゲート絶縁膜22を除去する。
この結果、図38に示すように、上記選択トランジスタ形成領域72上の上記絶縁膜22〔前記図37参照〕が除去され、半導体基板21(p型ウエル領域81)表面が露出される。その後、上記レジスト膜121〔前記図37参照〕を除去する。
次に、図39に示すように、選択トランジスタ形成領域72の半導体基板21(p型ウエル領域81)上に選択トランジスタのゲート絶縁膜82を、所望の膜種、膜厚に形成する。上記ゲート絶縁膜82は、例えば、2nm〜3nmの厚さの酸化シリコン(SiO2)膜で形成される。さらに、全面にゲート電極材料膜76を形成する。このゲート電極材料膜76には、例えばポリシリコン膜を150nm〜200nmの厚さに成膜したものを用いる。
その後、図示はしないが、本発明の製造方法の第1実施例〜第9実施例で説明したように、第2p型領域p2上にゲート絶縁膜22を介してゲート電極材料膜76からなるゲート電極(図示せず)を形成する。図示はしないが、このゲート電極の側壁部にサイドウォールを形成する。さらに、ゲート電極の一方側のサイドウォールを介して上記第2p型領域p2上に第1n型領域n1、第1p型領域p1を下層より順に形成するとともに、ゲート電極の他方側のサイドウォールを介して上記第2p型領域p2上に第2n型領域n2を形成する。
また、通常のMOSトランジスタの製造方法により、選択トランジスタ形成領域72に、上記ゲート電極材料膜76からなるゲート電極を形成する。よって、サイリスタのゲート電極と選択トランジスタのゲート電極は同時に形成することができる。さらに、ゲート電極の両側の選択トランジスタ形成領域にエクステンション領域を形成した後、ゲート電極の両側にサイドウォールを形成する。このサイドウォールは、前記サイリスタのサイドウォールを同時に形成することができる。その後、ゲート電極の両側のサイドウォールを介して選択トランジスタ形成領域となるp型ウエル領域81にソース・ドレインを形成する。したがって、ゲート電極の両側におけるp型ウエル領域81には、エクステンション領域を介してソース・ドレインが形成される。
上記各実施の形態の各例では、上記半導体基板21から上方へのエピタキシャル成長により形成される領域は単結晶シリコンとなっている。また、所望の伝導型が得られる不純物をドーピングしながらエピタキシャル成長を行っているが、エピタキシャルの全層または一部の層をノンドープでエピタキシャル成長を行い、その後、イオン注入法や固層拡散法により、所望の伝導型が得られる不純物をドーピングしてもよい。
また、上記各実施の形態の各例では、半導体基体を半導体基板として説明したが、半導体基体をSOI(Silicon on insulator)基板の半導体層とすることもできる。この場合、上記各半導体基板に形成していた各領域をSOI基板の半導体層に形成すればよい。また半導体基板上に形成されるその他の構成は上記説明したのと同様に、半導体層上に形成することができる。上記半導体層に形成される各領域は半導体層の深さ方向の全域を利用して形成することができる。なお、半導体層の下層は埋め込み絶縁層(BOXともいう)が形成されている。
1…半導体装置、23…ゲート電極、p1…第1p型領域(第1伝導型の第1領域)、n1…第1n型領域(第2伝導型の第2領域)、p2…第2p型領域(第1伝導型の第3領域)、n2…第2n型領域(第2伝導型の第4領域)