CN106549055A - Fet及其制作方法 - Google Patents

Abstract

一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。依照本发明的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。

Description

FET及其制作方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种后栅结构中自对准隔离的高迁移率FET及其制作方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

相比单栅器件，双栅器件有优势；相比双栅，三栅器件有优势；相比三栅，全环绕纳米线多栅器件有优势；但是纳米线多栅器件的制造工艺一般比较复杂，与主流FinFETal工艺不兼容。

另一方面，环栅器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。为此，现有技术通常在三维FinFET中集成异质高迁移率沟道以有利于更小尺寸下提高器件与电路性能。常规方法是在衬底上外延或者选择外延高迁移率材料，这不利于CMOS集成，和MG/HK后栅主流工艺兼容性差，较厚缓冲衬底缺陷多，沟道中易引入漏电。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种后栅结构中自对准隔离的高迁移率FET及其制作方法，从而提高器件驱动性能以及可靠性。

为此，本发明提供了一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。

其中，多个鳍片之间的STI顶部低于隔离层顶部或与之齐平，并且STI顶部高于隔离层底部。

其中，源漏区包括以下至少一个：源漏延伸区，源漏重掺杂区，抬升源漏区。

其中，高迁移率材料选自Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合。

其中，隔离层为氧化物和/或氮化物。

本发明还提供了一种FET制造方法，包括步骤：在衬底上依次外延生长缓冲层和高迁移率材料的沟道层；刻蚀沟道层和缓冲层形成沿第一方向延伸的多个鳍片；执行氧化和/或氮化工艺，将缓冲层部分或完全地转变为隔离层；在多个鳍片上形成沿第二方向延伸的伪栅极堆叠；去除伪栅极堆叠，形成暴露沟道层的栅极开口；在栅极开口中形成栅极堆叠。

其中，缓冲层的晶格常数介于衬底与沟道区之间。

其中，去除伪栅极堆叠之前进一步包括在鳍片的沟道层中形成源漏区；任选地，源漏区包括源漏延伸区、源漏重掺杂区、抬升源漏区的至少一个。

其中，执行氧化和/或氮化工艺之前进一步包括，侧向刻蚀栅极开口中沟道层下方的缓冲层，使得剩余缓冲层顶部宽度小于沟道层底部宽度。

其中，执行氧化和/或氮化工艺时使得缓冲层中不同于衬底的元素向沟道层中扩散；任选地，执行氧化和/或氮化工艺之前进一步执行离子注入，在缓冲层与衬底之间界面处形成防扩散层。

依照本发明的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1(图1A以及图1B)至图7(图7A以及图7B)为依照本发明的堆叠纳米线MOS晶体管制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的剖视图，某图B是沿平行于沟道方向的剖视图；以及

图8为依照本发明的FinFET器件结构的立体示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了低成本高效率地提高了器件驱动能力以及可靠性的高迁移率FET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

图8所示为依照本发明制造的堆叠纳米线MOS晶体管的立体示意图，其中堆叠纳米线MOS晶体管，包括衬底上沿第一方向延伸的多个纳米线堆叠，沿第二方向延伸并且跨越了每个纳米线堆叠的多个金属栅极，沿第一方向延伸的纳米线堆叠两侧的多个源漏区，位于多个源漏区之间的纳米线堆叠构成的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图7来描述制造方法的各个剖视图，最后将回头进一步详细描述图8的器件结构。

特别地，以下某图A是沿图8中垂直于沟道方向(沿第二方向X-X’)的剖视图，某图B是沿图8中平行于沟道方向(沿第一方向Y-Y’)的剖视图。

参照图1A以及图1B，在衬底1上形成应力弛豫缓冲层(SRB)1B和沟道层1C。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。通过PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺，在衬底1上依次外延生长SRB层1B和沟道层1C，其中沟道层1C的载流子迁移率大于衬底1，而SRB层1B的晶格常数介于沟道层1C与衬底1之间。在本发明的优选实施例中，沟道层1C材料为Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合，例如选自Ge、SiGe、SiC、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb、GaN、InSb、InP、InAs、GaAs、SiInGaAs的任一种及其组合。SRB层1B材料也可以选自上述材料范围也即为Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合，并且晶格常数介于沟道层1C与衬底1之间。在本发明一个优选实施例中，衬底1为Si，SRB层为Si_1-xGe_x或Si_1-yC_y，沟道层1C为Ge、Si_1-zGe_z、Si_1-m-nGe_mC_n，其中x、y、z、m、n均大于等于0小于等于1，m和n之和大于0小于1，z优选地大于x和/或y。由于选择了恰当的晶格常数，SRB层1B将减小高迁移率材料沟道层1C与衬底1之间的晶格失配，从而降低了错位、界面缺陷密度，提高了沟道层薄膜生长质量，有益于提高器件的可靠性。

参照图2A和图2B，刻蚀沟道层1C、SRB层1B和衬底1，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。例如在叠层结构1/1B/1C上形成沿第一方向延伸的光刻胶图形(未示出)，据此为掩模叠层结构，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片底部1F，鳍片底部1F的顶部上留有沟道层1C和SRB层1B的线条。沟槽1G的深宽比优选地大于5:1。优选地，在多个鳍片结构的顶部沉积硬掩模层(未示出)，其材质可以是氧化硅、氮化硅、氮氧化硅及其组合，并且优选地为氮化硅。

任选地，参照图3A和图3B，侧向刻蚀SRB层1B，在沟道层1C下方的SRB层1B两侧形成凹陷1R。例如可以选用强氧化剂(双氧水，含臭氧的等离子体水)和强酸(硝酸，硫酸)的组合湿法腐蚀半导体材料的层1B。或者可以调节碳氟基刻蚀气体(氟代烃C_xH_yF_z)的配比使得刻蚀气体对沟道层1C、衬底1顶部残留鳍片1F的刻蚀速率远小于对SRB层1B的刻蚀速率，并且优选地对SRB层1B的侧向刻蚀速率大于垂直刻蚀速率。刻蚀形成的凹陷1R可以如图3A所示为矩形或方形，也可以为梯形、倒梯形、Σ形(多段折线相连)、C形(超过1/2曲面，曲面可以是圆面、椭圆面、双曲面)、D形(1/2曲面，曲面可以是圆面、椭圆面、双曲面)。优选地，刻蚀停止点选取使得凹陷1R的宽度大于原始SRB层1B宽度的一半(或者剩余部分1B的宽度小于原始SRB线条1B宽度的一半)，由此有效地确保剩余的SRB层1B足够窄以增强后续氧化/氮化效率。

参照图4A和图4B，形成隔离层2A以及STI 2B。

执行氧化和/或氮化工艺，使得SRB层1B部分地或者完全转变为隔离层2A。在含有氧化性气体(例如O₂、O₃、NO₂、CO₂、H₂O)或氮化性气体(N2、N₂O、NO、NH₃)的氛围下，加热高温处理，使得SRB层1B的半导体材料部分或完全地转变为介质材料的隔离层2A。热处理温度例如600～1300℃，时间例如10min～2h。隔离层2A材质例如氧化硅、氧化锗、氧化硅锗等等。如图4A、4B所示，隔离层2A顶部宽度小于沟道层1C底部宽度，确保了未来栅极堆叠将至少三面环绕包围沟道层1C并且进一步也部分地覆盖沟道层1C的底面，提高器件驱动控制性能。

此外，在氧化和/或氮化工艺中，SRB层1B中与衬底材料不同的元素(例如衬底1为Si，SRB为SiGe，则该不同元素为Ge)将由于存在浓度梯度而在加热工艺处理中向沟道区1C扩散、迁移，进一步提高了沟道区的载流子迁移率。并且进一步优选地，为了防止该元素向下方衬底扩散，可以在氧化和/或氮化工艺之前向鳍片结构中注入选自C、F、N、O、S的任一种及其组合的轻质(元素的原子序数小于SRB层中不同于衬底的元素的原子序数)元素或离子，控制注入能量使其浓度峰值在SRB层1B下方(优选与衬底顶部1F之间界面处，未示出)，从而通过抢先与衬底材料结合而防止或抑制SRB层中元素向下扩散。

随后，在鳍片结构之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅、碳氧化硅、低k(low-k)等的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2B。低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。任选的，STI隔离氧化物为负热膨胀介质材料，例如钙钛矿型氧化物，诸如包括Bi_0.95La_0.05NiO₃、BiNiO₃、ZrW₂O₈；或者STI隔离氧化物为正热膨胀介质材料，例如为框架材料，诸如包括Ag₃[Co(CN)₆]，由此STI隔离氧化物通过后续加工过程中的正性或负性膨胀而进一步增大了沟道区应力，进一步提高了载流子迁移率。在本发明一个优选实施例中，隔离层2A与STI 2B材质相同，例如均为氧化硅

如图4A所示，通过回刻(etch-back)和/或CMP平坦化处理，使得STI 2B的顶部优选地低于隔离层2A顶部(或者如图4A所示两者齐平)、并且高于隔离层2A的底部，从而确保有效地隔离衬底、减小衬底泄漏电流、防止衬底穿通，同时又露出沟道层1C(优选地露出沟道层1C底面的至少一部分)以利于后续形成栅极堆叠时减小寄生电容。

参照图5A和图5B，形成沿第二方向延伸、横跨在鳍片结构上上的伪栅极堆叠3A/3B，并在伪栅极堆叠两侧的沟道层1C中形成源漏区。

首先，形成伪栅极堆叠。例如通过LPCVD、PECVD、蒸发、溅射(磁控溅射)等工艺，形成垫层3A和伪栅极层3B，并光刻/刻蚀形成沿第二方向延伸的伪栅极堆叠线条。垫层3A用于保护沟道层1C表面、避免在后续刻蚀氧化过程中表面缺陷密度增大，材质例如为氧化硅、氮化硅、非晶硅、非晶锗、非晶碳、SiOC、低k材料等及其组合，优选地为以与STI 2B材质相区别，从而避免后续刻蚀过程中被意外地去除。伪栅极层3B材质例如为多晶硅、非晶硅、微晶硅、非晶碳、多晶锗、非晶锗等等及其组合。

其次，形成源漏区。在本发明一个优选实施例中，直接对沟道层1C进行掺杂而形成源漏区，也即先以伪栅极堆叠3A/3B为掩模执行轻掺杂离子注入形成低浓度浅结深(也即LDD结构)的源漏延伸区1LS和1LD，随后在伪栅极堆叠两侧形成氮化硅、类金刚石无定形碳(DLC)等材质的栅极侧墙3C，以栅极侧墙为掩模执行重掺杂离子注入形成高浓度大结深的源漏重掺杂区1HS和1HD，任选地在重掺杂源漏区上外延形成抬升源漏区1ES和1ED以减小源漏串联电阻。在本发明另一优选实施例中，注入掺杂形成源漏区之前，先以伪栅极堆叠为掩模选择性刻蚀沟道层1C，去除伪栅极堆叠沿第一方向两侧的沟道层1C形成暴露SRB层1B的源漏沟槽(未示出)，而仅保留伪栅极堆叠下方的沟道层1C用作器件的最终沟道区，随后在源漏沟槽中外延生长其他高迁移率材料(优选地同步掺杂)形成源漏区1S和1D，随后再形成图5B所示其他源漏区部分。注入掺杂的离子类型依照MOSFET类型而选取，例如对于PMOS为As、P、Sb、Sn等，对于NMOS为B、BF₂、Be、In、Ga等。优选地，形成源漏区之后，在源漏区之上形成金属硅化物(未示出)以降低界面势垒、减小源漏接触电阻。

参照图6A和图6B，选择性刻蚀去除伪栅极堆叠。在整个器件上通过旋涂、喷涂、丝网印刷、CVD等工艺形成低k材料的层间介质层(ILD)4。CMP平坦化ILD 4直至暴露伪栅极层3B。选择性刻蚀去除伪栅极层3B和垫层3A，直至形成暴露沟道层1C的栅极开口4G。伪栅极层3B为Si(非晶、微晶、多晶)时，选用KOH、TMAH湿法腐蚀，层3B为非晶碳时，选用氧等离子干法刻蚀。垫层3A为氧化硅时选用HF基刻蚀剂湿法腐蚀，层3A为氮化硅时选用热磷酸。

参照图7A和图7B，在栅极开口4G中形成栅极堆叠。通过PECVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极开口4G中依次沉积高k材料的栅极绝缘层6A以及金属材料的栅极导电层6B，构成栅极堆叠结构。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。栅极导电层则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层与栅极绝缘层之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极栅极导电层与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层与阻挡层的材料同时沉积在栅极绝缘层上，因此栅极导电层包括上述阻挡层的材料。CMP平坦化栅极堆叠结构直至暴露ILD 4。此后，依照标准工艺，在ILD 4中刻蚀源漏接触孔(未示出)直达源漏区1S/D，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。

最后形成的器件结构的立体图如图8所示，包括：衬底上沿第一方向延伸的高迁移率材料的沟道区，沿第二方向延伸并且跨越了每个沟道区的多个金属栅极，沿第一方向延伸的沟道区两侧的多个源漏区，其中金属栅极环绕沟道区，沟道区下方还具有介质材料的隔离区2A。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。

依照本发明的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种FET，包括：

多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；

多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；

隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。

2.如权利要求1的FET，其中，多个鳍片之间的STI顶部低于隔离层顶部或与之齐平，并且STI顶部高于隔离层底部。

3.如权利要求1的FET，其中，源漏区包括以下至少一个：源漏延伸区，源漏重掺杂区，抬升源漏区。

4.如权利要求1的FET，其中，高迁移率材料选自Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合。

5.如权利要求1的FET，其中，隔离层为氧化物和/或氮化物。

6.一种FET制造方法，包括步骤：

在衬底上依次外延生长缓冲层和高迁移率材料的沟道层；

刻蚀沟道层和缓冲层形成沿第一方向延伸的多个鳍片；

执行氧化和/或氮化工艺，将缓冲层部分或完全地转变为隔离层；

在多个鳍片上形成沿第二方向延伸的伪栅极堆叠；

去除伪栅极堆叠，形成暴露沟道层的栅极开口；

在栅极开口中形成栅极堆叠。

7.如权利要求6的方法，其中，缓冲层的晶格常数介于衬底与沟道区之间。

8.如权利要求6的方法，其中，去除伪栅极堆叠之前进一步包括在鳍片的沟道层中形成源漏区；任选地，源漏区包括源漏延伸区、源漏重掺杂区、抬升源漏区的至少一个。

9.如权利要求6的方法，其中，执行氧化和/或氮化工艺之前进一步包括，侧向刻蚀栅极开口中沟道层下方的缓冲层，使得剩余缓冲层顶部宽度小于沟道层底部宽度。

10.如权利要求6的方法，其中，执行氧化和/或氮化工艺时使得缓冲层中不同于衬底的元素向沟道层中扩散；任选地，执行氧化和/或氮化工艺之前进一步执行离子注入，在缓冲层与衬底之间界面处形成防扩散层。