JP2022021341A - ラッチアップ防止 - Google Patents

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channel
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仕承 陳
Shih-Cheng Chen
國誠 江
Guo Cheng Jiang
志昌 林
zhi-chang Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Figure 2022021341000001
【課題】ランチアップを防止する半導体デバイス及び方法を提供する。
【解決手段】半導体デバイス２００は、チャネル領域１０及びチャネル領域に隣接するソース／ドレイン領域２０を含む活性領域と、チャネル領域の上にあるチャネル部材のエピタキシャルスタック２０４と、エピタキシャルスタック２０４の上及び周囲にあるダミーゲートスタック２１０と、ソース／ドレイン領域の上にあるブロッキング層２３０と半導体酸化物フィーチャ２３４０からなる底部誘電体フィーチャと、底部誘電体フィーチャの上にあるソース／ドレインフィーチャ２４２と、底部誘電体フィーチャとソース／ドレイン領域との間に配置されたゲルマニウムフィーチャ２３４２と、を含む。
【選択図】図１４

Description

半導体集積回路（ＩＣ）業界では、指数関数的成長が経験されている。ＩＣ材料と設計の技術的進歩により、各世代が前世代よりも小さく、複雑な回路を持つ世代のＩＣが製造されている。ＩＣの進化過程では、一般に、幾何学的サイズ（すなわち、製造プロセスで製造可能な最小の部品（又はライン）のサイズ）が減少するのに伴い、機能密度（すなわち、チップエリア当たりの相互接続されたデバイス数）は増加する。このスケールダウンプロセスは、一般に、製造効率の向上と関連コストの低減による利点がある。このようなスケールダウンも、ＩＣの加工と製造の複雑さを増大させる。
例えば、集積回路（ＩＣ）技術が小さなテクノロジーノードに進歩するのに伴い、マルチゲートデバイスは、ゲートチャネル結合を増加させ、オフ状態電流を減少させ、短チャネル効果（ＳＣＥ）を抑制することにより、ゲート制御を改善するために導入された。マルチゲートデバイスとは、一般に、チャネル領域の複数の側に配置されたゲート構造又はその部分を有するデバイスである。フィン状電界効果トランジスタ（ＦｉｎＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタ（いずれも非平面トランジスタタと呼ばれる）は、高性能で低リークの用途のための人気が高く、有望な候補となったマルチゲートデバイスの一例である。ＦｉｎＦＥＴは、複数の側面でゲートによって包まれた高位置チャネルがある（例えば、ゲートは、基板から伸びる半導体材料の「フィン」の上側と側壁を包む）。平面トランジスタに比べて、このような構成は、チャネルの制御を向上させ、ＳＣＥを大幅に抑制する（特に、サブスレッショルドリーク（すなわち、「オフ」状態でのＦｉｎＦＥＴのソースとドレインとの間の結合）を減少させることによる）。ＧＡＡトランジスタは、チャネル領域の周囲に部分的又は完全に延在して、チャネル領域の２つ以上の側へのアクセスを提供できるゲート構造を有する。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ、ナノシート、他のナノ構造及び／又は他の適切な構造から形成され得る。いくつかの実装形態では、このようなチャネル領域は、垂直に積層された複数のナノ構造（水平に延在し、それにより水平に配向されたチャネルを提供する）を含む。このようなＧＡＡトランジスタは、垂直積層型の水平ＧＡＡ（ＶＧＡＡ）トランジスタと呼ばれる。
ラッチアップは、デバイス故障又はデバイス破壊につながる過剰なドレイン電流を特徴とする相補型金属半導体酸化物（ＣＭＯＳ）ＩＣの故障メカニズムである。マルチゲートデバイスは、ラッチアップの影響を受けない。ラッチアップは、バルク基板中のウェルと活性ドーピング領域の配置による寄生ＰＮＰ及びＮＰＮバイポーラトランジスタに主に起因する。シリコンオンインシュレータ（ＳＯＩ）基板に製造されたＣＭＯＳデバイスは、一般に、ＮウェルとＰウェルとが埋め込まれたシリコン酸化物分離層の存在により実質的に分離されたため、ラッチアップに対して耐性がある。ガードリング及びタップセルなどのラッチアップ防止デバイスは、日常的に、回路設計に組み込まれる。タップセルは、標準セルの間に配置され、１つ以上の分離構造により標準セルから分離される。タップセル及び分離構造は、集積回路の全体的なサイズを増加させてよい。ＩＣチップエリアが一定である場合、タップセル及び分離構造は、機能デバイスのリアルエステートを変位させ得る。タップセルの従来の構造は、その意図された目的に適するが、全ての態様で満足できるものではない。
本開示は、添付図面と共に読まれる場合に、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、さまざまな特徴は縮尺どおりに描かれておらず、説明のみを目的として使用されていることが強調される。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示の１つ以上の態様に係る半導体デバイスを形成する方法のフローチャートを示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。 本開示の１つ以上の実施形態に係る図１の方法による製造プロセス中のワークピースの部分断面図を示す。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。該装置は、他の方向に配向されてもよく（９０度又は他の配向に回転されてもよい）、ここで使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。さらに、数又は数の範囲が「約」、「近似」などで記載されている場合、この用語は、特に明記しない限り、記載された数の＋／－１０％以内の数を包含することを意図している。例えば、用語「約５ｎｍ」とは、４．５ｎｍ－５．５ｎｍの寸法範囲を包含する。
回路設計では、標準セルは、設計レイアウト全体で一連の設計ルールに従って繰り返されるトランジスタのブロックである。標準セルは、異なる機能に用いられ得る。例えば、標準セルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル又は論理演算のためのロジックセルであってよい。標準セルは、１つ以上のＰ型トランジスタと１つ以上のＮ型トランジスタとを含んみ得る。トランジスタは、フィンタイプ電界効果トランジスタ（ＦｉｎＦＥＴ）又はゲートオールアラウンド（ＧＡＡ）トランジスタなどの平面トランジスタ又はマルチゲートトランジスタであってよい。バルク基板にトランジスタを製造するには、ｎ型ドーパントがドーピングされたｎ型ウェルとｐ型ドーパントがドーピングされたｐ型ウェルとは、バルク基板に形成され、逆伝導性の活性領域は、それぞれのｎ型ウェルとｐ型ウェルとの上に形成される。したがって、Ｐ型トランジスタは、ｎ型ウェル（ｎウェル）上に形成されたＰ型活性領域を含み、ｎ型トランジスタは、Ｐ型ウェル（Ｐウェル）上に形成されたｎ型活性領域を含む。ｎ型トランジスタがＰ型トランジスタに隣接して配置されると、寄生ＰＮＰバイポーラトランジスタは、Ｐ型活性領域と、Ｐ型活性領域の下にあるｎ型ウェルと、隣接するＰ型ウェル（時には、このＰ型ウェルは、基板全体に形成される）との間に形成され得る。同様に、寄生ＮＰＮバイポーラトランジスタは、ｎ型活性領域と、ｎ型活性領域の下にあるＰ型ウェル（このＰ型ウェルは、基板全体に形成される）と、隣接するｎ型ウェルとの間に形成され得る。寄生ＮＰＮとＰＮＰバイポーラトランジスタとは、ラッチアップされて、ドレイン電源電圧Ｖｄｄとグランドとを短絡するインバータアンプを形成し、これはデバイス破壊に至る可能性がある。
寄生バイポーラトランジスタによるドレインのグランドへの短絡を防止するために、タップセルを実装し得る。場合によっては、タップセルは、特定のｎウェルをＶｄｄ（ドレイン電源電圧又は正電源電圧）に結合し、基板上のＰウェルをＶｓｓ（ソース電源電圧又は負電源電圧）に結合するために用いられ得る。いくつかの実装形態では、Ｖｄｄは、標準セル又はＩＣデバイスの最も正の電圧であり、Ｖｓｓは、標準セル又はＩＣデバイスの最も負の電圧である。Ｖｓｓは、接地電圧であってよいか、又は接地されてよい。タップセルは、トランジスタの形状を有し得るが、機能ゲート構造を有していない。タップセルは、ソース／ドレイン領域を介してラッチアップ防止機能を実行する。標準セルのトランジスタとは異なり、タップセルの活性領域は、下地ウェルと異なる伝導性を有していない。例えば、タップセルがｎウェル上に形成される場合、それは、ｐ型ドーパントではなく、ｎ型ドーパントがドーピングされた活性領域を有する。タップセルがＰウェル上形成される場合、それは、ｎ型ドーパントではなく、ｐ型ドーパントがドーピングされた活性領域を有する。
従来の設計では、タップセルは、ラッチアップに対処し得、その実装は、スペースを占有し、ＩＣチップの機能密度を低下させ得る。例えば、いくつかの従来の設計では、ｎウェルとＰウェルとは、同じ方向に沿って延在し、それぞれ細長い形状を有し、交互に配置されている。これらの従来の設計では、フィン又はチャネル部材の垂直スタックなどの細長い活性領域は、ｎウェル又はＰウェル上に形成され、異なるタイプのドーパントをドーピングし得る。タップセルと標準セルとは同じ活性領域に形成され得るが、ドーピングタイプが異なるため、それらが隣接して配置されていない。これは、タップセルの活性領域が標準セルの異なる伝導性タイプの活性領域に当接すると、標準セルの電気的特性のドリフトを引き起こし、性能を低下させるためのものである。タップセルを隣接する標準セルから分離するために、活性領域の中断が導入される。活性領域が酸化物含有分離フィーチャ（例えば、シャロートレンチアイソレーション又はＳＴＩ）に配置され、規定されるため、活性領域は、ＯＤと呼ばれてよく、活性領域の中断は、ＯＤブレークと呼ばれてよい。いくつかの実施形態では、ＯＤブレークは、分離フィーチャの堆積及びソース／ドレインフィーチャの形成前に形成される。ＯＤブレークが分離フィーチャの形成前に形成されたため、分離フィーチャの材料も、ＯＤブレークに堆積する。ＯＤブレークが活性領域に応力を加えるソース／ドレインフィーチャの形成前に形成されたため、ＯＤブレークに隣接する活性領域は、異なる環境に露出し、異なる特性を有し得る。したがって、ＯＤブレークも、標準セルの活性領域がタップセルの他の活性領域により破壊されるレイアウト依存効果（ＬＤＥ）の形をもたらす。ＯＤブレークによるＬＤＥに対処するために、様々なサイズのダミーセルは、標準セルとＯＤブレークとの間に導入されて、ＯＤブレークと標準セルとの間の遷移として機能し得る。タップセルが実装される場合、タップセル、ＯＤブレーク、ダミーセルは、いずれもＩＣチップ内にスペースを占有したが、機能していないことが分かる。
本開示は、ソース／ドレインフィーチャの下に半導体酸化物フィーチャを形成して、擬似シリコンオンインシュレータ（ＳＯＩ）構造を得る方法の実施形態を提供する。半導体酸化物フィーチャは、ソース／ドレインフィーチャと基板とを絶縁するため、スペースを占有するタップセル又はガードリングを実装せずにラッチアップを防止する。また、本開示の実施形態は、追加の利点を提供し得る。例えば、半導体酸化物フィーチャは、チャネル領域のベースにアンチパンチスルー（ＡＰＴ）注入領域を通るリークを防止し得る。言い換えると、本開示は、バルクデバイス及びＳＯＩデバイスの利点を享受する構造を提供する。
図１は、半導体デバイスを形成する方法１００を示す。以下、方法１００の動作は、方法１００が実行されるワークピース２００の部分断面図である図２～図１９を参照しながら説明する。方法１００は一例に過ぎず、本開示を方法１００に明示されたものに限定することを意図していない。方法１００の前、間、後に追加のステップを設けることができ、記載されたいくつかのステップは、方法の追加の実施形態のために置き換え、削除、又は動かすことができる。なお、ここでは、説明を簡単にするために、全てのステップについて詳細に説明していない。製造プロセスが終了すると、ワークピース２００を半導体デバイス２００に製造する。その意味で、ワークピース２００と半導体デバイス２００とは、状況に応じて交換可能に用いられ得る。また、本明細書に記載の例示的な半導体デバイスは、追加のトランジスタ、バイポーラジャンクショントランジスタ、抵抗器、コンデンサ、インダクタ、ダイオード、ヒューズ、ＳＲＡＭ及び／又は他の論理回路などを含む他のタイプのデバイスなどの様々な他のデバイス及びフィーチャを含み得るが、本開示の発明概念を容易に理解するために簡略化された。いくつかの実施形態では、例示的なデバイスは、相互接続され得る複数の半導体デバイス（例えば、トランジスタ）を含む。なお、本開示に提供された方法１００及び図面におけるプロセスステップは、一例に過ぎず、以下の特許請求の範囲に具体的に記載された内容に限定されるものを超えて限定することを意図していない。
図２～図１９は、それぞれ図２ＡのようなＡで終わる図と、図２ＢのようなＢで終わる図とを含む。Ａで終わる各図は、ワークピース２００の第１のエリア１０００の部分断面図を示し、Ｂで終わる各図は、ワークピース２００の第２のエリア２０００の部分断面図を示す。以下に説明するように、本開示の方法は、第１のエリア１０００と第２のエリア２０００とで異なる処理を実施することを可能にする。
図１および図２を参照して、方法１００は、ワークピース２００を受け取るブロック１０２を含む。ワークピース２００は、その第１のエリア１０００と第２のエリア２０００との上の複数の交互の半導体層を含む。図２に示すように、ワークピース２００は、基板２０２を含む。いくつかの実施形態では、基板２０２は、シリコン基板などの半導体基板であってよい。基板２０２は、半導体基板上に形成された導電層または絶縁層を含む様々な層を含み得る。基板２０２は、公知のように設計要求に応じて様々なドーピング構成を含み得る。例えば、異なるデバイスタイプ（例えば、ｎ型マルチゲートトランジスタ及びＰ型マルチゲートトランジスタ）のために設計された領域に、異なるドーピングプロファイル（例えば、ｎウェル及びＰウェル）は、基板２０２に形成され得る。適切なドーピングは、ドーパントのイオン注入及び／又は拡散プロセスを含んみ得る。基板２０２は、異なるデバイスタイプを提供する領域を挟む分離フィーチャを有し得る。また、基板２０２は、ゲルマニウム、炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）又はダイヤモンドなどの他の半導体を含んみ得る。あるいは、基板２０２は、化合物半導体および／または合金半導体を含み得る。また、基板２０２は、エピタキシャル層（エピ層）を任意選択に含み、性能向上のために歪まれ、シリコンオンインシュレータ（ＳＯＩ）構造を含み、及び／又は他の適切な強化フィーチャを有し得る。方法１００の一実施形態では、アンチパンチスルー（ＡＰＴ）注入を実行して、ＡＰＴ注入領域２０３を形成する。ＡＰＴ注入領域２０３は、チャネル領域の下に形成され、パンチスルー又は不要な拡散を防止するために機能する。
図２に示したいくつかの実施形態では、エピタキシャルスタック２０４は、第１のエリア１０００と第２のエリア２０００との基板２０２上に形成される。エピタキシャルスタック２０４は、第２の半導体組成物のエピタキシャル層２０８により挟まれた第１の半導体組成物のエピタキシャル層２０６を含む。第１のと第２の半導体組成物は、異なってよい。一実施形態では、エピタキシャル層２０６は、ＳｉＧｅであり、エピタキシャル層２０８は、シリコン（Ｓｉ）である。しかしながら、異なる酸化速度及び／又はエッチング選択性を有する第１の組成物及び第２の組成物を提供する実施形態を含む他の実施形態が可能である。いくつかの実施形態では、エピタキシャル層２０６は、ＳｉＧｅを含み、エピタキシャル層２０８は、Ｓｉを含む。
なお、図２及び後続の図面に示すように、５層のエピタキシャル層２０６と４層のエピタキシャル層２０８とは、交互に配置され、これは説明のみを目的とし、特許請求の範囲に具体的に記載されたものを超えて限定することを意図していない。エピタキシャルスタック２０４に任意の数のエピタキシャル層を形成できることが理解され得る。層数は、デバイス２００に必要なチャネルメンバーの数に依存する。いくつかの実施形態では、エピタキシャル層２０８の数は２～１０の間にある。いくつかの実施形態では、全てのエピタキシャル層２０６は、実質的に均一な第１の厚さを有し、全てのエピタキシャル層２０８は、実質的に均一な第２の厚さを有し得る。第１の厚さと第２の厚さとは、同一であっても異なってもよい。以下により詳細に説明するように、エピタキシャル層２０８又はその一部は、後に形成されるマルチゲートデバイスのチャネル部材として機能し得、各エピタキシャル層２０８の厚さは、デバイス性能の考察に基づいて選択される。チャネル領域内のエピタキシャル層２０６は、最終的には除去され、後に形成されるマルチゲートデバイスの隣接するチャネル領域間の垂直距離（すなわち、間隔）を規定するように機能し得、各エピタキシャル層２０６の厚さは、デバイス性能の考察に基づいて選択される。したがって、エピタキシャル層２０６は、犠牲層２０６とも呼ばれ、エピタキシャル層２０８は、チャネル層２０８とも呼ばれてよい。
例として、エピタキシャルスタック２０４の層のエピタキシャル成長は、分子ビームエピタキシ（ＭＢＥ）プロセス、有機金属化学気相堆積（ＭＯＣＶＤ）プロセス及び／又は他の適切なエピタキシャル成長プロセスにより実行され得る。いくつかの実施形態では、エピタキシャル層２０８などのエピタキシャル成長した層は、基板２０２と同じ材料を含む。いくつかの実施形態では、エピタキシャル層２０６、２０８は、基板２０２と異なる材料を含む。上述したように、少なくともいくつかの例では、エピタキシャル層２０６は、エピタキシャル成長したシリコンゲルマニウム（ＳｉＧｅ）層を含み、エピタキシャル層２０８は、エピタキシャル成長したシリコン（Ｓｉ）層を含む。代替的に、いくつかの実施形態では、エピタキシャル層２０６と２０８のいずれかは、ゲルマニウム、炭化ケイ素、ガリウム砒素、リン化ガリウム、リン化インジウム、インジウム砒素及び／又はアンチモン化インジウムなどの化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰなどの合金半導体、又はそれらの組み合わせなどの他の材料を含んみ得る。論じたように、エピタキシャル層２０６、２０８の材料は、異なる酸化、エッチング選択性を提供することに基づいて選択され得る。いくつかの実施形態では、エピタキシャル層２０６、２０８は、実質的にドーパントを含まず（すなわち、約０ｃｍ－３～約１ｘ１０１７ｃｍ－３の外因性ドーパント濃度を有する）、例えば、エピタキシャル成長プロセスでは意図的なドーピングが実行されない。
図１及び図２を参照すると、方法１００は、第１のフィン構造２０５Ａを第１のエリア１０００に形成し、第２のフィン構造２０５Ｂを第２のエリア２０００に形成するブロック１０４を含む。ブロック１０４では、基板２０２上のエピタキシャルスタック２０４をパターニングして、第１のエリア１０００に第１のフィン構造２０５Ａを形成し、第２のエリア２０００に第２のフィン構造２０５Ｂを形成する。第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとは、基板２０２から延在し、Ｘ方向に沿って縦方向に延在する。いくつかの実施形態では、パターニングによっても、第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとのそれぞれが、基板２０２から形成された下部と、エピタキシャルスタック２０４から形成された上部とを含むように、基板２０２がエッチングされる。上部は、エピタキシャルスタック２０４の各エピタキシャル層を含む。第１のと第２のフィン構造２０５Ａ、２０５Ｂは、ダブルパターニング又はマルチパターニングプロセスなどを含む適切なプロセスを用いて製造され得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層を除去した後、残りのスペーサ又はマンドレルは、エピタキシャルスタック２０４をエッチングすることにより第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとをパターニングするために用いられ得る。エッチングプロセスは、ドライエッチング、ウェットエッチング、反応性イオンエッチング（ＲＩＥ）及び／又は他の適切なプロセスを含むことができる。
図２に明示していないが、第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとを形成した後、分離フィーチャを隣接する第１のフィン構造２０５Ａ間及び隣接する第２のフィン構造２０５Ｂの間に形成する。分離フィーチャは、シャロートレンチアイソレーション（ＳＴＩ）とも呼ばれてよい。例として、いくつかの実施形態では、ゲート誘電体層は、基板２０２上に最初に堆積し、フィン構造（例えば、第１のフィン構造２０５Ａ及び第２のフィン構造２０５Ｂ）間のトレンチに誘電体材料が充填される。いくつかの実施形態では、誘電体層は、シリコン酸化物、窒化シリコン、酸窒化シリコン、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、Ｌｏｗ－ｋ誘電体、それらの組み合わせ及び／又は他の適切な材料を含み得る。様々な例では、誘電体層は、ＣＶＤプロセス、準大気圧ＣＶＤ（ＳＡＶＣＤ）プロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、物理気相成長（ＰＶＤ）プロセス及び／又はその他の適切なプロセスにより堆積し得る。次に、堆積した誘電体材料を、例えば、化学機械研磨（ＣＭＰ）プロセスにより薄くし、平坦化する。さらに、平坦化された誘電体層を、ドライエッチングプロセス、ウェットエッチングプロセス及び／又はそれらの組み合わせにより凹設され、ＳＴＩフィーチャを形成する。第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとは、ＳＴＩフィーチャよりも高い。いくつかの実施形態では、誘電体層（及び後に形成されるＳＴＩフィーチャ）は、例えば、１つ以上のライナー層を有する多層構造を含み得る。
引き続き図１及び図２を参照すると、方法１００は、ダミーゲートスタック２１０を第１のエリア１０００の第１のフィン構造２０５Ａと第２のエリア２０００の第２のフィン構造２０５Ｂのチャネル領域１０上に形成するブロック１０６を含む。いくつかの実施形態では、ダミーゲートスタック２１０が機能ゲート構造のプレースホルダーとして機能し、後の動作で機能ゲート構造により除去し、置き換えられるゲート置き換えプロセス（又はゲートラストプロセス）は採用される。他のプロセス及び構成も可能である。いくつかの実施形態では、ダミーゲートスタック２１０は、基板２０２上に形成され、第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとの上に少なくとも部分的に配置される。ダミーゲートスタック２１０の下にある第１のフィン構造２０５Ａの部分は、第１のフィン構造２０５Ａ又は第２のフィン構造２０５Ｂのチャネル領域１０である。また、ダミーゲートスタック２１０は、チャネル領域１０に隣接し、反対側にあるソース／ドレイン（Ｓ／Ｄ）領域２０を規定し得る。
図示した実施形態では、ブロック１０６では、まず、フィン構造２０５（第１のフィン構造２０５Ａと第２のフィン構造２０５Ｂとを含む）上にダミーゲート誘電体層２１２を形成する。いくつかの実施形態では、ダミーゲート誘電体層２１２は、シリコン酸化物、窒化シリコン、ｈｉｇｈ－ｋ誘電体材料及び／又は他の適切な材料を含み得る。様々な例では、ダミーゲート誘電体層２１２は、ＣＶＤプロセス、準大気圧ＣＶＤ（ＳＡＶＣＤ）プロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、又は他の適切なプロセスにより堆積し得る。例として、ダミーゲート誘電体層２１２は、後のプロセス（例えば、ダミーゲートスタックの形成）によりフィン構造２０５への損傷を防止するために用いられ得る。続いて、ブロック１０６では、ダミー電極層２１４とハードマスク２１６とを含むダミーゲートスタック２１０の、複数の層２１８、２２０を含み得る他の部分を形成する。いくつかの実施形態では、ダミーゲートスタック２１０は、層堆積、パターニング、エッチングなどの様々なプロセスステップ、ならびに他の適切な処理ステップにより形成される。例示的な層堆積プロセスは、低圧ＣＶＤ、ＣＶＤ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、ＰＶＤ、ＡＬＤ、熱酸化、電子ビーム蒸着、又は他の適切な堆積技術、又はそれらの組み合わせを含む。例えば、パターニングプロセスは、フォトレジストコーティング（例えば、スピンオンコーティング）、ソフトベーキング、マスク合わせ、露光、露光後ベーキング、フォトレジスト現像、リンス、ドライ（例えば、スピンドライ及び／又はハードベーキング）、他の適切なリソグラフィ技術及び／又はそれらの組み合わせをさらに含み得るリソグラフィプロセス（例えば、フォトリソグラフィ、電子ビームリソグラフィ）を含み得る。いくつかの実施形態では、エッチングプロセスは、ドライエッチング（例えば、ＲＩＥエッチング）、ウェットエッチング及び／又は他のエッチング方法を含み得る。いくつかの実施形態では、ダミー電極層２１４は、多結晶シリコン（ポリシリコン）を含み得る。ハードマスク２１６は、複数の層を含み得る。いくつかの実施形態では、ハードマスク２１６は、シリコン酸化物を含み得るパッド酸化物層などの酸化物層２１８と、窒化シリコン、酸窒化シリコン及び／又は炭化ケイ素を含み得るパッド窒化物層などの窒化物層２２０とを含む。
さらに図２を参照すると、いくつかの実施形態では、ダミーゲートスタック２１０を形成した後、ダミーゲート誘電体層２１２は、フィン構造２０５のソース／ドレイン領域２０から除去される。すなわち、ダミー電極層２１４で覆われないダミーゲート誘電体層２１２は、除去される。除去プロセスは、ウェットエッチング、ドライエッチング及び／又はそれらの組み合わせを含み得る。エッチングプロセスは、フィン構造２０５と、ハードマスク２１６とダミー電極層２１４とを実質的にエッチングせずに、ダミーゲート誘電体層２１２を選択的にエッチングするために選択される。
引き続き図１及び図２を参照すると、方法１００は、ゲートスペーサ層２２２をダミーゲートスタック２１０上に形成するブロック１０８を含む。いくつかの実施形態では、ゲートスペーサ層２２２を形成するためのスペーサ材料は、ダミーゲートスタック２１０とフィン構造２０５との上面と側壁を含むワークピース２００上にコンフォーマルに堆積して、スペーサ材料層を形成する。「コンフォーマル」という用語は、様々な領域にわたって実質的に均一な厚さを有する層の説明を容易にするために用いられ得る。ゲートスペーサ層２２２は、単層組成を有し得るか又は複数の層を含み得る。図２に示したいくつかの実施形態では、ゲートスペーサ層２２２は、第１のゲートスペーサ層２２２－１と、第２のゲートスペーサ層２２２－２と、第３のゲートスペーサ層２２２－３とを含む。これらの実施形態では、第１のゲートスペーサ層２２２－１と、第２のゲートスペーサ層２２２－２と、第３のゲートスペーサ層２２２－３とは、エッチング選択性を導入するために異なる組成を有し得る。第１のゲートスペーサ層２２２－１と、第２のゲートスペーサ層２２２－２と、第３のゲートスペーサ層２２２－３とは、窒化シリコン、ハフニウムシリサイド、酸窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化アルミニウム、窒化ジルコニウム、炭化ケイ素、酸化亜鉛、シリコンオキシカーボナイトライド、シリコン、酸化イットリウム、炭窒化タンタル、ジルコニウムシリサイド、シリコン炭窒化物、酸化ジルコニウムアルミニウム、酸化チタン、酸化タンタル、又は酸化ジルコニウム、シリコン酸炭化物、シリコン酸化物を含み得る。スペーサ材料層は、ＣＶＤプロセス、準大気圧ＣＶＤ（ＳＡＣＶＤ）プロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス又は他の適切なプロセスなどのプロセスを用いて、ダミーゲートスタック２１０とフィン構造２０５との上に堆積し得る。
図１及び図３を参照すると、方法１００は、ソース／ドレイントレンチ２２８を形成するブロック１１０を含む。明示されていないが、ブロック１１０では、フォトリソグラフィプロセス及び少なくとも１つのハードマスクは、動作を実行するために用いられ得る。いくつかの実施形態では、ダミーゲートスタック２１０とゲートスペーサ層２２２とで覆われないフィン構造２０５の部分は、ドライエッチング又は適切なエッチングプロセスによりエッチングされて、ソース／ドレイントレンチ２２８を形成する。例えば、ドライエッチングプロセスは、酸素含有ガス、フッ素含有ガス（例えば、ＣＦ４、ＳＦ６、ＣＨ２Ｆ２、ＣＨＦ３及び／又はＣ２Ｆ６）、塩素含有ガス（例えば、Ｃｌ２、ＣＨＣｌ３、ＣＣｌ４及び／又はＢＣｌ３）、臭素含有ガス（例えば、ＨＢｒ及び／又はＣＨＢＲ３）、ヨウ素含有ガス、他の適切なガス及び／又はプラズマ及び／又はそれらの組み合わせを実施し得る。図３に示したいくつかの実施形態では、フィン構造２０５の上部は凹設され、ソース／ドレイントレンチ２２８内の犠牲層２０６とチャネル層２０８とを露出させる。いくつかの実装形態では、フィン構造２０５の下部の少なくとも一部も同様に凹設される。すなわち、ソース／ドレイントレンチ２２８は、最底部の犠牲層２０６の下方であって、ＡＰＴ注入領域２０３内に延在し得る。
図１及び図４を参照すると、方法１００は、内部スペーサフィーチャ２２４を形成するブロック１１２を含む。ブロック１１２での動作は、内部スペーサ凹部の形成と、内部スペーサ層の堆積と、堆積した内部スペーサ層の引き戻しとを含む。図４を参照すると、犠牲層２０６とチャネル層２０８とがソース／ドレイントレンチ２２８内に露出した後、露出したチャネル層２０８が実質的にエッチングされない場合、犠牲層２０６が選択的で部分的に凹設されて、隣接するチャネル層２０８間に配置された内部スペーサ凹部（図４では内部スペーサフィーチャ２２４で充填される）を形成する。チャネル層２０８が本質的にＳｉからなり、犠牲層２０６が本質的にＳｉＧｅからなる実施形態では、犠牲層２０６の選択的な凹設は、ＳｉＧｅ酸化プロセスとそれに続くＳｉＧｅ酸化物除去プロセスを含み得る。これらの実施形態では、ＳｉＧｅ酸化プロセスは、オゾンを用いることを含み得る。いくつかの実施形態では、選択的な凹設は、選択的な等方性エッチングプロセス（例えば、選択的なドライエッチング又は選択的なウェットエッチングプロセス）であってよく、犠牲層２０６の凹設程度は、エッチングプロセスの持続時間により制御される。いくつかの実施形態では、選択的なドライエッチングプロセスは、フッ素ガス又はハイドロフルオロカーボンなどの１つ以上のフッ素系エッチング液を用いることを含み得る。図４に示すように、内部スペーサ凹部は、ソース／ドレイントレンチ２２８からチャネル領域１０内へＸ方向に沿って延在する。いくつかの実施形態では、選択的なウェットエッチングプロセスは、フッ化水素（ＨＦ）又はＮＨ４ＯＨエッチング液を含み得る。
ブロック１１２では、内部スペーサ凹部が形成された後、１つ以上の内部スペーサ層は、ワークピース２００の第１のエリア１０００と第２のエリア２０００との上に堆積し得る。図４に示したいくつかの実施形態では、ブロック１１２では、第１の内部スペーサ層２２４－１と第２の内部スペーサ層２２４－２という２つの内部スペーサ層は、堆積する。第１の内部スペーサ層２２４－１と第２の内部スペーサ層２２４－２とは、窒化シリコン、ハフニウムシリサイド、酸窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化アルミニウム、窒化ジルコニウム、炭化ケイ素、酸化亜鉛、シリコンオキシカーボナイトライド、シリコン、酸化イットリウム、炭窒化タンタル、ジルコニウムシリサイド、シリコン炭窒化物、酸化ジルコニウムアルミニウム、酸化チタン、酸化タンタル、又は酸化ジルコニウム、シリコン酸炭化物、シリコン酸化物から選択される材料で形成され得る。一実施形態では、第１の内部スペーサ層２２４－１は、炭素に富むシリコン炭窒化物で形成され、第２の内部スペーサ層２２４－２は、シリコン酸化物で形成される。第１の内部スペーサ層２２４－１と第２の内部スペーサ層２２４－２とは、ＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ又は他の適切な方法により堆積し得る。第１の内部スペーサ層２２４－１と第２の内部スペーサ層２２４－２とのそれぞれは、約１ｎｍ～約５ｎｍの厚さで形成され得る。
その後、１つ以上の内部スペーサ層は引き戻されて（すなわち、エッチバックされ）、内部スペーサ凹部内に内部スペーサフィーチャ２２４を形成し得る。いくつかの実施形態では、第２の内部スペーサ層２２４－２は、ハードマスク２１６の上面と、ゲートスペーサ層２２２の上面と、ソース／ドレイントレンチ２２８内に露出した基板２０２の部分と、ゲートスペーサ層２２２上に配置された第１の内部スペーサ層２２４－１から完全に除去されるまで、等方的で選択的にエッチバックされる。第１の内部スペーサ層２２４－１の組成は、第１の内部スペーサ層２２４－１のエッチングレートを遅くしつつ、第２の内部スペーサ層２２４－２を選択的にエッチングし得るように、第２の内部スペーサ層２２４－２の組成と異なる。いくつかの実装形態では、ブロック１１２で実行された等方性エッチングは、フッ化水素、フッ素ガス、水素、アンモニア、三フッ化窒素又は他のフッ素系エッチング液を用いることを含み得る。図４に示すように、内部スペーサ凹部内の引き戻された第２の内部スペーサ層２２４－２と第１の内部スペーサ層２２４－１とは、内部スペーサフィーチャ２２４を構成する。内部スペーサフィーチャ２２４は、隣接する２つのチャネル層２０８を部分的に切り離すか又は最底部のチャネル層２０８をＡＰＴ注入領域２０３から部分的に切り離す。
図１及び図４を参照すると、方法１００は、第１のブロッキング層２３０をワークピース２００上に堆積させるブロック１１４を含む。いくつかの実施形態では、第１のブロッキング層２３０は、半導体材料のエピタキシャル成長を所定のエリアに制限するために用いられ得るように、エピタキシャル成長に適応できない誘電体材料で形成される。第１のブロッキング層２３０は、窒化シリコン、ハフニウムシリサイド、酸窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化アルミニウム、窒化ジルコニウム、炭化ケイ素、酸化亜鉛、シリコンオキシカーボナイトライド、シリコン、酸化イットリウム、炭窒化タンタル、ジルコニウムシリサイド、シリコン炭窒化物、酸化ジルコニウムアルミニウム、酸化チタン、酸化タンタル、又は酸化ジルコニウム、シリコン酸炭化物、シリコン酸化物から選択される材料で形成され得る。一実施形態では、第１のブロッキング層２３０は、窒化シリコンを含み得る。図４に示すように、第１のブロッキング層２３０は、第１の内部スペーサ層２２４－１（ハードマスク２１６と、ゲートスペーサ層２２２と、ソース／ドレイントレンチ２２８内に露出した基板２０２の部分との上に堆積する）と内部スペーサフィーチャ２２４との上に堆積し得る。場合によっては、第１のブロッキング層２３０は、ＡＬＤを用いて堆積し得る。
図１及び図５を参照すると、方法１００は、第１のブロッキング層２３０を、その上部対向面上の部分が除去されるように異方的に引き戻すブロック１１６を含む。図５に示すように、ブロック１１６での動作の終わりに、ソース／ドレイントレンチ２２８の底部にある基板２０２の部分は、チャネル層２０８が第１のブロッキング層２３０で覆われたまま、露出して、成長面２３２を形成する。いくつかの実装形態では、第１のブロッキング層２３０のエッチバックは、ドライエッチング又は適切なエッチングプロセスにより実行され得る。
図１及び図６を参照すると、方法１００は、第１のエピタキシャルフィーチャ２３４をソース／ドレイン領域２０上のソース／ドレイントレンチ２２８内にエピタキシャルに形成するブロック１１８を含む。いくつかの実施形態では、第１のエピタキシャルフィーチャ２３４は、図５に示した成長面２３２から選択的でエピタキシャルに成長し得る。これらの実装形態では、第１のエピタキシャルフィーチャ２３４は、半導体材料で形成され、シリコンとゲルマニウムとを含み得る。一実施形態では、第１のエピタキシャルフィーチャ２３４は、シリコンとゲルマニウムとを含む合金半導体材料を含み、シリコンが５５ ａｔ％（原子百分率）～８０ ａｔ％（原子百分率）にあり、ゲルマニウムが２０ ａｔ％（原子百分率）～４５ ａｔ％（原子百分率）にある。第１のエピタキシャルフィーチャ２３４は、図５に示した成長面２３２などの露出した半導体表面から成長し得、第１のブロッキング層２３０の表面などの誘電体材料の表面から成長し得ないことが確認された。したがって、第１のブロッキング層２３０の配置は、第１のエピタキシャルフィーチャ２３４が成長面２３２からボトムアップ式で成長することを確実にする。図６に示すように、第１のエピタキシャルフィーチャ２３４は、基板２０２の上面から測定された第１の深さＤ１まで形成され得る。場合によっては、第１の深さＤ１により、第１のエピタキシャルフィーチャ２３４の上面は、最底部のチャネル部材２０８の上面よりも基板２０２から遠く離れる。
図１、図７及び図８を参照すると、方法１００は、第２のエリア２０００の第１のエピタキシャルフィーチャ２３４を、第１の深さＤ１よりも小さい第２の深さＤ２に選択的に引き戻すブロック１２０を任意選択に含み得る。図７に示すように、第２のエリア２０００の第１のエピタキシャルフィーチャ２３４を選択的に引き戻すために、第１の底部反射防止膜（ＢＡＲＣ）層２３６は、第１のエリア１０００をマスクするためにを用いられ得る。第１のエリア１０００上にＢＡＲＣマスクを形成するために、ＢＡＲＣ材料層は、ワークピース２００上に全面的に堆積し、フォトリソグラフィ技術は、ＢＡＲＣ材料層を第１のエリア１０００上の第１のＢＡＲＣ層２３６にパターニングするために用いられ得る。例示的なプロセスでは、フォトレジスト層は、スピンオンコーティングを用いてＢＡＲＣ材料層上に堆積する。次に、フォトレジスト層は、プリベークされ、放射線源に露出し、ポストベークされ、現像液で現像されて、パターニングされたフォトレジスト層を形成する。全面的なＢＡＲＣ材料層は、パターニングされたフォトレジスト層をエッチングマスクとして用いてエッチングされて、第１のＢＡＲＣ層２３６を形成する。第１のＢＡＲＣ層２３６が第１のエリア１０００をマスキングしたため、第２のエリア２０００の第１のエピタキシャルフィーチャ２３４は、次に、エッチングされて、第２のエピタキシャルフィーチャ２３５を得ることができる。第２のエピタキシャルフィーチャ２３５は、第１の厚さＤ１よりも小さい第２の厚さＤ２を有する。図７に示すように、第２の厚さＤ２により、第２のエピタキシャルフィーチャ２３５の上面が最底部のチャネル部材２０８の底面よりも低い。現在、図８を参照する。図８に示すように、第１のエピタキシャルフィーチャ２３４の引き戻し後、第１のＢＡＲＣ層２３６は、第１のエリア１０００から除去され得る。
図１及び図９を参照すると、方法１００は、第１のエピタキシャルフィーチャ２３４を酸化するブロック１２２を含む。いくつかの実施形態では、ブロック１２２では、ワークピース２００は、アニールプロセスを実行して、第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５とをそれぞれ第１の半導体酸化物フィーチャ２３４０と第２の半導体酸化物フィーチャ２３５０に変え得る。第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５とがシリコンゲルマニウム（ＳｉＧｅ）で形成される実施形態では、第１の半導体酸化物フィーチャ２３４０と第２の半導体酸化物フィーチャ２３５０とは、シリコンゲルマニウム酸化物で形成される。いくつかの実装形態では、アニールプロセスは、急速熱アニール（ＲＴＡ）プロセス、レーザスパイクアニールプロセス、フラッシュアニールプロセス、炉アニールプロセスを含み得る。場合によっては、アニールプロセスは、約３００℃～約６５０℃のアニール温度を含み得る。いくつかの実施形態では、ブロック１２２でのアニールプロセスは、オゾン、水、酸素などの酸化剤を用いることを含み得る。第１のエリア１０００では、第１のブロッキング層２３０の残りの部分は、第１の半導体酸化物フィーチャ２３４０と最底部のチャネル層２０８との間、及び第１の半導体酸化物フィーチャ２３４０とＡＰＴ注入領域２０３との間に配置される。同様に、第２のエリア２０００では、第１のブロッキング層２３０の残りの部分は、第２の半導体酸化物フィーチャ２３５０と最底部のチャネル層２０８との間、及び第２の半導体酸化物フィーチャ２３５０とＡＰＴ注入領域２０３との間に配置される。
第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５との組成は、基板２０２とチャネル層２０８とに損傷を与えずにそれらが十分に酸化されるように、選択される。上述したように、第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５とは、シリコンとゲルマニウムとを含む合金半導体材料を含み得、シリコンが５５ ａｔ％（原子百分率）～８０ ａｔ％（原子百分率）にあり、ゲルマニウムが２０ ａｔ％（原子百分率）～４５ ａｔ％（原子百分率）にある。シリコン原子濃度が８０％を超える場合、シリコンとゲルマニウムの酸化は、ゲルマニウムの存在により十分に触媒されてよく、酸化速度は、第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５とを効果的に酸化するのに十分に高くなくてよいことが確認された。しかし、シリコン原子濃度が５５％よりも小さい場合、第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５とに非常に多くの欠陥が存在する可能性がある。
引き続き図９を参照する。第１のエピタキシャルフィーチャ２３４と第２のエピタキシャルフィーチャ２３５とがシリコンゲルマニウム（ＳｉＧｅ）で形成される実施形態では、ゲルマニウム（Ｇｅ）は、基板２０２との界面に蓄積し得る。ゲルマニウム（Ｇｅ）の蓄積は、第１の半導体酸化物フィーチャ２３４０の底面と基板２０２との間、及び第２の半導体酸化物フィーチャ２３５０の底面と基板２０２との間にゲルマニウムフィーチャ２３４２を形成し得る。
図１及び図１０を参照すると、方法１００は、第２のブロッキング層２３８をワークピース上に堆積させるブロック１２４を含む。場合によっては、第１のブロッキング層２３０は、ブロック１２４での動作に至るエッチング及びアニールプロセスのため損傷を受ける可能性がある。下地構造を良く保護するために、第１のブロッキング層２３０は、適切なエッチングプロセスを用いて選択的に除去され得、第２のブロッキング層２３８は、新たに堆積する。すなわち、ブロック１２４では、第１のブロッキング層２３０は、第２のブロッキング層２３８に置き換えられる。第２のブロッキング層２３８の組成と形成が、第１のブロッキング層２３０と実質的に同様であるため、第２のブロッキング層２３８の詳細な説明を省略する。第２のブロッキング層２３８は、第１のエリア１０００の第１の半導体酸化物フィーチャ２３４０と、第２のエリア２０００の第２の半導体酸化物フィーチャ２３５０と、ゲートスペーサ層２２２と、ハードマスク２１６と、チャネル層２０８と、内部スペーサフィーチャ２２４との上に堆積する。図１０に示した実施形態では、第２のブロッキング層２３８は、第１のエリア１０００の第１の半導体酸化物フィーチャ２３４０と、第２のエリア２０００の第２の半導体酸化物フィーチャ２３５０と、ゲートスペーサ層２２２と、ハードマスク２１６と、チャネル層２０８と、内部スペーサフィーチャ２２４とに直接的に堆積する。
図１、図１１及び図１２を参照すると、方法１００は、第１のエリア１０００の第２のブロッキング層２３８を選択的に除去するブロック１２６を含む。図１１に示すように、第１のエリア１０００の第２のブロッキング層２３８を選択的に除去するために、第２の底部反射防止膜（ＢＡＲＣ）層２４０は、第２のエリア２０００をマスクするために用いられ得る。第２のエリア２０００上にＢＡＲＣマスクを形成するために、ＢＡＲＣ材料層は、ワークピース２００上に全面的に堆積し、フォトリソグラフィ技術は、ＢＡＲＣ材料層を第２のエリア２０００上の第２のＢＡＲＣ層２４０にパターニングするために用いられ得る。例示的なプロセスでは、フォトレジスト層は、スピンオンコーティングを用いてＢＡＲＣ材料層上に堆積する。次に、フォトレジスト層は、プリベークされ、放射線源に露出し、ポストベークされ、現像液で現像されて、パターニングされたフォトレジスト層を形成する。全面的なＢＡＲＣ材料層は、パターニングされたフォトレジスト層をエッチングマスクとして用いてエッチングされて、第２のＢＡＲＣ層２４０を形成する。第２のＢＡＲＣ層２４０が第２のエリア２０００をマスキングしたため、第１のエリア１０００の第２のブロッキング層２３８は、選択的に除去され、チャネル層２０８の側壁（側面）を露出させ得る。現在、図１２を参照する。第１のエリア１０００の第２のブロッキング層２３８が除去された後、第２のＢＡＲＣ層２４０は、第２のエリア２０００から除去され得る。
図１及び図１３を参照すると、方法１００は、第１のソース／ドレインフィーチャ２４２を第１のエリア１０００に選択的に堆積させるブロック１２８を含む。ブロック１２８に適したエピタキシャルプロセスは、ＣＶＤ堆積技術（例えば、気相エピタキシ（ＶＰＥ）及び／又は超高真空ＣＶＤ（ＵＨＶ－ＣＶＤ））、分子ビームエピタキシ（ＭＢＥ）及び／又は他の適切なプロセスを含む。エピタキシャル成長プロセスは、チャネル層２０８の組成と相互作用するガス及び／又は液体の前駆体を用い得る。図１３Ａ及び図１３Ｂに示した実施形態では、第１のソース／ドレインフィーチャ２４２は、チャネル層２０８から成長し、第２のエリア２０００の第２のブロッキング層２３８上に成長しない。第１のソース／ドレインフィーチャ２４２は、第１のエリア１０００の第１の半導体酸化物フィーチャ２３４０と第１のブロッキング層２３０とにより基板２０２から離間される。また、第１のソース／ドレインフィーチャ２４２は、さらに、内部スペーサフィーチャ２２４により犠牲層２０６から離間される。設計の必要性に応じて、第１のソース／ドレインフィーチャ２４２は、ｎ型又はｐ型であってよい。第１のソース／ドレインフィーチャ２４２はｎ型である場合、Ｓｉ、ＧａＡｓ、ＧａＡｓＰ、ＳｉＰ又は他の適切な材料を含み得る。第１のソース／ドレインフィーチャ２４２はｐ型である場合、Ｓｉ、Ｇｅ、ＡｌＧａＡｓ、ＳｉＧｅ、ホウ素ドープＳｉＧｅ（ＳｉＧｅＢ）又は他の適切な材料を含み得る。第１のソース／ドレインフィーチャ２４２は、ドーパントを含むドーピング種を導入することにより、エピタキシャルプロセス中にその場でドーピングされ得る。第１のソース／ドレインフィーチャ２４２がその場でドーピングされない場合、注入プロセス（すなわち、接合注入プロセス）は、第１のソース／ドレインフィーチャ２４２をドーピングするために実行される。一実施形態では、第１のソース／ドレインフィーチャ２４２は、ｐ型であり、ホウ素ドープシリコンゲルマニウム（ＳｉＧｅＢ）を含む。
図１及び図１４を参照すると、方法１００は、第３のブロッキング層２４４をワークピース２００上に堆積させるブロック１３０を含む。場合によっては、第２のブロッキング層２３８は、ブロック１３０での動作に至るプロセスのため損傷を受ける可能性がある。下地構造を良く保護するために、第２のブロッキング層２３８は、適切なエッチングプロセスを用いて選択的に除去され得、第３のブロッキング層２４４は、新たに堆積する。すなわち、ブロック１３０では、第２のブロッキング層２３８は、第３のブロッキング層２４４に置き換えられる。第３のブロッキング層２４４の組成と形成が、第１のブロッキング層２３０と実質的に同様であるため、第３のブロッキング層２４４の詳細な説明を省略する。図１４Ａに示すように、第１のエリア１０００では、第３のブロッキング層２４４は、第１のソース／ドレインフィーチャ２４２と、ゲートスペーサ層２２２と、ハードマスク２１６とに堆積する。図１４Ｂに示すように、第２のエリア２０００では、第３のブロッキング層２４４は、第２の半導体酸化物フィーチャ２３５０と、ゲートスペーサ層２２２と、ハードマスク２１６ ２２２と、ハードマスク２１６と、チャネル層２０８と、内部スペーサ層フィーチャ２２４とに堆積する。
図１、図１５及び図１６を参照すると、方法１００は、第２のエリア２０００の第３のブロッキング層２４４を選択的に除去するブロック１３２を含む。図１５に示すように、第２のエリア２０００の第３のブロッキング層２４４を選択的に除去するために、第３の底部反射防止膜（ＢＡＲＣ）層２４６は、第１のエリア１０００をマスクするために用いられ得る。第１のエリア１０００上にＢＡＲＣマスクを形成するために、ＢＡＲＣ材料層は、ワークピース２００上に全面的に堆積し、フォトリソグラフィ技術は、ＢＡＲＣ材料層を第１のエリア１０００上の第３のＢＡＲＣ層２４６にパターニングするために用いられ得る。例示的なプロセスでは、フォトレジスト層は、スピンオンコーティングを用いてＢＡＲＣ材料層上に堆積する。次に、フォトレジスト層は、プリベークされ、放射線源に露出し、ポストベークされ、現像液で現像されて、パターニングされたフォトレジスト層を形成する。全面的なＢＡＲＣ材料層は、パターニングされたフォトレジスト層をエッチングマスクとして用いてエッチングされて、第３のＢＡＲＣ層２４６を形成する。第３のＢＡＲＣ層２４６が第１のエリア１０００をマスキングしたため、第２のエリア２０００の第３のブロッキング層２４４は、選択的に除去され、チャネル層２０８の側壁（側面）を露出させ得る。現在、図１６を参照する。第２のエリア２０００の第３のブロッキング層２４４が除去された後、第３のＢＡＲＣ層２４６は、第１のエリア１０００から除去され得る。
図１及び図１７を参照すると、方法１００は、第２のソース／ドレインフィーチャ２４８を第２のエリア２０００に選択的に堆積させるブロック１３４を含む。ブロック１３４に適したエピタキシャルプロセスは、ＣＶＤ堆積技術（例えば、気相エピタキシ（ＶＰＥ）及び／又は超高真空ＣＶＤ（ＵＨＶ－ＣＶＤ））、分子ビームエピタキシ（ＭＢＥ）及び／又は他の適切なプロセスを含む。エピタキシャル成長プロセスは、チャネル層２０８の組成と相互作用するガス及び／又は液体の前駆体を用い得る。図１７Ａ及び図１７Ｂに示した実施形態では、第２のエリア２０００の第２のソース／ドレインフィーチャ２４８は、チャネル層２０８と直接的に接触する。第２のソース／ドレインフィーチャ２４８は、第２のエリア２０００の第２の半導体酸化物フィーチャ２３５０と第１のブロッキング層２３０とにより基板２０２から離間される。第２のソース／ドレインフィーチャ２４８は、第２のエリア２０００のチャネル層２０８から成長し、第１のエリア１０００の第３のブロッキング層２４４上に成長しない。また、第２のソース／ドレインフィーチャ２４８は、さらに、内部スペーサフィーチャ２２４により犠牲層２０６から離間される。設計の必要性に応じて、第２のソース／ドレインフィーチャ２４８は、ｎ型又はｐ型であってよい。第２のソース／ドレインフィーチャ２４８はｎ型である場合、Ｓｉ、ＧａＡｓ、ＧａＡｓＰ、ＳｉＰ又は他の適切な材料を含み得る。第２のソース／ドレインフィーチャ２４８はｐ型である場合、Ｓｉ、Ｇｅ、ＡｌＧａＡｓ、ＳｉＧｅ、ホウ素ドープＳｉＧｅ（ＳｉＧｅＢ）又は他の適切な材料を含み得る。第２のソース／ドレインフィーチャ２４８は、ドーパントを含むドーピング種を導入することにより、エピタキシャルプロセス中にその場でドーピングされ得る。第２のソース／ドレインフィーチャ２４８がその場でドーピングされない場合、注入プロセス（すなわち、接合注入プロセス）は、第２のソース／ドレインフィーチャ２４８をドーピングするために実行される。一実施形態では、第２のソース／ドレインフィーチャ２４８は、ｎ型であり、シリコン（Ｓｉ）とリン（Ｐ）とを含む。
図１及び図１８を参照すると、方法１００は、第３のブロッキング層２４４を除去するブロック１３６を含む。さらなるプロセスのためにワークピース２００を準備するために、第１のエリア１０００を覆う残りの第３のブロッキング層２４４（図１７に示す）は、除去される。図１８に示すように、ブロック１３６での動作後、ゲートスペーサ層２２２と、ハードマスク２１６の上面と、第１のソース／ドレインフィーチャ２４２の上面とは、第１のエリア１０００に露出し、ゲートスペーサ層２２２と、ハードマスク２１６の上面と、第２のソース／ドレインフィーチャ２４８の上面とは、第２のエリア２０００に露出する。
図１及び図１９を参照すると、方法１００は、さらなるプロセスを実行するブロック１３８を含む。図１９（１９Ａ及び１９Ｂを含む）に示すように、このようなさらなるプロセスは、コンタクトエッチストップ層（ＣＥＳＬ）２５０の堆積と、層間誘電体（ＩＬＤ）層２５２の堆積と、ハードマスク２１６を除去する平坦化プロセスと、ダミーゲート電極層２１４とダミーゲート誘電体層２１２との除去と、チャネル部材２０８を形成するためのチャネル層２０８の解放と、ゲート構造２５４の形成と、ワークピース２００の平坦化とを含み得る。いくつかの例では、ＣＥＳＬ ２５０は、例えば、窒化シリコン層、シリコン酸化物層、酸窒化シリコン層及び／又は他の公知の材料を含む。ＣＥＳＬ ２５０は、ＡＬＤ、プラズマ増強化学気相成長（ＰＥＣＶＤ）プロセス及び／又は他の適切な堆積又は酸化プロセスにより形成され得る。次に、ＩＬＤ層２５２は、ＣＥＳＬ ２５０上に堆積する。いくつかの実施形態では、ＩＬＤ層２５２は、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、アンドープシリケートガラス、又はボロフォスフォシリケイトガラス（ＢＰＳＧ）、溶融石英ガラス（ＦＳＧ）、フォスフォシリケートガラス（ＰＳＧ）、ホウ素ドープシリコンガラス（ＢＳＧ）などのドープシリコン酸化物及び／又は他の適切な誘電体材料などの材料を含む。ＩＬＤ層２５２は、ＰＥＣＶＤプロセス又は他の適切な堆積技術により堆積し得る。いくつかの実施形態では、ＩＬＤ層２５２の形成後、ワークピース２００は、アニールされて、ＩＬＤ層２５２の一体性を向上させ得る。
いくつかの例では、ＩＬＤ層２５２の堆積後、平坦化プロセスは、余分な誘電体材料を除去するために実行され得る。例えば、平坦化プロセスは、ダミーゲートスタック２１０の上にあるＩＬＤ層２５２（及びＣＥＳＬ ２５０、存在する場合）の部分を除去し、ワークピース２００の上面を平坦化する化学機械平坦化（ＣＭＰ）プロセスを含む。いくつかの実施形態では、ＣＭＰプロセスは、さらに、ハードマスク２１６を除去し、ダミー電極層２１４を露出させる。ダミー電極層２１４の露出は、ダミー電極層２１４の除去と、ダミーゲート誘電体層２１２の除去と、チャネル層２０８の解放とを可能にする。
いくつかの実施形態では、ダミーゲート電極層２１４とダミーゲート誘電体層２１２との除去は、第１のエリア１０００と第２のエリア２０００とのチャネル領域１０上のゲートトレンチを形成する。ダミーゲート電極層２１４とダミーゲート誘電体層２１２との除去は、ダミーゲート電極層２１４とダミーゲート誘電体層２１２との材料に対して選択的となる１つ以上のエッチングプロセスを含み得る。例えば、ダミーゲート電極層２１４とダミーゲート誘電体層２１２との除去は、ダミーゲート電極層２１４とダミーゲート誘電体層２１２とに対して選択的となる選択的なウェットエッチング、選択的なドライエッチング又はそれらの組み合わせを用いて実行され得る。ダミーゲート電極層２１４とダミーゲート誘電体層２１２との除去後、エピタキシャル層２０６、２０８の側壁は、ゲートトレンチ内に露出する。
ダミーゲート電極層２１４とダミーゲート誘電体層２１２との除去後、方法１００は、第１のエリア１０００と第２のエリア２０００とのチャネル領域１０のチャネル層２０８間の犠牲層２０６を選択的に除去する動作を含み得る。犠牲層２０６の選択的な除去は、チャネル層２０８を解放して、チャネル部材２０８を形成する。なお、説明を簡単にするために、同じ参照符号２０８は、チャネル部材２０８を表すために用いられる。犠牲層２０６の選択的な除去は、選択的なドライエッチング、選択的なウェットエッチング又は他の選択的なエッチングプロセスにより実施され得る。いくつかの実施形態では、選択的ウェットエッチングは、ＡＰＭエッチング（例えば、水酸化アンモニウム‐過酸化水素－水の混合物）を含む。いくつかの実施形態では、選択的な除去は、ＳｉＧｅ酸化とそれに続くＳｉＧｅＯｘ除去を含む。例えば、酸化は、オゾンクリーンとその後のＮＨ４ＯＨなどのエッチング液により除去されたＳｉＧｅＯｘにより提供され得る。
方法１００は、ゲート構造２５４を形成するさらなる動作を含み得る。いくつかの実施形態では、ゲート構造２５４は、ワークピース２００上のゲートトレンチ内に形成され、犠牲層２０６の除去により残されたスペースに堆積する。これに関して、ゲート構造２５４は、第１のエリア１０００と第２のエリア２０００との各チャネル部材２０８を包む。様々なの実施形態では、各ゲート構造２５４は、界面層、界面層上に形成されたｈｉｇｈ－ｋゲート誘電体層及び／又はｈｉｇｈ－ｋゲート誘電体層上に形成されたゲート電極層を含む。本明細書において使用されて記載される高誘電率ゲート誘電体は、例えば、熱酸化ケイ素の比誘電率（約３．９）より大きな高比誘電率を有する誘電体材料を含む。ゲート構造２５４内に用いられるゲート電極層は、金属、金属合金又は金属ケイ化物を含み得る。
いくつかの実施形態では、ゲート構造２５４の界面層は、シリコン酸化物、ハフニウムシリケート、酸窒化シリコンなどの誘電体材料を含み得る。界面層は、化学酸化法、熱酸化法、原子層堆積法（ＡＬＤ）、化学蒸着法（ＣＶＤ）、及び／又は他の適切な方法により形成されてよい。ゲート構造２５４のｈｉｇｈ－ｋゲート誘電体層は、酸化ハフニウムなどのｈｉｇｈ－ｋ誘電体層を含み得る。代替的に、ゲート構造２５４のｈｉｇｈ－ｋゲート誘電体層は、ＴｉＯ２、ＨｆＺｒＯ、Ｔａ２Ｏ３、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ２、ＬａＯ、ＡｌＯ、ＺｒＯ、ＴｉＯ、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３（ＢＴＯ）、ＢａＺｒＯ、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＳｉＯ、ＬａＳｉＯ、ＡｌＳｉＯ、ＨｆＴａＯ、ＨｆＴｉＯ、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、酸窒化物（ＳｉＯＮ）、それらの組み合わせなどのｈｉｇｈ－ｋ誘電体、又は他の適切な材料を含み得る。高誘電率ゲート誘電体層は、ＡＬＤ法、物理気相成長（ＰＶＤ）法、ＣＶＤ法、酸化法、及び／又は他の適切な方法により形成され得る。
ゲート構造２５４のゲート電極層は、デバイス性能を向上させるために選択された仕事関数を有する金属層（仕事関数金属層）、ライナー層、濡れ層、接着層、金属合金又は金属シリサイドの様々な組み合わせなどの単層又は代替的に多層構造を含み得る。例として、ゲート構造２５４のゲート電極層は、Ｔｉ、Ａｇ、Ａｌ、ＴｉＡｌＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒ、ＴｉＮ、ＴａＮ、Ｒｕ、Ｍｏ、Ａｌ、ＷＮ、Ｃｕ、Ｗ、Ｒｅ、Ｉｒ、Ｃｏ、Ｎｉ、他の適切な金属材料、又はそれらの組み合わせを含み得る。様々な実施形態では、ゲート構造２５４のゲート電極層は、ＡＬＤ、ＰＶＤ、ＣＶＤ、電子ビーム蒸着又は他の適切なプロセスにより形成され得る。また、ゲート電極層は、異なる金属層を用い得るＮ型ＦＥＴ及びＰ型ＦＥＴと別々に形成され得る（例えば、異なるｎ型とＰ型仕事関数金属層を設ける）。様々な実施形態では、ＣＭＰプロセスは、ゲート構造２５４のゲート電極層から余分な金属を除去して、ゲート構造２５４の略平面状上面を提供するために実行され得る。ゲート構造２５４は、チャネル領域１０の隣接するチャネル部材２０８の間に介在する部分を含む。
ブロック１３８での動作の終わりに、第１のトランジスタ３００は、ワークピース２００の第１のエリア１０００に形成され、第２のトランジスタ４００は、ワークピース２００の第２のエリア２０００に形成される。第１のトランジスタ３００および第２のトランジスタ４００は、ゲートオールアラウンド（ＧａＡ）トランジスタである。設計の必要性に応じて、第１のトランジスタ３００および第２のトランジスタ４００は、同じ伝導性または異なる伝導性であり得る。一例では、第１の領域１０００の第１のトランジスタ３００はｐ型デバイスであり、第２の領域２０００の第２のトランジスタ４００はｎ型デバイスである。ブロック１２０での動作が、第１の領域１０００の第１の半導体酸化物フィーチャ２３４０および第２の領域２０００の第２の半導体酸化物フィーチャ２３５０の異なる深さを実装するために実行される実施形態では、第１のトランジスタ３００および第２のトランジスタ４００は、異なる数の活性／機能チャネル部材２０８を有し得る。図１９に示されるように、第１の半導体酸化物機構２３４０および第１の半導体酸化物機構２３４０を裏打ちする第１のブロッキング層２３０は、まとめて、第１の底部誘電体フィーチャ２３４５と呼ばれ得、第２の半導体酸化物フィーチャ２３５０および第２の半導体酸化物フィーチャ２３５０を裏打ちする第１のブロッキング層２３０は、まとめて、第２の底部誘電体フィーチャ２３５５と呼ばれ得る。第１のトランジスタ３００に関して、第１の底部誘電体フィーチャ２３４５は、第１の領域１０００の最底部チャネル部材２０８を第１のソース／ドレインフィーチャ２４２から絶縁し、第１のトランジスタ３００の最底部チャネル部材２０８を不活性／非機能にする。第２のトランジスタ４００に関して、第２の底部誘電体フィーチャ２３５５は、最底部チャネル部材２０８を第２のソース／ドレインフィーチャ２４８から絶縁しない。結果として、第１のトランジスタ３００は、第２のトランジスタ４００よりも１つ少ない活性チャネル部材２０８を有する。明示的に示されていないいくつかの代替の実施形態では、ブロック１１８で形成される第１のエピタキシャルフィーチャ２３４は、最底部チャネル層２０８を覆わないような深さまで形成され、ブロック１２０での動作が省略される。これらの代替の実施形態では、第１の領域１０００および第２の領域２０００の最底部チャネル層は、半導体酸化物層および第１のブロッキング層２３０によって覆われなく、結果として得られる第１のトランジスタ３００および第２のトランジスタ４００は、同じ数の活性／機能チャネル部材を有する。
特に限定されるものではないが、本開示の１つ又は複数の実施形態は、半導体デバイス及びその形成プロセスに多くの利点を提供する。例えば、本開示による半導体デバイスは、ソース／ドレインフィーチャの下に配置された底部誘電体フィーチャを含む。底部誘電体フィーチャは、ソース／ドレインフィーチャを下にある基板から絶縁することにより、ラッチアップを防止することができる。さらに、底部誘電体フィーチャは、チャネル領域下のＡＰＴ注入領域を通じたリークパスを遮断する。さらに、本開示による方法は、単一の基板上に異なる数のチャネル部材を有するＧＡＡトランジスタを形成することを可能にする。底部誘電体フィーチャの実装により、タップセル、ガードリング、またはその他のラッチアップ防止構造を削減または排除して、機能デバイスにより多くのスペースを提供することができる。
一例示的な態様では、本開示は、半導体デバイスに関する。半導体デバイスは、チャネル領域及びチャネル領域に隣接するソース／ドレイン領域を含む活性領域と、チャネル領域の上にあるチャネル部材の垂直スタックと、チャネル部材の垂直スタックの上及び周囲にあるゲート構造と、ソース／ドレイン領域の上にある底部誘電体フィーチャと、底部誘電体フィーチャの上にあるソース／ドレインフィーチャと、底部誘電体フィーチャとソース／ドレイン領域との間に配置されたゲルマニウム層とを含む。
いくつかの実施形態では、底部誘電体フィーチャは、２つの誘電体スペーサフィーチャに挟まれたシリコンゲルマニウム酸化物フィーチャを含む。いくつかの実施形態では、２つの誘電体スペーサフィーチャは、窒化シリコンを含む。場合によっては、シリコンゲルマニウム酸化物フィーチャは、ゲルマニウム層上に直接配置されている。いくつかの実施形態では、チャネル部材の垂直スタックは、複数の内部スペーサフィーチャによって部分的に分離されている。いくつかの実施形態では、２つの誘電体スペーサフィーチャは、複数の内部スペーサフィーチャのうちの少なくとも１つと接触している。場合によっては、チャネル部材の垂直スタックの最底部チャネル部材は、底部誘電体フィーチャに接触している。
別の例示的な態様では、本開示は、半導体デバイスに関する。半導体デバイスは、第１のエリア及び第２のエリアを有する基板、第１のエリア内の第１のトランジスタ、および第２のエリア内の第２のトランジスタを含む。半導体デバイスは、第１のチャネル領域及び第１のチャネル領域に隣接するソース／ドレイン領域を含む第１の活性領域と、第１のチャネル領域の上にあるチャネル部材の第１の垂直スタックと、チャネル部材の第１の垂直スタックの上及び周囲にある第１のゲート構造と、第１のソース／ドレイン領域の上にある第１の底部誘電体フィーチャと、第１の底部誘電体フィーチャの上にある第１のソース／ドレインフィーチャと、第１の底部誘電体フィーチャと第１のソース／ドレイン領域との間に配置された第１のゲルマニウム層とを含む。半導体デバイスは、第２のチャネル領域及び第２のチャネル領域に隣接するソース／ドレイン領域を含む第２の活性領域と、第２のチャネル領域の上にあるチャネル部材の第２の垂直スタックと、チャネル部材の第２の垂直スタックの上及び周囲にある第２のゲート構造と、第２のソース／ドレイン領域の上にある第２の底部誘電体フィーチャと、第２の底部誘電体フィーチャの上にある第２のソース／ドレインフィーチャと、第２の底部誘電体フィーチャと第２のソース／ドレイン領域との間に配置された第２のゲルマニウム層とを含む。第１の底部誘電体フィーチャは、第１の深さを有し、第２の底部誘電体フィーチャは、第１の深さよりも小さい第２の深さを有する。
いくつかの実施形態では、第１の活性領域及び第２の活性領域は、シリコンを含み、第１の底部誘電体フィーチャは、２つの第１の誘電体スペーサフィーチャに挟まれた第１のシリコンゲルマニウム酸化物を含む。第２の底部誘電体フィーチャは、２つの第２の誘電体スペーサフィーチャの間に挟まれた第２のシリコンゲルマニウム酸化物を含む。いくつかの実施形態では、２つの第１の誘電体スペーサフィーチャ及び２つの第２の誘電体スペーサフィーチャは、窒化シリコンを含む。いくつかの実施形態では、第１のシリコンゲルマニウム酸化物フィーチャは、第１のゲルマニウム層上に直接配置され、第２のシリコンゲルマニウム酸化物フィーチャは、第２のゲルマニウム層上に配置されている。いくつかの実施形態では、第１のチャネル部材の垂直スタックは、第１の複数の内部スペーサフィーチャによって部分的に分離され、第２のチャネル部材の垂直スタックは、第２の複数の内部スペーサフィーチャによって部分的に分離されている。場合によっては、第１のチャネル部材の垂直スタックの最底部チャネル部材は、第１の底部誘電体フィーチャに接触し、第２のチャネル部材の垂直スタックの最底部チャネル部材は、第２の底部誘電体フィーチャに接触していない。
さらに別の例示的な態様では、本開示は、方法に関する。方法は、複数の犠牲層によってインターリーブされた複数の半導体層を含むスタックを基板上に形成し、スタックからフィン構造を形成し、フィン構造上にダミーゲートスタックを形成し、ダミーゲートスタック上にゲートスペーサ層を堆積させ、ダミーゲートスタックに隣接するソース／ドレイン凹部を形成し、複数の犠牲層を選択的かつ部分的にエッチングして、複数の内部スペーサ凹部を形成し、複数の内部スペーサ凹部に複数の内部スペーサフィーチャを形成し、基板上に誘電体層を形成し、ソース／ドレイン凹部内の誘電体層の一部を除去して、基板の上面を露出させ、上面にあるソース／ドレイン凹部に底部誘電体フィーチャを形成し、そして底部誘電体フィーチャ上にエピタキシャルフィーチャを形成することを含む。
いくつかの実施形態では、底部誘電体フィーチャを形成することは、上面にシリコンゲルマニウム層をエピタキシャル堆積させ、シリコンゲルマニウム層をアニーリングしてシリコンゲルマニウム酸化物フィーチャを形成することを含む。いくつかの実施態様では、シリコンゲルマニウム層は、約５５％～約約８０％のシリコンと、約２０％～約４５％のゲルマニウムとを含む。いくつかの実施態様では、底部誘電体フィーチャを形成することは、さらに、シリコンゲルマニウム層をエピタキシャル堆積させた後、シリコンゲルマニウム層を引き戻すことを含む。いくつかの実施態様では、シリコンゲルマニウム層をアニーリングすることは、さらに、上面とシリコンゲルマニウム酸化物フィーチャとの間にゲルマニウム層を形成することを含む。いくつかの実施態様では、基板は、シリコンを含み、複数の半導体層は、シリコンを含み、複数の犠牲層は、シリコンゲルマニウムを含む。いくつかの実施態様では、複数の内部スペーサフィーチャは、シリコン酸化物、シリコン酸炭化物、又はシリコン炭窒化物を含み、誘電体層は、シリコンナイトライドを含む。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説したものである。当業者であれば、本明細書で紹介した実施形態の同じ目的を実行するため、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解すべきである。また、当業者であれば、そのような同等の構造が本開示の精神及び範囲から逸脱しないこと、及び本開示の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換及び改変を行うことができることを理解すべきである。

Claims (20)

  1. 半導体フィンと、
    チャネル領域及び前記チャネル領域に隣接するソース／ドレイン領域を含む活性領域と、
    前記チャネル領域の上にあるチャネル部材の垂直スタックと、
    前記チャネル部材の垂直スタックの上及び周囲にあるゲート構造と、
    前記ソース／ドレイン領域の上にある底部誘電体フィーチャと、
    前記底部誘電体フィーチャの上にあるソース／ドレインフィーチャと、
    前記底部誘電体フィーチャと前記ソース／ドレイン領域との間に配置されたゲルマニウム層とを含む、半導体デバイス。
  2. 前記底部誘電体フィーチャは、２つの誘電体スペーサフィーチャに挟まれたシリコンゲルマニウム酸化物フィーチャを含む、請求項１に記載の半導体デバイス。
  3. 前記２つの誘電体スペーサフィーチャは、窒化シリコンを含む、請求項２に記載の半導体デバイス。
  4. 前記シリコンゲルマニウム酸化物フィーチャは、前記ゲルマニウム層上に直接配置される、請求項２に記載の半導体デバイス。
  5. 前記チャネル部材の垂直スタックは、複数の内部スペーサフィーチャによって部分的に分離される、請求項２に記載の半導体デバイス。
  6. 前記２つの誘電体スペーサフィーチャは、前記複数の内部スペーサフィーチャのうちの少なくとも１つと接触している、請求項５に記載の半導体デバイス。
  7. 前記チャネル部材の垂直スタックの最底部チャネル部材は、底部誘電体フィーチャに接触している、請求項１に記載の半導体デバイス。
  8. 第１のエリア及び第２のエリアを有する基板、
    前記第１のエリア内の第１のトランジスタであって、
    第１のチャネル領域と、前記第１のチャネル領域に隣接する第１のソース／ドレイン領域とを含む第１の活性領域と、
    前記第１のチャネル領域の上にある第１のチャネル部材の垂直スタックと、
    前記第１のチャネル部材の垂直スタックの上及び周囲にある第１のゲート構造と、
    前記第１のソース／ドレイン領域の上にある第１の底部誘電体フィーチャと、
    前記第１の底部誘電体フィーチャの上にある第１のソース／ドレインフィーチャと、
    前記第１の底部誘電体フィーチャと前記第１のソース／ドレイン領域との間に配置された第１のゲルマニウム層とを含む第１のトランジスタ、及び
    前記第２のエリア内の第２トランジスタであって、
    第２のチャネル領域と、前記第２のチャネル領域に隣接する第２のソース／ドレイン領域とを含む第２の活性領域と、
    前記第２のチャネル領域の上にある第２のチャネル部材の垂直スタックと、
    前記第２のチャネル部材の垂直スタックの上及び周囲にある第２のゲート構造と、
    前記第２のソース／ドレイン領域の上にある第２の底部誘電体フィーチャと、
    前記第２の底部誘電体フィーチャの上にある第２のソース／ドレインパターンと、
    前記第２の底部誘電体フィーチャと前記第２のソース／ドレイン領域との間に配置された第２のゲルマニウム層を含む第２トランジスタ、を含み、
    前記第１の底部誘電体フィーチャは、第１の深さを有し、前記第２の底部誘電体フィーチャは、前記第１の深さよりも小さい第２の深さを有する、半導体デバイス。
  9. 前記第１の活性領域及び前記第２の活性領域は、シリコンを含み、
    前記第１の底部誘電体フィーチャは、２つの第１の誘電体スペーサフィーチャに挟まれた第１のシリコンゲルマニウム酸化物を含み、
    前記第２の底部誘電体フィーチャは、２つの第２の誘電体スペーサフィーチャの間に挟まれた第２のシリコンゲルマニウム酸化物を含む、請求項８に記載の半導体デバイス。
  10. 前記２つの第１の誘電体スペーサフィーチャ及び前記２つの第２の誘電体スペーサフィーチャは、窒化シリコンを含む、請求項９に記載の半導体デバイス。
  11. 前記第１のシリコンゲルマニウム酸化物は、前記第１のゲルマニウム層上に直接配置され、
    前記第２のシリコンゲルマニウム酸化物は、前記第２のゲルマニウム層上に配置される、請求項９に記載の半導体デバイス。
  12. 前記第１のチャネル部材の垂直スタックは、第１の複数の内部スペーサフィーチャによって部分的に分離され、
    前記第２のチャネル部材の垂直スタックは、第２の複数の内部スペーサフィーチャによって部分的に分離される、請求項９に記載の半導体デバイス。
  13. 前記第１のチャネル部材の垂直スタックの最底部チャネル部材は、前記第１の底部誘電体フィーチャに接触し、
    前記第２のチャネル部材の垂直スタックの最底部チャネル部材は、前記第２の底部誘電体フィーチャに接触していない、請求項１２に記載の半導体デバイス。
  14. 複数の犠牲層によってインターリーブされた複数の半導体層を含むスタックを基板上に形成し、
    前記スタックからフィン構造を形成し、
    前記フィン構造上にダミーゲートスタックを形成し、
    前記ダミーゲートスタック上にゲートスペーサ層を堆積させ、
    前記ダミーゲートスタックに隣接するソース／ドレイン凹部を形成し、
    前記複数の犠牲層を選択的かつ部分的にエッチングして、複数の内部スペーサ凹部を形成し、
    前記複数の内部スペーサ凹部に複数の内部スペーサフィーチャを形成し、
    前記基板上に誘電体層を形成し、
    前記ソース／ドレイン凹部内の前記誘電体層の一部を除去して、前記基板の上面を露出させ、
    前記上面にある前記ソース／ドレイン凹部に底部誘電体フィーチャを形成し、
    前記底部誘電体フィーチャ上にエピタキシャルフィーチャを形成することを含む、方法。
  15. 前記底部誘電体フィーチャを形成することは、
    前記上面にシリコンゲルマニウム層をエピタキシャル堆積させ、
    前記シリコンゲルマニウム層をアニーリングして、シリコンゲルマニウム酸化物フィーチャを形成することを含む、請求項１４に記載の方法。
  16. 前記シリコンゲルマニウム層は、約５５％～約８０％のシリコンと、約２０％～約４５％のゲルマニウムとを含む、請求項１５に記載の方法。
  17. 前記底部誘電体フィーチャを形成することは、さらに、
    前記シリコンゲルマニウム層をエピタキシャル堆積させた後、前記シリコンゲルマニウム層を引き戻すことを含む、請求項１５に記載の方法。
  18. 前記シリコンゲルマニウム層をアニーリングすることは、さらに、前記上面と前記シリコンゲルマニウム酸化物フィーチャとの間にゲルマニウム層を形成することを含む、請求項１４に記載の方法。
  19. 前記基板は、シリコンを含み、前記複数の半導体層は、シリコンを含み、前記複数の犠牲層はシリコンゲルマニウムを含む、請求項１４に記載の方法。
  20. 前記複数の内部スペーサフィーチャは、シリコン酸化物、シリコン酸炭化物、又はシリコン炭窒化物を含み、
    前記誘電体層は、窒化シリコンを含む、請求項１４に記載の方法。
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