CN115377004A - 半导体结构的形成方法 - Google Patents

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黄铭扬
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谢东衡
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Abstract

本公开提供一种半导体结构的形成方法。根据本公开的方法，包括：提供一工作部件，包括多个有源区(其包括通道区及源极/漏极区)以及在通道区与多个有源区相交的多个虚置栅极堆叠。虚置栅极堆叠包括一装置部及一端部。上述方法还包括：沉积一栅极间隔件于工作部件上；异向性蚀刻工作部件，以凹陷源极/漏极区，并由栅极间隔件层形成一栅极间隔件；形成一图案化的光刻胶层于工作部件上，以露出装置部及凹陷的源极/漏极区，同时覆盖端部；以及在形成图案化的光刻胶层之后，外延形成一源极/漏极特征部件于凹陷的源极/漏极区上。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及一种半导体技术，尤其涉及半导体结构及其形成方法。
背景技术
半导体集成电路(integrated circuit,IC)产业经历了快速的增长。集成电路(IC)在材料及设计方面的技术进步产生了一代又一代的集成电路(IC)，每一代都比上一代的电路更小、更复杂。在集成电路(IC)的发展过程中，功能密度(即，每芯片面积上的内连接装置数量)普遍增加，而几何尺寸(即，使用制造工序可以形成的最小部件(或线路))却为缩小。此微缩工艺通常通过提高生产效率及降低相关成本而来提供诸多益处。此微缩也增加了工艺及制造集成电路(IC)的复杂性。
举例来说，随着集成电路(IC)技术向更小的技术世代发展，已引入多栅极金属氧化物半导体场效应晶体管(multi-gate MOSFET，或多栅极装置)，以通过增加栅极通道耦合、减少导通-截止电流及降低短通道效应(short-channel effect,SCE)来改善栅极控制。多栅极装置一般是指具有栅极结构或其部分的装置设置于通道区的一个以上的侧面。鳍式场效晶体管(Fin-like field effect transistor,FinFET)及多桥通道(multi-bridge-channel,MBC)晶体管为多栅极装置的示例，其已成为高效能及低漏电应用的普及及具有前途的候选装置。鳍式场效晶体管(FinFET)具有由栅极包围一高架通道的一个以上的侧面(例如，栅极包围从基底延伸出来的半导体材料“鳍部”的顶部及侧壁)。一多桥通道(MBC)晶体管的栅极结构可以局部性或完全围绕通道区延伸，以便在两个或多个侧面提供对通道区的出入。由于栅极结构包围通道区，多桥通道(MBC)晶体管也可称为环绕栅极晶体管(surrounding gate transistor,SGT)或栅极全绕式(gate-all-around,GAA)晶体管。
在一些现有形成多栅极装置的工艺中，在形成源极/漏极凹槽之前，沉积一栅极间隔件于一半导体虚置栅极堆叠上。在某些情况下，当栅极间隔件被破坏，露出一部分的半导体虚置栅极堆叠，随后的外延沉积工艺可能会在半导体虚置栅极堆叠的露出部分沉积蕈状(mushroom-like)结构。在用金属栅极结构取代半导体虚置栅极堆叠后，蕈状结构可能成为导致短路的金属特征部件。虽然现有的形成多栅极装置的制造工序一般都能满足其预期的目的，然其并非于所有方面都令人满意。
发明内容
在一些实施例中，提供一种半导体结构的形成方法，包括：提供一个工作部件，其包括多个有源区，包括多个通道区及多个源极/漏极区以及在通道区与多个有源区相交的多个虚置栅极堆叠，虚置栅极堆叠包括一装置部及一端部；沉积一栅极间隔件层于工作部件上；异向性蚀刻工作部件以凹陷源极/漏极区，且由栅极间隔件层形成一栅极间隔件，栅极间隔件沿多个虚置栅极堆叠的侧壁设置；在进行异向性蚀刻之后，形成一图案化的光刻胶层于工作部件上，以露出多个虚置栅极堆叠的装置部与凹陷的源极/漏极区，且覆盖多个虚置栅极堆叠的端部；以及在形成图案化的光刻胶层之后，外延形成多个源极/漏极特征部件于凹陷的源极/漏极区上。
在一些实施例中，提供一种半导体结构的形成方法，包括：形成多个鳍状有源区于一基底上，其中多个鳍状有源区中的每一者包括与多个硅锗层交错的多个硅层；形成一虚置栅极堆叠于多个鳍状有源区上，其中虚置栅极堆叠经由一第一端部及一第二端部超出多个鳍状有源区之外；沉积一栅极间隔件层于虚置栅极堆叠上；在沉积栅极间隔件层之后，异向性蚀刻多个鳍状有源区，以形成多个凹陷的源极/漏极区；以及形成多个源极/漏极特征部件于凹陷的源极/漏极区内，同时第一端部及第二端部由一图案化的光刻胶层所覆盖。
在一些实施例中，提供一种半导体结构，包括：一第一源极/漏极特征部件及一第二源极/漏极特征部件；多个纳米结构一个接一个设置，并延伸于第一源极/漏极特征部件及第二源极/漏极特征部件之间；一栅极结构，包括包围多个纳米结构中的每一者的一栅极部及与栅极部邻接的超出部；一第一栅极间隔件，设置于栅极结构的栅极部的侧壁上；以及一第二栅极间隔件，设置于栅极结构的超出部的侧壁上。第一栅极间隔件的一第一厚度小于第二栅极间隔件的一第二厚度。
附图说明
图1示出根据本公开的一或多个型态的用于形成半导体结构的方法流程图。
图2-图20示出根据本公开的一或多个型态的图1的方法的各种制造工序期间工作部件的非完整性剖面示意图或平面示意图。
附图标记如下：
100:方法
102,104,106,108,110,112,114,116,118,120:步骤区块
200:工作部件/半导体装置/半导体结构
204:堆叠
206:牺牲层
208:通道层/通道部件
210:硬式掩模层
212:鳍状结构
212C:通道区
212SD:源极/漏极区
216:虚置介电层
218:虚置电极层
220:虚置栅极堆叠
222:栅极顶部硬式掩模层
223:氧化硅层
224:氮化硅层
226:栅极间隔件层
228:源极/漏极沟槽
230:内间隔凹槽
234:内间隔特征部件
236:第一图案化光刻胶层
238:源极/漏极特征部件
244:接触蚀刻停止层(CESL)
246:层间介电(ILD)层
250:栅极结构
2120:装置区域
2120N:n型装置区域
2120P:p型装置区域
2260:薄栅极间隔件层
2362:第二图案化光刻胶层
2364:第三图案化光刻胶层
TE:端部
W:宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本发明。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了还可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
再者，当用“约”、“近似”等描述一个数值或数值范围时，此用语意在包括合理范围内的数值，其考虑到制造期间固有的变异，如同所属技术领域中技术人员所理解。举例来说，根据与制造具有与该数值相关的特征部件的已知制造公差，该数值或数值范围包含包括所述数值的合理范围，如所述数值的+/-10％以内。举例来说，具有“约5纳米”厚度的材料层可以包括4.25纳米至5.75纳米的尺寸范围，其中与沉积材料层相关的制造公差，所属技术领域中技术人员称为+/-15％。再者，本公开的内容可能会在各个示例中重复参考数值及/或字母。此重复是为了简单明了，其本身并未表示所述的各种实施例及/或配置之间的关系。
在栅极工艺或取代栅极工艺中，虚置栅极堆叠先形成于有源区的通道区上。然后，在凹陷有源区的源极/漏极区以形成源极/漏极凹槽之前，至少有一栅极间隔件沉积于虚置栅极堆叠上。在一些示例中，每个虚置栅极堆叠的端部都延伸到最靠近的有源区之上。换句话说，虚置栅极堆叠的端部可以超量(overshoot)，以确保栅极啮合。据观察，设置在虚置栅极堆叠端部表面的至少一栅极间隔件可能在源极/漏极凹槽工艺中损坏，因而露出一部分的虚置栅极堆叠。因为虚置栅极堆叠是由多晶硅(半导体材料)形成，随后形成源极/漏极特征部件的外延工艺可能导致虚置栅极堆叠露出部分的外延生长。外延生长会在虚置栅极堆叠的端部表面上形成蕈状结构。当虚置栅极堆叠后续取代成栅极结构时，蕈状结构也会被取代，导致短路及其他缺陷。
本公开提供了形成多栅极装置的方法的实施例。在一个示例方法中，在形成沿X方向延伸的有源区及沿Y方向延伸的虚置栅极堆叠于一工作部件上之后，形成至少一虚置栅极间隔件于虚置栅极堆叠上。每个虚置栅极堆叠都包括超越最外层有源区的端部。在形成至少一栅极间隔件之后，工作部件在未使用蚀刻掩模下经受源极/漏极凹陷工艺，以形成源极/漏极凹槽。在源极/漏极凹陷工艺之后，有源区的侧壁露出于源极/漏极凹槽内。之后，可以形成一或多个图案化的光刻胶层，以露出源极/漏极区，而一或多个图案化的光刻胶层覆盖端部。一或多个图案化的光刻胶层可以防止半导体材料在源极/漏极特征部件形成其间沉积于虚置栅极堆叠的端部。因为在源极/漏极特征部件部件形成期间，一或多个栅极间隔件可能会消耗掉，位于端部的一或多个栅极间隔件可能具有较大的厚度。
现在将参照附图来更详细地说明本公开的各个型态。据此，图1为一流程图，其示出根据本公开的实施例自一工作部件形成半导体结构的方法100。方法100仅为一示例，本公开内容并未限制于方法100中明确说明的内容。可以在方法100之前、期间及之后提供额外的操作步骤，并且可以替换、移除或移动所述的一些操作步骤，以实现此方法的额外实施例。出于简化目的，此处并未详细说明所有的操作步骤。以下配合图2-图20对方法100进行说明，图2-图20是图1中方法100于不同制造阶段的工作部件200的非完整性剖面示意图或非完整性平面示意图。由于工作部件200将制造成半导体结构或半导体装置，因此此处可根据上下文的需求将工作部件200称为半导体装置200或半导体结构200。为避免疑问，图2-图20中的X、Y及Z方向是相互垂直的。在本公开内容中，除非另有说明，否则相似的标号表示相似的特征部件。
请参照图1及图2，方法100包括一步骤区块102，形成交替的半导体层的一堆叠204于一工作部件200上。如图2所示，工作部件200包括一基底202。在一些实施例中，基底202可以为一半导体基底，如硅(Si)基底。基底202可以包括各种掺杂配置，取决于所属技术领域已知的设计要求。在半导体装置为p型的实施例中，n型掺杂剖面轮廓(也就是说，n型井区或n井区)可以形成于基底202上。在一些实施例中，用于形成n型井区的n型掺杂物可包括磷(P)或砷化物(As)。在半导体装置为n型的实施例中，可在基底202上形成p型掺杂剖面轮廓(也就是说，p型井区或p井区)。在一些实施例中，用于形成p型井区的n型掺杂物可包括硼(B)或二氟化硼(BF2)。适当的掺杂技术可以包括掺杂物的离子布植入及/或扩散工艺。基底202也可以包括其他半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或钻石。或者，基底202可以包括化合物半导体及/或合金半导体。再者，基底202可选择性地包括一外延层(epi-layer)、可具有应变以增强效能、可以包括绝缘体上覆硅(silicon-on-insulator,SOI)或绝缘体上覆锗(germanium-on-insulator,GeOI)结构及/或可以具有其他合适的增强特征部件。
在一些实施例中，堆叠204包括具有第一半导体组成的牺牲层206与具有第二半导体组成的通道层208交错。也就是说，牺牲层206及通道层208一个接一个交替沉积，以形成堆叠204。第一半导体组成及第二半导体组成可为不同的。在一些实施例中，牺牲层206包括硅锗(SiGe)，而通道层208包括硅(Si)。需注意的是，如图2所示，三(3)层的牺牲层206及三(3)层的通道层208交替排列只是为了说明性目的，并未限制权利要求中具体记载以外的内容。可以理解的是，在堆叠204中可以形成任何数量的外延层。外延层的数量取决于半导体装置200所需的通道部件的数量。在一些实施例中，通道层208的数量在2至10之间。
堆叠204中的膜层可以使用分子束外延(molecular beam epitaxy,MBE)工艺、气相沉积(VPE)工艺及/或其他合适的外延生长工艺进行沉积。如以上所述，在至少一些示例中，牺牲层206包括外延生长的硅锗(SiGe)层，而通道层208包括外延生长的硅(Si)层。在一些实施例中，牺牲层206及通道层208实质上不含掺杂物(也就是说，具有约0cm-3至约1x1017cm-3的外质掺杂物浓度)。换句话说，在堆叠204的外延生长工艺中并未进行有意的掺杂。图2中的工作部件200也包括一硬式掩模层210。硬式掩模层210可为单层或多层。举例来说，硬式掩模层210可以包括氧化垫层及位于氧化垫层上的氮化物垫层。如以下所述，硬式掩模层210可用于图案化堆叠204。
请参照图1、图3及图4，方法100包括一步骤区块104，于堆叠204及基底202处形成一鳍状结构212。如以上所述，在堆叠204上形成硬式掩模层210，以用于图案化。鳍状结构212可以使用光刻工艺及蚀刻工艺自堆叠204及一部分的基底202形成图案。光刻工艺可包括光刻胶涂布(例如，旋转涂布)、软烤、光掩膜对准、曝光、曝后烤、光刻胶显影、冲洗、干燥(例如，旋转涂布及/或硬烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如，RIE蚀刻)、湿式蚀刻及/或其他蚀刻方法。如图3所示，步骤区块104中的蚀刻工艺形成了沟槽延伸通过堆叠204及一部分的基底202。沟槽定义出鳍状结构212。在一些实施例中，双重图案化工艺或多重图案化工艺可用于定义鳍状结构，例如，其间距小于使用单一的直接光刻工艺可获得的间距。举例来说，在一实施例中，在一基底上形成一材料层，并使用光刻工艺进行图案化。使用自对准的工艺在图案化的材料层旁侧形成间隔物。然后，移除材料层，余留的间隔物或芯轴可用于通过蚀刻堆叠204来形成鳍状结构212。如图3所示，鳍状结构212与其内的牺牲层206及通道层208一同沿Z方向垂直延伸，且沿X方向纵向延伸。
仍请参考图3，在形成鳍状结构212之后，形成一隔离特征部件214邻近于鳍状结构212。在一些实施例中，隔离特征部件214可以形成在沟槽内，以将鳍状结构212与邻近的有源区域隔离。隔离特征部件214也可以称为浅沟隔离(shallow trench isolation,STI)特征部件214。举例来说，在一些实施例中，先沉积介电层于基底202上，以介电层填充沟槽。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低k值介电材料、其组合及/或其他合适的材料。在不同的示例中，介电层可以通过化学气相沉积(CVD)工艺、次常压化学气相沉积(subatmosphericCVD,SACVD)工艺、流动式化学气相沉积(CVD)工艺、旋转涂布工艺及/或其他合适的工艺沉积。然后，薄化及平坦化沉积的介电材料，例如，通过化学机械研磨(chemical mechanicalpolishing,CMP)工艺。平坦化的介电层通过干式蚀刻工艺、湿式蚀刻工艺及/或其组合进一步凹陷或回缩(pulled-back)，以形成浅沟隔离(STI)特征部件214。在进行凹陷后，鳍状结构212升高至浅沟隔离(STI)特征部件214的上方。一工作部件200可以包括多个由隔离特征部件214隔离的鳍状结构212，如图4的非完整性平面示意图所示。每个鳍状结构212沿X方向延伸。
请参考图1、图5、图6及图7，方法100包括一步骤区块106，形成一虚置栅极堆叠220于鳍状结构212的通道区212C上。在一些实施例中，采用了栅极取代工艺(或后栅极工艺)，其中虚置栅极堆叠220作为经受各种工艺的预留位置，且待移除而以功能栅极结构所取代。也有可能采用其他的工艺及配置。在图5所示的一些实施例中，沿Y方向延伸的虚置栅极堆叠220形成于鳍状结构212上。如图6所示，每个鳍状结构212都可划分为虚置栅极堆叠220下方的通道区212C及未位于虚置栅极堆叠220下方的源极/漏极区212SD。通道区212C与源极/漏极区212SD相邻。如图5所示，通道区212C沿X方向设置于两个源极/漏极区212SD之间。
虚置栅极堆叠220的制作可包括虚置栅极堆叠220中的膜层沉积与这些膜层的图案化。请参照图5，可以毯覆式沉积一虚置介电层216、一虚置电极层218及一栅极顶部硬式掩模层222于工作部件200上。在一些实施例中，虚置介电层216可以使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、氧等离子体氧化工艺或其他合适的工艺形成于鳍状结构212上。在某些情况下，虚置的介电层216可以包括氧化硅。之后，可以使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或其他合适的工艺沉积虚置的电极层218于虚置的介电层216上。在某些情况下，虚置电极层218可以包括多晶硅。出于图案化的目的，可以使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或其他合适的工艺沉积栅极顶部硬式掩模层222于虚置电极层218上。然后，可以图案化栅极顶部硬式掩模层222、虚置电极层218及虚置介电层216，以形成虚置栅极堆叠220，如图5所示。举例来说，图案化工艺可包括光刻工艺(例如光学光刻或电子束光刻)，此工艺可进一步包括光刻胶涂布(例如，旋转涂布)、软烤、光掩膜对准、曝光、曝后烤、光刻胶显影、清洗、干燥(例如，旋转干燥及/或硬烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如，反应离子蚀刻(RIE))、湿式蚀刻及/或其他蚀刻方法。在一些实施例中，栅极顶部硬式掩模层222可以包括氧化硅层223及位于氧化硅层223上的氮化硅层224。如图6所示，在鳍状结构212的源极/漏极区212SD上并未设置虚置栅极堆叠220。
在图7所示的平面示意图中，工作部件200包括沿X方向延伸的多个鳍状结构212及沿Y方向延伸的多个虚置栅极堆叠220。就布局设计而言，鳍状结构212及虚置栅极堆叠220相交于鳍状结构212的通道区212C处。如图7所示，为确保栅极与鳍状结构212的啮合，每个虚置栅极堆叠220沿Y方向的端部(TE)超出装置区域2120外。端部(TE)具有沿Y方向的宽度W。宽度W约在15纳米至35纳米之间，取决于光刻技术的解析度。此范围并非不重要的。当宽度W小于15纳米时，端部(TE)会没有足够的宽度来根据工艺的变化。当宽度W大于35纳米时，端部(TE)会占用太多的空间，并过度扩大单元的高度。矩形的装置区域2120包括一个以上的鳍状结构212。每个端部(TE)定义于装置区域2120中的外功率鳍状结构212与虚置栅极堆叠220的末端之间。每个端部(TE)包括一个端面。当端面在形成源极/漏极特征部件的外延工艺期间露出时，外延生长可发生于露出的端面而形成蕈状结构。
请参照图1、图8及图9，方法100包括一步骤区块108，沉积一栅极间隔件层226于虚置栅极堆叠220上。在图8及图9所示出的一些实施例中，顺应性沉积一栅极间隔件层226于工作部件200上，包括虚置闸堆220的上表面及侧壁以及源极/漏极区上。此处用语“顺应性”可以用来表示在不同区域具有实质上一致厚度的膜层。栅极间隔件层226可为单层或多层。栅极间隔件层226中的至少一层可以包括氮碳化硅、碳氧化硅、氮碳氧化硅或氮化硅。栅极间隔件层226可使用工艺(例如，化学气相沉积(CVD)工艺、次常压化学气相沉积(SACVD)工艺、原子层沉积(ALD)工艺或其他合适的工艺)沉积于工作部件200上。
请参考图1、图10及图11，方法100包括一步骤区块110，凹陷鳍状结构212的源极/漏极区212SD，以形成源极/漏极沟槽228。在一些实施例中，通过干式蚀刻或合适的蚀刻工艺蚀刻未覆盖虚置栅极堆叠220的源极/漏极区212SD，以形成源极/漏极沟228。如图10所示，在步骤区块110的操作步骤中，留下沿虚置栅极堆叠220的侧壁延伸的栅极间隔件层226。在步骤区块110的操作步骤中，实质上去除栅极间隔件层226的向上的表面。步骤区块110的干式蚀刻工艺可以实施于含氧气体、含氟气体(如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(如HBr及/或CHBr3)、含碘气体、其他合适的气体及/或等离子体及/或其组合。如图10所示，通道区212C中的牺牲层206及通道层208的侧壁露出于源极/漏极区212SD上方的源/漏极沟槽228内。在一些实施例中，源极/漏极沟228延伸至堆叠204下方进入基底202内。图11示出工作部件200的非完整性平面示意图。由于步骤区块110中不包括使用蚀刻掩模进行凹陷，因此顺沿着虚置栅极堆叠220的侧壁的栅极间隔件层226，其厚度(沿X方向测量)在整个虚置栅极堆叠的长度上沿Y方向是一致的。也就是说，位于装置区域2120中的栅极间隔件层226具有与位于端部(TEs)中的栅极间隔件层226相同的厚度。
请参照图1、图12及图13，方法100包括一步骤区块112，形成内间隔特征部件234。虽然未明确示出，但在步骤区块112的操作步骤中可以包括选择性及局部性去除牺牲层206，以形成内间隔凹槽230(示出于图12)，沉积一内间隔材料于工作部件200上，并回蚀刻内间隔材料，以形成内间隔特征部件234于内间隔凹槽230内(示出于图13)。选择性及局部性凹陷露出于源极/漏极沟228内的牺牲层206(示出于图10)，以形成内间隔凹槽230，而栅极间隔件层226、基底202的露出部分及通道层208实质上未被蚀刻。在一实施例中，通道层208实质上由硅(Si)组成，而牺牲层206实质上由硅锗(SiGe)组成，选择性凹陷牺牲层206可以使用选择性湿式蚀刻工艺或选择性干式蚀刻工艺来进行。选择性及局部性凹陷牺牲层206可以包括硅锗(SiGe)氧化工艺，然后再去除硅锗(SiGe)氧化物。在此实施例中，硅锗(SiGe)氧化工艺可包括使用臭氧。在其他一些实施例中，选择性干式蚀刻工艺可包括使用一或多种氟基蚀刻剂，例如氟气或氢氟碳化物。选择性湿式蚀刻工艺可包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
在形成内间隔凹槽230之后，沉积内间隔材料于工作部件200上，包括沉积于内间隔凹槽230上。内间隔材料可包括金属氧化物、氧化硅、氮碳氧化硅、氮化硅、氮氧化硅、富含碳的氮碳化硅或低k值介电材料。金属氧化物可以包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧，或其他合适的金属氧化物。虽然未明确示出，但内间隔材料可为单层或多层。在一些实施例中，内间隔材料可以使用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)、次常压化学气相沉积(SACVD)工艺、原子层沉积(ALD)工艺或其他合适的方法进行沉积。沉积内间隔材料于内间隔凹槽230内，以及露出于源极/漏极沟槽228内的通道层208的侧壁上。请参照图13，接着回蚀刻沉积的内间隔材料，以去除通道层208侧壁上的内间隔材料，而在内间隔凹槽230内形成内间隔特征部件234。在一些实施例中，在步骤区块112进行的回蚀刻操作步骤可包括使用氟化氢(HF)、氟气(F2)、氢气(H2)、氨气(NH3)、三氟化氮(NF3)或其他氟基蚀刻剂。如图13所示，每个内间隔特征部件234都与凹陷的牺牲层206直接接触，并设置于两个相邻的通道层208之间。
虽然未明确示出，但在形成内间隔特征部件234之后，工作部件200可经历清洗工艺，以准备工作部件200的外延生长工艺。清洗工艺可包括干式清洗、湿式清洗或其组合。在一些示例中，湿式清洁可包括使用标准清洁1(RCA SC-1，去离子水、氢氧化铵及过氧化氢的混合物)、标准清洁2(RCA SC-2，去离子水、盐酸及过氧化氢的混合物)、过氧化硫的混合物(sulfuric peroxide mixture,SPM)或氢氟酸来去除氧化物。干式清洗工艺可包括氦气(He)及氢气(H2)处理。清洁工艺可去除表面氧化物及碎片，以确保半导体表面清洁，此有利于在第116块生长高品质的外延层。
参照图1、图14、图15及图16，方法100包括一步骤区块114，形成一图案化的光刻胶层，以露出装置区域2120的至少一部分，同时覆盖虚置栅极堆叠220的端部(TE)。根据设计需要，在装置区域2120中所形成的多栅极晶体管可为相同或不同的导电型。在图14所示出的一些实施例中，装置区域2120中的所有多栅极晶体管都是相同的导电型，使得步骤区块114中只有形成一个第一图案化光刻胶层236。在图15及图16所示出的一些其他实施例中，装置区域2120可以包括一个n型装置区域及一个p型装置区域，并且在步骤区块114中形成一个第二图案化的光刻胶层2362及一个第三图案化的光刻胶层2364。就用于设计布局的GDS II档而言，在步骤区块114中的图案化的光刻胶层的开口与虚置栅极堆叠220的端部完全对齐。然而，为了实现在面对工艺变化时覆盖虚置栅极堆叠220的端部的目标，实施了本公开的端部(TE)。
首先请参照图14，第一图案化的光刻胶层236覆盖虚置栅极堆叠220的端部(TE)，其延伸超出最外侧的鳍状结构212(也就是说，图14中的最顶部的鳍状结构212及最底部的鳍状结构212)，并且露出整个装置区域2120。请参照图15，第二图案化的光刻胶层2362露出n型装置区域2120N，而覆盖装置区域2120的其余部分及端部(TE)。在后续的工艺中，n型源极/漏极特征部件可以形成于露出的n型装置区域2120N中，而端部(TEs)则由第一图案化的光刻胶层236所保护。请参照图16，第三图案化的光刻胶层2364露出p型装置区域2120P，而覆盖装置区域2120的其余部分及端部(TE)。在后续的工艺中，p型源极/漏极特征部件可以形成于露出的p型装置区域2120P中，而端部(TEs)由第一图案化的光刻胶层236所保护。根据本公开内容，当装置区域2120包括两个装置区域时，可以先形成第二图案化的光刻胶层2362或第三图案化的光刻胶层2364中的任何一个。在n型源极/漏极特征部件或p型源极/漏极特征部件形成后，移除第一个形成的图案化的光刻胶层，而形成另一个图案化的光刻胶层(第二图案化的光刻胶层2362或第三图案化的光刻胶层2364)。之后，形成不同导电类型的源极/漏极特征部件。
请参照图1、图17及图18，方法100包括一步骤区块116，形成源极/漏极特征部件238于凹陷的源极/漏极区内。在步骤区块116中，源极/漏极特征部件238可以从通道层208的露出侧壁及基底202的露出表面外延及选择性形成，而牺牲层206的侧壁仍由内间隔特征部件234所覆盖。步骤区块116中所适用的外延工艺包括气相外延(vapor-phase epitaxy,VPE)、超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)、分子束外延(molecularbeam epitaxy,MBE)及/或其他合适的工艺。在步骤区块116中的外延生长工艺可以使用气态前驱物，其与基底202的组成以及通道层208相互作用。在一些实施例中，选择步骤区块116中的外延生长工艺的参数，使得源极/漏极特征部件238不外延沉积于内间隔特征部件234上。源极/漏极特征部件238可为n型或p型。当源极/漏极特征部件238为n型时，其包括硅(Si)并掺入n型掺杂物，例如磷(P)或砷(As)。当源极/漏极特征部件238为p型时，其包括硅锗(SiGe)并掺入p型掺杂物，例如硼(B)或二氟化硼(BF2)。源极/漏极特征部件238可以包括多个具有不同锗含量及掺杂物浓度的外延层。一般来说，靠近通道层208的侧壁的外延层是轻掺杂或具有较小的锗含量，以减少由于晶格失配造成的界面缺陷。距离通道层208较远的外延层或较接近于源极/漏极接点的接触界面的外延层为重掺杂的，以减少接触电阻。
如以上关于步骤区块114的说明，步骤区块114的操作步骤会影响步骤区块116的操作步骤。在一实施例中，在步骤区块114中形成第一图案化的光刻胶层236，以露出整个装置区域2120，步骤区块114的操作步骤进行了一次，以形成源极/漏极特征部件238，其为n型或p型，取决于设计。在此实施例中，步骤区块114及116的操作步骤将形成相同导电型的源极/漏极特征部件238于装置区域2120中。在另一实施例中，在步骤区块114中形成第二图案化的光刻胶层2362，以露出n型装置区域2120N，而在步骤区块116中形成n型源极/漏极特征部件238。在形成n型源极/漏极特征部件238后，在步骤区块114中形成第三图案化的光刻胶层2364，以露出p型装置区域2120P，而在步骤区块116中形成p型源极/漏极特征部件238。在后一个实施例中，在步骤区块114及116的操作步骤中将形成n型源极/漏极特征部件238于n型装置区域2120N中，而形成p型源极/漏极特征部件238于p型装置区域2120P中。
根据本公开内容，为了提高源极/漏极特征部件238的结晶度，源极/漏极特征部件238的外延沉积可以包括生长作用及蚀刻作用两者。用于生长源极/漏极特征部件238的前驱物包括生长气体及蚀刻气体。在形成n型源极/漏极特征部件238的实施例中，前驱物可包括硅烷、二硅烷、二氯硅烷或含碳硅烷(例如，单甲基硅烷(SiCH3)或SiCxH4-x)作为生长气体，而氯化氢、氟化氢、氯气(Cl2)及其组合作为蚀刻气体。在形成p型源极/漏极特征部件238的实施例中，前驱物可包括硅烷、二硅烷、二氯硅烷、含碳硅烷(例如，单甲基硅烷(SiCH3)或SiCxH4-x)、锗烷(GeH4)或含碳的锗烷(例如，GeCH3或GeCxH4-x)作为形成硅锗的生长气体，而氯化氢、氟化氢、氯气(Cl2)及其组合作为蚀刻气体。或者，蚀刻气体可以包括含氟气体((例如，CF4、SF6、CH2F2、CHF3及/或C2F6)或其组合。蚀刻气体可以去除介电表面上的不必要的外延生长、降低负载效应(loading effect)以及提高源极/漏极特征部件238的品质。在源极/漏极特征部件238的外延生长期间，生长作用及蚀刻作用同时存在。然而，由于生长速率大于蚀刻速率，净效应为生长。
对于工作部件200上露出的介电特征部件，生长作用及蚀刻作用的操作方式不同。栅极间隔件层226为其中之一。如以上所述，外延生长是有选择地对半导体材料的表面所进行的，在介电材料的表面上的外延生长是最小的。由于栅极间隔件层226是由介电材料所形成的，在源极/漏极特征部件238的外延生长期间，蚀刻速率会大于生长速率。因此，就栅极间隔件层226而言，其净效应为蚀刻。据观察，在步骤区块116的操作步骤期间蚀刻第一图案化的光刻胶层236、第二图案化的光刻胶层2362以及第三图案化的光刻胶层236中露出的栅极间隔件层226，而位于端部(TE)(由所有这些图案化的光刻胶层所覆盖)上的栅极间隔件层226并未受到蚀刻。因此，在端部(TEs)的侧壁上的栅极间隔件层226实质上保持相同的厚度，而在装置区域2120的栅极间隔件层226则薄化而形成薄栅极间隔件层2260。在某些情况下，沿X方向的栅极间隔件层226的厚度及沿X方向的薄栅极间隔件层2260的厚度之间的差异约在1纳米至3纳米之间。因为薄栅极间隔件层2260是由栅极间隔件层226形成的，其间的任何可见界面为连续性的。
虽然未明确示出，但在形成源极/漏极特征部件238于工作部件200上之后，通过蚀刻或灰化去除第一、第二或第三图案化的光刻胶层236、2362或2362(以最后形成的为准)。可以进行一退火工艺以活化掺杂物并改善源极/漏极特征部件238的品质。在一些实施例中，退火工艺可以包括快速热退火(rapid thermal anneal,RTA)工艺、激光尖峰退火工艺、闪光退火工艺，或炉管退火工艺。通过退火工艺，可以获得半导体主体(例如，硅或硅锗(SiGe))中所需的p型掺杂物或n型掺杂物的电子贡献。
请参照图1、图19及图20，方法100包括一步骤区块118，沉积一接触蚀刻停止层(contact etch stop layer,CESL)244及一层间介电(interlayer dielectric,ILD)层246于源极/漏极特征部件238上。在步骤区块118中，接触蚀刻停止层(CESL)244沉积于工作部件200上，包括沉积于源极/漏极特征部件238、栅极间隔件层226、端部内的源极/漏极区212SD、隔离特征部件214以及薄栅极间隔件层2260上。另外，层间介电(ILD)层244沉积于接触蚀刻停止层(CESL)244上。在一些示例中，接触蚀刻停止层(CESL)244包括氮化硅、氮氧化硅及/或其他所属技术领域已知的材料。接触蚀刻停止层(CESL)244可以通过原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)工艺及/或其他合适的沉积工艺形成。然后，沉积层间介电(ILD)层246于接触蚀刻停止层(CESL)244上。在一些实施例中，层间介电(ILD)层246包括四乙基正硅酸盐(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(例如，硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂硅玻璃(boron doped silicon glass,BSG))及/或其他合适的介电材料。层间介电(ILD)层246可以通过等离子体增强化学气相沉积(PECVD)工艺或其他合适的沉积技术进行沉积。
由于在步骤区块116中使用图案化的光刻胶层，源极/漏极特征部件238仅在装置区域2120中形成，接触蚀刻停止层(CESL)244则形成于装置区域2120及端部(TEs)的不同特征部件上。图19示出工作部件200的装置区域2120的X方向剖面示意图。如图19所示，在装置区域2120中，通道层208在两个源极/漏极特征部件238之间沿X方向延伸。源极/漏极特征部件238直接设置于凹陷的源极/漏极区212SD上。接触蚀刻停止层(CESL)244设置于源极/漏极特征部件238的上表面，并沿薄栅极间隔件2260的侧壁设置。层间介电(ILD)层246设置于接触蚀刻停止层(CESL)244上，并经由接触蚀刻停止层(CESL)244与源极/漏极特征部件238及薄栅极间隔件层2260间隔开。在端部(TEs)的结构则为不同的，由于在步骤区块116使用了图案化的光刻胶层，这些端部实质上没有源极/漏极特征部件238。图20示出工作部件200的端部(TE)的X方向的剖面示意图。如图20所示，在端部(TEs)中没有通道层208。由于没有源极/漏极特征部件238，接触蚀刻停止层(CESL)244直接与内间隔234及源极/漏极区212SD中的基底202接触。另外，接触蚀刻停止层(CESL)244也与在形成源极/漏极特征部件238期间未受蚀刻的栅极间隔件层226直接接触。装置区域2120及端部(TEs)中的不同结构为本公开的诸多特征之一。
请参照图1、图19及图20，方法100包括一步骤区块120，以一栅极结构250取代虚置栅极堆叠220。在沉积接触蚀刻停止层(CESL)244及层间介电(ILD)层246之后，工作部件200可以通过平坦化工艺进行平坦化，以露出虚置栅极堆叠220。举例来说，平坦化工艺可包括化学机械平坦化(chemical mechanical planarization,CMP)工艺。露出虚置栅极堆叠220可容许将其移除并释出通道层208。在一些实施例中，移除虚置栅极堆叠220造成在通道区212C上形成一栅极沟槽。移除虚置栅极堆叠220可以包括一或多道蚀刻工艺，其对于虚置栅极堆叠220的材料具有选择性。举例来说，可以使用选择性湿式蚀刻、选择性干式蚀刻或其组合进行选择性移除虚置栅极堆叠220。在移除虚置栅极堆叠220后，通道区212C中的通道层208及牺牲层206的侧壁露出于栅极沟槽内。
在移除虚置栅极堆叠220之后，选择性移除通道区212C中位于通道层208之间的牺牲层206。选择性移除牺牲层206的释出了通道层208，以形成图19及图20中所示出的沟道部件208。为了便于参考，通道层及释放的通道部件都有相同的标号。选择性移除牺牲层206也露出了每个通道部件208的横向表面。可以通过选择性干式蚀刻、选择性湿式蚀刻或其他选择性蚀刻工艺实现选择性移除牺牲层206。选择性干式蚀刻工艺的示例可包括使用一或多种氟基蚀刻剂，例如氟气或氢氟碳化物。选择性湿式蚀刻的示例可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。通道部件208也可以称为纳米结构、纳米线(若其宽度实质上不大于其高度)或纳米片(若其宽度实质上大于其高度)。
在释出通道部件208之后，形成栅极结构250以环绕通各个道部件208。栅极结构250包括一栅极介电层及位于栅极介电层上的一栅极电极层。在一些实施例中，虽然附图中未明确示出，但栅极介电层包括一界面层及一高k值栅极介电层。此处使用及所述的高k值介电材料包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。界面层可以包括介电材料，例如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法形成。高k值栅极介电层可以包括氧化铪。或者，高k值栅极介电层可以包括其他高k值介电材料，例如氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化镧铪(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、铪钽氧化物(HfTaO)、铪钛氧化物(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氧氮化硅(SiON)其组合或其他合适的材料。高k值栅极介电层可以通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化及/或其他合适的方法形成。
栅极结构250的栅极电极层可以包括单层或多层结构，例如具有选定的功函数以增强装置性能的一金属层(功函数金属层)、一衬层、一润湿层、一粘着层、一金属合金或一金属硅化物的各种组合。举例来说，栅极电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他耐火金属、或其他合适的金属材料或其组合。在不同的实施例中，栅极电极层可以通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电子束蒸镀或其他合适的工艺形成。在不同的实施例中，可以进行CMP工艺以移除过量的金属，而提供栅极结构250的实质上平坦的上表面。通道层208的释出及栅极结构250的形成并未实质上改变装置区域2120及端部(TE)中的上述结构性差异。举例来说，在端部(TE)，栅极结构250不环绕任何通道层208，因为不存在任何通道层。栅极结构250经由栅极间隔件层226与接触蚀刻停止层(CESL)244隔开。
尽管未加以局限，但本公开的一或多个实施例为半导体装置及其形成提供了诸多益处。举例来说，虽然本公开的方法在不使用蚀刻掩模的情况下凹陷源极/漏极区，但在形成源极/漏极特征部件时，形成一或多个图案化的光刻胶层以覆盖虚置栅极结构的端部。使用图案化光刻胶层可以防止在端面出现不必要的外延生长所导致短路或可靠度问题。于在形成源极/漏极特征部件间使用了图案化的光刻胶层，端部的栅极间隔件层厚于装置区域的薄栅极间隔件层。
在一示例性形态中，本公开提供一种半导体结构的形成方法。上述方法包括：提供一个工作部件，其包括多个有源区，包括多个通道区及多个源极/漏极区以及在通道区与多个有源区相交的多个虚置栅极堆叠，虚置栅极堆叠包括一装置部及一端部。上述方法还包括：沉积一栅极间隔件层于工作部件上；异向性蚀刻工作部件以凹陷源极/漏极区，且由栅极间隔件层形成一栅极间隔件，栅极间隔件沿多个虚置栅极堆叠的侧壁设置；在进行异向性蚀刻之后，形成一图案化的光刻胶层于工作部件上，以露出多个虚置栅极堆叠的装置部与凹陷的源极/漏极区，且覆盖多个虚置栅极堆叠的端部；以及在形成图案化的光刻胶层之后，外延形成多个源极/漏极特征部件于凹陷的源极/漏极区上。
在一些实施例中，外延形成包括蚀刻作用，其蚀刻露出于图案化光刻胶层的栅极间隔件层。在一些实施例中，外延形成减少了多个虚置栅极堆叠的装置部的侧壁上的栅极间隔件的厚度，同时减少了多个虚置栅极堆叠的端部的侧壁上的栅极间隔件。在一些实施例中，外延形成并未形成任何与多个虚置栅极堆叠的端部接触的源极/漏极特征部件。在一些实施例中，上述方法还包括：在外延形成之后，沉积一接触蚀刻停止层(CESL)于源极/漏极特征部件上；以及沉积一层间介电层(ILD)于接触蚀刻停止层(CESL)上。在一些实施例中，沉积接触蚀刻停止层(CESL)包括沉积接触蚀刻停止层(CESL)于多个虚置栅极堆叠的端部的侧壁上。在一些实施例中，提供工作部件包括：交替沉积多个第一半导体层与多个第二半导体层于半导体基底上，以形成一堆叠；图案化堆叠，以形成多个有源区；沉积一虚置介电层及一虚置电极层于多个有源区及半导体基底上；以及图案化虚置介电层与虚置电极层，以形成多个虚置栅极堆叠。在一些实施例中，上述方法还包括：在外延形成之前，局部性及选择性凹陷多个第二半导体层，以形成多个内间隔凹槽；沉积一内间隔特征部件于内间隔凹槽上；以及回蚀刻内间隔特征部件，以在多个内间隔凹槽内形成多个内间隔特征部件。
在另一示例性形态中，本公开提供一种半导体结构的形成方法。上述方法包括：形成多个鳍状有源区于一基底上，其中多个鳍状有源区中的每一者包括与多个硅锗层交错的多个硅层；形成一虚置栅极堆叠于多个鳍状有源区上，其中虚置栅极堆叠经由一第一端部及一第二端部超出多个鳍状有源区之外；沉积一栅极间隔件层于虚置栅极堆叠上；在沉积栅极间隔件层之后，异向性蚀刻多个鳍状有源区，以形成多个凹陷的源极/漏极区；以及形成多个源极/漏极特征部件于凹陷的源极/漏极区内，同时第一端部及第二端部由一图案化的光刻胶层所覆盖。
在一些实施例中，虚置栅极堆叠包括多晶硅。在一些实施例中，栅极间隔件层包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅或氮碳化硅。在一些实施例中，异向性蚀刻顺沿着虚置栅极堆叠的侧壁形成一栅极间隔件。在一些实施例中，形成源极/漏极特征部件包括顺沿着虚置闸堆的一装置部的侧壁蚀刻栅极间隔件，同时顺沿着第一端部及第二端部的侧壁的栅极间隔件由图案化的光刻胶层所覆盖。在一些实施例中，上述方法还包括：在形成源极/漏极特征部件之后，沉积一接触蚀刻停止层(CESL)于源极/漏极特征部件上。接触蚀刻停止层(CESL)与第一端部及第二端部中的多个硅层接触。
又另一示例性型态中，本公开提供一种半导体结构。半导体结构包括：一第一源极/漏极特征部件及一第二源极/漏极特征部件；多个纳米结构一个接一个设置，并延伸于第一源极/漏极特征部件及第二源极/漏极特征部件之间；一栅极结构，包括包围多个纳米结构中的每一者的一栅极部及与栅极部邻接的超出部；一第一栅极间隔件，设置于栅极结构的栅极部的侧壁上；以及一第二栅极间隔件，设置于栅极结构的超出部的侧壁上。第一栅极间隔件的一第一厚度小于第二栅极间隔件的一第二厚度。
在一些实施例中，第二厚度与第一厚度之间的差值约在1纳米至3纳米之间。在一些实施例中，半导体结构还包括：一接触蚀刻停止层(CESL)，与第一栅极间隔件及第二栅极间隔件接触。在一些实施例中，第一栅极间隔件与第二栅极间隔件为连续性的。在一些实施例中，第一源极/漏极特征部件及第二源极/漏极特征部件包括掺杂n型掺杂物的硅。在一些实施例中，第一源极/漏极特征部件及第二源极/漏极特征部件包括掺杂p型掺杂物的硅锗。
以上概略说明了本发明数个实施例的特征部件，使所属技术领域中技术人员对于本公开的型态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作更动、替代与润饰。

Claims (1)

1.一种半导体结构的形成方法，包括：
提供一个工作部件，其包括：
多个有源区，包括多个通道区及多个源极/漏极区；以及
多个虚置栅极堆叠，在多个所述通道区与多个所述有源区相交，多个所述虚置栅极堆叠包括一装置部及一端部；
沉积一栅极间隔件层于该工作部件上；
异向性蚀刻该工作部件以凹陷多个所述源极/漏极区，且由该栅极间隔件层形成一栅极间隔件，该栅极间隔件沿多个虚置栅极堆叠的侧壁设置；
在进行异向性蚀刻之后，形成一图案化的光刻胶层于该工作部件上，以露出多个所述虚置栅极堆叠的该装置部与多个所述凹陷的源极/漏极区，且覆盖多个所述虚置栅极堆叠的该端部；以及
在形成该图案化的光刻胶层之后，外延形成多个源极/漏极特征部件于多个所述凹陷的源极/漏极区上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US11342411B2 (en) * 2018-06-29 2022-05-24 Intel Corporation Cavity spacer for nanowire transistors
KR20200056878A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치
US11075338B2 (en) * 2019-05-24 2021-07-27 International Business Machines Corporation Resistive memory cell structure
US11430892B2 (en) * 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors

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