KR20240131873A - 랩 어라운드 실리사이드 층 - Google Patents

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KR20240131873A
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cesl
drain
layer
channel region
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KR1020230157476A
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멩-후안 자오
춘-유안 첸
후안-치에 수
치-하오 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물들 및 공정들이 제공된다. 본 개시에 따른 반도체 구조물은, 격리 피처 위로 상승하는 반도체 몸체의 채널 영역, 채널 영역을 감싸는 게이트 구조물, 채널 영역의 측벽과 접촉하는 소스/드레인 피처, 소스/드레인 피처의 하단 표면 상에 배치되는 후측 실리사이드 층, 및 후측 실리사이드 층의 하단 표면과 접촉하도록 격리 피처를 통해 연장되는 후측 접촉 피처를 포함한다. 후측 접촉 피처의 측벽이 격리 피처로부터 제1 후측 접촉 에칭 정지 층(CESL) 및 제2 후측 CESL에 의해 이격된다.

Description

랩 어라운드 실리사이드 층{WRAP-AROUND SILICIDE LAYER}
본원은 2023년 2월 24일자로 출원된 미국 특허 가출원 제63/486,813호를 우선권 주장하며, 그 전체는 참조로 포함된다.
반도체 집적 회로(integrated circuit, IC) 산업이 기하급수적으로 성장하였다. IC 재료들 및 설계에서의 기술적 진보들은 각각의 세대가 이전의 세대보다 더 작고 더 복잡한 회로들을 가지는 IC들의 세대들을 만들어 내었다. IC 진화의 과정에서, 기능상 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 수)는 일반적으로 증가되면서도 기하구조 크기(즉, 제작 공정을 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))가 감소하였다. 이 규모 축소 공정은 생산 효율을 증가시키고 연관된 비용을 낮춤으로써 일반적으로 이점들을 제공한다. 이러한 규모 축소는 IC들을 가공하고 제조하는 복잡도를 또한 증가시켰다.
예를 들어, 집적 회로(IC) 기술들이 더 작은 기술 노드들을 향해 진전됨에 따라, 멀티 게이트 디바이스들이 게이트-채널 커플링을 증가시키며, 오프 상태 전류를 감소시키고, 쇼트 채널 효과들(short-channel effects, SCE들)을 감소시킴으로써 게이트 제어를 개선하기 위해 도입되었다. 멀티 게이트 디바이스가 채널 영역의 둘 이상의 측면 위에 배치되는 게이트 구조물, 또는 그 부분을 갖는 디바이스를 일반적으로 지칭한다. 핀형 전계 효과 트랜지스터들(Fin-like field effect transistors, FinFET들) 및 멀티 브리지 채널(multi-bridge-channel, MBC) 트랜지스터들은 고성능 및 낮은 누설 애플리케이션들을 위한 인기 있고 유망한 후보들이 된 멀티 게이트 디바이스들의 예들이다. FinFET은 게이트에 의해 둘 이상의 측면이 감싸이는 융기(elevated) 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀(fin)"의 상부 및 측벽들을 감싼다). MBC 트랜지스터는 채널 영역에 대한 액세스를 둘 이상의 측면들에서 제공하기 위해 채널 영역 주위에서 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 게이트 구조물이 채널 영역들을 둘러싸기 때문에, MBC 트랜지스터는 SGT(surrounding gate transistor) 또는 GAA(gate-all-around) 트랜지스터라고 또한 지칭될 수도 있다. MBC 트랜지스터의 채널 영역은 나노와이어들, 나노시트들, 다른 나노구조들, 및/또는 다른 적합한 구조들로부터 형성될 수도 있다. 채널 영역의 형상들은 MBC 트랜지스터에 나노시트 트랜지스터 또는 나노와이어 트랜지스터와 같은 대체 이름들을 또한 제공하였다.
실리사이드 층들이 소스/드레인 접촉들과 에피택셜 소스/드레인 피처들 사이의 계면들에서 접촉 저항을 줄이기 위해 구현된다. 게이트 피치들은 반도체 디바이스들의 치수들이 계속 감소함에 따라 축소된다. 더 작은 게이트 피치들은 실리사이드 형성에서 도전과제들을 만들어낸다.
본 개시는 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라서, 다양한 피처(feature)들이 축척대로 그려지지 않고 예시 목적만으로 사용된다는 것이 강조된다. 사실, 다양한 피처들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 랩 어라운드(wrap-around) 실리사이드 층을 갖는 반도체 디바이스를 형성하는 방법의 흐름도를 예시한다.
도 2 내지 도 15는 본 개시의 하나 이상의 양태들에 따른, 도 1의 방법에 따른 제작 공정 동안의 워크피스의 단편적인 단면도들을 예시한다.
도 16 내지 도 21은 본 개시의 다양한 예시적인 실시예들에 따른 반도체 디바이스들의 단편적인 단면도들을 예시한다.
다음의 개시내용은 제공된 발명의 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 피처들이 제1 및 제2 피처들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 피처들은 직접 접촉되지 않을 수도 있다. 추가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 피처의 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 개시에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다. 더욱이, 숫자 또는 숫자들의 범위가 "약(about)" "대략(approximate)" 등과 함께 기재될 때, 그 용어는, 달리 특정되지 않는 한, 기재된 숫자의 +/-10% 내에 있는 숫자들을 포함하는 것으로 의도된다. 예를 들어, "약 5 nm"라는 용어는 4.5 nm 내지 5.5 nm 치수 범위를 포함한다.
현대 IC 디바이스들 상의 트랜지스터들은 평면 트랜지스터들 또는 멀티-게이트 트랜지스터들을 포함한다. 평면 디바이스가 반도체 활성 영역의 평면 표면과 맞물리는 게이트 구조물을 가지는 디바이스를 의미한다. 멀티 게이트 디바이스들은 게이트 구조물들이 채널 영역의 적어도 두 측면들 상에 형성되는 것들을 의미한다. 멀티 게이트 디바이스들의 예들은 핀형 구조들을 갖는 핀형 전계 효과 트랜지스터들(FinFET들)과 복수의 채널 부재(member)들을 갖는 MBC 트랜지스터들을 포함한다. 위에서 설명된 바와 같이, MBC 트랜지스터들은 SGT들, GAA 트랜지스터들, 나노시트 트랜지스터들, 또는 나노와이어 트랜지스터들이라고 또한 지칭될 수도 있다. 이들 멀티 게이트 디바이스들은 n형 또는 p형 중 어느 하나일 수도 있다. MBC 트랜지스터는 채널 영역의 4 측면들에 (예컨대, 채널 영역의 일 부분 주위에) 형성된 자신의 게이트 구조물, 또는 그 부분을 갖는 임의의 디바이스를 포함한다. MBC 디바이스들은 나노와이어 채널 부재들, 바(bar) 형상 채널 부재들, 나노시트 채널 부재들, 나노구조 채널 부재들, 브리지 형상 채널 부재들, 및/또는 다른 적합한 채널 구성들에 배치된 채널 영역들을 가질 수도 있다. 평면 디바이스들 및 멀티 게이트 디바이스들 양쪽 모두는 활성 영역의 상단 표면들 및 측벽들을 너머 수직으로 및 측방향으로 연장될 수도 있는 에피택셜적으로 상장된 소스/드레인 피처들을 포함할 수도 있다. 실리사이드 층이 소스/드레인 피처와 금속 접촉 피처 사이의 계면에 접촉 저항을 줄이기 위해 형성된다. 일부 현존 공정들에서, 하나 이상의 유전체층이 소스/드레인 피처 위에 퇴적되고 개구부가 하나 이상의 유전체층에 소스/드레인 피처의 일 부분을 노출시키도록 형성된다. 그 다음에 사전 세정 공정 및 실리사이드 형성이 개구부의 노출된 부분에 대해 수행된다. 게이트 피치들이 계속 축소됨에 따라, 이들 기존 공정들은 실리사이드 층을 만족스럽게 형성함에 있어서 도전과제들을 만나게 될 수도 있다.
본 개시는 소스/드레인 피처들의 상단 표면 및 측벽들을 감싸는 랩 어라운드 실리사이드 층을 형성하는 공정 및 구조물를 제공한다. 예시적인 실시예에서, 소스/드레인 피처가 에피택셜적으로 퇴적된 후, 제1 접촉 에칭 정지 층(contact etch stop layer, CESL) 및 제1 층간 유전체(interlayer dielectric, ILD) 층이 소스/드레인 피처 위에 퇴적된다. 제1 ILD 층은 습식 에칭 공정으로 선택적으로 에칭되고 제1 CESL은 이방성으로 에칭되어 소스/드레인 피처의 상단 표면 및 측벽들을 노출시킨다. 그 다음에 실리사이드 층이 소스/드레인 피처를 감싸도록 퇴적된다. 그 후, 제2 CESL 및 제2 ILD 층이 실리사이드 층 위에 퇴적된다. 실리사이드 층이 제1 CESL와 제2 CESL 사이에 형성되기 때문에, 그 공정은 실리사이드 중간 공정 또는 살리사이드 중간 공정이라고 또한 지칭될 수도 있다. 랩 어라운드 실리사이드 층이 더 큰 노출 표면 상에 형성된다는 사실로 인해, 공정은 개선된 공정 윈도우를 가진다. 랩 어라운드 실리사이드 층과 소스/드레인 피처 사이의 추가적인 접촉 표면은 또한 접촉 저항을 감소시킨다.
본 개시의 다양한 양태들이 이제 도면들을 참조하여 더 상세히 설명될 것이다. 이와 관련하여, 도 1은 본 개시의 실시예들에 따른 워크피스(200)로부터 반도체 구조물(200)을 형성하는 방법(100)을 예시하는 흐름도이다. 방법(100)은 단지 일 예일뿐이고 방법(100)에서 명시적으로 예시된 것으로 본 개시를 제한하려는 의도는 아니다. 추가적인 단계들이 방법(100) 전, 동안 및 후에 제공될 수 있고, 설명되는 일부 단계들은 방법의 추가적인 실시예들을 위해 대체, 제거, 또는 변경될 수 있다. 단순화를 이유로 모든 단계들이 본 개시에서 상세히 설명되는 것은 아니다. 방법(100)은 방법(100)의 실시예들에 따라 상이한 제작 스테이지들에서 워크피스의 단편적인 단면도들인 도 2 내지 도 13과 연계하여 아래에서 설명된다. 본 출원의 전체에 걸쳐, 유사한 참조 번호들은 명세서에서 달리 제외되지 않는 한 유사한 특징들을 지칭한다. 추가로, X, Y 및 Z 방향들은 서로 수직이고 도면들 전체에 걸쳐 일관되게 사용되도록 의도된다.
도 1, 도 2 및 도 3을 참조하면, 방법(100)은 워크피스(200)가 제공되는 블록 102를 포함한다. 도 2 및 도 3에 도시된 바와 같이, 워크피스(200)는 기판(202)을 포함한다. 기판(202) 위에서, 워크피스(200)는 기판(202)으로부터 상승하는 핀 구조물(204)을 포함한다. 게이트 구조물들(210)이 핀 구조물(204)을 감싸도록 형성되어 게이트 구조물들(210)의 각각이 핀 구조물(204)의 상단 표면 및 측벽들과 맞물린다. 핀 구조물(204)의 형성은 기판(202)을 에칭하는 것을 포함할 수도 있다. 도 2에 도시된 바와 같이, 핀 구조물(204)은 게이트 구조물들(210) 아래의 채널 영역들(204C)과 게이트 구조물(210)에 의해 중첩되지 않는 소스/드레인 영역들(204SD)로 나누어질 수도 있다. 워크피스(200)는 소스/드레인 영역(204SD) 위에 형성된 소스/드레인 피처(212)를 또한 포함한다. 묘사된 실시예들에서, 소스/드레인 피처(212)는 소스/드레인 영역(204SD) 위의 소스/드레인 리세스에 형성된다. 소스/드레인 피처들(212)은 소스/드레인 영역들(204SD) 위에 배치되고 게이트 구조물(210)은 채널 영역(204C) 위에 배치된다. 도 3에 도시된 바와 같이, 핀 구조물들(204)의 기단부들은 기판(202)의 상단 표면 상에 퇴적되는 격리 피처(203)에 의해 둘러싸인다. 제1 접촉 에칭 정지 층(CESL)(218)이 소스/드레인 피처(212)의 표면들 위에 배치되고 제1 층간 유전체(ILD) 층(220)이 제1 CESL(218) 위에 퇴적되어 갭들을 채운다. 게이트 구조물들(210)은 제1 CESL(218)로부터 게이트 스페이서(214)만큼 이격된다. 게이트 스페이서(214)는 핀 구조물(204) 위에 배치되고 게이트 구조물(210)의 측벽들을 따라 연장된다.
기판(202)은 원소(단일 원소) 반도체, 이를테면 실리콘(Si), 게르마늄(Ge), 및/또는 다른 적합한 재료들; 화합물 반도체(즉, 합금 반도체), 이를테면 탄화 실리콘(SiC), 갈륨 비소(GaAs), 갈륨 인화물(갭), 인화인듐(InP), 비화인듐(InAs), 인듐 안티몬화물(InSb), 실리콘 게르마늄(SiGe), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비소화물(AlInAs), 알루미늄 비소화갈륨(AlGaAs), 갈륨 인듐 비소화물(GaInAs), 갈륨 인화인듐(GaInP), 갈륨 인화인듐(GaInAsP), 및/또는 다른 적합한 재료들을 포함할 수도 있다. 기판(202)은 균일한 조성을 갖는 단층 재료일 수도 있다. 대안적으로, 기판은 IC 디바이스 제조에 적합한 유사 또는 상이한 조성들을 갖는 다수의 재료 층들을 포함할 수도 있다. 하나의 예에서, 기판은 매립 실리콘 산화물(buried silicon oxide, BOX) 층 상에 형성된 실리콘 층을 갖는 SOI(silicon-on-insulator) 기판일 수도 있다. 일부 실시예들에서, 기판은 다양한 도핑된 영역들, 이를테면 n형 웰들 또는 p형 웰들을 포함한다. 도핑된 영역들은, 설계 요건들에 의존하여, n형 도펀트들, 이를테면 인(P) 또는 비소(As), 및/또는 p형 도펀트들, 이를테면 붕소(B) 또는 BF2로 도핑될 수도 있다. 도핑된 영역들은 도펀트 원자들의 주입, 인시츄(in-situ) 도핑된 에피택셜 성장, 및/또는 다른 적합한 기법들에 의해 형성될 수도 있다. 묘사된 실시예들에서, 기판(202)은 실리콘(Si)을 포함한다.
격리 피처(203)는 얕은 트렌치 분리(shallow trench isolation)(STI) 피처(203)라고 또한 지칭될 수도 있다. 격리 피처(203)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소가 도핑된 규산염 유리(fluorine-doped silicate glass, FSG), 저-k 유전체, 그 조합들, 및/또는 다른 적합한 재료들을 포함할 수도 있다. 게이트 스페이서(214)는 단일 층 또는 다층일 수도 있다. 일부 사례들에서, 게이트 스페이서(214)는 실리콘 산화물, 실리콘 옥시탄화물, 실리콘 탄질화물, 실리콘 질화물, 지르코늄 산화물, 알루미늄 산화물, 적합한 저-k 유전체 재료, 또는 적합한 유전체 재료를 포함할 수도 있다. 본 예의 금속 산화물들은 알루미늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 이트륨 산화물, 티타늄 산화물, 란타늄 산화물, 또는 다른 적합한 금속 산화물을 포함할 수도 있다. 디바이스들의 유형에 의존하여, 소스 에피택셜 피처(212)는 n형 또는 p형일 수도 있다. 소스/드레인 피처(212)가 n형일 때, 이는 n형 도펀트, 이를테면 인(P) 또는 비소화물(As)로 도핑된 실리콘(Si)을 포함한다. 소스/드레인 피처(212)가 p형일 때, 이는 p형 도펀트, 이를테면 붕소(B)로 도핑된 실리콘 게르마늄(SiGe)을 포함한다.
게이트 구조물(210)은 계면 층(206), 계면 층(206) 위의 게이트 유전체 층(207), 및 게이트 유전체 층(207) 위의 게이트 전극(208)을 포함한다. 일부 실시예들에서, 계면 층(206)은 실리콘 산화물을 포함하고 사전 세정 공정에서 반도체 표면들(이를테면 핀 구조물(204)의 실리콘 표면들) 상에 형성될 수도 있다. 예시적인 사전 세정 공정은 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함할 수도 있다. 게이트 유전체 층(207)은 약 3.9인 실리콘 이산화물의 유전 상수보다 높은 유전 상수를 갖는 유전체 재료를 가지는 고-k 유전체 재료를 포함할 수도 있다. 일부 사례들에서, 게이트 유전체 층(207)은 하프늄 산화물(HfO), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 그 조합들, 또는 다른 적합한 재료를 포함할 수도 있다. 하나의 실시예에서, 게이트 유전체 층(207)은 하프늄 산화물을 포함한다. 게이트 전극(208)은 단일 층 또는 대안적으로 다층 구조물, 이를테면 디바이스 성능을 향상시키기 위한 선택된 일 함수를 갖는 금속 층(일 함수 금속 층), 라이너 층, 적심 층, 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합들을 포함할 수도 있다. 예로서, 게이트 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적합한 금속 재료들 또는 그것들의 조합을 포함할 수도 있다.
일부 실시예들에서, 제1 CESL(218)은 ALD 또는 CVD를 사용하여, 소스/드레인 피처(212) 위를 포함하여, 워크피스(200) 상에 먼저 컨포멀하게(conformally) 퇴적된다. 제1 ILD 층(220)은 제1 CESL(218) 위에 스핀온(spin-on) 코팅, FCVD, CVD, 또는 다른 적합한 퇴적 기법에 의해 퇴적된다. 제1 ILD 층(220)은 테트라에틸오르토실리케이트(tetraethylorthosilicate)(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(borophosphosilicate glass)(BPSG), 용융 실리카 유리(fused silica glass)(FSG), 포스포실리케이트 유리(phosphosilicate glass)(PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass)(BSG)와 같은 도핑된 실리콘 산화물과 같은 재료들, 및/또는 다른 적합한 유전체 재료들을 포함할 수도 있다. 일부 실시예들에서, 제1 ILD 층(220)의 형성 후, 워크피스(200)는 제1 ILD 층(220)의 무결성을 개선하기 위해 어닐링될 수도 있다.
여전히 도 1, 도 4 및 도 5를 참조하면, 방법(100)은 소스/드레인 액세스 트렌치(222)가 형성되는 블록 104를 포함한다. 소스/드레인 액세스 트렌치(222)를 형성하기 위해, 패터닝된 하드 마스크(240)가 워크피스(200) 위에 형성된다. 패터닝된 하드 마스크(240)는 소스/드레인 액세스 트렌치(222)에 대응하는 개구부들을 포함한다. 패터닝된 하드 마스크(240)는 단일 층 또는 다층일 수도 있다. 도면들에서 명시적으로 도시되지 않았지만, 패터닝된 하드 마스크(240)는 탄화텅스텐 층, 실리콘 질화물 층, 및/또는 비정질 실리콘(a-Si) 층을 포함하는 다층일 수도 있다. 패터닝된 하드 마스크의 하드 마스크 층들의 각각은 하드 마스크(240)를 형성하기 위해 물리적 증착(PVD), CVD, ALD, 또는 적합한 퇴적 방법을 사용하여 퇴적될 수도 있다. 하드 마스크(240)를 패터닝하기 위해, 포토레지스트 층이 하드 마스크(240) 위에 퇴적된다. 포토레지스트 층은 포토리소그래피 공정을 사용하여 패터닝된다. 포토리소그래피 공정은 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적합한 리소그래피 기법들, 및/또는 그 조합들을 포함할 수도 있다. 패터닝된 포토레지스트 층은 그 다음에 패터닝된 하드 마스크(240)를 형성하기 위해 밑에 있는 하드 마스크(240)를 에칭하기 위한 에칭 마스크로서 적용된다. 도 5의 단면도가 소스/드레인 액세스 트렌치(222)를 통해 절단되기 때문에, 패터닝된 하드 마스크(240)는 도 5에 도시되지 않는다. Y 방향(즉, 핀 구조물(204)의 길이 방향)을 따라, 소스/드레인 액세스 트렌치(222)는 남은 제1 CESL(218) 사이로 한정된다. X 방향(즉, 게이트 구조물(210)의 길이 방향)을 따라, 소스/드레인 액세스 트렌치(222)는 세장형이고 다수의 소스/드레인 피처들(212)을 노출시킨다.
패터닝된 하드 마스크(240)의 형성 후, 제1 ILD 층(220)은 등방성 습식 에칭 공정을 사용하여 선택적으로 에칭된다. 일부 실시예들에서, 등방성 습식 에칭은 불화수소산(HF)과 불화암모늄(NH4F)을 사용하는 완충 산화물 에칭(buffered oxide etch, BOE)일 수도 있다. 일부 다른 실시예들에서, 등방성 습식 에칭은 희석 불화수소산(DHF)의 사용을 포함할 수도 있다. 제1 CESL(218)이 실리콘 질화물 또는 실리콘 산화질화물로 형성되는 실시예들에서, 선택적 습식 에칭은 제1 CESL(218)을 실질적으로 에칭하는 일 없이 제1 ILD 층(220)을 실질적으로 에칭할 수 있다. 제1 ILD 층(220)이 에칭된 후, 비등방성 에칭 공정이 소스/드레인 액세스 트렌치(222)에서 소스/드레인 피처(212)를 노출시키기 위해서 제1 CESL(218)을 쇄파(breach)하도록 수행된다. 예를 들어, 비등방성 에칭 공정은 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 불소 함유 가스(예컨대, CF4, SF6, NF3, CH2F2, CHF3, 및/또는 C2F6), 탄소 함유 가스(예컨대, CH4 또는 C2H6), 다른 적합한 가스들, 또는 그 조합들의 사용을 포함하는 반응성 이온 에칭(reactive-ion etching, RIE) 공정일 수도 있다. 도 4 및 도 5에 도시된 바와 같이, 비등방성 에칭 공정은 소스/드레인 피처(212)의 일 부분을 에칭함으로써, 리세스를 형성할 수도 있다.
도 1, 도 6 및 도 7을 참조하면, 방법(100)은 실리사이드 층(224)이 노출된 소스/드레인 피처들(212)을 감싸도록 형성되는 블록 106을 포함한다. 실리사이드 형성을 위해 소스/드레인 피처들(212)의 노출된 표면들을 준비하기 위해, 세정 공정은 소스/드레인 피처들(212) 상의 산화물 오염물을 제거하도록 수행될 수도 있다. 세정 공정은 아르곤 플라즈마, NH3 및/또는 NF3의 사용을 포함하는 건식 세정 공정 또는 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함하는 습식 세정 공정일 수도 있다. 도 7에 도시된 바와 같이, 노출된 표면들이 세정된 후, 실리사이드 층(224)은 소스/드레인 피처(212)의 상단 표면 및 측벽들을 감싸도록 퇴적된다. 실리사이드 층(224)은 티타늄 실리사이드(TiSi), 지르코늄 실리사이드(ZrSi), 안티몬 실리사이드(SbSi), 비스무트 실리사이드(BiSi), 니켈 실리사이드(NiSi), 주석 실리사이드(SnSi), 또는 몰리브덴 실리사이드(MoSi)를 포함할 수도 있다. 일부 실시예들에서, 실리사이드 층(224)은 본질적으로 위에서 설명된 금속 실리사이드 중 하나로 구성될 수도 있다. 예를 들어, 실리사이드 층(224)은 본질적으로 티타늄 실리사이드(TiSi)로 구성될 수도 있다. 실리사이드 층(224)을 형성하기 위한 적어도 두 개의 공정들이 있다. 제1 공정은 금속 전구체 층의 퇴적과 금속 전구체 층과 소스/드레인 피처(212) 사이의 실리사이드화를 포함한다. 제2 공정은 금속 함유 전구체 및 실리콘 함유 전구체의 사용을 포함하는 ALD 또는 CVD를 포함할 수도 있다. 제1 공정이 채택되는 경우, 금속 전구체 층은 PVD를 사용하여 먼저 퇴적된 다음 어닐링이, 약 400℃와 약 600℃ 사이의 어닐링 온도로, 실리사이드화 반응을 유발하도록 수행된다. 실리사이드로 변하지 않은 과다 금속 전구체 층은 나중에 선택적으로 제거되어, 실리사이드 층(224)만을 남겨둘 수도 있다. 제2 공정이 채택되는 경우, 금속 함유 전구체(예컨대, 티타늄 테트라클로라이드, 지르코늄 테트라클로라이드, 안티몬 3염화물, 비스무트 3염화물, 니켈 염화물, 주석 염화물, 또는 오염화몰리브덴) 및 실리콘 함유 전구체(예컨대, 실란 또는 디실란)는 CVD 또는 ALD를 사용하여 실리사이드 층(224)을 퇴적하는데 사용될 수도 있다. 묘사된 실시예에서, 제2 공정은 실리사이드 층(224)을 형성하는데 사용된다.
도 1, 도 8 및 도 9를 참조하면, 방법(100)은 제2 CESL(226) 및 제2 ILD 층(228)이 실리사이드 층(224) 위에 퇴적되는 블록 108을 포함한다. 실리사이드 층(224)의 형성 후, 제2 CESL(226) 및 제2 ILD 층(228)은 소스/드레인 액세스 트렌치(222) 위를 포함하여, 워크피스(200) 위에 순차적으로 퇴적된다. 일부 실시예들에서, 제2 CESL(226)은 제1 CESL(218)과 동일한 조성을 공유하고 ALD 또는 CVD를 사용하여 퇴적될 수도 있다. 제2 ILD 층(228)은 제1 ILD 층(220)과 동일한 조성을 공유하고 FCVD, 스핀 인(spin-in) 코팅, 또는 CVD를 사용하여 퇴적될 수도 있다.
도 1, 도 8 및 도 9를 참조하면, 방법(100)은 워크피스(200)가 평탄화되는 블록 110을 포함한다. 제2 CESL(226) 및 제2 ILD 층(228)의 퇴적 후, 워크피스(200)는 패터닝된 하드 마스크(240)를 제거하고 평면 상단 표면을 제공하기 위해 평탄화된다. 일부 실시예들에서, 평탄화는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 포함한다.
도 1, 도 10 및 도 11을 참조하면, 방법(100)은 에칭 정지 층(etch stop layer, ESL)(242) 및 ILD 층(244)이 워크피스(200) 위에 퇴적되는 블록 112를 포함한다. 워크피스(200)의 상단 표면들이 평탄화된 후, ESL(242)은 워크피스(200)의 평면 표면 상에 퇴적되고 ILD 층(244)은 ESL(242) 상에 퇴적된다. 일부 실시예들에서, ESL(242)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수도 있고 CVD를 사용하여 퇴적될 수도 있다. ILD 층(244)은 FCVD, 스핀 온 코팅, 또는 CVD를 사용하여 퇴적될 수도 있고 실리콘 산화물, 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체 재료들을 포함할 수도 있다.
도 1, 도 12 및 도 13을 참조하면, 방법(100)은 소스/드레인 접촉 개구부(230)가 실리사이드 층(224)을 노출하도록 형성되는 블록 114를 포함한다. 소스/드레인 접촉 개구부(230)를 형성하기 위해, 패터닝된 하드 마스크(도면들에서 명시적으로 도시되지 않음)가 ILD 층(244) 상에 형성된다. 패터닝된 하드 마스크는 소스/드레인 접촉 개구부(230)에 대응하는 개구부를 포함한다. 여기서의 패터닝된 하드 마스크는, 위에서 설명된 패터닝된 하드 마스크(240)처럼, 단일 층 또는 다층일 수도 있다. 일부 실시예들에서, 패터닝된 하드 마스크는 탄화텅스텐 층, 실리콘 질화물 층, 및/또는 비정질 실리콘(a-Si) 층을 포함하는 다층일 수도 있다. 패터닝된 하드 마스크에서의 하드 마스크 층들의 각각은 물리적 증착(PVD), CVD, ALD, 또는 적합한 퇴적 방법을 사용하여 퇴적될 수도 있다. 하드 마스크를 패터닝하기 위해, 포토레지스트 층이 하드 마스크 위에 퇴적된다. 포토레지스트 층은 포토리소그래피 공정을 사용하여 패터닝된다. 포토리소그래피 공정은 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적합한 리소그래피 기법들, 및/또는 그 조합들을 포함할 수도 있다. 패터닝된 포토레지스트 층은 그 다음에 패터닝된 하드 마스크를 형성하기 위해 밑에 있는 하드 마스크를 에칭하기 위한 에칭 마스크로서 적용된다. 패터닝된 하드 마스크의 형성 후, 비등방성 에칭 공정이 ILD 층(244), ESL(242), 제2 ILD 층(228), 및 제2 CESL(226)을 통해 에칭하여 실리사이드 층(224)을 노출시키기 위해 수행된다. 예를 들어, 비등방성 에칭 공정은 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 불소 함유 가스(예컨대, CF4, SF6, NF3, CH2F2, CHF3, 및/또는 C2F6), 탄소 함유 가스(예컨대, CH4 또는 C2H6), 다른 적합한 가스들, 또는 그 조합들의 사용을 포함하는 반응성 이온 에칭(RIE) 공정일 수도 있다.
도 12를 참조하면, 소스/드레인 접촉 개구부(230)는 ILD 층(244), ESL(242), 및 제2 CESL(226)을 통해 연장된다. X 방향(즉, 게이트 구조물들(210)의 길이 방향)을 따라 보았을 때, 소스/드레인 접촉 개구부(230)의 하부 부분이 제2 CESL(226)의 두 개의 부분들 사이에서 정의된다. 소스/드레인 접촉 개구부(230)는 남은 제1 CESL(218)로부터 남은 제2 CESL(226)만큼 이격된다. 실리사이드 층(224)이 형성된 후 제2 CESL(226)이 퇴적되기 때문에, 제2 CESL(226)은 실리사이드 층(224)의 상단 표면 바로 위에 배치된다. 다르게 말하면, X 방향을 따라 보았을 때, 실리사이드 층(224)은 제2 CESL(226)을 언더컷한다.
이제 도 13을 참조하면, 소스/드레인 접촉 개구부들(230)의 각각은 두 개의 소스/드레인 피처들(212) 상에 퇴적된 실리사이드 층(224)을 노출시킨다. 도 13에 도시된 바와 같이, 실리사이드 층(224)은, Y 방향(즉, 핀 구조물(204)의 길이 방향)을 따라 보았을 때, 소스/드레인 피처들(212)의 상단 표면들 및 측벽들을 감싼다. 도 13에서, 소스/드레인 피처들(212)의 측벽들 상에 배치되는 실리사이드 층(224)은 제2 ILD 층(228)으로부터 제2 CESL(226)만큼 이격된다. 블록 114의 비등방성 에칭 공정은 또한 두 개의 소스/드레인 피처들(212) 사이의 제2 ILD 층(228)을 소스/드레인 피처들(212)의 상단 표면들 아래의 레벨까지 에칭한다.
도 1, 도 14 및 도 15를 참조하면, 방법(100)은 접촉 플러그(250)가 소스/드레인 접촉 개구부(230)에 형성되는 블록 116을 포함한다. 접촉 플러그(250)는 장벽 층과 금속 채움 층을 포함할 수도 있다. ILD 층(244)으로부터의 전자이동 또는 산소 확산을 방지하기 위해, 장벽 층이 소스/드레인 접촉 개구부(230)의 측벽들을 따라 형성될 수도 있다. 장벽 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 또는 탄탈룸 질화물(TaN)을 포함할 수도 있고 ALD, CVD, 또는 PVD를 사용하여 퇴적될 수도 있다. 금속 채움 층은 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W)을 포함할 수도 있고, PVD, CVD, ALD, 전기도금, 또는 무전해 도금을 사용하여 퇴적될 수도 있다. 소스/드레인 접촉 개구부(230) 속으로의 금속 채움 층의 퇴적 후, 워크피스(200)는 과도한 재료들을 제거하고 접촉 플러그(250)를 형성하기 위해 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정에 의해 평탄화된다. 도 14에 도시된 바와 같이, 평탄화 공정 후, ILD 층(244) 및 접촉 플러그(250)의 상단 표면들은 동일 평면일 수도 있다. 일부 사례들에서, 실리사이드 층(224)은 약 1 nm와 약 10 nm 사이의 두께를 가질 수도 있다. 도 15를 참조하면, Y 방향을 따라 보았을 때, 접촉 플러그(250)는 소스/드레인 접촉 개구부(230)의 프로파일을 따라간다. 접촉 플러그(250)는 소스/드레인 피처들(212)의 상단 표면 및 측벽들 상에 배치되는 실리사이드 층(224)과 맞물린다. 접촉 플러그(250)의 일 부분은 소스/드레인 접촉 개구부(230)에서 노출되는 두 개의 소스/드레인 피처들(212) 사이에서 연장된다. 접촉 플러그(250)의 하단 표면은 자신이 연결되는 소스/드레인 피처들(212)의 상단 표면보다 낮다. 접촉 플러그(250)가 워크피스(200)의 전측에서 소스/드레인 피처들(212)와 맞물리기 때문에, 이는 전측 접촉 플러그(250)라고 또한 지칭될 수도 있다.
도 1을 참조하면, 방법(100)은 추가 공정들이 수행되는 블록 118을 포함한다. 이러한 추가 공정들은 상호연결 구조물들 또는 추가 접촉 피처들의 형성을 포함할 수도 있다. 예를 들어, 기판(202)의 전측으로부터 소스/드레인 피처들(212)에 전기적으로 커플링하는 접촉 플러그(250) 외에도, 후측 접촉 플러그들(270)이 소스/드레인 피처들(212)의 적어도 일부에 형성된다. 후측 접촉 플러그들(270)을 형성하기 위해, 기판(202)은 연삭 및 연마되어 더 작은 두께에 도달할 수도 있다. 그 다음에 블록 104 내지 블록 116에 대한 것들과 유사한 동작들이 후측 접촉 플러그들(270)을 형성하기 위해 기판(202)의 후측에 대해 수행된다. 도면들에서 명시적으로 도시되지 않았지만, 기판(202)의 일 부분은 제거되고 후측 유전체층으로 대체될 수도 있다. 후측 유전체층 및 격리 피처(203)는 동일한 조성을 공유할 수도 있다.
도 16 내지 도 21은 도 14 및 도 15에 도시된 것과는 상이한 구성들을 갖는 다양한 대체 실시예들을 예시한다. 참조가 도 16에 대해 먼저 이루어진다. 실리사이드 층(224)의 형성이 소스/드레인 피처(212) 속으로 추가로 확장되는 일부 실시예들에서, 실리사이드 층(224)은 제1 CESL(218) 아래로 적어도 부분적으로 연장될 수도 있다. 다시 말하면, 도 16에 도시된 실시예에서, 실리사이드 층(224)은 제2 CESL(226)뿐 아니라 제1 CESL(218)도 언더컷한다.
도 17에 나타낸 일부 실시예들에서, 반도체 구조물(200)은, FinFET들 대신, MBC 트랜지스터들을 포함한다. 도 17에 도시된 바와 같이, 이들 실시예들에서, 반도체 구조물(200)은 채널 영역들(204C) 위에서 서로 적층되는 나노구조물들(2040)의 수직 스택을 포함한다. 나노구조물들(2040)은 실리콘(Si)을 포함할 수도 있고 그것들의 형상들에 의존하여, 그것들은 나노와이어들 또는 나노시트들이라고 또한 지칭될 수도 있다. 게이트 구조물(210)은 나노구조물들(2040)의 각각을 감싼다. 도 17에 도시된 바와 같이, 게이트 구조물(210)은 나노구조물들(2040) 중 각각의 나노구조물의 상단 표면, 측벽들 및 하단 표면과 맞물린다. 게이트 구조물(210)을 소스/드레인 피처(212)로부터 이격시키기 위해, 복수의 내부 스페이서 피처들(2140)이 나노구조물들(2040)과 인터리브한다. 내부 스페이서 피처들(2140)은 실리콘 산화질화물, 실리콘 탄질화물, 실리콘 옥시탄화물, 실리콘 옥시카본질화물, 실리콘 질화물, 탄소 풍부 실리콘 탄질화물, 또는 저-k 유전체 재료를 포함할 수도 있다. 게이트 구조물(210)의 상단 부분이 나노구조물들(2040) 중의 최상단 나노구조물들 위에 배치되는 두 개의 게이트 스페이서들(214) 사이에서 정의된다. 나노구조물들(2040)의 말단 표면들이 소스/드레인 피처들(212)과 직접 접촉한다. 게이트 스페이서들(214)은 실리콘 산화물, 실리콘 옥시탄화물, 실리콘 탄질화물, 실리콘 질화물, 지르코늄 산화물, 알루미늄 산화물, 적합한 저-k 유전체 재료, 또는 적합한 유전체 재료를 포함할 수도 있다. 위에서 설명된 방법(100)은 MBC 트랜지스터들을 포함하는 워크피스들에 적용 가능할 수도 있다. 도 17에 도시된 게이트 구조물들(210)이 형성된 후, 소스/드레인 영역(204SD)의 제1 ILD 층(220)(제거되었고 도 17에서 도시되지 않음)은 등방성 습식 에칭을 사용하여 제거될 수도 있고 비등방성 에칭이 소스/드레인 영역들(204SD)에서 제1 CESL(218)을 에칭하도록 수행되어, 도 4에 도시된 소스/드레인 액세스 트렌치(222)와 유사한 소스/드레인 액세스 트렌치를 형성한다. 실리사이드 층(224)이 그 다음에 소스/드레인 피처(212)의 상단 표면들 및 측벽들을 감싸도록 형성된다. 그 다음에 제2 CESL(226) 및 제2 ILD 층(228)(제거되었고 도 17에 도시되지 않음)이 소스/드레인 액세스 트렌치 위에 퇴적된다. ESL(242) 및 ILD 층(244)의 퇴적 후, 소스/드레인 접촉 개구부가 실리사이드 층(224)을 노출하도록 형성된다. 접촉 플러그(250)가 그 다음에 소스/드레인 접촉 개구부에 형성된다.
도 18 및 도 19에 나타낸 일부 실시예들에서, 소스/드레인 피처들(212)은, 도 15에 도시된 전측 접촉 플러그들(250)보다는, 후측 접촉 플러그들(270)을 통해 액세스된다. 방법(100)의 변형예가 후측 접촉 플러그들(270)을 통해 형성하는데 사용될 수도 있다. 워크피스(200)가 수용된 후, 도 2 및 도 3에 도시된 바와 같이, 워크피스(200)는 후측 가공을 위해 거꾸로 뒤집힌다. 일부 실시예들에서, 기판(202)의 두께가 연삭, 연마, 또는 그것들의 조합에 의해 감소된다. 일부 실시예들에서, 기판이 박형화된 후, 후측 트렌치가 소스/드레인 피처(212)의 하단 표면을 노출하기 위해 형성된다. 후측 트렌치의 형성은 소스/드레인 피처(212) 상에 하단 리세스를 형성할 수도 있다. 제1 하단 CESL(262) 및 제1 하단 ILD(제거되었고 도시되지 않음)이 후측 트렌치에 형성된다. 그 다음에 제1 하단 ILD는 후측 소스/드레인 액세스 트렌치를 형성하여 소스/드레인 피처(212)의 하단 표면 및 측벽들을 노출시키도록 습식 에칭 공정으로 등방성으로 에칭된다. 후측 실리사이드 층(264)이 그 다음에 후측으로부터 소스/드레인 피처(212)의 하단 표면 및 측벽들을 감싸도록 형성된다. 제2 하단 CESL(266) 및 제2 하단 ILD 층(제거되었고 도시되지 않음)이 그 다음에 후측 소스/드레인 액세스 트렌치 위에 순차적으로 퇴적된다. 후측 소스/드레인 접촉 개구부가 그 다음에 후측 실리사이드 층(264)을 노출시키기 위해 제2 하단 ILD 층을 통해 형성된다. 후측 접촉 플러그(270)가 그 다음에 후측 소스/드레인 접촉 개구부에 형성된다. 평탄화 공정, 이를테면 CMP 공정이 액세스 재료들을 제거하기 위해 워크피스(200)의 후측에 대해 수행된다.
도 18 및 도 19에 나타낸 실시예들에서, 후측 실리사이드 층(264)은 제2 하단 CESL(266) 위에만 걸쳐 있다. 도 16과 연계하여 설명된 것들과 유사한 이유로, 후측 실리사이드 층(264)은 또한 제1 하단 CESL(262) 위에 걸쳐 있을 수도 있다. 일부 대체 실시예들에서, 기판(202)은 제거되고 후측 유전체층으로 대체될 수도 있다. 후측 유전체층은 격리 피처(203)과 유사한 조성을 가질 수도 있다.
도 20 및 도 21에 나타낸 일부 실시예들에서, 소스/드레인 피처들(212)은 전측 접촉 플러그들(250) 및 후측 접촉 플러그들(270) 양쪽 모두를 통해 액세스된다. 도 2 내지 도 15 그리고 도 18 및 도 19와 연계하여 위에서 설명된 바와 같이, 방법(100)의 동작들은 접촉 플러그들(250)을 형성하기 위해 워크피스(200)의 전측에 대해 한 번 수행될 수도 있고 후측 접촉 플러그들(270)을 형성하기 위해 워크피스(200)의 후측에 대해 다시 수행될 수도 있다. 도 20 및 도 21에 도시된 구조물들을 형성하기 위한 공정 단계들의 상세한 설명이 간결함을 위해 생략된다. 도 20 및 도 21에 나타낸 실시예들에서, 전측 접촉 플러그들(250)의 각각은 두 개의 소스/드레인 피처들(212)과 실리사이드 층(224)을 통해 맞물리는 한편, 후측 접촉 플러그들(270)의 각각은 단일 소스/드레인 피처(212)와 후측 실리사이드 층(264)을 통해 맞물린다. 소스/드레인 액세스 트렌치(222)(도 4에 도시됨) 및 후측 트렌치의 형성으로 인해, 소스/드레인 피처들(212)의 각각은 상단 리세스 및 하단 리세스를 가진다.
하나의 예시적인 양태에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은, 제1 방향을 따라 연장되고 제1 채널 영역, 제2 채널 영역, 및 제1 방향을 따라 제1 채널 영역과 제2 채널 영역 사이에 샌드위치된 소스/드레인 영역을 포함하는 활성 영역, 제1 채널 영역 위에 배치되고 제1 방향에 수직인 제2 방향을 따르는 길이방향으로 연장되는 제1 게이트 구조물, 제2 채널 영역 위에 배치되고 제2 방향을 따르는 길이방향으로 연장되는 제2 게이트 구조물, 소스/드레인 영역 위에 배치되는 소스/드레인 피처, 제1 게이트 구조물의 측벽을 따라 배치되는 제1 게이트 스페이서, 제2 게이트 구조물의 측벽을 따라 배치되는 제2 게이트 스페이서, 소스/드레인 피처의 상단 표면 위에 배치되고 제1 게이트 스페이서 및 제2 게이트 스페이서의 측벽들을 따라 연장되는 제1 접촉 에칭 정지 층(CESL), 소스/드레인 피처의 상단 표면 위에 배치되고 제1 CESL의 측벽들을 따라 연장되는 제2 CESL, 및 제2 CESL이 제1 CESL과 접촉 플러그 사이에 샌드위치되도록 제2 CESL을 통해 연장되는 접촉 플러그를 포함한다.
일부 실시예들에서, 반도체 구조는 소스/드레인 피처의 상단 표면 및 측벽들을 감싸는 실리사이드 층을 더 포함한다. 접촉 플러그는 소스/드레인 피처에 실리사이드 층을 통해 전기적으로 커플링된다. 일부 구현예들에서, 실리사이드 층은 제2 CESL을 언더컷한다. 일부 사례들에서, 실리사이드 층은 제1 CESL을 추가로 언더컷한다. 일부 실시예들에서, 실리사이드 층은 소스/드레인 피처의 측벽과 제2 CESL 사이에서 연장된다. 일부 실시예들에서, 제1 게이트 구조물, 제2 게이트 구조물, 제1 게이트 스페이서, 제2 게이트 스페이서, 제1 CESL, 및 제2 CESL의 상단 표면들은 동일 평면이다. 일부 사례들에서, 반도체 구조물은 제1 게이트 구조물, 제2 게이트 구조물, 제1 게이트 스페이서, 제2 게이트 스페이서, 제1 CESL, 및 제2 CESL의 상단 표면들 상에 배치되고 상단 표면들과 접촉하는 에칭 정지 층(ESL)을 더 포함한다. 일부 실시예들에서, 제2 CESL의 하단 표면이 제1 CESL의 하단 표면보다 소스/드레인 피처 속으로 더 연장된다.
다른 예시적인 양태에서, 본 개시는 반도체 구조물에 관한 것이다. 이 반도체 구조물은, 격리 피처 위로 상승하는 반도체 몸체의 채널 영역, 채널 영역을 감싸는 게이트 구조물, 채널 영역의 측벽과 접촉하는 소스/드레인 피처, 소스/드레인 피처의 하단 표면 상에 배치되는 후측 실리사이드 층, 및 후측 실리사이드 층의 하단 표면과 접촉하도록 격리 피처를 통해 연장되는 후측 접촉 피처를 포함한다. 후측 접촉 피처의 측벽이 격리 피처로부터 제1 후측 접촉 에칭 정지 층(CESL) 및 제2 후측 CESL에 의해 이격된다.
일부 실시예들에서, 반도체 구조물은, 게이트 구조물의 측벽을 따라 연장되는 게이트 스페이서, 소스/드레인 피처의 상단 표면 위에 배치되고 게이트 스페이서의 측벽을 따라 연장되는 제1 전측 CESL, 소스/드레인 피처의 상단 표면 위에 배치되고 제1 전측 CESL의 측벽들을 따라 연장되는 제2 전측 CESL, 및 소스/드레인 피처에 전측 실리사이드 층을 통해 전기적으로 커플링되도록 제2 CESL을 따라 연장되는 접촉 플러그를 더 포함한다. 일부 구현예들에서, 전측 실리사이드 층은 소스/드레인 피처의 상단 표면 및 측벽들을 감싼다. 일부 실시예들에서, 제1 전측 CESL, 제2 전측 CESL, 제1 후측 CESL, 및 제2 후측 CESL은 실리콘 질화물을 포함한다. 일부 실시예들에서, 전측 실리사이드 층은 제2 전측 CESL을 언더컷한다. 일부 사례들에서, 전측 실리사이드 층은 제1 전측 CESL을 추가로 언더컷한다.
또 다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 그 방법은, 제1 방향을 따라 연장되고 제1 채널 영역, 제2 채널 영역, 및 제1 방향을 따라 제1 채널 영역과 제2 채널 영역 사이에 샌드위치된 소스/드레인 영역을 포함하는 활성 영역, 제1 채널 영역 위에 배치되고 제1 방향에 수직인 제2 방향을 따르는 길이방향으로 연장되는 제1 게이트 구조물, 제2 채널 영역 위에 배치되고 제2 방향을 따르는 길이방향으로 연장되는 제2 게이트 구조물, 소스/드레인 영역 위에 배치되는 소스/드레인 피처, 제1 게이트 구조물의 측벽을 따라 배치되는 제1 게이트 스페이서, 제2 게이트 구조물의 측벽을 따라 배치되는 제2 게이트 스페이서, 소스/드레인 피처의 상단 표면 위에 배치되고 제1 게이트 스페이서 및 제2 게이트 스페이서의 측벽들을 따라 연장되는 제1 접촉 에칭 정지 층(CESL), 제1 CESL 위에 배치되는 제1 층간 유전체(ILD) 층을 포함하는 워크피스를 수용하는 단계를 포함한다. 그 방법은, 소스/드레인 액세스 트렌치를 형성하여 소스/드레인 피처의 상단 표면 및 측벽들을 노출시키도록 제1 ILD 층 및 제1 CESL을 에칭하는 단계, 에칭 후에, 소스/드레인 피처의 상단 표면 및 측벽들을 감싸도록 실리사이드 층을 퇴적하는 단계, 실리사이드 층 위를 포함하여, 소스/드레인 액세스 트렌치 위에 제2 CESL 층을 퇴적하는 단계, 제2 CESL 층 위에 제2 ILD 층을 퇴적하는 단계, 소스/드레인 접촉 개구부를 형성하여 소스/드레인 피처의 상단 표면을 노출하도록 제2 ILD 층 및 제2 CESL을 에칭하는 단계, 및 소스/드레인 접촉 개구부 위에 접촉 플러그를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 실리사이드 층은 TiSi, ZrSi, SbSi, BiSi, NiSi, SnSi, MoSi, 또는 그것들의 조합을 포함한다. 일부 구현예들에서, 접촉 플러그는 W, Ru, Co, Cu, Mo, TaN, 또는 TiN을 포함한다. 일부 사례들에서, 제1 ILD 층 및 제1 CESL의 에칭하는 단계는 제1 ILD 층을 등방성으로 에칭하는 단계와, 소스/드레인 피처의 상단 표면을 노출하도록 제1 CESL을 이방성으로 에칭하는 단계를 포함한다. 일부 실시예들에서, 제1 ILD 층 및 제1 CESL의 에칭 후, 제1 CESL의 일 부분은 제1 게이트 스페이서 및 제2 게이트 스페이서의 측벽들을 따라 배치된 채로 유지된다. 일부 구현예들에서, 실리사이드 층은 소스/드레인 피처의 상단 표면과 제2 CESL의 하단 표면 사이에서 연장된다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 명세서에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조물들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예들
실시예 1. 반도체 구조물에 있어서,
제1 방향을 따라 연장되고 제1 채널 영역, 제2 채널 영역, 및 상기 제1 방향을 따라 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 샌드위치된 소스/드레인 영역을 포함하는 활성 영역;
상기 제1 채널 영역 위에 배치되고 상기 제1 방향에 수직인 제2 방향을 따르는 길이방향으로 연장되는 제1 게이트 구조물;
상기 제2 채널 영역 위에 배치되고 상기 제2 방향을 따르는 길이방향으로 연장되는 제2 게이트 구조물;
상기 소스/드레인 영역 위에 배치되는 소스/드레인 피처;
상기 제1 게이트 구조물의 측벽을 따라 배치되는 제1 게이트 스페이서;
상기 제2 게이트 구조물의 측벽을 따라 배치되는 제2 게이트 스페이서;
상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽들을 따라 연장되는 제1 접촉 에칭 정지 층(contact etch stop layer, CESL);
상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 CESL의 측벽들을 따라 연장되는 제2 CESL; 및
상기 제2 CESL이 상기 제1 CESL과 접촉 플러그 사이에 샌드위치되도록 상기 제2 CESL을 통해 연장되는 상기 접촉 플러그
를 포함하는 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 소스/드레인 피처의 상단 표면 및 측벽들을 감싸는 실리사이드 층
을 더 포함하며,
상기 접촉 플러그는 상기 실리사이드 층을 통해 상기 소스/드레인 피처에 전기적으로 커플링되는 것인 반도체 구조물.
실시예 3. 실시예 2에 있어서,
상기 실리사이드 층은 상기 제2 CESL을 언더컷하는 것인 반도체 구조물.
실시예 4. 실시예 2에 있어서,
상기 실리사이드 층은 또한 상기 제1 CESL을 언더컷하는 것인 반도체 구조물.
실시예 5. 실시예 2에 있어서,
상기 실리사이드 층은 상기 소스/드레인 피처의 측벽과 상기 제2 CESL 사이에서 연장되는 것인 반도체 구조물.
실시예 6. 실시예 1에 있어서,
상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 상기 제1 게이트 스페이서, 상기 제2 게이트 스페이서, 상기 제1 CESL, 및 상기 제2 CESL의 상단 표면들은 동평면 상에 있는 것인 반도체 구조물.
실시예 7. 실시예 6에 있어서,
상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 상기 제1 게이트 스페이서, 상기 제2 게이트 스페이서, 상기 제1 CESL, 및 상기 제2 CESL의 상단 표면들 상에 배치되고 상기 상단 표면들과 접촉하는 에칭 정지 층(etch stop layer, ESL)
을 더 포함하는 반도체 구조물.
실시예 8. 실시예 1에 있어서,
상기 제2 CESL의 하단 표면은 상기 제1 CESL의 하단 표면보다 상기 소스/드레인 피처 내로 더 연장되는 것인 반도체 구조물.
실시예 9. 반도체 구조물에 있어서,
격리 피처 위로 상승하는 반도체 몸체의 채널 영역;
상기 채널 영역을 감싸는 게이트 구조물;
상기 채널 영역의 측벽과 접촉하는 소스/드레인 피처;
상기 소스/드레인 피처의 하단 표면 상에 배치되는 후측 실리사이드 층; 및
상기 후측 실리사이드 층의 하단 표면과 접촉하도록 상기 격리 피처를 통해 연장되는 후측 접촉 피처
를 포함하며,
상기 후측 접촉 피처의 측벽은 제1 후측 접촉 에칭 정지 층(CESL) 및 제2 후측 CESL에 의해 상기 격리 피처로부터 이격되어 있는 것인 반도체 구조물.
실시예 10. 실시예 9에 있어서,
상기 게이트 구조물의 측벽을 따라 연장되는 게이트 스페이서;
상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 게이트 스페이서의 측벽을 따라 연장되는 제1 전측 CESL;
상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 전측 CESL의 측벽들을 따라 연장되는 제2 전측 CESL; 및
전측 실리사이드 층을 통해 상기 소스/드레인 피처에 전기적으로 커플링되도록 상기 제2 CESL을 따라 연장되는 접촉 플러그
를 더 포함하는 반도체 구조물.
실시예 11. 실시예 10에 있어서,
상기 전측 실리사이드 층은 상기 소스/드레인 피처의 상단 표면 및 측벽들을 감싸는 것인 반도체 구조물.
실시예 12. 실시예 10에 있어서,
상기 제1 전측 CESL, 상기 제2 전측 CESL, 상기 제1 후측 CESL, 및 상기 제2 후측 CESL은 실리콘 질화물을 포함하는 것인 반도체 구조물.
실시예 13. 실시예 10에 있어서,
상기 전측 실리사이드 층은 상기 제2 전측 CESL을 언더컷하는 것인 반도체 구조물.
실시예 14. 실시예 10에 있어서,
상기 전측 실리사이드 층은 또한 상기 제1 전측 CESL을 언더컷하는 것인 반도체 구조물.
실시예 15. 방법에 있어서,
워크피스를 수용하는 단계 - 상기 워크피스는,
제1 방향을 따라 연장되고 제1 채널 영역, 제2 채널 영역, 및 상기 제1 방향을 따라 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 샌드위치된 소스/드레인 영역을 포함하는 활성 영역,
상기 제1 채널 영역 위에 배치되고 상기 제1 방향에 수직인 제2 방향을 따르는 길이방향으로 연장되는 제1 게이트 구조물,
상기 제2 채널 영역 위에 배치되고 상기 제2 방향을 따르는 길이방향으로 연장되는 제2 게이트 구조물,
상기 소스/드레인 영역 위에 배치되는 소스/드레인 피처,
상기 제1 게이트 구조물의 측벽을 따라 배치되는 제1 게이트 스페이서,
상기 제2 게이트 구조물의 측벽을 따라 배치되는 제2 게이트 스페이서,
상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽들을 따라 연장되는 제1 접촉 에칭 정지 층(contact etch stop layer, CESL),
상기 제1 CESL 위에 배치되는 제1 층간 유전체(interlayer dielectric, ILD) 층
을 포함함 -;
소스/드레인 액세스 트렌치를 형성하여 상기 소스/드레인 피처의 상단 표면 및 측벽들을 노출시키도록 상기 제1 ILD 층 및 상기 제1 CESL을 에칭하는 단계;
상기 에칭 후에, 상기 소스/드레인 피처의 상단 표면 및 측벽들을 감싸도록 실리사이드 층을 퇴적하는 단계;
상기 실리사이드 층 위를 포함하여, 상기 소스/드레인 액세스 트렌치 위에 제2 CESL 층을 퇴적하는 단계;
상기 제2 CESL 층 위에 제2 ILD 층을 퇴적하는 단계;
소스/드레인 접촉 개구부를 형성하여 상기 소스/드레인 피처의 상단 표면을 노출시키록 상기 제2 ILD 층 및 상기 제2 CESL을 에칭하는 단계; 및
상기 소스/드레인 접촉 개구부 위에 접촉 플러그를 형성하는 단계
를 포함하는 방법.
실시예 16. 실시예 15에 있어서,
상기 실리사이드 층은 TiSi, ZrSi, SbSi, BiSi, NiSi, SnSi, MoSi, 또는 이들의 조합을 포함하는 것인 방법.
실시예 17. 실시예 15에 있어서,
상기 접촉 플러그는 W, Ru, Co, Cu, Mo, TaN, 또는 TiN을 포함하는 것인 방법.
실시예 18. 실시예 15에 있어서,
상기 제1 ILD 층 및 상기 제1 CESL의 에칭은,
상기 제1 ILD 층을 등방성으로 에칭하는 단계; 및
상기 소스/드레인 피처의 상단 표면을 노출시키도록 상기 제1 CESL을 이방성으로 에칭하는 단계
를 포함하는 것인 방법.
실시예 19. 실시예 15에 있어서,
상기 제1 ILD 층 및 상기 제1 CESL의 에칭 후, 상기 제1 CESL의 일부분이 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽들을 따라 배치된 채로 남아 있는 것인 방법.
실시예 20. 실시예 15에 있어서,
상기 실리사이드 층은 상기 소스/드레인 피처의 상단 표면과 상기 제2 CESL의 하단 표면 사이에서 연장되는 것인 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 방향을 따라 연장되고 제1 채널 영역, 제2 채널 영역, 및 상기 제1 방향을 따라 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 샌드위치된 소스/드레인 영역을 포함하는 활성 영역;
    상기 제1 채널 영역 위에 배치되고 상기 제1 방향에 수직인 제2 방향을 따르는 길이방향으로 연장되는 제1 게이트 구조물;
    상기 제2 채널 영역 위에 배치되고 상기 제2 방향을 따르는 길이방향으로 연장되는 제2 게이트 구조물;
    상기 소스/드레인 영역 위에 배치되는 소스/드레인 피처;
    상기 제1 게이트 구조물의 측벽을 따라 배치되는 제1 게이트 스페이서;
    상기 제2 게이트 구조물의 측벽을 따라 배치되는 제2 게이트 스페이서;
    상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽들을 따라 연장되는 제1 접촉 에칭 정지 층(contact etch stop layer, CESL);
    상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 CESL의 측벽들을 따라 연장되는 제2 CESL; 및
    상기 제2 CESL이 상기 제1 CESL과 접촉 플러그 사이에 샌드위치되도록 상기 제2 CESL을 통해 연장되는 상기 접촉 플러그
    를 포함하는 반도체 구조물.
  2. 제1항에 있어서,
    상기 소스/드레인 피처의 상단 표면 및 측벽들을 감싸는 실리사이드 층
    을 더 포함하며,
    상기 접촉 플러그는 상기 실리사이드 층을 통해 상기 소스/드레인 피처에 전기적으로 커플링되는 것인 반도체 구조물.
  3. 제2항에 있어서,
    상기 실리사이드 층은 상기 제2 CESL을 언더컷하는 것인 반도체 구조물.
  4. 제2항에 있어서,
    상기 실리사이드 층은 또한 상기 제1 CESL을 언더컷하는 것인 반도체 구조물.
  5. 제2항에 있어서,
    상기 실리사이드 층은 상기 소스/드레인 피처의 측벽과 상기 제2 CESL 사이에서 연장되는 것인 반도체 구조물.
  6. 제1항에 있어서,
    상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 상기 제1 게이트 스페이서, 상기 제2 게이트 스페이서, 상기 제1 CESL, 및 상기 제2 CESL의 상단 표면들은 동평면 상에 있는 것인 반도체 구조물.
  7. 제1항에 있어서,
    상기 제2 CESL의 하단 표면은 상기 제1 CESL의 하단 표면보다 상기 소스/드레인 피처 내로 더 연장되는 것인 반도체 구조물.
  8. 반도체 구조물에 있어서,
    격리 피처 위로 상승하는 반도체 몸체의 채널 영역;
    상기 채널 영역을 감싸는 게이트 구조물;
    상기 채널 영역의 측벽과 접촉하는 소스/드레인 피처;
    상기 소스/드레인 피처의 하단 표면 상에 배치되는 후측 실리사이드 층; 및
    상기 후측 실리사이드 층의 하단 표면과 접촉하도록 상기 격리 피처를 통해 연장되는 후측 접촉 피처
    를 포함하며,
    상기 후측 접촉 피처의 측벽은 제1 후측 접촉 에칭 정지 층(CESL) 및 제2 후측 CESL에 의해 상기 격리 피처로부터 이격되어 있는 것인 반도체 구조물.
  9. 제8항에 있어서,
    상기 게이트 구조물의 측벽을 따라 연장되는 게이트 스페이서;
    상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 게이트 스페이서의 측벽을 따라 연장되는 제1 전측 CESL;
    상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 전측 CESL의 측벽들을 따라 연장되는 제2 전측 CESL; 및
    전측 실리사이드 층을 통해 상기 소스/드레인 피처에 전기적으로 커플링되도록 상기 제2 CESL을 따라 연장되는 접촉 플러그
    를 더 포함하는 반도체 구조물.
  10. 방법에 있어서,
    워크피스를 수용하는 단계 - 상기 워크피스는,
    제1 방향을 따라 연장되고 제1 채널 영역, 제2 채널 영역, 및 상기 제1 방향을 따라 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 샌드위치된 소스/드레인 영역을 포함하는 활성 영역,
    상기 제1 채널 영역 위에 배치되고 상기 제1 방향에 수직인 제2 방향을 따르는 길이방향으로 연장되는 제1 게이트 구조물,
    상기 제2 채널 영역 위에 배치되고 상기 제2 방향을 따르는 길이방향으로 연장되는 제2 게이트 구조물,
    상기 소스/드레인 영역 위에 배치되는 소스/드레인 피처,
    상기 제1 게이트 구조물의 측벽을 따라 배치되는 제1 게이트 스페이서,
    상기 제2 게이트 구조물의 측벽을 따라 배치되는 제2 게이트 스페이서,
    상기 소스/드레인 피처의 상단 표면 위에 배치되고 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽들을 따라 연장되는 제1 접촉 에칭 정지 층(contact etch stop layer, CESL),
    상기 제1 CESL 위에 배치되는 제1 층간 유전체(interlayer dielectric, ILD) 층
    을 포함함 -;
    소스/드레인 액세스 트렌치를 형성하여 상기 소스/드레인 피처의 상단 표면 및 측벽들을 노출시키도록 상기 제1 ILD 층 및 상기 제1 CESL을 에칭하는 단계;
    상기 에칭 후에, 상기 소스/드레인 피처의 상단 표면 및 측벽들을 감싸도록 실리사이드 층을 퇴적하는 단계;
    상기 실리사이드 층 위를 포함하여, 상기 소스/드레인 액세스 트렌치 위에 제2 CESL 층을 퇴적하는 단계;
    상기 제2 CESL 층 위에 제2 ILD 층을 퇴적하는 단계;
    소스/드레인 접촉 개구부를 형성하여 상기 소스/드레인 피처의 상단 표면을 노출시키록 상기 제2 ILD 층 및 상기 제2 CESL을 에칭하는 단계; 및
    상기 소스/드레인 접촉 개구부 위에 접촉 플러그를 형성하는 단계
    를 포함하는 방법.
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