TW202205533A - 半導體裝置及其製造方法 - Google Patents

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蔡慶威
程冠倫
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract

根據本揭露的一種半導體裝置包括一第一電晶體及一第二電晶體。 第一電晶體包括多個第一通道部件及包圍各個第一通道部件的一第一閘極結構。 第二電晶體包括多個第二通道部件及位於第二通道部件上的一第二閘極結構。各個第一通道部件具有一第一寬度及小於第一寬度的一第一高度。各個第二通道部件具有一第二寬度及大於第二寬度的一第二高度。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
半導體積體電路(IC)產業經歷了指數型快速增長。積體電路(IC) 材料及設計方面的技術進步產生了多世代的的積體電路(IC)，每一世代積體電路(IC)的電路都比上一世代更小更加複雜。在積體電路(IC)演進的過程中，功能密度(即，每一晶片面積上內連接裝置的數量)普遍增加，而幾何尺寸(即，使用製造製程可形成的最小部件(或線路))卻為縮小。此種微縮製程通常透過提高生產效率及降低相關成本而帶來益處。上述微縮也增加了製程及製造半導體裝置的複雜性。
舉例來說，隨著積體電路(IC)技術向更小的技術世代發展，導入了多閘極裝置，以透過增加閘極-通道耦合、降低截止狀態電流及減少短通道效應(short-channel effect, SCE)來改善閘極控制。多閘極裝置一般是指具有閘極結構，或其部分位元於通道區的一側以上。鰭式場效應電晶體(Fin-like field effect transistor, FinFET)及多橋通道(multi-bridge-channel, MBC)電晶體為多閘極裝置的示例，其已成為高效能及低漏電應用的普及且有前景的備選裝置。鰭式場效應電晶體(FinFET)具有一個上升通道，其多麵包覆著閘極（例如，閘極包覆從基底延伸出來的半導體材料“鰭”的頂部及側壁）。多橋通道(MBC)電晶體的閘極結構可局部或全部延伸圍繞通道區，以提供對通道區的兩個或多個側面的存取。由於其閘極結構環繞通道區，多橋通道(MBC)電晶體也可稱作環繞式閘極電晶體(surrounding gate transistor, SGT)或閘極全繞式(gate-all-around, GAA)電晶體。多橋通道(MBC)電晶體的通道區可由奈米線、奈米片或其它奈米結構形成，且基於此原因，多橋通道(MBC)電晶體也可稱作奈米線電晶體或奈米片電晶體。
多橋通道(MBC)電晶體的一通道區可具有片狀形狀，其中通道區的寬度大於其高度，以提高多橋通道(MBC)電晶體的驅動電流。上述的多橋通道(MBC)電晶體可適用於高驅動電流的應用，但對於封裝密度及單元尺寸更為關鍵的其它應用來說可能不甚理想。因此，儘管傳統的多橋通道(MBC)電晶體一般來說已經足以滿足其預期性目的，但其並非在所有方面都令人滿意。
在一些實施例中，一種半導體裝置包括：一第一電晶體及一第二電晶體。第一電晶體包括多個第一通道部件及包圍各個第一通道部件的一第一閘極結構。第二電晶體包括多個第二通道部件及位於第二通道部件上的一第二閘極結構。各個第一通道部件具有一第一寬度及小於第一寬度的一第一高度，且各個第二通道部件具有一第二寬度及大於第二寬度的一第二高度。
在一些實施例中，一種半導體裝置包括：一第一電晶體及一第二電晶體。第一電晶體包括位於一第一基體部上且與其隔開的一第一通道部件及包圍第一通道部件的一第一閘極結構。第二電晶體包括位於一第二基體部上且與其隔開的一第二通道部件及位於第二通道部件上且包括一界面層、一閘極介電層及一閘極電極的一第二閘極結構。界面層位於第二通道部件及第二基體部上。閘極介電層位於界面層上。閘極電極未延伸於第二通道部件與第二基體部之間。
在一些實施例中，一種半導體裝置之製造方法包括：沉積包括交錯的多個犧牲層與多個通道層的一堆疊於一基底上；圖案化堆疊及基底成為一第一鰭形結構及一第二鰭形結構；形成一第一虛置閘極堆疊於第一鰭形結構的一第一通道區上，且形成一第二虛置閘極堆疊於第二鰭形結構的一第二通道區上；形成多個源極/汲極特徵部件夾於第一通道區與第二通道區之間；去除第一虛置閘極堆疊及第二虛置閘極堆疊；選擇性去除位於第一通道區的犧牲層，以釋出位於第一通道區的通道層；選擇性去除位於第二通道區的犧牲層，以形成多個第一通道部件於第二通道區內；選擇性修整位於第一通道區的通道層，以形成多個第二通道部件於第一通道區內；形成一第一閘極結構於第二通道部件上；以及形成一第二閘極結構於第一通道部件上。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。再者，當使用 “約”、 “近似”或相似用語來描述一數字或數值範圍時，除非另有說明，否則該用語在於涵蓋包括所述數字的+/-10%範圍內。舉例來說，用語“約5 nm”包括4.5 nm至5.5 nm的尺寸範圍。
本揭露總體上關於多閘極電晶體及製造方法，更特別是關於一種半導體裝置，包括一種以上類型的通道部件，以滿足不同裝置要求。
多橋通道(MBC)電晶體為下一世代裝置中具有前景的備選者。對於需要高驅動電流及高開關速度的應用，多橋通道(MBC)電晶體的通道部件可具有片狀形狀，此種通道部件可被稱為 奈米片通道部件。奈米片通道部件的寬度大於其高度，以增強驅動電流。對於其它一些應用，例如系統級晶片(system-on-chip, SoC)及靜態隨機存取記憶體(static random access memory, SRAM)應用，驅動電流並非最重要的要求。相反地，更低的功耗及更短的單元高度才是關鍵指標 當具有奈米線通道部件的多橋通道(MBC)電晶體用於這些後者應用時，由於有效寬度較低，驅動電流可能會大幅下降。此處，奈米線通道部件指的是寬度與其高度基本相同的通道部件。
本揭露提供了一種半導體裝置，其包括位於一第一區域的多個垂直奈米線通道部件及位於一第二區域的多個水平奈米線通道部件。當第一裝置區域用於高驅動電流應用及第二裝置區域用於高封裝密度應用時，水平奈米片通道部件提供增加的驅動電流及改善的速度。垂直奈米片通道部件提供狹小的佔用面積(footprint)以增加封裝密度，同時仍然允許足夠的有效寬度以獲得滿意的驅動電流位準。或者，第一區域可為n型裝置區域，第二區域可為p型裝置區域。水平奈米片通道部件包括適合n型電荷載體的主表面，而垂直奈米片通道部件包括適合p型電荷載體的主表面。 本揭露也提供了形成此半導體裝置的示例製程。
現將參照圖式更詳細說明本揭露的各個實施例。據此，第1圖係繪示出根據本揭露的實施例之製造半導體裝置的方法100流程圖。方法100僅為一示例，而非將本揭露限制於方法100中明確說明的內容。可在方法100之前、期間及之後提供額外的操作步驟，並且可替換、移除或移動所述的一些操作步驟，以用於上述方法的額外實施例。為了簡化起見，此處並未詳細說明所有的操作步驟。以下配合第2A-26A、2B-26B及15C-26C圖對方法100進行說明，這些圖式為根據本揭露的實施例之工作部件於製造的不同階段的局部剖面示意圖。第27-29圖繪示出根據本揭露的不同實施例之位於通道區內通道部件的剖面示意圖。第2A-26A、2B-26B、15C-26C及27-29圖繪示出一工作部件200。由於將由工作部件200來形成半導體裝置，因此根據上下文需要，也可將工作部件200稱作半導體裝置200。
請參照第1、2A及2B圖，方法100包括步驟區塊102，其中提供了一工作部件200。第2A圖繪示出工作部件200沿Y方向的局部剖面示意圖，第2B圖繪示出沿X方向的局部剖面示意圖。如第2A及2B圖所示，工作部件200包括一基底202及位於基底202上的一堆疊204。堆疊204包括多個犧牲層206及多個通道層208以交替配置的方式垂直堆疊。換句話說，堆疊204包括交錯的多個犧牲層206與多個通道層208。在一實施例中，基底202可為一半導體基底，例如矽基底。基底202可包括各種膜層，包括形成於半導體基底上的導電層或絕緣層。基底202可包括各種摻雜配置，取決於所屬技術領域已知的設計要求。舉例來說，可在為不同裝置類型(例如，n型電晶體或p型電晶體)設計的區域中，成不同的摻雜配置(例如，n型井區、p型井區)於基底202上。合適的摻雜可包括摻雜物的離子佈植及/或擴散製程。基底202還可包括其它半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基底202可包括化合物半導體及/或合金半導體。再者，基底202可選擇性包括一磊晶層(epi-layer)，可受應變以增強效能，可包括絕緣體上覆矽(silicon-on-insulator, SOI)結構，及/或可具有其它合適的增強特徵。
犧牲層206及通道層208的組成是不同的。在一實施例中，犧牲層206可由矽鍺(SiGe)形成，而通道層208由矽(Si)形成。然而，也可能是其它半導體材料組合，包括那些在犧牲層與通道層之間提供不同的氧化速率及/或蝕刻選擇比的材料。舉例來說，犧牲層206及通道層208中任何一者可包括其它材料，例如鍺、化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其組合。舉例來說，堆疊204的多個膜層的磊晶生長可透過分子束磊晶(molecular beam epitaxy, MBE)製程、氣相磊晶(vapor phase epitaxy, VPE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程及/或其它合適的磊晶生長製程來進行。在一些實施例中，通道層208可包括與基底202相同的材料。在一些實施例中，犧牲層206及通道層208為實質上無摻雜物的(即，具有一外質摻雜物濃度約在0 cm-3 至1x1017 cm-3 的)，其中例如在磊晶生長期間未進行有意的摻雜。
需指出的是，如第2A及2B圖以及其它圖式所繪示，三(3)層犧牲層206及三(3)層通道層208交替排置，這些圖式僅用於說明性目的，而並未超出申請專利範圍的具體記載內容之外。可理解的是，可在堆疊204內形成任意數量的犧牲層及通道層。膜層的數量取決於裝置200的通道部件所需數量。在一些實施例中，通道層208的數量在2至8之間。在一些實施例中，為了同時形成垂直奈米片通道部件及水平通道部件，各個通道層208的一第一厚度T1大於各個犧牲層206的一第二厚度T2。在一些示例中，第一厚度T1與第二厚度T2的比值可約在0.8至4之間，例如約在1.5至4之間。第一厚度T1可約在6奈米(nm)至16奈米之間，第二厚度T2可約在2奈米至6奈米之間。
請參照第1、3A、3B、4A及4B圖，方法100包括步驟區塊104，其中形成一第一鰭形結構210-1於基底202的一第一區域1000(或第一裝置區域1000)內，且形成一第二鰭形結構210-2於基底202的一第二區域2000(或第二裝置區域2000)內。第3A圖繪示出第一區域1000沿Y方向的局部剖面示意圖，第3B圖繪示出第一區域1000沿X方向的局部剖面示意圖。第4A圖繪示出第二區域2000沿Y方向的局部剖面示意圖，第4B圖繪示出第二區域2000沿X方向的局部剖面示意圖。如第3B及4B圖所示，第一鰭形結構210-1及第二鰭形結構210-2由堆疊204及一部分的基底202形成。第一鰭形結構210-1具有沿Y方向的一第一鰭部寬度F1，第二鰭形結構210-2具有沿Y方向的一第二鰭部寬度F2。第二鰭部寬度F2小於第一鰭部寬度F1。在一些示例中，第一鰭部寬度F1可約在14 nm至64 nm之間，第二鰭部寬度F2可約在4 nm至8 nm之間。較小的第二鰭部寬度F2有助於減小在第二區域2000中形成的電晶體的佔用面積，進而增加位於第二區域2000的電晶體的封裝密度。
儘管未繪示，一鰭頂部硬式罩幕層可沉積於堆疊204上，並可圖案化而形成一蝕刻罩幕，用以圖案化堆疊204及基底202成一第一鰭形結構210-1及一第二鰭形結構210-2。鰭頂部硬式罩幕層可為單層或多層。在一些實施例中，鰭頂部硬式罩幕層可包括氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、碳化矽或其組合。在鰭頂部硬式罩幕層為多層的實施例中，鰭頂部硬式罩幕層可包括沉積於堆疊204上的氧化矽層及沉積於氧化矽層上的氮化矽層。在步驟區塊104的操作步驟可包括微影製程及蝕刻製程。示例性製程可包括於鰭頂部硬式罩幕層上塗佈光阻劑(例如，旋塗)、軟烤、罩幕對準、曝光、後曝烤、光阻劑顯影、清洗、乾燥(例如，旋乾及/或硬烤)、其它合適的微影技術及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，反應離子蝕刻(RIE)蝕刻)、濕式蝕刻及/或其它蝕刻方法。在第3B及4B圖所示的一些實施例中，圖案化也蝕刻於基底202內，使得第一鰭形結構210-1及第二鰭形結構210-2各自包括由基底202形成的一基體部202B及由堆疊204形成的一上部。上部包括堆疊204的犧牲層206及通道層208。在一些實施例中，第一鰭形結構210-1及第二鰭形結構210-2可使用雙重圖案化或多重圖案化製程製造。一般來說，雙重圖案化或多重圖案化製程結合了微影及自對準製程，允許形成具有比使用單一的直接微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，在一基底上形成一材料層，並使用微影製程進行圖案化。使用自對準製程在圖案化的材料層側邊形成間隔層。然後，移除材料層，之後可使用餘留的間隔層或芯棒，透過蝕刻堆疊204及基底202來圖案化出第一鰭形結構210-1及第二鰭形結構210-2。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(RIE)及/或其它合適的製程。如第3B及4B圖所示，第一鰭形結構210-1及第二鰭形結構210-2沿X方向縱向延伸。
仍請參照第3B及4B圖。分別形成第一鰭形結構210-1及第二鰭形結構210-2於第一區域1000及第二區域2000內之後，在相鄰的鰭形結構 (例如，第一鰭形結構210-1及相鄰的第一鰭形結構210-1或第二鰭形結構210-2及相鄰的第二鰭形結構210-2) 之間  形成一隔離特徵部件212。隔離特徵部件212也可稱為淺溝槽隔離(shallow trench isolation, STI)特徵部件212。舉例來說，在一些實施例中，首先在工作部件200上沉積一介電層，用一介電材料填充第一鰭形結構210-1及第二鰭形結構210-2之間的溝槽。在一些實施例中，介電層可包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、低k值介電層、其組合及/或其它合適的材料。在不同示例中，介電層可透過化學氣相沉積(CVD)製程、次常壓化學氣相沉積(subatmospheric CVD, SACVD)製程、流動式化學氣相沉積(flowable CVD)製程、原子層沉積(atomic layer deposition, ALD)製程、物理氣相沉積(physical vapor deposition, PVD)製程及/或其它合適的製程來沉積。然後，薄化及平坦化沉積的介電材料，例如透過化學機械研磨(CMP)製程。透過乾式蝕刻製程、濕式蝕刻製程及/或其組合進一步凹陷平坦化的介電層，以形成淺溝槽隔離(STI)特徵部件212。 在進行凹陷之後，第一鰭形結構210-1及第二鰭形結構210-2的至少其上部升高至淺溝槽隔離(STI)特徵部件212上方。
仍請參照第1、5A、5B、6A、6B、7A、7B、8A及8B圖，方法100包括步驟區塊106，其中形成閘極堆疊220於第一鰭形結構210-1的通道區21CC上及第二鰭形結構210-2的通道區22CC上。在一些實施例中，採用閘極取代製程(或後閘極製程)，其中虛置閘極堆疊220作為功能閘極結構的預留位置，並在後續製程中移除並取代為功能閘極結構。也可能使用其它製程及配置。現在請參照第5A、5B、6A及6B圖。為了形成虛置閘極堆疊220，使用化學氣相沉積(CVD)製程、次常壓化學氣相沉積(SACVD)製程、流動式化學氣相沉積製程、原子層沉積(ALD)製程，在第一區域1000及第二區域2000上依序沉積一虛置介電層214、一虛置閘極電極層216及一閘極頂部硬式罩幕218。在一些實施例中，虛置介電層214可由氧化矽、氮化矽或其它合適的介電材料形成，並且其功能是防止在後續製程(例如，形成虛置閘極堆疊)期間損壞第一鰭形結構210-1及第二鰭形結構210-2。虛置閘極電極層216可由多晶矽形成。閘極頂部硬式罩幕218可為單層或多層，並且可包括氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳氧化矽或其組合。在閘極頂部硬式罩幕218為多層的示例中，閘極頂部硬式罩幕218可包括氧化矽層及位於氧化矽層上的氮化矽層。
現在請參照第7A、7B、8A及8B圖，在進行沉積之後，透過一圖案化製程對閘極頂部硬式罩幕218、虛置閘極電極層216及虛置介電層214進行圖案化，其可包括微影製程（例如，光學微影或電子束微影）及蝕刻製程。 微影製程可進一步包括光阻劑塗佈(例如，旋塗)、軟烤、罩幕對準、曝光、後曝烤、光阻劑顯影、清洗、乾燥(例如，旋乾及/或硬烤)、其它合適的微影技術及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，反應離子蝕刻(RIE)蝕刻)、濕式蝕刻及/或其它蝕刻方法。請參照第7A及8A圖，虛置閘極堆疊220形成於基底202上，並且至少局部位於第一鰭形結構210-1及第二鰭形結構210-2上。在進行圖案化之後，將虛置介電層214及虛置閘極電極層216成形為虛置閘極堆疊220。位於虛置閘極堆疊220下方的第一鰭形結構210-1部分為第一鰭形結構210-1的通道區21CC。關於位於第一區域1000的第一鰭形結構210-1，虛置閘極堆疊220也可定義出與通道區21CC相鄰及位於通道區21CC的兩相對側的源極/汲極區21SD。如第7A圖所示，各個通道區21CC可沿X方向夾設於兩個源極/汲極區21SD之間。相似地，位於虛置閘極堆疊220下方的第二鰭形結構210-2部分為第二鰭形結構210-2的通道區22CC。關於位於第二區域2000的第二鰭形結構210-2，虛置閘極堆疊220也可定義出與通道區22CC相鄰及位於兩相對側的源極/汲極區22SD。如第8A圖所示，各個通道區22CC可沿X方向夾設於兩個源極/汲極區22SD之間。由於位於第一鰭形結構210-1的源極/汲極區21SD上或未於第二鰭形結構210-2的源極/汲極區22SD上並未形成虛置閘極堆疊220，因此第7B圖中的源極/汲極區21SD及第8B圖中的源極/汲極區22SD並未位於一虛置閘極堆疊220下方。
請參照第1、9A、9B、10A及10B圖，方法100包括步驟區塊108，其中沉積一閘極間隙壁222於基底202上，包括沿著虛置閘極堆疊220的側壁。在一些實施例中，用於形成閘極間隙壁222的間隔材料順應性沉積於工作部件200上，包括在閘極堆疊220的上表面及側壁上。此處使用的用語 “順應性”用於方便說明在各個區域上具有實質上一致厚度的膜層。閘極間隙壁222可具有單層結構或包括多層。在第9A及10A圖所示的一些實施例中，閘極間隙壁222包括單層結構。閘極間隙壁222可包括氧化矽、氮氧化矽、氮化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、其它合適的介電材料或其組合。可使用化學氣相沉積(CVD)製程、次常壓化學氣相沉積(SACVD)製程、流動式化學氣相沉積製程、原子層沉積(ALD)製程或其它合適的製程，將一間隙壁材料沉積在閘極堆疊220上。然後，以異向性蝕刻製程對間隙壁材料進行回蝕刻而形成閘極間隙壁222。異向性蝕刻製程露出第一鰭形結構210-1及第二鰭形結構210-2相鄰於虛置閘極堆疊220且未被虛置閘極堆疊220覆蓋的部分(例如，位於第一區域1000的源極/汲極區21SD或第二區域2000的22SD)。位於閘極堆疊220正上方的間隙壁材料的部分可通過異向性蝕刻製程局部或完全去除，而閘極間隙壁222仍餘留於閘極堆疊220的側壁上。
請參照第1、9A、9B、10A及10B圖，方法100包括步驟區塊110，其中凹陷位於第一區域1000中的源極/汲極區21SD及第二區域2000的源極/汲極區22SD，以形成源極/汲極溝槽224。在一些實施例中，凹陷為透過使用虛置閘堆疊220及閘極間隙壁222作為蝕刻罩幕對位於第一區域1000的源極/汲極區21SD及位於第二區域2000的源極/汲極區22SD進行蝕刻所進行的。凹陷可包括乾蝕刻製程，其可以含氧氣體、氫氣、含氟氣體(例如CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氯氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBR3 )、含碘氣體、其它合適的氣體及/或電漿及/或其組合來實施。 在第9A及10A圖所示的一些實施例中，凹陷第一鰭形結構210-1及第二鰭形結構210-2的上部，以形成源極/汲極溝槽224。源極/汲極溝槽224露出犧牲層206及通道層208的側壁。在一些實施例中，第一鰭形結構210-1及第二鰭形結構210-2的至少一部分基體部202B也是凹陷的。亦即，源極/汲極溝槽224可延伸至第一區域1000及第二區域2000的基體部202B內。源極/汲極溝槽224的底部如第9B及10B圖所示且可具有凹形。
請參照第1、11A、11B、12A及12B圖，方法100包括步驟區塊112，其中形成內間隔特徵部件226。在一個示例製程中，形成內間隔特徵部件226包括選擇性性及局部去除犧牲層206，以形成內間隔凹槽(未明確繪示，因其現在填充了內間隔特徵部件226)，以及形成內間隔特徵部件226於內間隔凹槽內。當露出於源極/汲極溝槽224內的犧牲層206選擇性及局部凹陷而形成內間隔凹槽時，露出的通道層208實質上並未蝕刻。在通道層208實質上由Si形成且犧牲層206實質上由SiGe形成的實施例中，犧牲層206的選擇性凹陷可包括SiGe氧化製程，接著進行SiGe氧化物的去除。 在那些實施例中，SiGe氧化製程可包括使用臭氧。在一些實施例中，選擇性凹陷可為選擇性等向性蝕刻製程(例如，選擇性乾式蝕刻製程或選擇性濕式蝕刻製程)，且犧牲層206的凹陷程度由蝕刻製程的進行時間所控制。在一些實施例中，選擇性乾式蝕刻製程可包括使用一或多種氟基蝕刻劑，例如氟氣或氫氟碳化物。在一些實施例中，選擇性濕式蝕刻製程可包括氫氟化物(HF)或NH4 OH蝕刻劑。
於內間隔凹槽內形成內間隔特徵部件226包括沉積一內間隔層於工作部件200上，並回蝕刻位於內間隔凹槽以外的內間隔層以形成內間隔特徵部件226。在一些實施例中，內間隔層可透過CVD、PECVD、LPCVD、ALD或其它合適的方法沉積於工作部件200上。內間隔層可由氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭、氧化矽、氮碳化矽、氮碳氧化矽、碳氮化矽、低k值材料、其它合適的金屬氧化物或其組合形成。之後，可回蝕刻沉積的內間隔層，以形成內間隔特徵部件226於內間隔凹槽中。
請參照第1、13A、13B、14A及14B圖，方法100包括步驟區塊114，其中形成第一源極/汲極特徵部件228-1於第一區域1000的源極/汲極溝槽224內，且形成第二源極/汲極特徵部件228-2於第二區域2000的源極/汲極溝槽224內。第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2可包括用於n型裝置的n型磊晶源極/汲極特徵部件及用於p型裝置的p型磊晶源極/汲極特徵部件。在一些實施例中，第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2均為同一類型，並且可同時形成。 在一些其它實施例中，第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2為不同類型的，並且可各自形成。舉例來說，第一源極/汲極特徵部件228-1可為n型源極/汲極特徵部件，而第二源極/汲極特徵部件228-2可為p型源極/汲極特徵部件。 第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2可使用合適的磊晶製程形成，例如化學氣相沉積(CVD)沉積技術(例如，氣相磊晶(vapor-phase epitax, VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD, UHV-CVD))、分子束磊晶(molecular beam epitaxy, MBE)及/或其它合適的製程。在一些實施例中，第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2的磊晶生長可選擇性生長於通道層208及基底202(或基體部202B)的表面。由於沿Y方向第一鰭形結構210-1比第二鰭形結構210-2寬，因此沿Y方向第一源極/汲極特徵部件228-1也比第二源極/汲極特徵部件228-2寬。示例性的n型磊晶源極/汲極特徵部件部件可包括Si、GaAs、GaAsP、SiP或其它合適的材料。n型磊晶源極/汲極極特徵部件可在磊晶製程期間透過引入包括n型摻雜物(例如，磷(P)或砷(As))的摻雜物及/或其它合適的摻雜物(包括其組合)進行原位摻雜。若n型磊晶源極/汲極特徵部件未進行原位摻雜，則進行佈植製程(即，接面佈植製程)以摻雜n型磊晶源極/汲極特徵部件。示例性的p型磊晶源極/汲極極特徵部件可包括Si、Ge、AlGaAs、SiGe、摻硼的SiGe或其它合適的材料。p型磊晶源極/汲極特徵部件可在磊晶製程期間透過引入包括包括p型摻雜物(例如，硼(B)或BF2 )的摻雜物及/或其它合適的摻雜物(包括其組合)進行原位摻雜。若p型磊晶源極/汲極特徵部件未進行原位摻雜，則進行佈植製程(即，接面佈植製程)以摻雜p型磊晶源極/汲極特徵部件。
請參照第1、15A、15B、15C、16A、16B及16C圖，方法100包括步驟區塊116，其中形成接觸蝕刻停止層(contact etch stop layer, CESL)230及層間介電(interlayer dielectric, ILD)層232於第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2上。第15A圖繪示出第一區域1000沿Y方向的局部剖面示意圖。第15B及15C圖繪示出位於第一區域1000的通道區21CC及源極/汲極區21SD的局部剖面示意圖。第16A圖繪示出第二區域2000的沿Y方向的局部剖面示意圖。第16B及16C圖繪示出第二區域2000中的通道區22CC及源極/汲極區22SD的局部剖面示意圖。在一些實施例中，先沉積接觸蝕刻停止層(CESL)230於工作部件200上，包括位於第一區域1000的第一源極/汲極特徵部件228-1、第二區域2000的第二源極/汲極特徵部件228-2以及隔離特徵部件212的上表面上。在一些示例中，接觸蝕刻停止層(CESL)230可包括氮化矽層、氧化矽層、氮氧化矽層及/或所屬技術領域已知的其它材料。接觸蝕刻停止層(CESL)230可透過化學氣相沉積(CVD)或原子層沉積(ALD)形成。在沉積接觸蝕刻停止層(CESL)230的之後，層間介電(ILD)層232沉積於工作部件200上，包括位於接觸蝕刻停止層(CESL)230上。在一些實施例中，層間介電(ILD)層232的材料包括四乙基正矽酸鹽(tetraethylorthosilicate, TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽(例如，硼磷矽玻璃(borophosphosilicate glass, BPSG)、熔融矽玻璃(fused silica glass, FSG)、磷矽玻璃(phosphosilicate glass, PSG)、摻硼矽玻璃(boron doped silicon glass, BSG)及/或其它合適的介電材料。層間介電(ILD)層246可透過電漿增強化學氣相沉積(PECVD)製程、旋塗製程或其它合適的沉積技術進行沉積。在一些實施例中，在形成層間介電(ILD)層232之後，可對工作部件200進行退火，以改善層間介電(ILD)層232的完整性。 在進行層間介電(ILD)層232的沉積及退火之後，可透過一平坦化製程(例如，化學機械研磨(CMP)製程)對工作部件200進行平坦化，以形成一平整上表面，用以進一步加工。
請參照第1、17A、17B、17C、18A、18B及18C圖，方法100包括步驟區塊118，其中釋出位於第一區域1000的第一通道部件208-1及位於第二區域2000的第二通道部件208-2。 在一示例製程中，步驟區塊118的操作步驟包括去除虛置閘堆疊220及選擇性地去除犧牲層206。第17A圖繪示出第一區域1000沿Y方向的局部剖面示意圖。第17B及17C圖繪示出位於第一區域1000的通道區21CC及源極/汲極區21SD的局部剖面示意圖。第18A圖繪示出第二區域2000的沿Y方向的局部剖面示意圖。第18B及18C圖繪示出位於第二區域2000的通道區22CC及源極/汲極區22SD的局部剖面示意圖。首先請參照第17A、17B、18A及18B圖。在所繪示的實施例中，一選擇性蝕刻製程完全去除虛置閘堆疊220以露出位於第一區域1000的通道區21CC及位於第二區域2000的通道區22CC的犧牲層206及通道層208。如第17C及18C圖所示，接觸蝕刻停止層(CESL)230及層間介電(ILD)層232在步驟區塊118的操作期間保護第一源極/汲極特徵部件228-1及第二源極/汲極特徵部件228-2不受到損壞。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、其它合適的蝕刻製程或其組合。蝕刻製程可選擇為使其選擇性對虛置閘堆疊220進行蝕刻，而實質上不對接觸蝕刻停止層(CESL)230、層間介電(ILD)層232及閘極間隙壁222進行蝕刻。仍請參照第17A、17B、18A及18B圖，選擇性蝕刻製程選擇性蝕刻犧牲層206，而對於通道層208、閘極間隙壁222、層間介電(ILD)層232及內間隔特徵部件226的蝕刻極少或無蝕刻。可調整各種蝕刻參數以實現對犧牲層206的選擇性蝕刻，例如蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻(RF)偏電壓、射頻(RF)偏功率、蝕刻劑流速、其它合適的蝕刻參數或其組合。舉例來說，在蝕刻製程中選擇一種蝕刻劑，其對犧牲層206的材料(在所繪示的實施例中，矽鍺)的蝕刻速率高於通道層208的材料(在所繪示的實施例中，矽)。亦即，選擇性蝕刻製程中的蝕刻劑相對於犧牲層206的材料具有高蝕刻選擇性。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、其它合適的蝕刻製程或其組合。在一些實施例中，乾式蝕刻製程(例如，RIE製程)利用含氟氣體(例如SF6 )來選擇性蝕刻犧牲層206。在一些實施例中，可調整含氟氣體與含氧氣體(例如，O2 或O3 )的比值、蝕刻溫度及/或射頻(RF)功率，以選擇性蝕刻矽鍺或矽。在一些實施例中，濕式蝕刻製程利用包括氫氧化銨(NH4 OH)及水(H2 O)的蝕刻溶液來選擇性蝕刻犧牲層206。在一些實施例中，使用鹽酸(HCl)的化學氣相蝕刻製程可選擇性蝕刻犧牲層206。在步驟區塊118的操作步驟結束後，位於第一區域1000的通道區21CC的通道層208可自犧牲層206釋出，以形成第一通道部件208-1，且位於第二區域2000的通道區22CC的通道層208可自犧牲層206釋出，以形成第二通道部件208-2。步驟區塊118的操作步驟形成閘極溝槽234於第一區域1000的通道區21CC及第二區域2000的通道區22CC上。
現在請參照第17A及18A圖。如第17A圖所示，位於通道區21CC的各個第一通道部件208-1包括一第一通道部28C及一第一連接部28K。第一通道部28C完全懸浮於基體部202B上，且未位於閘極間隙壁222下方。第一連接部28K位於閘極間隙壁222的下方，且位於兩個內間隔特徵部件226之間或位於閘極間隙壁222與內間隔特徵部件226之間。如第18A圖所示，位於通道區22CC的各個第二通道部件208-2包括一第二通道部30C及一第二連接部30K。第二通道部30C完全懸於基體部202B上，且未位於閘極間隙壁222的下方。第二連接部30K位於閘極間隙壁222下方，且位於兩個內間隔特徵部件226之間或位於閘極間隙壁222與內間隔特徵部件226之間。
請參照第1、19A、19B、19C、20A、20B及20C圖，方法100包括步驟區塊120，其中修整位於第一區域1000的第一通道部件208-1，以形成第三通道部件208-3。第19A圖繪示出第一區域1000沿Y方向的局部剖面示意圖。第19B及19C圖繪示出位於第一區域1000的通道區21CC及源極/汲極區21SD的局部剖面示意圖。第20A圖繪示出第二區域2000沿Y方向的局部剖面示意圖。 第20B及20C圖繪示出位於第二區域2000的通道區22CC及源極/汲極區22SD的局部剖面示意圖。在一些實施例中，為了選擇性修整第一通道部件208-1，可形成一光阻劑罩幕236或罩幕層236於第二區域2000上，而露出第一區域1000。形成光阻劑罩幕236可包括沉積一光阻劑材料於工作部件200上，並使用微影技術對光阻劑材料進行圖案化，以露出第一區域1000。在一些實施例中，光阻劑層可使用旋塗或合適的方法進行沉積。在一些實施例中，修整第一通道部件208-1可包括使用對第一通道部件208-1(其可由矽形成)具有選擇性的蝕刻製程。在一些其它實施例中，修整製程可包括兩階段製程。示例性兩階段製程的第一階段包括對第一通道部件208-1進行局部氧化，以形成氧化矽層。示例性兩階段製程的第二階段包括選擇性去除氧化矽層。舉例來說，選擇性去除氧化矽層的可包括使用稀釋的氫氟酸(diluted hydrofluoric acid, DHF)或緩衝氫氟酸(buffered hydrofluoric acid, BHF)。在修整第一通道部件208-1之後，可使用合適的製程(例如，灰化)，去除位於第二區域2000的光阻劑罩幕236。此時，已實質上形成位於第一區域1000的第三通道部件208-3及第二區域2000的第二通道部件208-2。如進一步結合第27、28及29圖所繪示，各個第三通道部件208-3具有一寬度大於其高度，因此具有一水平奈米片排列取向，而各個第二通道部件208-2具有一高度大於其寬度，因此具有垂直奈米片排列取向。
現在請參照第19A及20A圖。如第19A圖所示，由於第三通道部件208-3是由修整第一通道部件208-1所形成，因此修整第17A圖中的第一通道部28C，以形成第三通道部28C’，而第一連接部28K受保護而未修整。亦即，各個第三通道部件208-3包括一第三通道部28C’及第一連接部28K。由於光阻劑罩幕236的遮蔽，第二通道部件208-2在步驟區塊120中未發生任何尺寸變化。由於位於第一區域1000的第三通道部件208-3及第二區域2000的第二通道部件208-2由相同的堆疊204形成，因此第三通道部件208-3的間距可實質上等於第二通道部件208-2的間距。由於步驟區塊120中進行的修整，第三通道部28C’的高度(沿Z方向)與第一連接部28K的高度(沿Z方向)之間的差可約在1 nm至8 nm之間。相反地，第二通道部30C的高度(沿Z方向)與第二連接部30K的高度(沿Z方向)之間的差可為實質上不存在的，例如約在0 nm至1 nm之間。第一連接部28K的厚度及第二連接部30K的厚度都可實質上相同於通道層208的第一厚度T1，其約在6 nm至16 nm之間。
請參照第1、21A、21B、21C、22A、22B、22C、23A、23B、23C、24A、24B及24C圖，方法100包括步驟區塊122，其中形成閘極結構250於第一區域1000的第三通道部件208-3上及第二區域2000的第二通道部件208-2上。第21A及23A圖繪示出第一區域1000沿Y方向的局部剖面示意圖。第21B、23B、21C及23C圖繪示出位於第一區域1000的通道區21CC及源極/汲極區21SD沿X方向的局部剖面示意圖。第22A及24A圖繪示出第二區域2000沿Y方向的局部剖面示意圖。第22B、24B、22C及24C圖繪示出位於第二區域2000沿X方向的通道區22CC及源極/汲極區22SD的局部剖面示意圖。各個閘極結構250可包括一界面層238、一閘極介電層240及一閘極電極242。首先於對照第21A、21B、22A及22B圖的區步驟區塊122中，可順應性形成界面層238於第一區域1000的第三通道部件208-3上及第二區域2000的第二通道部件208-2上。在一些實施例中，界面層238可包括一介電材料，例如氧化矽、矽酸鉿或氮氧化矽，且可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其它合適的方法形成。
之後，請參照第23A、23B、24A及24B圖，接著沉積一閘極介電層240於界面層238上，以包圍位於第一區域1000的第三通道部件208-3及第二區域2000的第二通道部件208-2。閘極介電層240可包括一或多種高k值介電材料。如此處所使用及所述的高k值介電材料，包括具有高介電常數的介電材料(例如，大於熱氧化矽的介電常數(約3.9))。 用於閘極介電層240的高k值介電材料示例可包括氧化鉿(HfO)、氧化鈦(TiO2 )、氧化鉿鋯(HfZrO)、氧化鉭(Ta2 O5 )、氧化鉿矽(HfSiO4 )、氧化鋯(ZrO2 )、氧化鋯矽(ZrSiO2 )、氧化鑭(La2 O3 )、氧化鋁(Al2 O3 )、氧化鋯(ZrO)、氧化釔(Y2 O3 )、SrTiO3 (STO)、BTO(BTiO3 )、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO3 (BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或其它合適的材料。 閘極介電層240可透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、氧化及/或其它合適的方法形成。在犧牲層206的第二厚度T2(如第2A圖所示)約在2 nm至4 nm之間的一些示例中，如第24A及24B圖所示，位於第二區域2000的通道區22CC的閘極介電層240可在相鄰的第二通道部件208-2之間合併。在那些情況中，相鄰的第二通道部件208-2之間的合併的閘極介電層240可防止膜層(例如，閘極電極242)完全包圍第二通道部件208-2。在犧牲層206的第二厚度T2(如第2A圖所示)大於約4 nm的其它示例中，位於第二區域2000的通道區22CC的閘極介電層240在相鄰的第二通道部件208-2之間不太可能合併。在這些其它實例中，膜層(例如，閘極電極242)，可完全包圍第二通道部件208-2。
仍請參照第23A、23B、24A及24B圖，之後沉積閘極電極242於閘極介電層240上。儘管並未個別繪示，然而閘極電極242可包括一或多個功函數層及一或多個金屬填充層。在一些實施例中，不同的功函數層堆疊可形成於n型裝置區域及p型裝置區域內。在這些實施例中，儘管n型裝置區域及p型裝置區域可具有某些共同的功函數層，然而n型裝置區域可包括一或多個於型裝置區域內並未存在的功函數層。相似地，在其它實施例中，p型裝置區域可包括未存在於n型裝置區域內的一或多個功函數層。p型功函數層包括任何合適的p型功函數材料，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭矽(TaSiN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、氮碳化鎢(WCN)、矽化鋯(ZrSi2 )、矽化鉬(MoSi2 )、矽化鉭(TaSi2 )、矽化鎳(NiSi2 )、其它p型功函數材料，或其組合。n型功函數層包括任何合適的n型功函數材料，如鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、碳化鈦鋁矽(TiAlSiC)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、碳化鉭矽鋁(TaSiAlC)、氮化鈦鋁(TiAlN)、其它n型功函數材料或其組合。需說明的是，p型功函數層並未侷限使用於p型裝置區域，n型功函數層並未侷限使用於n型裝置區域。p型功函數層及n型功函數層可應用在n型裝置區域及p型裝置區域，以實現所需的閾值電壓。在一些實施例中，閘極電極242可包括一或多個金屬填充層。舉例來說，以化學氣相沉積(CVD)或物理氣相沉積(PVD) 沉積一或多個金屬填充層於n型功函數層及p型功函數層上，使得金屬填充層填充閘極溝槽234的任何餘留部分。金屬填充層可包括合適的導電材料，例如，鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)或銅(Cu)。金屬填充層可額外或共同包括其它金屬、金屬氧化物、金屬氮化物、其它合適的材料或其組合。
在犧牲層206的第二厚度T2(如第2A圖所示)約在2nm至4nm之間的一些示例中，如第24A及24B圖所示，位於第二區域2000的通道區22CC的閘極介電層240可合併於相鄰的第二通道部件208-2之間。在這些示例中，相鄰於第二通道部件208-2之間合併的閘極介電層240可防止閘極電極242延伸於兩相鄰的第二通道部件208-2之間。因此，在這些示例中，閘極電極242並未完全環繞第二通道部件208-2。在犧牲層206的第二厚度T2(如第2A圖所示)大於約4nm的其它示例中，位於第二區域2000的通道區22CC的閘極介電層240不太可能合併於相鄰的第二通道部件208-2之間。 在這些其它示例中，閘極電極242可延伸於兩相鄰的第二通道部件208-2之間，並且完全環繞第二通道部件208-2。
請參照第23A、23B、23C、24A、24B及24C圖，平坦化工作部件200，以提供一平整表面。在一些實施例中，進行平坦化，以去除工作部件200上多餘的界面層238、閘極介電層240及閘極電極242。舉例來說，平坦化可包括化學機械研磨(CMP)製程，並且可進行至層間介電(ILD)層232的上表面與閘極電極242的上表面實質上為齊平的。
請參照第1、25A、25B、26A及26B圖，方法100包括步驟區塊124，其中進行進一步的製程。可繼續進行，以延續半導體裝置200的製造。舉例來說，可形成各種接點(contact)，以促進半導體裝置200中多橋通道(MBC)電晶體的操作。舉例來說，可形成第一源極/汲極電接點254，以電性連接至位於第一區域1000的第一源極/汲極特徵部件228-1，且可形成第二源極/汲極電接點255，以電性連接至位於第二區域2000的第二源極/汲極特徵部件228-2。形成第一源極/汲極電接點254及第二源極/汲極電接點255的一示例製程可包括形成源極/汲極接點開口穿過層間介電(ILD)層232及接觸蝕刻停止層(CESL)230、形成矽化物特徵部件252以及形成第一源極/汲極電接點254及第二源極/汲極電接點255於源極/汲極電接點開口內。在一些實施例中，矽化物特徵部件252可包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鈷(CoSi)或氮化鈦矽(TiSiN)。第一源極/汲極電接點254及第二源極/汲極電接點255可包括鎢(W)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)。為了形成進一步的內連接結構，可形成閘極接點、進一步的層間介電(ILD)層、進一步的接觸蝕刻停止層(CESL)以及額外的導電特徵部件於工作部件200上。如上所述，由於第一鰭形結構210-1沿Y方向寬於第二鰭形結構210-2，因此第一源極/汲極特徵部件228-1沿Y方向也寬於第二源極/汲極特徵部件228-2。因此，第一源極/汲極電接點254的一下表面沿Y方向寬於第二源極/汲極電接點255的一下表面。如第25C及26C圖所示，第一源極/汲極接點254的下表面沿Y方向具有一第一接觸寬度C1，而第二源極/汲極接點255的下表面沿Y方向具有一第二接觸寬度C2。在一些示例中，第一接觸寬度C1大於第二接觸寬度C2。第一接觸寬度C1與第二接觸寬度C2的比值(亦即，C1/C2)可約在2至10之間。
取決於堆疊204的配置，半導體裝置200的通道部件可具有第27-29圖所繪示的不同配置。首先，請參照第27圖，位於第一區域1000的通道區21CC的各個(第三通道部件208-3的)第三通道部28C’可具有一第一寬度W1及一第一高度H1。第一寬度W1大於第一高度H1。為此，各個(第三通道部件208-3的)第三通道部28C’具有其上表面及其下表面作為其主通道表面。由於第三通道部件208-3的主通道表面平行延伸於X-Y平面，因此第三通道部件208-3可視為水平奈米片通道部件。在一些實施例中，第一寬度W1約在10nm至60nm之間，第一高度H1約在3nm至8nm之間。請參照第28圖，位於第一區域1000的通道區22CC的各個(第二通道部件208-2的)第二通道部30C可具有一第二寬度W2及一第二高度H2。第二高度H2大於第二寬度W2。為此，各個第二通道部件208-2具有其側壁表面作為其主通道表面。由於第二通道部件208-2的主通道表面平行延伸於X-Z平面，因此第二通道部件208-2可視為垂直的奈米片通道部件。在一些實施例中，第二寬度W2約在3nm至7nm之間，第二高度H2約在5nm至15nm之間。在一些示例中，(第三通道部件208-3的)第三通道部28C’寬於且短於(第二通道部件208-2的)第二通道部30C。亦即，第一寬度W1大於第二寬度W2，第一高度H1小於第二高度H2。相較於第一區域1000中具有第三通道部件208-3的多橋通道(MBC)電晶體，較小的第二寬度W2使得第二區域2000中具有第二通道部件208-2的多橋通道(MBC)電晶體在Z-Y平面具有較小的佔用面積及較高的封裝密度。儘管其第二寬度W2較小，然而第二通道部件208-2的較大的第二高度H2(相較於第一高度H1)提供了具有合意的驅動電流位準的額外通道寬度。需指出的是，由於第三通道部件208-3及第二通道部件208-2由同一的堆疊204形成，因此具有相同的間距P(其可約在8nm至18nm之間)。
在步驟區塊124的操作結束後，如第25A圖所示，可形成一第一電晶體310於第一區域1000內，且如第26A圖所示，可形成一第二電晶體320於第二區域2000內。第一電晶體310及第二電晶體320皆為多橋通道(MBC)電晶體，因為其包括垂直堆疊的通道部件。在一些實施例中，第一電晶體310及第二電晶體320用於不同的應用。舉例來說，第一電晶體310具有大於第二電晶體320的驅動電流，而可用於高驅動電流或高速應用。第二電晶體320具有沿Y方向小於第一電晶體的寬度，而可用於高封裝密度的應用(例如，系統級晶片(SoC)及靜態隨機存取記憶體(SRAM)應用)。換句話說，在這些實施例中，第一區域1000為高驅動電流裝置區域，第二區域2000為高封裝密度區域。在一些其它實施例中，更詳細的說明如下，就電荷載體遷移率方面而言，第一電晶體310會更適合n型裝置，而第二電晶體320會更適合p型裝置。在那些其它實施例中，第一區域1000為n型裝置區域，而第二區域2000為p型裝置區域。
現在請參照第27至29圖。如第27圖所示，由於在方法100中，(第三通道部件208-3的)第三通道部28C’在步驟區塊120中進行選擇性修整，因此沉積於(第三通道部件208-3的)第三通道部28C’上的閘極介電層240並不會在(第三通道部件208-3的)第三通道部28C’之間合併，閘極結構250(包括閘極電極242)可完全包圍位於第一區域1000的(第三通道部件208-3的)第三通道部28C’。閘極電極242也可延伸於第一區域1000中的最底部第三通道部件208-3與基體部202B之間。位於第二區域2000的(第二通道部件208-2的)第二通道部30C在方法100的步驟區塊120中並未進行修整，而可具有較小的通道-部件間間隔(inter-channel-member spacing)。如第28圖所示，當堆疊204內的犧牲層206的第二厚度T2約在2nm至4nm之間時，相鄰的(第二通道部件208-2的)第二通道部30C上的閘極介電層240可合併，閘極電極242未延伸於相鄰的(第二通道部件208-2的)第二通道部30C之間或最底部第二通道部件208-2與基體部202B之間。如第29圖所示，當堆疊204內的犧牲層206的第二厚度T2大於約4nm(例如，約在4nm至6nm之間)時，相鄰(第二通道部件208-2的)第二通道部30C上的閘極介電層240不會合併，閘極電極242會延伸於相鄰的(第二通道部件208-2的)第二通道部30C之間或最底部第二通道部件208-2與基體部202B之間。
除了同時提供縮減的佔用面積與合意的通道寬度以外，第二通道部件208-2也可適用於p型裝置。當基底202為具有＜100＞晶向(即，主平面位於(100)晶面上)的矽基底時，第三通道部件208-3的主通道表面位於(100)晶面上，而第二通道部件208-2的主通道表面則位於(110)晶面上。由於電子遷移率在(100)晶面上最大，而電洞遷移率在(110)晶面上最大，因此當第三通道部件208-3用於n型多橋通道(MBC)電晶體，而第二通道部件208-2用於p型多橋通道(MBC)電晶體時，可將驅動電流最大化。
在一示例性實施例中，本揭露係有關於一種半導體裝置。半導體裝置可包括一第一電晶體及一第二電晶體。第一電晶體包括多個第一通道部件及包圍各個第一通道部件的一第一閘極結構。第二電晶體包括多個第二通道部件及位於第二通道部件上的一第二閘極結構。各個第一通道部件具有一第一寬度及小於第一寬度的一第一高度，且各個第二通道部件具有一第二寬度及大於第二寬度的一第二高度。
在一些實施例中，第一通道部件的一間距相同於第二通道部件的一間距。在一些實施例中，第一寬度大於第二寬度。在一些實施例中，第一高度小於第二高度。在一些實施例中，第二閘極結構包括一閘極介電層及一閘極電極。閘極電極透過閘極介電層與第二通道部件隔開。閘極介電層包圍各個第二通道部件，且閘極電極未完全包圍各個第二通道部件。在一些實施例中，閘極介電層包括相鄰於第二通道部件的其中一者的一第一部及相鄰於第二通道部件的其中另一者的一第二部，且第一部與第二部接觸。
在另一示例性實施例中，本揭露係有關於一種半導體裝置。半導體裝置可包括一第一電晶體及一第二電晶體。第一電晶體包括位於一第一基體部上且與其隔開的一第一通道部件及包圍第一通道部件的一第一閘極結構。第二電晶體包括位於一第二基體部上且與其隔開的一第二通道部件及位於第二通道部件上且包括一界面層、一閘極介電層及一閘極電極的一第二閘極結構。界面層位於第二通道部件及第二基體部上。閘極介電層位於界面層上。閘極電極未延伸於第二通道部件與第二基體部之間。
在一些實施例中，半導體裝置更包括一閘極間隙壁，沿第一閘極結構的多個側壁及第二閘極結構的多個側壁設置。在一些實施例中，第一通道部件沿一方向縱向延伸於第一源極/汲極特徵部件與第二源極/汲極特徵部件之間。第一通道部件包括位於第一閘極結構正下方的一通道部及沿上述方向位於通道部與第一源極/汲極特徵之間的一連接部。連接部的一高度大於通道部的一高度。在一些實施例中，第二通道部件沿一方向縱向延伸於一第一源極/汲極特徵與一第二源極/汲極特徵之間，第二通道部件包括位於第二閘極結構正下方的一通道部及沿上述方向位於通道部與第一源極/汲極特徵之間的一連接部，且連接部的一高度大於通道部的一高度。在一些實施例中，第二電晶體更包括一第三通道部件，位於第二通道部件上，第二閘極結構位於第三通道部件上，且閘極電極未延伸於第二通道部件與第三通道部件之間。在一些實施例中，第一通道部件具有一第一寬度及小於第一寬度的一第一高度，第二通道部件具有一第二寬度及大於第二寬度的一第二高度。在一些實施例中，第一寬度大於第二寬度。在一些實施例中，第一高度小於第二高度。
在另一示例性實施例，本揭露係有關於一種半導體之製造方法。上述方法可包括：沉積包括交錯的多個犧牲層與多個通道層的一堆疊於一基底上；圖案化堆疊及基底成為一第一鰭形結構及一第二鰭形結構；形成一第一虛置閘極堆疊於第一鰭形結構的一第一通道區上，且形成一第二虛置閘極堆疊於第二鰭形結構的一第二通道區上；形成多個源極/汲極特徵部件夾於第一通道區與第二通道區之間；去除第一虛置閘極堆疊及第二虛置閘極堆疊；選擇性去除位於第一通道區的犧牲層，以釋出位於第一通道區的通道層；選擇性去除位於第二通道區的犧牲層，以形成多個第一通道部件於第二通道區內；選擇性修整位於第一通道區的通道層，以形成多個第二通道部件於第一通道區內；形成一第一閘極結構於第二通道部件上；以及形成一第二閘極結構於第一通道部件上。
在一些實施例中，第一鰭形結構及第二鰭形結構沿一方向縱向延伸，且第一鰭形結構的一寬度大於第二鰭形結構的一寬度。在一些實施例中，各個通道層的一厚度小於第一鰭形結構的寬度，且各個通道層的厚度大於第二鰭形結構的寬度。在一些實施例中，選擇性去除位於第一通道區的犧牲層及選擇性去除位於第二通道區的犧牲層為同時進行，選擇性修整位於第一通道區的通道層包括用一遮蔽層遮蔽第二通道區。在一些實施例中，第一閘極結構包括與第二通道部件接觸的一第一閘極介電層及與第二通道部件隔開的一第一閘極電極。第二閘極結構包括與第一通道部件接觸的一第二閘極介電層及與第一通道部件隔開的一第二閘極電極。第一閘極電極包圍各個第二通道部件，而第二閘極電極未包圍各個第一通道部件。在一些實施例中，各個第一通道部件具有一第一高度，且各個第二通道部件具有一第二高度小於第一高度。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
21CC, 22CC:通道區 21SD, 22SD:源極/汲極區 28C:第一通道部 28C’:第三通道 28K:第一連接部 30C:第二通道部 30K:第二連接部 100:方法 102, 104, 106, 108, 110, 112, 114, 116, 118, 120, 122, 124:步驟區塊 200:工作部件/半導體裝置 202:基底 202B:基體部 204:堆疊 206:犧牲層 208:通道層 208-1:第一通道部件 208-2:第二通道部件 208-3:第三通道部件 210-1:第一鰭形結構 210-2:第二鰭形結構 212:隔離特徵部件/淺溝槽隔離(STI)特徵部件 214:虛置介電層 216:虛置閘極電極層 218:閘極頂部硬式罩幕 220:虛置閘極堆疊 222:閘極間隙壁 224:源極/汲極溝槽 226:內間隔特徵部件 228-1:第一源極/汲極特徵部件 228-2:第二源極/汲極特徵部件 230:接觸蝕刻停止層(CESL) 232:層間介電(ILD)層 234:閘極溝槽 236:光阻劑罩幕/罩幕層 238:界面層 240:閘極介電層 242:閘極電極 250:閘極結構 252:矽化物特徵部件 254:第一源極/汲極電接點 255:第二源極/汲極電接點 310:第一電晶體 320:第二電晶體 1000:第一(裝置)區域 2000:第二(裝置)區域 C1:第一接觸寬度 C2:第二接觸寬度 F1:第一鰭部寬度 F2:第二鰭部寬度 H1:第一高度 H2:第二高度 P:間距 T1:第一厚度 T2:第二厚度 W1:第一寬度 W2:第二寬度
第1圖一同繪示出根據本揭露的一或多個實施例之用於形成具有多個裝置區域的半導體裝置的方法的流程圖。 第2A-26A、2B-26B及15C-26C圖繪示出根據本揭露的一或多個實施例之依第1圖中方法的製造製程期間的工作部件的剖面示意圖。 第27-29圖繪示出根據本揭露的一或多個實施例的通道部件的剖面示意圖。
無
100:方法
102,104,106,108,110,112,114,116,118,120,122,124:步驟區塊

Claims (20)

  1. 一種半導體裝置，包括： 一第一電晶體，包括： 複數個第一通道部件；以及 一第一閘極結構，包圍該等第一通道部件中的每一者； 第二電晶體，包括： 複數個第二通道部件；以及 一第二閘極結構，位於該等第二通道部件上， 其中該等第一通道部件中的每一者具有一第一寬度及小於該第一寬度的一第一高度， 其中該等第二通道部件中的每一者具有一第二寬度及大於該第二寬度的一第二高度。
  2. 如請求項1之半導體裝置，其中該等第一通道部件的一間距相同於該等第二通道部件的一間距。
  3. 如請求項1之半導體裝置，其中該第一寬度大於該第二寬度。
  4. 如請求項1之半導體裝置，其中該第一高度小於該第二高度。
  5. 如請求項1之半導體裝置， 其中該第二閘極結構包括一閘極介電層及一閘極電極， 其中該閘極電極透過該閘極介電層與該等第二通道部件隔開， 其中該閘極介電層包圍該等第二通道部件中的每一者，以及 其中該閘極電極未完全包圍該等第二通道部件中的每一者。
  6. 如請求項5之半導體裝置，其中該閘極介電層包括相鄰於該等第二通道部件的其中一者的一第一部及相鄰於該等第二通道部件的其中另一者的一第二部，且該第一部與該第二部接觸。
  7. 一種半導體裝置，包括： 一第一電晶體，包括： 一第一通道部件，位於一第一基體部上，且與其隔開；以及 一第一閘極結構，包圍該第一通道部件； 一第二電晶體，包括： 一第二通道部件，位於一第二基體部上，且與其隔開；以及 一第二閘極結構，位於該第二通道部件上，且包括一界面層、一閘極介電層及一閘極電極， 其中該界面層位於該第二通道部件及該第二基體部上， 其中該閘極介電層位於該界面層上，以及 其中該閘極電極未延伸於該第二通道部件與該第二基體部之間。
  8. 如請求項7之半導體裝置，更包括： 一閘極間隙壁，沿該第一閘極結構的複數個側壁及該第二閘極結構的複數個側壁設置。
  9. 如請求項8之半導體裝置， 其中該第一通道部件沿一方向縱向延伸於一第一源極/汲極特徵部件與一第二源極/汲極特徵部件之間， 其中該第一通道部件包括位於該第一閘極結構正下方的一通道部及沿該方向位於該通道部與該第一源極/汲極特徵之間的一連接部，以及 其中該連接部的一高度大於該通道部的一高度。
  10. 如請求項8之半導體裝置， 其中該第二通道部件沿一方向縱向延伸於一第一源極/汲極特徵與一第二源極/汲極特徵之間， 其中該第二通道部件包括位於該第二閘極結構正下方的一通道部及沿該方向位於該通道部與該第一源極/汲極特徵之間的一連接部，以及 其中該連接部的一高度大於通道部的一高度。
  11. 如請求項8之半導體裝置，其中該第二電晶體更包括一第三通道部件，位於該第二通道部件上， 其中該第二閘極結構位於該第三通道部件上，以及 該閘極電極未延伸於該第二通道部件與該第三通道部件之間。
  12. 如請求項7之半導體裝置， 其中該第一通道部件具有一第一寬度及小於該第一寬度的一第一高度，以及 該第二通道部件具有一第二寬度及大於該第二寬度的一第二高度。
  13. 如請求項12之半導體裝置，其中該第一寬度大於該第二寬度。
  14. 如請求項12之半導體裝置，其中該第一高度小於該第二高度。
  15. 一種半導體裝置之製造方法，包括： 沉積包括交錯的複數個犧牲層與複數個通道層的一堆疊於一基底上； 圖案化該堆疊及該基底成為一第一鰭形結構及一第二鰭形結構； 形成一第一虛置閘極堆疊於該第一鰭形結構的一第一通道區上，且形成一第二虛置閘極堆疊於該第二鰭形結構的一第二通道區上； 形成複數個源極/汲極特徵部件夾於第一通道區與第二通道區之間； 去除該第一虛置閘極堆疊及該第二虛置閘極堆疊； 選擇性去除位於該第一通道區的該等犧牲層，以釋出位於該第一通道區的該等通道層； 選擇性去除位於該第二通道區的該等犧牲層，以形成複數個第一通道部件於該第二通道區內； 選擇性修整位於該第一通道區的該等通道層，以形成複數個第二通道部件於該第一通道區內； 形成一第一閘極結構於該第二通道部件上；以及 形成一第二閘極結構於該第一通道部件上。
  16. 如請求項15之半導體裝置之製造方法， 其中該第一鰭形結構及該第二鰭形結構沿一方向縱向延伸，以及 其中該第一鰭形結構的一寬度大於該第二鰭形結構的一寬度。
  17. 如請求項16之半導體裝置之製造方法， 其中該等通道層中的每一者的一厚度小於該第一鰭形結構的該寬度，以及 其中該等通道層中的每一者的該厚度大於該第二鰭形結構的該寬度。
  18. 如請求項15之半導體裝置之製造方法， 其中選擇性去除位於該第一通道區的該等犧牲層及選擇性去除位於該第二通道區的該等犧牲層為同時進行，以及 其中選擇性修整位於該第一通道區的該等通道層包括用一遮蔽層遮蔽該第二通道區。
  19. 如請求項15之半導體裝置之製造方法， 其中該第一閘極結構包括與該等第二通道部件接觸的一第一閘極介電層及與該等第二通道部件隔開的一第一閘極電極， 其中該第二閘極結構包括與該等第一通道部件接觸的一第二閘極介電層及與該等第一通道部件隔開的一第二閘極電極， 其中該第一閘極電極包圍該等第二通道部件中的每一者，以及 其中該第二閘極電極未包圍該等第一通道部件中的每一者。
  20. 如請求項15之半導體裝置之製造方法， 其中該等第一通道部件中的每一者具有一第一高度，以及 其中該等第二通道部件中的每一者具有一第二高度小於該第一高度。
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