TWI792456B - 半導體裝置及其形成方法 - Google Patents

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溫宗錡
林家彬
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Abstract

本發明實施例提供半導體裝置及其形成方法。依據本發明一實施例的半導體包含設置於基底上方的複數個通道元件、位於複數個通道元件之間的複數個內部間隙壁部件、環繞複數個通道元件的每一者的閘極結構以及源極/汲極部件。源極/汲極部件包含接觸基底和複數個通道元件的第一磊晶層及接觸第一磊晶層和複數個內部間隙壁部件的第二磊晶層。第一磊晶層和第二磊晶層包含矽鍺，第二磊晶層的鍺含量大於第一磊晶層的鍺含量。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。此元件尺寸微縮化的製程提供增加生產效率與降低相關費用的益處。此元件尺寸微縮化也增加了加工和製造積體電路的複雜性。
舉例來說，積體電路(IC)技術朝向較小的技術節點進步，已引進多閘極金屬氧化物半導體場效電晶體(multi-gate metal-oxide-semiconductor field effect transistor，multi-gate MOSFET，或被稱為多閘極裝置)透過增加閘極通道耦合、降低關態電流及減少短通道效應(short-channel effects，SCEs)來改善閘極控制。多閘極裝置一般代表具有閘極結構或閘極結構的一部分設置於通道區多於一面上方的裝置。鰭式場效電晶體(Fin-like field effect transistors，FinFETs)和多橋接通道(multi-bridge-channel，MBC)電晶體為多閘極裝置的範例，多閘極裝置已成為高效能和低漏電應用的流行及有希望的候選裝置。鰭式場效電晶體具有透過閘極環繞多於一面(例如閘極環繞從基底延伸的半導體材料的“鰭”的頂部和側壁)之抬升的通道。多橋接通道電晶體具有可延伸以部分或完全環繞通道區的閘極結構，以在兩面或多於兩面上提供到通道區的路徑。由於多橋接通道電晶體的閘極結構圍繞通道區，多橋接通道電晶體也可被稱為環繞式閘極電晶體(surrounding gate transistor，SGT)或全繞式閘極(gate-all-around，GAA)電晶體。
為了改善多橋接通道電晶體的效能，努力發展對通道應變及提供降低電阻的磊晶部件。雖然磊晶部件一般對於其預期目的為足夠的，但是這些磊晶部件並非在所有方面都令人滿意。
在一些實施例中，提供半導體裝置，半導體裝置包含複數個通道元件，設置於基底上方；複數個內部間隙壁部件，位於複數個通道元件之間；閘極結構，環繞複數個通道元件的每一者；以及源極/汲極部件，包含第一磊晶層，接觸基底和複數個通道元件；及第二磊晶層，接觸第一磊晶層和複數個內部間隙壁部件，其中第一磊晶層和第二磊晶層包含矽鍺，其中第二磊晶層的鍺含量大於第一磊晶層的鍺含量。
在一些其他實施例中，提供半導體裝置，半導體裝置包含複數個矽通道元件，設置於基底上方；複數個介電內部間隙壁部件，位於複數個矽通道元件之間 ，複數個矽通道元件的每一者包含圓角；閘極結構，環繞複數個矽通道元件的每一者；以及源極/汲極部件，包含第一磊晶層，接觸基底和複數個矽通道元件的圓角；及第二磊晶層，接觸第一磊晶層和複數個介電內部間隙壁部件，其中第一磊晶層和第二磊晶層包含矽鍺，其中第一磊晶層的鍺含量在約20%與約30%之間，其中第二磊晶層的鍺含量在約50%與約60%之間。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在基底上方形成堆疊物，其中堆疊物包含交錯的複數個矽層和複數個矽鍺層；從堆疊物和基底形成鰭狀結構，鰭狀結構包含通道區和源極/汲極區；在鰭狀結構的通道區上方形成虛設閘極堆疊物；在虛設閘極堆疊物上方沉積閘極間隔層；將源極/汲極區凹陷，以形成源極/汲極溝槽，源極/汲極溝槽暴露複數個矽層和複數個矽鍺層的側壁；選擇性及部分凹陷複數個矽鍺層，以形成複數個內部間隙壁凹口；在複數個內部間隙壁凹口中形成複數個內部間隙壁部件；在源極/汲極溝槽中沉積第一磊晶層，第一磊晶層接觸複數個矽層；在第一磊晶層上方沉積第二磊晶層，第二磊晶層接觸複數個內部間隙壁部件和第一磊晶層；在第二磊晶層上沉積第三磊晶層；在沉積第三磊晶層之後，移除虛設閘極堆疊物；釋放通道區中的複數個矽層，以作為複數個通道元件；以及形成閘極結構環繞複數個通道元件的每一者，其中第一磊晶層和第二磊晶層包含矽鍺，其中第二磊晶層的鍺含量大於第一磊晶層的鍺含量。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋在所描述的數字的合理範圍，合理範圍為考慮本領域具通常知識者可理解在製造過程期間產生的固有變化。舉例來說，數字或數字範圍涵蓋包含所描述數字的合理範圍(例如所描述的數字的+/-10％之內)，基於與製造具有與數字相關聯的特徵的部件相關聯的已知製造公差。舉例來說，具有厚度“約5nm”的材料層可涵蓋尺寸範圍從4.25nm至5.75nm，其中本領域具通常知識者已知與沉積材料層相關聯的製造公差為+/-15％。再者，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
本發明實施例一般為有關於多閘極電晶體及製造方法，且特別為有關於多橋接通道電晶體的多層磊晶部件。多橋接通道電晶體的通道區可設置於奈米線通道元件、棒狀通道元件、奈米片通道元件、奈米結構通道元件、圓柱狀通道元件、柱狀通道元件及/或其他合適的通道外觀中。取決於通道元件的形狀，多橋接通道電晶體也被稱為奈米線電晶體或奈米片電晶體。不管形狀為何，多橋接通道電晶體的每個通道元件延伸於兩個源極/汲極部件之間，並耦接兩個源極/汲極部件。多橋接通道電晶體的理想源極/汲極部件對通道元件引入應變，並提供低電阻。雖然可增加源極/汲極部件中的鍺含量以增加對通道元件的應變，但是較大的鍺含量可在源極/汲極部件與通道元件之間的界面處導致較多的缺陷。相似地，雖然可增加源極/汲極部件中的摻雜濃度以降低電阻，但是較大的摻雜物濃度可在源極/汲極部件與通道元件之間的界面處導致較多的缺陷。界面處的缺陷可增加接觸電阻。
本揭露提供半導體裝置的實施例，其中半導體裝置的源極/汲極部件包含與通道元件相接的第一磊晶層以及與通道元件間隔開的第二磊晶層。第一磊晶層作為與通道元件相接並降低界面處缺陷的過渡層。第二磊晶層可具有摻雜濃度大於第一磊晶層的摻雜濃度，以降低電阻。同時，第二磊晶層可具有較大的鍺含量，以改善對通道元件的應變。為了改善對通道元件的應變並降低電阻，最小化第一磊晶層並最大化第二磊晶層，提供第一磊晶層完全覆蓋暴露的通道元件。在一些實施例中，第一磊晶層包含通道側壁部分和基底部分，基底部分形成的厚度使基底部分與一個或多個通道側壁部分合併。每個通道元件具有圓形側壁輪廓，且每個通道側壁部分環繞圓形側壁。
將參考圖式更詳細地描述本發明實施例的各方面。在此方面，第1圖顯示依據本發明實施例之從工件形成半導體裝置的方法100的流程圖。方法100僅為範例，且不意圖將本發明實施例限制於明確顯示於方法100中的範例。可在方法100之前、期間及之後提供額外的步驟，且對於方法的其他實施例，可取代、消除或移動所描述的一些步驟。為了簡單起見，本文並未詳細描述所有步驟。以下結合第2-11、12A-19A、12B-19B圖描述方法100，第2-11、12A-19A、12B-19B圖為依據第1圖的方法100的實施例，在製造的不同階段的工件200的局部剖面示意圖。因為工件200將被製造至半導體裝置中，因此，隨著內文需求，工件200可被稱為半導體裝置。為了避免誤會，第2-11、12A-19A、12B-19B圖中的X、Y、Z方向彼此垂直。在本發明實施例中，除了另有說明，否則相似參考符號標註相似部件。
請參照第1和2圖，方法100包含方塊102，其中在工件200上方形成交替的半導體層的堆疊物204。如第2圖所示，工件200包含基底202。在一實施例中，基底202可為半導體基底，例如矽(Si)基底。如本領域已知，依據設計需求，基底202可包含各種摻雜配置。在半導體裝置為p型的實施例中，n型摻雜輪廓(即n型井(n-well))可形成於基底202上。在一些實施例中，用於形成n型井的n型摻雜物可包含磷(P)或砷(As)。在半導體裝置為n型的實施例中，p型摻雜輪廓(即p型井(p-well))可形成於基底202上。在一些實施例中，用於形成p型井的p型摻雜物可包含硼(B)或鎵(Ga)。合適的摻雜可包含摻雜物的離子佈植及/或擴散製程。基底202也可包含其他半導體，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基底202可包含化合物半導體及/或合金半導體。再者，基底202可選擇性地包含磊晶層(epi-layer)，可對基底202應變以增強效能，基底202可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構或絕緣層上覆鍺(germanium-on-insulator，GeOI)結構及/或可具有其他合適的增強部件。
在一些實施例中，堆疊物204包含交錯的第一組成的犧牲層206和第二組成的通道層208。第一組成和第二組成可不同。在一些實施例中，犧牲層206包含矽鍺(SiGe)，且通道層208包含矽(Si)。可以注意的是，第2圖顯示交替排列的3層犧牲層206和3層通道層208，顯示的數量僅為顯示目的，並不意圖將本發明實施例限制於請求項中明確敘述的範圍之外。應當理解的是，任何數量的磊晶層可形成於堆疊物204中。層的數量取決於所期望之工件200的通道元件的數量。在一些實施例中，通道層208的數量在2與10之間。
在一些實施例中，所有犧牲層206可具有大致一致的第一厚度在約9nm與約10nm之間，且所有通道層208可具有大致一致的第二厚度在約6nm與約8nm之間。第一厚度和第二厚度可相同或不同。如以下更詳細描述，通道層208或通道層208的一部分可作為後續形成的多閘極裝置的通道元件，且依據裝置效能考量來選擇每個通道層208的厚度。可最終移除通道區中的犧牲層206，且犧牲層206可用以定義後續形成的多閘極裝置的相鄰通道區之間的垂直距離，而依據裝置效能考量來選擇每個犧牲層206的厚度。
堆疊物204中的層可透過使用分子束磊晶(molecular beam epitaxy，MBE)製程、氣相磊晶(vapor-phase epitaxy，VPE) 及/或其他合適的磊晶成長製程來沉積。如上所述，至少在一些範例中，犧牲層206包含磊晶成長矽鍺(SiGe)層，且通道層208包含磊晶成長矽(Si)層。在一些實施例中，犧牲層206和通道層208大致不含摻雜物(即具有外來的摻雜濃度在約0 cm-3 至約1x1017 cm-3 )，其中舉例來說，在堆疊物204的磊晶成長製程期間不意圖進行摻雜。
請參照第1、2、3圖，方法100包含方塊104，其中從堆疊物204和基底202形成鰭狀結構212。為了將堆疊物204圖案化，硬遮罩層210(顯示於第2圖中)可沉積於堆疊物204上方，以形成蝕刻遮罩。硬遮罩層210可為單一層或多層。舉例來說，硬遮罩層210可包含墊氧化層及在墊氧化層上方的墊氮化層。鰭狀結構212可透過使用微影製程和蝕刻製程從堆疊物204和基底圖案化。微影製程可包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如旋乾及/或硬烤)、其他合適的微影技術及/或前述之組合。在一些實施例中，蝕刻製程可包含乾蝕刻(例如反應性離子蝕刻(reactive ion etching，RIE))、濕蝕刻及/或其他蝕刻方法。如第3圖所示，方塊104的蝕刻製程形成延伸通過堆疊物204和基底202的一部分的溝槽。溝槽定義了鰭狀結構212。在一些實施例中，雙重圖案化或多重圖案化製程可用於定義鰭狀結構，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，材料層形成於基底上方，並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化材料層旁邊。接著，移除材料層，且可接著透過蝕刻堆疊物204，使用剩下的間隔物或心軸將鰭狀結構212圖案化。如第3圖所示，鰭狀結構212連同其中的犧牲層206和通道層208沿Z方向垂直延伸，並沿X方向縱向延伸。
形成隔離部件214與鰭狀結構212相鄰。在一些實施例中，隔離部件214可形成於溝槽中，以將鰭狀結構212與相鄰主動區隔離。隔離部件214也可被稱為淺溝槽隔離(shallow trench isolation，STI)部件。舉例來說，在一些實施例中，先在基底202上方沉積介電層，接著以介電材料填充溝槽。在一些實施例中，介電層可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、前述之組合及/或其他合適的材料。在各種範例中，介電層可透過化學氣相沉積(chemical vapor deposition，CVD)製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程、旋塗製程及/或其他合適的製程來沉積。接著，例如透過化學機械研磨(chemical mechanical polishing，CMP)製程將沉積的介電材料薄化和平坦化。可透過乾蝕刻製程、濕蝕刻製程及/或前述之組合進一步將平坦化的介電層凹陷或拉回，以形成隔離部件214。在凹陷之後，鰭狀結構212突出於隔離部件214之上。
請參照第1、4、5圖，方法100包含方塊106，其中在鰭狀結構212的通道區212C上方形成虛設閘極堆疊物220。在一些實施例中，採用閘極取代製程(或閘極後製製程)，其中虛設閘極堆疊物220(顯示於第4、5圖中)作為佔位物，以進行各種製程，且將移除虛設閘極堆疊物220，並以功能性閘極結構取代虛設閘極堆疊物220。可能有其他製程和外觀。在一些實施例中，如第5圖所示，虛設閘極堆疊物220形成於鰭狀結構212上方，且鰭狀結構212可被分為在虛設閘極堆疊物220下方的通道區212C以及不在虛設閘極堆疊物220下方的源極/汲極區212SD。通道區212C與源極/汲極區212SD相鄰。如第5圖所示，通道區212C設置於兩個源極/汲極區212SD之間。
虛設閘極堆疊物220的形成可包含虛設閘極堆疊物220中的層的沉積以及這些層的圖案化。請參照第4圖，虛設介電層216、虛設電極層218、閘極頂硬遮罩層222可毯覆式沉積於工件200上方。在一些實施例中，虛設介電層216可透過使用化學氣相沉積(CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、氧電漿氧化製程或其他合適的製程形成於鰭狀結構212上。在一些範例中，虛設介電層216可包含氧化矽。之後，虛設電極層218可透過使用化學氣相沉積製程、原子層沉積製程或其他合適的製程沉積於虛設介電層216上方。在一些範例中，虛設電極層218可包含多晶矽。為了圖案化目的，閘極頂硬遮罩層222可透過使用化學氣相沉積製程、原子層沉積製程或其他合適的製程沉積於虛設電極層218上。接著，可將閘極頂硬遮罩層222、虛設電極層218和虛設介電層216圖案化，以形成虛設閘極堆疊物220，如第5圖所示。舉例來說，圖案化製程可包含微影製程(例如光微影或電子束微影)，微影製程可更包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如旋乾及/或硬烤)、其他合適的微影技術及/或前述之組合。在一些實施例中，蝕刻製程可包含乾蝕刻(例如反應性離子蝕刻)、濕蝕刻及/或其他蝕刻方法。在一些範例中，閘極頂硬遮罩層222可包含氧化矽層223以及在氧化矽層223上方的氮化矽層224。如第5圖所示，沒有虛設閘極堆疊物220設置於鰭狀結構212的源極/汲極區212SD上方。
請參照第1、6圖，方法100包含方塊108，其中在虛設閘極堆疊物220上方沉積閘極間隔層226。在一些實施例中，閘極間隔層226順應性沉積於工件200上方，包含沉積於虛設閘極堆疊物220的頂表面和側壁上方。本文使用的術語“順應性”為方便描述在各區域上方具有大致一致的厚度。閘極間隔層226可為單一層結構或多層。閘極間隔層226中的至少一層可包含氮碳化矽、碳氧化矽、氮碳氧化矽或氮化矽。閘極間隔層226可透過使用例如化學氣相沉積製程、次常壓化學氣相沉積(SACVD)製程、原子層沉積製程或其他合適的製程來沉積於虛設閘極堆疊物220上方。在一實施例中，閘極間隔層226包含第一層、沉積於第一層上方的第二層以及沉積於第二層上方的第三層。第一層和第二層包含氮氧化矽，而第三層包含氮化矽。
請參照第1、7圖，方法100包含方塊110，其中將鰭狀結構212的源極/汲極區212SD凹陷，以形成源極/汲極溝槽228。在一些實施例中，透過乾蝕刻或合適的蝕刻製程來蝕刻未被虛設閘極堆疊物220和閘極間隔層226覆蓋的源極/汲極區212SD，以形成源極/汲極溝槽228。舉例來說，乾蝕刻製程可使用含氧氣體、含氟氣體(CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氯氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBr3 )、含碘氣體、其他合適的氣體及/或電漿及/或前述之組合。在第7圖呈現的一些實施例中，將鰭狀結構212的源極/汲極區212SD凹陷，以暴露出犧牲層206和通道層208的側壁。在一些實施例中，源極/汲極溝槽228延伸至堆疊物204下方的基底202中。第7圖顯示在源極/汲極區212SD沿Y方向之工件200的剖面示意圖。如第7圖所示，在方塊110的源極/汲極區212SD中移除犧牲層206和通道層208，以暴露基底202。
請參照第1、8、9、10圖，方法100包含方塊112，其中形成內部間隙壁部件234。雖然並未明確顯示，但是方塊112的操作可包含選擇性及部分移除犧牲層206以形成內部間隙壁凹口230，在工件200上方沉積內部間隙壁材料232，並回蝕刻內部間隙壁材料232以在內部間隙壁凹口230中形成內部間隙壁部件234。選擇性及部分凹陷暴露於源極/汲極溝槽228(顯示於第8圖中)中的犧牲層206，而大致不蝕刻閘極間隔層226、基底202的暴露部分和通道層208。在通道層208本質上由矽(Si)組成的實施例中，犧牲層206本質上由矽鍺(SiGe)組成，犧牲層206的選擇性凹陷可透過使用選擇性濕蝕刻製程或選擇性乾蝕刻製程來進行。犧牲層206的選擇性及部分凹陷可包含SiGe氧化製程以及之後的SiGe氧化物移除。在這些實施例中，SiGe氧化製程可包含使用臭氧。在一些其他實施例中，選擇性乾蝕刻製程可包含使用一種或多種氟基蝕刻劑，例如氟氣體或氫氟碳化合物。選擇性濕蝕刻製程可包含氫氧化銨-過氧化氫-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture，APM)蝕刻。
在形成內部間隙壁凹口230之後，在工件200上方(包含在內部間隙壁凹口230上方)沉積內部間隙壁材料232，如第9圖所示。內部間隙壁材料232可包含金屬氧化物、氧化矽、氮碳氧化矽、氮化矽、氮氧化矽、富含碳的氮碳化矽或低介電常數介電材料。金屬氧化物可包含氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭或其他合適的金屬氧化物。雖然並未明確顯示，但是內部間隙壁材料232可為單層或多層。在一些實施例中，內部間隙壁材料232可透過使用化學氣相沉積、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、次常壓化學氣相沉積、原子層沉積或其他合適的方法沉積。內部間隙壁材料232沉積於內部間隙壁凹口230中，也沉積於暴露於源極/汲極溝槽228中的通道層208的側壁上。請參照第10圖，接著回蝕刻內部間隙壁材料232，以從通道層208的側壁移除內部間隙壁材料232，以在內部間隙壁凹口230中形成內部間隙壁部件234。在方塊112，也可從閘極頂硬遮罩層222和閘極間隔層226的頂表面及/或側壁移除內部間隙壁材料232。在一些實施例中，在方塊112進行的回蝕刻操作可包含使用氟化氫(HF)、氟氣體(F2 )、氫(H2 )、氨(NH3 )、三氟化氮(NF3 )或其他氟基蝕刻劑。如第10圖所示，每個內部間隙壁部件234直接接觸凹陷的犧牲層206，且設置於兩相鄰的通道層208之間。在一些範例中，每個內部間隙壁部件234沿X方向測量厚度在約3nm與約5nm之間。如第10圖所示，雖然方塊112的選擇性蝕刻製程和回蝕刻製程對犧牲層206和內部間隙壁材料232有選擇性，但是稍微蝕刻通道層208，且通道層208具有圓角。在所示的實施例中，源極/汲極溝槽228延伸進基底202中深度D，且深度D在約10nm與約12nm之間。
請參照第1、11圖，方法100包含方塊114，其中進行清潔製程300。清潔製程300可包含乾清潔、濕清潔或前述之組合。在一些範例中中，濕清潔可包含使用標準清潔1(RCA SC-1，去離子(deionized，DI)水、氫氧化銨以及過氧化氫的混合物)、標準清潔2(去離子水、氫氯酸以及過氧化氫的混合物)、過氧化硫混合物(sulfuric peroxide mixture，SPM)或用於氧化物移除的氫氟酸。乾清潔製程可包含氦(He)和氫(H2 )處理在溫度約250°C與約550°C之間及壓力在約75mTorr與約155mTorr之間。氫處理可將表面上的矽轉變為矽烷(SiH4 )，矽烷可被抽出以移除。在一些實施例中，清潔製程被配置為選擇性移除或修整通道層的一部分，而大致不移除內部間隙壁部件234。清潔製程300可移除表面氧化物和殘渣，以確保乾淨的半導體表面，乾淨的半導體表面有利於方塊116成長高品質的磊晶層。
請參照第1、12A、12B圖，方法100包含方塊116，其中沉積第一磊晶層236。在第12A圖呈現的一些實施例中，第一磊晶層236可從通道層208的側壁和基底202的暴露表面磊晶及選擇性形成，而犧牲層206的暴露側壁保持被內部間隙壁部件234覆蓋。方塊116的合適磊晶製程包含氣相磊晶(VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(MBE)及/或其他合適的製程。方塊116的磊晶成長製程可使用氣體前驅物，氣體前驅物與基底202和通道層208的組成反應。在一些實施例中，選擇方塊116的磊晶成長製程的參數，使得第一磊晶層236不磊晶沉積於內部間隙壁部件234上。依據本發明實施例，在方塊116的操作結束之後，至少一些內部間隙壁部件234保持暴露。也就是說，至少一些內部間隙壁部件234不完全被第一磊晶層236覆蓋。在一些範例中，第一磊晶層236包含矽鍺(SiGe)且摻雜p型摻雜物，例如硼(B)。在一些範例中，第一磊晶層236包含鍺(Ge)含量在約20%與約30%之間以及矽(Si)含量在約70%與約80%之間。此鍺 (Ge) 含量範圍並非微不足道。當鍺含量大大於約30%，矽和鍺之間的晶格不匹配可導致第一磊晶層236與通道層208之間的界面處有太多缺陷，此可導致電阻增加或裝置失效。當鍺含量小於約20%時，通道層208可能沒有足夠應變以改善電洞遷移率。第一磊晶層236中p型摻雜物的濃度可在約1x1020 atoms/cm3 與約4x1020 atoms/cm3 之間。p型摻雜物的濃度範圍也並非微不足道。當第一磊晶層236中p型摻雜物的濃度小於約1x1020 atoms/cm3 時，第一磊晶層236中的電阻可妨礙令人滿意的驅動電流(即通態電流)。當第一磊晶層236中p型摻雜物的濃度大於約4x1020 atoms/cm3 時，晶格間隙中的p型摻雜物也可導致在第一磊晶層236與通道層208之間的界面處有太多缺陷，此可導致電阻增加。
在第12A圖所示的實施例中，第一磊晶層236可包含設置於基底202上的第一基底部分236B及與通道層208的圓角接觸的第一通道側壁部分236T。第一通道側壁部分236T環繞於圓角上方，且具有彎曲形狀。在這些實施例中，第一通道側壁部分236T形成的厚度使得圓角完全被覆蓋。在一些範例中，每個第一通道側壁部分236T沿X方向具有厚度在約4nm與約6nm之間。第一基底部分236B不與第一通道側壁部分236T接合或合併。如此一來，每個內部間隙壁部件234不完全被第一磊晶層236覆蓋。也就是說，雖然內部間隙壁部件234可能接觸第一磊晶層236，但是每個內部間隙壁部件234的至少一部分保持暴露。從源極/汲極溝槽228的底表面測量，第一基底部分236B沿Z方向具有第一高度H1。第一高度H1在約12nm與約15nm之間。如第12A圖所示，由於第一高度H1大於源極/汲極溝槽228在基底202中的深度D，因此第一基底部分236B的一部分突出於基底202之上。
第12B圖顯示第一磊晶層236的另一實施例。為了清楚和便於參考，此實施例中的第一磊晶層236可被稱為替代型第一磊晶層2360。如第12B圖所示，替代型第一磊晶層2360可包含設置於基底202上的第二基底部分2360B及與通道層208的圓角接觸的第二通道側壁部分2360T。第二通道側壁部分2360T環繞於圓角上方，且具有彎曲形狀。在這些實施例中，第二通道側壁部分2360T形成的厚度使得通道層208的圓角完全被覆蓋，但是暴露的基底202的較大面積導致第二基底部分2360B的較快磊晶成長。因此，第二基底部分2360B與接觸最底部通道層208的第二通道側壁部分2360T合併。如第12B圖所示，第二基底部分2360B不僅接觸基底202，也接觸最底部通道層208的圓角。透過在基底202與最底部通道層208之間延伸，第二基底部分2360B也完全覆蓋最底部內部間隙壁部件234。最底部內部間隙壁部件234為垂直(沿Z方向)位於最底部通道層208與基底202之間的內部間隙壁部件。除了最底部內部間隙壁部件234之外，替代型第一磊晶層2360不完全覆蓋內部間隙壁部件234。在一些範例中，每個第二通道側壁部分2360T沿X方向具有厚度在約4nm與約6nm之間。從源極/汲極溝槽228的底表面測量，第二基底部分2360B沿Z方向具有第二高度H2。第二高度H2大於第一高度H1，且第二高度H2在約15nm與約20nm之間。如第12B圖所示，由於第二高度H2大於源極/汲極溝槽228在基底202中的深度D，因此第二基底部分2360B的一部分突出於基底202之上。
請參照第1、13A、13B圖，方法100包含方塊118，其中在第13A圖中的第一磊晶層236或第13B圖中的替代型第一磊晶層2360上方沉積第二磊晶層238。在一些實施例中，第二磊晶層238可從第一磊晶層236(或替代型第一磊晶層2360)磊晶及選擇性形成。方塊118的合適磊晶製程包含氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)及/或其他合適的製程。方塊118的磊晶成長製程可使用氣體前驅物，氣體前驅物與第一磊晶層236(或替代型第一磊晶層2360)的組成反應。允許第二磊晶層238過成長並合併於內部間隙壁部件234上方且大致填充源極/汲極溝槽228。在一些實施例中，第二磊晶層238包含摻雜p型摻雜物(例如硼(B))的矽鍺(SiGe)。第二磊晶層238用作低電阻層，且包含摻雜濃度大於第一磊晶層236(或替代型第一磊晶層2360)中的摻雜濃度。在一些範例中，第二磊晶層238中的摻雜濃度可在約4x1020 atoms/cm3 與約2x1021 atoms/cm3 之間。當第二磊晶層238中的p型摻雜物的摻雜濃度小於4x1020 atoms/cm3 時，第二磊晶層238可能沒有足夠的導電性來實現令人滿意的驅動電流(即通態電流)。再者，第二磊晶層238中的p型摻雜物的溶解度可防止p型摻雜物的摻雜濃度超過2x1021 atoms/cm3 。第二磊晶層238的摻雜濃度受限於第二磊晶層238中的硼(B)的溶解度。相較於第一磊晶層236(或替代型第一磊晶層2360)，第二磊晶層238包含較大的鍺含量，以增強對通道層208的應變。在一些實施例中，第二磊晶層238包含鍺含量在約50%與約60%之間以及矽含量在約40%與約50%之間。依據本發明實施例，第二磊晶層238的體積大於第一磊晶層236(或替代型第一磊晶層2360)的體積。在此方面，第二磊晶層238比第一磊晶層236(或替代型第一磊晶層2360)更厚。在一些實施例中，第二磊晶層238沿X方向可具有厚度在約11nm與約15nm之間。在第13A和13B圖所呈現的一些實施例中，第二磊晶層238透過第一磊晶層236(或替代型第一磊晶層2360)與通道層208和基底202隔開或間隔開。第二磊晶層238也可被稱為第二磊晶部件。在第13B圖顯示的另一實施例中，由於替代型第一磊晶層2360覆蓋最底部內部間隙壁部件234，因此第二磊晶層238與最底部內部間隙壁部件234間隔開。在第13B圖中，第二磊晶層238直接接觸其他內部間隙壁部件234。
請參照第1、14A、14B圖，方法100包含方塊120，其中在第二磊晶層238上沉積第三磊晶層240。在一些實施例中，第三磊晶層240可從第二磊晶層238磊晶及選擇性形成。方塊120的合適磊晶製程包含氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)及/或其他合適的製程。方塊120的磊晶成長製程可使用氣體前驅物，氣體前驅物與第二磊晶層238的組成反應。在一些實施例中，第三磊晶層240包含摻雜p型摻雜物(例如硼(B))的矽鍺(SiGe)。當形成源極/汲極接觸開口時，第三磊晶層240作為犧牲層。為了較佳地用作犧牲層，第三磊晶層240透過具有比第二磊晶層238或甚至第一磊晶層236(或替代型第一磊晶層2360)更小的鍺含量而更具抗蝕刻性。在一些範例中，第三磊晶層240具有鍺含量在約15%與約20%之間以及矽含量在約80%與約85%之間。同理，為了增加第三磊晶層240的抗蝕刻性，第三磊晶層240的摻雜濃度小於第二磊晶層238的摻雜濃度。在一些範例中，第三磊晶層240中的摻雜濃度可在約2x1020 atoms/cm3 與約6x1020 atoms/cm3 之間。沿Z方向，第三磊晶層240具有厚度在約2nm與約3nm之間。請參照第14A和14B圖，源極/汲極區212SD中的第一磊晶層236(或替代型第一磊晶層2360)、第二磊晶層238和第三磊晶層240(如果形成)可被統稱為源極/汲極部件242。
請參照第1、15A、15B圖，方法100包含方塊122，其中在退火製程400中將工件200退火。在一些實施例中，退火製程400可包含快速熱退火(rapid thermal anneal，RTA)製程、雷射尖峰退火製程、快閃退火製程或爐管退火製程。退火製程400可包含峰值退火溫度在約900°C與約1000°C之間。在這些實施例中，峰值退火溫度可維持幾秒鐘或幾微秒的持續時間。透過退火製程400，可從半導體主體(例如矽鍺(SiGe)或鍺(Ge))中的p型摻雜物得到所期望的電性貢獻。退火製程400可產生空位，空位促進p型摻雜物從空隙位置移動至替代晶格位置，並減少半導體主體的晶格中的損壞或缺陷。
請參照第1、16A-19A、16B-19B圖，方法100包含方塊124，其中進行進一步的製程。這些進一步製程可包含例如在工件200上方沉積接觸蝕刻停止層(contact etch stop layer，CESL)244(顯示於第16A和16B圖中)，在接觸蝕刻停止層244上方沉積層間介電(interlayer dielectric，ILD)層246(顯示於第16A和16B圖中)，移除虛設閘極堆疊物220(顯示於第17A和17B圖中)，選擇性移除通道區212C中的犧牲層206，以釋放通道層208作為通道元件2080(顯示於第18A和18B圖中)以及在通道區212C上方形成閘極結構252(顯示於第19A和19B圖中)。請參照第16A和16B圖，接觸蝕刻停止層244在形成層間介電層246之前形成。在一些範例中，接觸蝕刻停止層244包含氮化矽、氮氧化矽及/或本領域已知的其他材料。接觸蝕刻停止層244可透過原子層沉積、電漿輔助化學氣相沉積(PECVD)製程及/或其他合適的沉積製程形成。接著，在接觸蝕刻停止層244上方沉積層間介電層246。在一些實施例中，層間介電層246包含材料例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。層間介電層246可透過電漿輔助化學氣相沉積製程或其他合適的沉積技術沉積。在一些實施例中，在形成層間介電層246之後，可將工件200退火，以改善層間介電層246的完整性。如第16A圖所示，接觸蝕刻停止層244可設置於第三磊晶層240的頂表面正上方。
請參照第16A和16B圖，在沉積接觸蝕刻停止層244和層間介電層246之後，可透過平坦化製程將工件200平坦化，以暴露虛設閘極堆疊物220。舉例來說，平坦化製程可包含化學機械平坦化(chemical mechanical planarization，CMP)製程。虛設閘極堆疊物220的暴露允許移除虛設閘極堆疊物220及釋放通道層208，這些製程顯示於第17A和17B圖中。在一些實施例中，虛設閘極堆疊物220的移除形成在通道區212C上方的閘極溝槽248。虛設閘極堆疊物220的移除可包含對虛設閘極堆疊物220的材料有選擇性的一個或多個蝕刻製程。舉例來說，可使用對虛設閘極堆疊物220的材料有選擇性的選擇性濕蝕刻、選擇性乾蝕刻或前述之組合來進行虛設閘極堆疊物220的移除。在移除虛設閘極堆疊物220之後，在通道區212C中的通道層208和犧牲層206的側壁暴露於閘極溝槽248中。
請參照第17A、17B、18A、18B圖，在移除虛設閘極堆疊物220之後，方法100可包含選擇性移除在通道區212C中的通道層208之間的犧牲層206的操作。犧牲層206的選擇性移除釋放了第17A和17B圖中的通道層208，以形成第18A和18B圖所示的通道元件2080。犧牲層206的選擇性移除也留下了通道元件2080之間的空間250。對犧牲層206的選擇性移除可透過選擇性乾蝕刻、選擇性濕蝕刻或其他選擇性蝕刻製程來進行。例示性的選擇性乾蝕刻製程可包含使用一個或多個氟基蝕刻劑，例如例如氟氣體或氫氟碳化物。例示性的選擇性濕蝕刻製程可包含氫氧化銨-過氧化氫-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture，APM)蝕刻。
請參照第19A和19B圖，方法100可包含進一步操作，以形成閘極結構252環繞每個通道元件2080。在一些實施例中，閘極結構252形成於閘極溝槽248中，且進入了移除犧牲層206所留下的空間250中。在此方面，閘極結構252環繞每個通道元件2080。閘極結構252包含閘極介電層254和在閘極介電層254上方的閘極電極層256。在一些實施例中，雖然並未明確顯示於圖式中，但是閘極介電層254包含界面層和高介電常數閘極介電層。如本文使用及描述，高介電常數介電材料包含具有高介電常數(例如大於熱氧化矽(~3.9)的介電常數)的介電材料。界面層可包含介電材料，例如氧化矽、矽酸鉿或氮氧化矽。界面層可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。高介電常數閘極介電層可包含氧化鉿。或者，高介電常數閘極介電層可包含其他高介電常數介電材料，例如氧化鈦(TiO2 )、氧化鉿鋯(HfZrO)、氧化鉭(Ta2 O5 )、氧化鉿矽(HfSiO4 )、氧化鋯(ZrO2 )、氧化鋯矽(ZrSiO2 )、氧化鑭(La2 O3 )、氧化鋁(Al2 O3 )、氧化鋯(ZrO)、氧化釔(Y2 O3 )、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO3 (BST)、氮化矽(SiN)、 氮氧化矽(SiON)、前述之組合或其他合適的材料。高介電常數閘極介電層可透過使用原子層沉積、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、氧化及/或其他合適的方法形成。
閘極結構252的閘極電極層256可包含單一層或者為多層結構，例如有著選擇的功函數以增強裝置效能的金屬層(功函數金屬層)、襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，閘極電極層256可包含氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、氮碳化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他耐火金屬、其他合適的金屬材料或前述之組合。在各種實施例中，閘極電極層256可透過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程形成。在各種實施例中，可進行化學機械研磨製程，以移除多餘的金屬，進而為閘極結構252提供大致平坦頂表面。閘極結構252包含位於通道區212C中通道元件2080之間的部分。
請參照第19A和19B圖。在結束方塊124的操作之後，大致形成電晶體260。電晶體260包含沿Z方向垂直堆疊的通道元件2080。閘極結構252環繞每個通道元件2080。通道元件2080沿X方向延伸或在兩個源極/汲極部件242之間。每個源極/汲極部件242包含接觸基底202和通道元件2080的第一磊晶層236(或顯示於第19B圖中的替代型第一磊晶層2360)、接觸第一磊晶層236的第二磊晶層238以及第三磊晶層240(如果形成)。第二磊晶層238透過第一磊晶層236(或替代型第一磊晶層2360)與通道元件2080間隔開。
雖然不意圖限制，但是本發明一個或多個實施例為半導體裝置及其形成方法提供許多優點。舉例來說，本發明實施例提供電晶體，電晶體包含延伸於兩源極/汲極部件之間的通道元件的垂直堆疊物。每個源極/汲極部件包含第一磊晶層、第一磊晶層上方的第二磊晶層及第二磊晶層上方的第三磊晶層。第一磊晶層與通道元件相接，並用作通道元件與第二磊晶層之間的過渡層。第一磊晶層的體積或厚度剛好足夠覆蓋通道層的圓角。透過最小化第一磊晶層的體積或厚度，可最大化第二磊晶層的體積或厚度。相較於第一磊晶層，第二磊晶層具有較大的鍺含量以對通道元件施加應變以及較大的摻雜濃度以降低電阻。第三磊晶層相較於第二磊晶層具有較小的鍺含量，以作為當形成源極/汲極接觸開口時的犧牲層。本發明實施例降低源極/汲極部件中的寄生電阻。
在一例示性方面，本發明實施例針對半導體裝置。半導體裝置包含設置於基底上方的複數個通道元件、位於複數個通道元件之間的複數個內部間隙壁部件、環繞複數個通道元件的每一者的閘極結構以及源極/汲極部件。源極/汲極部件包含接觸基底和複數個通道元件的第一磊晶層及接觸第一磊晶層和複數個內部間隙壁部件的第二磊晶層。第一磊晶層和第二磊晶層包括矽鍺，第二磊晶層的鍺含量大於第一磊晶層的鍺含量。
在一些實施例中，第一磊晶層的鍺含量在約20%與約30%之間，且第二磊晶層的鍺含量在約50%與約60%之間。在一些實施例中，第一磊晶層和第二磊晶層摻雜硼(B)，且第二磊晶層的硼摻雜濃度大於第一磊晶層的硼摻雜濃度。在一些範例中，半導體裝置可更包含設置於第二磊晶層上方的第三磊晶層。第三磊晶層包含矽鍺，且第三磊晶層的鍺含量小於第二磊晶層的鍺含量。在一些實施例中，第三磊晶層的鍺含量小於第一磊晶層的鍺含量。在一些範例中，第一磊晶層包含接觸基底的基底部分，且基底部分完全覆蓋複數個內部間隙壁部件的最底部內部間隙壁部件。在一些實施例中，複數個通道元件的每一者包含圓角。第一磊晶層的基底部分完全覆蓋複數個通道元件的最底部通道元件的圓角。在一些範例中，除了最底部內部間隙壁部件之外，複數個內部間隙壁部件接觸第二磊晶層。
在另一例示性方面，本發明實施例針對半導體裝置。半導體裝置包含設置於基底上方的複數個矽通道元件、位於複數個矽通道元件之間的複數個介電內部間隙壁部件，複數個矽通道元件的每一者包含圓角、環繞複數個矽通道元件的每一者的閘極結構以及源極/汲極部件。源極/汲極部件包含接觸基底和複數個矽通道元件的圓角的第一磊晶層及接觸第一磊晶層和複數個介電內部間隙壁部件的第二磊晶層。第一磊晶層和第二磊晶層包含矽鍺。第一磊晶層的鍺含量在約20%與約30%之間，且第二磊晶層的鍺含量在約50%與約60%之間。
在一些實施例中，第一磊晶層和第二磊晶層摻雜硼(B)，且第二磊晶層的硼摻雜濃度大於第一磊晶層的硼摻雜濃度。在一些實施例中，半導體裝置可更包含設置於第二磊晶層上方的第三磊晶層。第三磊晶層包含矽鍺，且第三磊晶層的鍺含量在約15%與約20%之間。在一些範例中，第一磊晶層包含接觸基底的基底部分以及接觸複數個矽通道元件的通道側壁部分，且基底部分完全覆蓋複數個介電內部間隙壁部件的最底部介電內部間隙壁部件。在一些實施例中，第一磊晶層的通道側壁部分環繞於複數個矽通道元件的圓角上方。在一些實施例中，第一磊晶層的通道側壁部分包含彎曲形狀。在一些範例中，除了最底部介電內部間隙壁部件之外，複數個介電內部間隙壁部件接觸第二磊晶層。
在另一例示性方面，本發明實施例針對方法。此方法包含在基底上方形成堆疊物，其中堆疊物包含交錯的複數個矽層和複數個矽鍺層，從堆疊物和基底形成鰭狀結構，鰭狀結構包括通道區和源極/汲極區，在鰭狀結構的通道區上方形成虛設閘極堆疊物，在虛設閘極堆疊物上方沉積閘極間隔層，將源極/汲極區凹陷，以形成源極/汲極溝槽，源極/汲極溝槽暴露複數個矽層和複數個矽鍺層的側壁；選擇性及部分凹陷複數個矽鍺層，以形成複數個內部間隙壁凹口；在複數個內部間隙壁凹口中形成複數個內部間隙壁部件；在源極/汲極溝槽中沉積第一磊晶層，第一磊晶層接觸複數個矽層；在第一磊晶層上方沉積第二磊晶層，第二磊晶層接觸複數個內部間隙壁部件和第一磊晶層；在第二磊晶層上沉積第三磊晶層；在沉積第三磊晶層之後，移除虛設閘極堆疊物；釋放通道區中的複數個矽層，以作為複數個通道元件；以及形成閘極結構環繞複數個通道元件的每一者。第一磊晶層和第二磊晶層包含矽鍺，且第二磊晶層的鍺含量大於第一磊晶層的鍺含量。
在一些實施例中，此方法可更包含在形成複數個內部間隙壁部件之後及沉積第一磊晶層之前，進行清潔製程，以修整複數個矽層。在一些實施例中，第一磊晶層的鍺含量在約20%與約30%之間，且第二磊晶層的鍺含量在約50%與約60%之間。在一些實施例中，第三磊晶層包含矽鍺，且第三磊晶層的鍺含量小於第二磊晶層的鍺含量。在一些範例中，第一磊晶層包含接觸基底的基底部分，且基底部分完全覆蓋複數個內部間隙壁部件的最底部內部間隙壁部件。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124:方塊 200:工件 202:基底 204:堆疊物 206:犧牲層 208:通道層 210:硬遮罩層 212:鰭狀結構 212C:通道區 212SD:源極/汲極區 214:隔離部件 216:虛設介電層 218:虛設電極層 220:虛設閘極堆疊物 222:閘極頂硬遮罩層 223:氧化矽層 224:氮化矽層 226:閘極間隔層 228:源極/汲極溝槽 230:內部間隙壁凹口 232:內部間隙壁材料 234:內部間隙壁部件 236:第一磊晶層 2360:替代型第一磊晶層 236B:第一基底部分 236T:第一通道側壁部分 2360B:第二基底部分 2360T:第二通道側壁部分 238:第二磊晶層 240:第三磊晶層 242:源極/汲極部件 244:接觸蝕刻停止層 246:層間介電層 248:閘極溝槽 250:空間 252:閘極結構 254:閘極介電層 256:閘極電極層 260:電晶體 300:清潔製程 400:退火製程 2080:通道元件 D:深度 H1:第一高度 H2:第二高度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖顯示依據本發明實施例的一個或多個方面，形成半導體裝置的方法的流程圖。 第2-11、12A-19A、12B-19B圖顯示依據本發明實施例的一個或多個方面，依據第1圖的方法的製造過程期間之工件的局部剖面示意圖。
200:工件
202:基底
212C:通道區
212SD:源極/汲極區
226:閘極間隔層
234:內部間隙壁部件
236:第一磊晶層
236B:第一基底部分
236T:第一通道側壁部分
238:第二磊晶層
240:第三磊晶層
242:源極/汲極部件
244:接觸蝕刻停止層
246:層間介電層
252:閘極結構
254:閘極介電層
256:閘極電極層
260:電晶體
2080:通道元件

Claims (15)

  1. 一種半導體裝置，包括：複數個通道元件，設置於一基底上方；複數個內部間隙壁部件，位於該複數個通道元件之間；一閘極結構，環繞該複數個通道元件的每一者；以及一源極/汲極部件，包括：一第一磊晶層，接觸該基底和該複數個通道元件；及一第二磊晶層，接觸該第一磊晶層和該複數個內部間隙壁部件，其中該第一磊晶層和該第二磊晶層包括矽鍺，其中該第二磊晶層的鍺含量大於該第一磊晶層的鍺含量。
  2. 如請求項1之半導體裝置，其中該第一磊晶層的鍺含量在約20%與約30%之間，其中該第二磊晶層的鍺含量在約50%與約60%之間。
  3. 如請求項1之半導體裝置，其中該第一磊晶層和該第二磊晶層摻雜硼，其中該第二磊晶層的硼摻雜濃度大於該第一磊晶層的硼摻雜濃度。
  4. 如請求項1至3中任一項之半導體裝置，更包括：一第三磊晶層，設置於該第二磊晶層上方，其中該第三磊晶層包括矽鍺，其中該第三磊晶層的鍺含量小於該第二磊晶層的鍺含量。
  5. 如請求項4之半導體裝置，其中該第三磊晶層的鍺含量小於該第一磊晶層的鍺含量。
  6. 如請求項1至3中任一項之半導體裝置，其中該第一磊晶層包括接觸該基底的一基底部分，其中該基底部分完全覆蓋該複數個內部間隙壁部件的一最底部內部間隙壁部件。
  7. 如請求項6之半導體裝置，其中該複數個通道元件的每一者包含一圓角，其中該第一磊晶層的該基底部分完全覆蓋該複數個通道元件的一最底部通道元件的該圓角。
  8. 如請求項6之半導體裝置，其中除了該最底部內部間隙壁部件之外，該複數個內部間隙壁部件接觸該第二磊晶層。
  9. 一種半導體裝置，包括：複數個矽通道元件，設置於一基底上方；複數個介電內部間隙壁部件，位於該複數個矽通道元件之間，該複數個矽通道元件的每一者包含圓角；一閘極結構，環繞該複數個矽通道元件的每一者；以及一源極/汲極部件，包括：一第一磊晶層，接觸該基底和該複數個矽通道元件的圓角；及一第二磊晶層，接觸該第一磊晶層和該複數個介電內部間隙壁部件，其中該第一磊晶層和該第二磊晶層包括矽鍺，其中該第一磊晶層的鍺含量在約20%與約30%之間，其中該第二磊晶層的鍺含量在約50%與約60%之間。
  10. 如請求項9之半導體裝置，更包括：一第三磊晶層，設置於該第二磊晶層上方，其中該第三磊晶層包括矽鍺，其中該第三磊晶層的鍺含量在約15%與約20%之間。
  11. 如請求項9或10之半導體裝置，其中該第一磊晶層包括接觸該基底的一基底部分以及接觸該複數個矽通道元件的一通道側壁部分，其中該基底部分完全覆蓋該複數個介電內部間隙壁部件的一最底部介電內部間隙壁部件。
  12. 如請求項11之半導體裝置，其中該第一磊晶層的該通道側壁部分環繞於該複數個矽通道元件的圓角上方。
  13. 如請求項11之半導體裝置，其中該第一磊晶層的該通道側壁部分包括一彎曲形狀。
  14. 一種半導體裝置的形成方法，包括：在一基底上方形成一堆疊物，其中該堆疊物包括交錯的複數個矽層和複數個矽鍺層；從該堆疊物和該基底形成一鰭狀結構，該鰭狀結構包括一通道區和一源極/汲極區；在該鰭狀結構的該通道區上方形成一虛設閘極堆疊物；在該虛設閘極堆疊物上方沉積一閘極間隔層；將該源極/汲極區凹陷，以形成一源極/汲極溝槽，該源極/汲極溝槽暴露該複數個矽層和該複數個矽鍺層的側壁；選擇性及部分凹陷該複數個矽鍺層，以形成複數個內部間隙壁凹口；在該複數個內部間隙壁凹口中形成複數個內部間隙壁部件；在該源極/汲極溝槽中沉積一第一磊晶層，該第一磊晶層接觸該複數個矽層；在該第一磊晶層上方沉積一第二磊晶層，該第二磊晶層接觸該複數個內部間隙壁部件和該第一磊晶層；在該第二磊晶層上沉積一第三磊晶層；在沉積該第三磊晶層之後，移除該虛設閘極堆疊物；釋放該通道區中的該複數個矽層，以作為複數個通道元件；以及形成一閘極結構環繞該複數個通道元件的每一者，其中該第一磊晶層和該第 二磊晶層包括矽鍺，其中該第二磊晶層的鍺含量大於該第一磊晶層的鍺含量。
  15. 如請求項14之半導體裝置的形成方法，更包括：在形成該複數個內部間隙壁部件之後及沉積該第一磊晶層之前，進行一清潔製程，以修整該複數個矽層。
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