TWI792267B - 半導體裝置及其製造方法 - Google Patents

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Abstract

根據本發明實施例，半導體裝置包括：第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件，第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件各包括外襯層與內填充層；複數個通道構件，通道構件於第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件之間沿著第一方向延伸；以及設置於通道構件之上及周圍的閘極結構。通道構件與外襯層接觸並與內填充層分隔。外襯層包括鍺與硼，且內填充層包括鍺與鎵。

Description

半導體裝置及其製造方法
本發明實施例是關於一種半導體裝置及其製造方法，特別是關於一種具有奈米結構的半導體裝置及其製造方法。
半導體積體電路產業歷經指數性的成長。積體電路材料與設計的科技進展產生了各個世代的積體電路，其中各世代相較於先前世代具有較小且較為複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的內連線裝置數目）通常會增加而幾何尺寸（亦即，可利用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會提高生產效率以及降低相關成本而提供助益。這樣的微縮化也會增加處理與製造積體電路的複雜度。
例如，由於積體電路技術朝較小技術節點進展，導入了多閘極金屬氧化物半導體場效電晶體（或多閘極裝置）並透過增加閘極通道耦合（gate-channel coupling）、減少關閉狀態（off-state）電流以及減少短通道效應（short-channel effects, SCEs）來改善閘極控制。多閘極裝置一般指的是具有閘極結構或其部分設置於通道區多於一側之上的裝置。鰭狀場效電晶體（fin-like field effect transistors, FinFET）與多橋通（multi-bridge-channel, MBC）電晶體為多閘極裝置的範例，因為高性能與低漏電應用而廣受歡迎並成為具有前景的候選對象。鰭狀場效電晶體具有被閘極於一側以上包覆的抬升通道（例如，閘極包覆半導體材料鰭片的頂部與側壁，而半導體材料鰭片從基板延伸而出）。多橋通電晶體具有可在通道區周圍部分或完全地延伸的閘極結構，以於兩側或更多側提供到達通道區的途徑。因為閘極結構圍繞通道區，多橋通電晶體也可稱為圍繞閘極電晶體（surrounding gate transistor, SGT）或全繞式閘極（gate-all-around, GAA）電晶體。多橋通電晶體的通道區可由奈米線（nanowires）、奈米片（nanosheet）、其他奈米結構及∕或其他合適的結構所形成。
鍺與矽相比具有較高的電洞（hole）移動率，且研究學者已將鍺用於形成多橋通電晶體的通道構件（member），然而鍺與矽相比具有較高的介電常數而因此產生了許多難題。
本發明實施例提供一種半導體裝置。半導體裝置的包括：第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件，第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件各包括外襯層與內填充層；複數個通道構件，通道構件於第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件之間沿著第一方向延伸；以及設置於通道構件之上及周圍的閘極結構。通道構件與外襯層接觸並與內填充層分隔。外襯層包括鍺與第一元素，且內填充層包括鍺與第二元素，第二元素與第一元素不同。
本發明實施例亦提供一種半導體裝置。半導體裝置的包括：第一源極∕汲極部件，包括第一外磊晶部件與第一內磊晶部件，第一內磊晶部件位於第一外磊晶部件之上；第二源極∕汲極部件，包括第二外磊晶部件與第二內磊晶部件，第二內磊晶部件位於第二外磊晶部件之上；複數個含鍺通道構件，於第一外磊晶部件與第二外磊晶部件之間沿著第一方向延伸並與第一外磊晶部件及第二外磊晶部件接觸；以及閘極結構，設置於含鍺通道構件之上及周圍。含鍺通道構件與第一內磊晶部件及第二內磊晶部件分隔。第一外磊晶部件與第二外磊晶部件包括第一p型摻質，且第一內磊晶件與第二內磊晶部件包括第二p型摻質，第二p型摻質與第一p型摻質不同。
本發明實施例亦提供一種半導體裝置的製造方法。半導體裝置的製造方法包括：於基板之上形成堆疊，其中堆疊包括複數個通道層，且複數個犧牲層插入於通道層；從堆疊與基板形成鰭狀結構，鰭狀結構包括通道區與源極∕汲極區；於鰭狀結構的通道區之上形成虛置閘極堆疊；於虛置閘極堆疊之上沉積閘極間隔物層；凹蝕源極∕汲極區以形成源極∕汲極溝槽，源極∕汲極溝槽露出通道層與犧牲層的側壁；選擇性且部分地凹蝕犧牲層以形成複數個內間隔物凹口；於內間隔物凹口中形成複數個內間隔物部件；於源極∕汲極溝槽中沉積外磊晶層，外磊晶層包括第一p型摻質；於外磊晶層之上沉積內磊晶層，內磊晶層包括第二p型摻質，第二p型摻質與第一p型摻質不同；移除虛置閘極堆疊；選擇性地移除通道區中的犧牲層；以及於通道區中的通道層周圍各形成閘極結構，其中通道層包括鍺，且犧牲層包括矽鍺。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同部件。各組件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的元件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各個範例中重複元件符號以及∕或字母。如此重複是為了簡明和清楚起見，而非用以表示所討論的不同實施例及∕或配置之間的關係。
此外，本文可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。除了圖式中所描繪的方位，空間相對用詞用以包括使用中或操作中的裝置之不同方位。當裝置被轉向不同方位時（旋轉90度或其他方位），本文所使用的空間相對用詞也將依轉向後的方位來解釋。再者，除非另有指明，以「約（about）」、「大約（approximately）」等類似用詞描述一數字或一範圍的數字時，這樣的用詞用以含括介於所述數字+-10%之內的數字。例如，「約5nm」一詞包括4.5nm至5.5nm的尺寸範圍。
本發明實施例大體上是關於多閘極電晶體與製造方法，且特別是關於具有鍺通道構件與多層源極∕汲極部件的p型多閘極電晶體以改善性能。
多閘極電晶體包括閘極結構形成於通道區至少兩側上的電晶體。多閘極裝置的範例包括具有鰭狀結構的鰭狀場效電晶體以及具有複數個通道構件的多橋通電晶體。如前文所述，多橋通電晶體也可稱為圍繞閘極電晶體、全繞式閘極電晶體、奈米片電晶體或奈米線電晶體。多橋通電晶體包括具有閘極結構或部分的閘極結構形成於通道區四側（例如，圍繞通道區的一部份）的任何裝置。根據本發明實施例的多橋通裝置可具有設置於奈米線通道構件、條狀（bar-shaped）通道構件、奈米片通道構件、奈米結構通道構件、柱狀（column-shaped）通道構件、柱狀（post-shaped）通道構件、以及∕或其他合適的通道組態中的通道區。多橋通電晶體可為n型或p型。雖然p型多橋通電晶體中可採用矽通道構件，但由於鍺中電洞移動率是矽中電洞移動率的約4倍，人們也正在研究鍺通道構件。除了為了適應鍺而對通道構件形成製程做的必要改變之外，鍺的介電常數（約16，相對於矽約12）大於矽的介電常數也衍生了許多難題。鍺較高的介電常數可能會造成較差的短通道效應（short channel effects, SCEs）並增加漏電流。為了解決或減緩短通道效應，通道構件與源極∕汲極部件之間需要有  陡接面摻質輪廓（abrupt junction dopant profile）。於此同時，源極∕汲極部件中需要有高摻質濃度以減少寄生阻抗。若源極∕汲極部件中的摻質擴散過多至通道構件之中，      可能會消除陡接面摻質輪廓，進而導致較差的短通道效應並增加漏電流。
本發明實施例提供半導體裝置的實施例，其中半導體裝置的源極∕汲極部件包括與通道構件接合的外磊晶層以及與通道構件分隔的內磊晶部件。外磊晶層作為擴散減緩層（diffusion retardation layer）以減少或阻擋摻質從內磊晶部件擴散至通道構件之中。內磊晶部件與外磊晶層可由不同的半導體層或以不同摻質摻雜的半導體材料所形成。在一實施例中，外磊晶層由摻硼（B）的鍺（Ge）形成，而內磊晶部件由摻鎵（Ga）的鍺（Ge）形成。在其他實施例中，可使用鍺錫（GeSn）取代外磊晶層或內磊晶部件中的鍺（Ge）以導入壓縮應力（compressive stress）。因為硼在鍺中與鎵相比具有較低的擴散率且鎵在鍺中具有較高的活化率，根據本發明實施例的半導體裝置可展現良好的短通道控制並減少寄生阻抗。
將參照圖式更為詳細地描述本發明實施例的各種態樣。在這方面，第1圖的流程圖是根據本發明實施例繪示出從工件形成半導體裝置的方法100。方法100僅僅是範例，且不意圖將本揭露限定為方法100中明確所示之內容。可於方法100之前、期間與之後提供額外的步驟，且對於方法的額外實施例，可取代、刪除或挪動一些所述步驟。為了簡易起見，本文並沒有詳細描述所有步驟。下文搭配第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、2B、3B、4B、5B、6B、7B、8B、9B、10B與12B、13B、14B圖描述方法100，第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、2B、3B、4B、5B、6B、7B、8B、9B、10B與12B、13B、14B圖是根據第1圖方法100的實施例，半導體裝置於製程不同階段時的局部剖面圖。為了清楚說明本發明的各種態樣，以大寫字母A結尾的各圖式，例如第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A圖，沿著Y方向或閘極長度方向繪示出工件200（或半導體裝置200）的局部剖面圖。以大寫字母B結尾的各圖式，例如第2B、3B、4B、5B、6B、7B、8B、9B、10B與12B、13B、14B圖，沿著X方向或通道長度方向繪示出工件200的局部剖面圖。為免產生疑慮，第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、2B、3B、4B、5B、6B、7B、8B、9B、10B與12B、13B、14B圖中的X、Y與Z方向彼此相互垂直。
參照第1、2A與2B圖，方法100包括步驟102，其中交替半導體層的堆疊204形成於工件200之上。因為工件200將被製造為半導體裝置，工件200因上下文需求於本文也可稱為半導體裝置200。如第2A與2B圖所示，工件200包括基板202。在一些實施例中，基板202可以是如矽基板的半導體基板。基板202可根據如本發明所屬技術領域中習知的設計需求而包括各種摻雜組態。在半導體裝置為p型的實施例中，可於基板202上形成n型摻雜輪廓（即，n型井區或n井區）。在一些實施方式中，用於形成n型井區的n型摻質可包括磷（P）或砷（As）。合適的摻雜步驟可包括摻質的離子佈植步驟及∕或擴散製程。基板202也可包括其他半導體，例如鍺、碳化矽（SiC）、矽鍺（SiGe）或鑽石。或者，基板202可包括化合物半導體及∕或合金半導體。再者，基板202可視需要地包括磊晶層（epi-layer），可為了增強性能而受應變，可包括絕緣體上覆矽（silicon-on-insulator, SOI）或絕緣體上覆鍺（germanium-on-insulator, GOI）基板，以及∕或可具有其他合適的增強部件。
在一些實施例中，堆疊204包括第一半導體組成的犧牲層206，且第二半導體組成的通道層208插入於犧牲層206。第一半導體組成與第二半導體組成可不同。在一些實施例中，磊晶層206包括矽鍺（SiGe）且磊晶層208包括（Ge）。在一些替代實施例中，磊晶層206與磊晶層208兩者包括矽鍺，且磊晶層206的鍺含量大於磊晶層208的鍺含量。應注意的是，如第2A與2B圖所示，僅是出於說明的目的且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制，三層犧牲層206與三層通道層208交替排列。應能理解堆疊204中可形成任何數量的磊晶層。膜層數量取決於半導體裝置200通道構件所欲的數量。在一些實施例中，通道層208的數量為2至10之間。
在一些實施例中，所有犧牲層206可具有實質上一致的第一厚度，且所有通道層208可具有實質上一致的第二厚度。第一厚度與第二厚度可相同或不同。如下文將更詳細地描述，通道層208或其部分可作為後續形成的多閘極裝置的通道構件，且可基於裝置性能考量而選擇各層通道層208的厚度。通道區中的犧牲層206最終可被移除並可用於定義後續形成的多閘極裝置鄰近通道區之間的垂直距離，且可基於裝置性能考量而選擇各層犧牲層206的厚度。
可利用分子束磊晶（molecular beam epitaxy, MBE）製程、有機金屬化學氣相沉積（metalorganic chemical vapor deposition, MOCVD）製程及∕或其他合適的磊晶成長製程來沉積堆疊204中的膜層。如前文所述，在至少一些範例中，犧牲層206包括磊晶成長的矽鍺層且通道層208包括磊晶成長的鍺層。在一些實施例中，犧牲層206與通道層208實質上不含有摻質（即，具有約0cm-3 至約1x1017 cm-3 的外來摻質濃度，其中例如，堆疊204的磊晶成長製程時並沒有刻意進行摻雜步驟。
再次參照第1、2A與2B圖，方法100包括步驟104，其中從堆疊204與基板202形成鰭狀結構210。雖然沒有繪示，硬遮罩層可沉積於堆疊204之上以形成蝕刻遮罩。硬遮罩層可為單一層或多層。例如，硬遮罩層可包括墊氧化物層以及墊氧化物層之上的墊氮化物層。可利用微影製程與蝕刻製程從堆疊204與基板202圖案化出鰭狀結構210。微影製程可包括光阻塗佈（例如，旋轉塗佈（spin-on coating））、軟烘烤（soft baking）、遮罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥（例如，旋轉乾燥及∕或硬烘烤（hard baking））、其他合適的微影技術及∕或前述之組合。在一些實施例中，蝕刻製程可包括乾式蝕刻（例如，反應離子蝕刻（reactive ion etching, RIE））、濕式蝕刻及∕或其他蝕刻方法。如第2A與2B圖所示，步驟104的蝕刻製程形成延伸穿過堆疊204與一部分的基板202的溝槽。溝槽定義出鰭狀結構210（如第2B圖所示）。在一些實施方式中，可使用雙重圖案化或多重圖案化製程，以定義出例如，比使用單一、直接光學微影製程所得的節距更小的鰭狀結構。例如，在一實施例中，在基板之上形成材料層，並使用光學微影製程圖案化材料層。使用自對準製程在圖案化的材料層旁邊形成間隔物。之後去除材料層，然後可藉由蝕刻堆疊204並使用剩餘的間隔物或心軸來圖案化鰭狀結構210。如第2A與2B圖所示，鰭狀結構210以及其中的犧牲層206與通道層208沿著X方向縱向延伸。
隔離部件212形成鄰近於鰭狀結構210。在一些實施例中，隔離部件212可形成於溝槽中以隔離鰭狀結構210與鄰近的主動區。隔離部件212也可稱為淺溝槽隔離（shallow trench isolation, STI）部件212。作為範例，在一些實施例中，先於基板之上沉積介電層，並以介電層填充溝槽。在一些實施例中，介電層可包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低介電常數介電質、前述之組合及∕或其他合適的材料。在各種範例中，可利用化學氣相沉積製程、次大氣壓化學氣相沉積（subatmospheric CVD, SACVD）製程、流動式（flowable）化學氣相沉積製程及∕或其他合適的製程來沉積介電層。接著，利用如化學機械研磨（chemical mechanical polishing, CMP）製程來薄化且平坦化所沉積的介電材料。進一步利用乾式蝕刻製程、濕式蝕刻製程及∕或前述之組合凹蝕或回拉（pull-back）平坦化的介電層以形成淺溝槽隔離部件212。凹蝕步驟之後，鰭狀結構210抬升於淺溝槽隔離部件212之上。
參照第1、3A、3B、4A與4B圖，方法100包括步驟106，其中虛置閘極堆疊218形成於鰭狀結構210的通道區210C之上。在一些實施例中，採用了閘極取代製程（或閘極後製（gate-last）製程），其中虛置閘極堆疊218（如第4A圖所示）作為佔位符（placeholder）以進行各個製程，且將移除虛置閘極堆疊218並以功能閘極結構取代虛置閘極堆疊218。也可能使用其他製程或也可能採用其他組態。在如第4A圖所示的一些實施例中，虛置閘極堆疊218形成於鰭狀結構210之上，且鰭狀結構210可分為虛置閘極堆疊218下方的通道區210C以及沒有位於虛置閘極堆疊218下方的源極∕汲極區210SD。如第4A圖所示，通道區210C設置於兩個源極∕汲極區210SD之間。
虛置閘極堆疊218的形成步驟可包括沉積虛置閘極堆疊218中的膜層並圖案化這些膜層。參照第3A與3B圖，虛置閘極介電層214、虛置電極層216與閘極頂硬遮罩層220可毯覆地沉積於工件200之上。在一些實施例中，可利用化學氣相沉積製程、原子層沉積（atomic layer deposition, ALD）製程或其他合適的製程於鰭狀結構210上沉積虛置介電層214。在一些情況下，虛置介電層214可包括氧化矽。之後，可利用化學氣相沉積製程、原子層沉積製程或其他合適的製程於虛置介電層214之上沉積虛置電極層216。在一些情況下，虛置電極層216可包括多晶矽。為了進行圖案化，可利用化學氣相沉積製程、原子層沉積製程或其他合適的製程於虛置電極層216上沉積閘極頂硬遮罩層220。接著，如第4A圖所示，可圖案化閘極頂硬遮罩層220、虛置電極層216與虛置介電層214以形成虛置閘極堆疊218。例如，圖案化製程可包括微影製程（例如，光學微影或電子束微影），且微影製程可更包括光阻塗佈（例如，旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥（例如，旋轉乾燥及∕或硬烘烤）、其他合適的微影技術及∕或前述之組合。在一些實施例中，蝕刻製程可包括乾式蝕刻（例如，反應離子蝕刻）、濕式蝕刻及∕或其他蝕刻方法。在一些實施例中，閘極頂硬遮罩層220可包括氧化矽層與氮化矽層。第4B圖沿著X方向繪示出在源極∕汲極區210SD的工件200剖面圖。如第4B圖所示，鰭狀結構210的源極∕汲極區210SD之上沒有設置虛置閘極堆疊218。
參照第1、5A與5B圖，方法100包括步驟108，其中閘極間隔物層224沉積於虛置閘極堆疊218之上。在一些實施例中，閘極間隔物層224順應地沉積於工件200之上，包括虛置閘極堆疊218的頂表面與側壁之上。本文可使用「順應地」一詞以易於描述位於各個區域之上具有實質上一致厚度的膜層。閘極間隔物層224可具有單一層結構或可包括多層。在第5A與5B圖所示的實施例中，閘極間隔物層224可包括碳氮化矽、碳氧化矽、碳氮氧化矽或氮化矽。可利用如化學氣相沉積製程、次大氣壓化學氣相沉積製程、原子層沉積製程或其他合適的製程於虛置閘極堆疊218之上沉積閘極間隔物層224。雖然第5A與5B圖沒有繪示，但可接著以非等向性蝕刻製程回蝕刻閘極間隔物層224，以移除閘極頂硬遮罩層220與鰭狀結構210面頂表面（top-facing surface）之上的閘極間隔物層224。換言之，回蝕刻步驟沿著虛置閘極堆疊218的側壁保留閘極間隔物層224，且露出源極∕汲極區210SD的頂表面。
參照第1、6A與6B圖，方法100包括步驟110，其中凹蝕鰭狀結構210的源極∕汲極區210SD以形成源極∕汲極溝槽222。在一些實施例中，利用乾式蝕刻或合適的蝕刻製程來蝕刻沒有被虛置閘極堆疊218與閘極間隔物層224覆蓋的源極∕汲極區210SD以形成源極∕汲極溝槽222。例如，乾式蝕刻製程可採用含氧氣體、含氟氣體（例如，CF4 、SF6 、CH2 F2 、CHF3 及∕或C­2 F6 ）、含氯氣體（例如，Cl2 、CHCl3 、CCl4 及∕或BCl3 ）、含溴氣體（例如，HBr及∕或CHBr3 ）、含碘氣體、其他合適的氣體及∕或電漿及∕或前述之組合。在第6A圖所示的實施例中，凹蝕鰭狀結構210的源極∕汲極區210SD以露出犧牲層206與通道層208的側壁。在一些實施方式中，源極∕汲極溝槽222延伸至堆疊204之下直至基板之中。第6B圖沿著X方向繪示出在源極∕汲極區210SD的工件200剖面圖。如第6B圖所示，在步驟110移除了源極∕汲極區210SD中的犧牲層206與通道層208並露出基板202。
參照第1、7A與7B圖，方法100包括步驟112，其中形成內間隔物部件226。雖然未明確繪示，步驟112的操作步驟可包括選擇性且部分地移除犧牲層206以形成內間隔物凹口、於工件之上沉積內間隔物材料，以及回蝕刻內間隔物材料以於內間隔物凹口中形成內間隔物部件226。選擇性且部分地凹蝕源極∕汲極溝槽222（繪示於第6A圖）中露出的犧牲層206以形成內間隔物凹口（第7A圖中由內間隔物部件226所佔用），而實質上並沒有蝕刻閘極間隔物層224、基板202的露出部分與通道層208。在通道層208實質上由鍺組成且犧牲層206實質上由矽鍺組成的一實施例中，可利用選擇性濕式蝕刻製程或選擇性乾式蝕刻製程進行犧牲層206的選擇性凹蝕步驟。範例選擇性濕式蝕刻製程可包括使用四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）溶液以及約90℃至約100℃之間的製程溫度。
內間隔物部件226的內間隔物材料可包括金屬氧化物、氧化矽、碳氮氧化矽、氮化矽、氮氧化矽、富含碳的碳氮化矽或低介電常數介電材料。此述的金屬氧化物可包括氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭或其他合適的金屬氧化物。雖然未明確繪示，但內間隔物材料可為單一層或多層。在一些實施方式中，可利用化學氣相沉積、電漿增強化學氣相沉積（plasma-enhance CVD, PECVD）、次大氣壓化學氣相沉積、原子層沉積或其他合適的方法來沉積內間隔物部件226的內間隔物材料。內間隔物部件226的內間隔物材料沉積於內間隔物凹口之中以及源極∕汲極溝槽222中通道層208露出的側壁之上。接著，回蝕刻所沉積的內間隔物材料以從通道層208的側壁移除內間隔物材料，且於內間隔物凹口中形成內間隔物部件226。在步驟112，也可從閘極頂硬遮罩層220、閘極間隔物層224與隔離部件212的頂表面及∕或側壁移除內間隔物材料。在一些實施方式中，步驟112進行的回蝕刻操作步驟可包括使用氟化氫（HF）、氟氣（F2 ）、氫氣（H2 ）、氨（NH3 ）、三氟化氮（NF3 ）或其他氟基蝕刻劑。如第7A圖所示，內間隔物部件226各與凹蝕的犧牲層206直接接觸，且設置於兩相鄰通道層208之間。
參照第1、8A與8B圖，方法100包括步驟114，其中第一外磊晶部件228形成於源極∕汲極溝槽222中。在一些實施方式中，可從通道層208露出的側壁與基板202露出的表面選擇性地磊晶形成第一外磊晶部件228。犧牲層206的側壁仍被第一外磊晶部件228覆蓋。步驟114合適的磊晶製程包括化學氣相沉積技術（例如，氣相磊晶（vapor-phase epitaxy, VPE）及∕或超高真空化學氣相沉積（ultra-high vacuum CVD, UHV-CVD））、分子束磊晶及∕或其他合適的製程。步驟112的磊晶成長製程可使用氣態及∕或液態前驅物，氣態及∕或液態前驅物與基板202及通道層208的組成反應。在一些實施例中，可選擇步驟112的磊晶成長製程的參數以使得第一外磊晶部件228沒有磊晶沉積於內間隔物部件226上。在一些情況下，第一外磊晶部件228包括以第一p型摻質摻雜的鍺。第一外磊晶部件228作為擴散阻障層且第一p型摻質在鍺中的擴散率小於鎵在鍺中的擴散率。第一p型摻質可為硼（B）。在其他情況下，第一外磊晶部件228包括以第一p型摻質摻雜的鍺錫（GeSn）。因為錫的晶格常數大於鍺的晶格常數，鍺錫合金半導體中的鍺原子可受到壓縮應變而改善電洞移動率。在一些實施方式中，第一外磊晶部件228可具有約1nm至約6nm之間的厚度，且第一p型摻質的摻雜濃度可為約5x1019 原子/cm3 至約5x1020 原子/cm3 之間。當第一p型摻質的摻雜濃度小於約5x1019 原子/cm3 時，第一外磊晶部件228中的阻抗可能會妨礙達成符合要求的驅動電流（即，開啟電流）。再者，第一p型摻質在鍺中的溶解度可能會防止第一p型摻質的摻雜濃度超過5x1020 原子/cm3 。如第8A圖所示，第一外磊晶部件228於內間隔物部件226之上會聚合且合併，使得第一外磊晶部件228從一通道層208到另一通道層208為連續的。第一外磊晶部件228也可稱為第一外磊晶層228或第一外襯層228。
在第12A與12B圖所示的一些替代實施例中，從露出的通道層208與基板202磊晶成長第二外磊晶部件230而不是第一外磊晶部件228，第二外磊晶部件230於內間隔物部件226之上沒有聚合而合併。第二外磊晶部件230也可稱為第二外磊晶層230或第二外襯層230。如第8A與12A圖所示，第一外襯層228與第二外襯層230之間的其中一個差異是第一外襯層228與第二外襯層230是否會過度成長而覆蓋內間隔物部件226。
參照第1、9A與9B圖，方法100包括步驟116，其中第一內磊晶部件232形成於第一外磊晶部件228之上。在一些實施例中，可從第一外磊晶部件228選擇性地磊晶形成第一內磊晶部件232。步驟122合適的磊晶製程包括化學氣相沉積技術（例如，氣相磊晶及∕或超高真空化學氣相沉積）、分子束磊晶及∕或其他合適的製程。步驟116的磊晶成長製程可使用氣態及∕或液態前驅物，氣態及∕或液態前驅物與第一外磊晶部件228的組成反應。在一些實施例中，即便第一內磊晶部件232可能會過度成長而覆蓋內間隔物部件226或與內間隔物部件226接觸，可選擇步驟116的磊晶成長製程的參數，以使得第一內磊晶部件232沒有從內間隔物部件226磊晶成長。在一些情況下，第一內磊晶部件232包括以第二p型摻質摻雜的鍺，第二p型摻質與第一p型摻質不同。第一內磊晶部件232作為低阻抗層（或高度導電層），且第二p型摻質在鍺中與硼在鍺中相比具有較高的摻質活化程度。此時，較高的摻質活化程度導致阻抗減少並增加導電度。第二p型摻質可為鎵。在其他情況下，第一內磊晶部件232包括以第二p型摻質摻雜的鍺錫。因為錫的晶格常數大於鍺的晶格常數，鍺錫合金半導體中的鍺原子可受到壓縮應變而改善電洞移動率。在一些實施例中，第一內磊晶部件232可具有約1nm至約6nm之間的厚度，且第二p型摻質的摻雜濃度可為約3x1020 原子/cm3 至約1x1021 原子/cm3 之間。當第一內磊晶部件232中第二p型摻質的摻雜濃度小於3x1020 原子/cm3 時，第一內磊晶部件232可能不夠導電而足以達成符合要求的驅動電流（即，開啟電流）。再者，第二p型摻質在鍺中的溶解度可能會防止第二p型摻質的摻雜濃度超過1x1021 原子/cm3 。在第9A與9B圖所示的一些實施例中，第一外磊晶部件228將第一內磊晶部件232與通道層208、內間隔物部件226及基板202隔離或分隔。第一內磊晶部件232也可稱為第一內磊晶層232或第一內填充物232。第一外磊晶部件228與第一內磊晶部件232可共同視為設置於源極∕汲極區210SD之上的第一源極∕汲極部件2310。
應注意的是，硼與鎵兩者皆是位於元素表IIIA族的原素。硼具有10.811u的原子質量（或原子重量），且鎵具有67.723u的原子質量（或原子重量）。鎵的原子質量大於硼的原子質量。
在第13A與13B圖所示的一些替代實施例中，當步驟114實施第二外磊晶部件230時，方法100的步驟116可於第二外磊晶部件230之上沉積第二內磊晶部件234。如第13A圖所示，第二內磊晶部件234可與內間隔物部件226接觸，但第二外磊晶部件230分隔第二內磊晶部件234與通道層208。第二內磊晶部件234也可稱為第二內磊晶層234或第二內填充物234。第二外磊晶部件230與第二內磊晶部件234可共同視為設置於源極∕汲極區210SD之上的第二源極∕汲極部件2320。如第9A與13A圖所示，第一內填充物232與第二內填充物234之間的其中一個差異是第二內填充物234會與內間隔物部件226接觸，但第一內填充物232不會與內間隔物部件226接觸。
雖然第9A、9B、13A或13B圖中未明確繪示，在一些替代實施例中，可於第一內磊晶部件232或第二內磊晶部件234之上沉積頂磊晶部件。在這些替代實施例中，頂磊晶部件可具有與第一內磊晶部件232或第二內磊晶部件234相似的組成，但與第一內磊晶部件232或第二內磊晶部件234相比具有較高的摻雜濃度。頂磊晶部件可用以進一步減少接觸阻抗。
根據本發明的態樣，以第一p型摻質摻雜的第一外磊晶部件228或第二外磊晶部件230作為擴散阻障層，防止或阻擋如鎵的第二p型摻質從第一內磊晶部件228或第內外磊晶部件230擴散至通道層208與基板202之中。與硼相比，鎵在鍺中具有較高的擴散率，且較可能危及短通道控制並造成漏電流。
參照第1、10A、10B、14A與14B圖，方法100包括步驟118，其中於退火製程260中退火工件200以活化第一p型摻質與第二p型摻質。在一些實施方式中，退火製程260可包括快速加熱退火（rapid thermal anneal, RTA）製程、雷射尖波退火（laser spike anneal）製程、快閃退火（flash anneal）製程或爐管退火（furnace anneal）製程。退火製程260可包括約900℃至約1000℃之間的尖波退火溫度。在這些實施方式中，尖波退火溫度可維持以秒或毫秒測量的一段時間。透過退火製程260，可從如鍺或鍺錫的半導體主體（host）中的第一p型摻質與第二p型摻質獲得所欲的電子貢獻（electronic contribution）。退火製程260可產生空位（vacancy），促進第一p型摻質與第二p型摻質從間隙位置（interstitial site）移動至置換晶格位置（substitutional lattice site），並減少半導體主體晶格中的損傷或缺陷。
參照第1、11A與15A圖，方法100包括步驟120，其中進行進一步的製程。例如，此進一步的製程可包括於工件200之上沉積接觸蝕刻停止層（contact etch stop layer, CESL）236、於接觸蝕刻停止層236之上沉積層間介電（interlayer dielectric, ILD）層238、移除虛置閘極堆疊218、於通道區210C中選擇性地移除犧牲層206以將通道層208釋出作為通道構件、於通道區210C之上形成閘極結構250、形成穿過接觸蝕刻停止層236與層間介電層238的源極∕汲極接觸開口、形成鍺化物部件240及源極∕汲極接觸件242。現在參照第11A與15A圖，接觸蝕刻停止層236是在形成層間介電層238之前形成。在一些範例中，接觸蝕刻停止層236包括氮化矽層、氧化矽層、氮氧化矽層及∕或本發明所屬技術領域中習知的其他材料。可利用原子層沉積、電漿增強化學氣相沉積製程及∕或其他合適的沉積或氧化製程來形成接觸蝕刻停止層236。接著，於接觸蝕刻停止層236之上沉積層間介電層238。在一些實施例中，層間介電層238包括材料如四乙氧基矽烷（tetraethyl orthosilicate, TEOS）的氧化物、未摻雜矽酸鹽玻璃或摻雜的氧化矽如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔凝矽石玻璃（fused silica glass）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、摻硼矽酸鹽玻璃（boron doped silicate glass, BSG）及∕或其他合適的介電材料。可利用電漿增強化學氣相沉積製程或其他合適的沉積技術來沉積層間介電層238。在一些實施例中，形成層間介電層238之後，可退火工件200以改善層間介電層238的完整性。如第11A與15A圖所示，接觸蝕刻停止層236可直接設置於第一內磊晶部件232或第二內磊晶部件234的頂表面上方。
沉積接觸蝕刻停止層236與層間介電層238之後，可利用平坦化製程平坦化工件200以露出虛置閘極堆疊218（繪示於第10A與14A圖）。例如，平坦化製程可包括化學機械平坦化製程。露出虛置閘極堆疊218可便於移除虛置閘極堆疊218及釋出通道層208。在一些實施例中，移除虛置閘極堆疊218會在通道區210C之上產生閘極溝槽。虛置閘極堆疊218的移除步驟可包括對虛置閘極堆疊218材料具有選擇性的一或多道蝕刻製程。例如，可利用對虛置閘極堆疊218具有選擇性的選擇性濕式蝕刻、選擇性乾式蝕刻或前述之組合來進行虛置閘極堆疊218的移除步驟。移除虛置閘極堆疊218之後，通道區210C中通道層208與犧牲層206的側壁於閘極溝槽中露出。
移除虛置閘極堆疊218之後，方法100可包括選擇性地移除通道區210C中通道層208之間的犧牲層206之操作步驟。犧牲層206的選擇性移除步驟釋出通道層208以形成通道構件208。應注意的是，為了簡易起見，使用相同的元件符號208來表示通道構件208。可利用選擇性濕式蝕刻、選擇性乾式蝕刻或其他選擇性蝕刻製程來實施犧牲層206的選擇性移除步驟。範例選擇性濕式蝕刻製程可包括使用四甲基氫氧化銨溶液以及約90℃至約100℃之間的製程溫度。
方法100可包括進一步的操作步驟以形成包覆圍繞釋出的各層通道層208的閘極結構250。在一些實施例中，閘極結構250形成於閘極溝槽之中以及移除犧牲層206所留下的空間之中。就此而言，閘極結構250包覆圍繞各個通道構件208。在各種實施例中，閘極結構250包括界面層252、形成於界面層252之上的高介電常數閘極介電層254及∕或形成於高介電常數閘極介電層254之上的閘極電極層256。本文所述且所使用的高介電常數介電材料包括具有高介電常數的介電材料，例如大於熱氧化矽的介電常數（約3.9）。
在一些實施 例中，閘極結構250的界面層252可包括介電材料如氧化矽、矽酸鉿或氮氧化矽。可利用化學氧化、熱氧化、原子層沉積、化學氣相沉積及∕或其他合適的方法形成界面層252。閘極結構250的高介電常數閘極介電層254可包括氧化鉿。或者，閘極結構250的高介電常數閘極介電層254可包括其他高介電常數介電材料，例如氧化鈦（TiO2 ）、氧化鉿鋯（HfZrO）、氧化鉭（Ta2 O5 ）、氧化鉿矽（HfSiO4 ）、氧化鋯（ZrO2 ）、氧化鋯矽（ZrSiO2 ）、氧化鑭（La2 O3 ）、氧化鋁（Al2 O3 ）、氧化鋯（ZrO）、氧化釔（Y2 O3 ）、鈦酸鍶（SrTiO3 , STO）、鈦酸鋇（BaTiO3 , BTO）、氧化鋇鋯（BaZrO）、氧化鉿鑭（HfLaO）、氧化鑭矽（LaSiO）、氧化鋁矽（AlSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、(Ba,Sr)TiO3 （BST）、氮化矽（SiN）、氮氧化矽（SiON）、前述之組合或其他合適的材料。可利用原子層沉積、物理氣相沉積、化學氣相沉積、氧化及∕或其他合適的方法形成高介電常數閘極介電層254。
閘極結構250的閘極電極層256可包括單一層或多層結構，例如具有選擇的功函數以增加裝置性能的金屬層（功函數金屬層）、襯層、潤濕層（wetting layer）、粘著層、金屬合金或金屬矽化物的各種組合。作為範例，閘極結構250的閘極電極層256可包括氮化鈦（TiN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、碳氮化鉭（TaCN）、鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、銅（Cu）、其他耐火金屬（refractory metal）、或其他合適的金屬材料或前述之組合。在各種實施例中，可利用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍（e-beam evaporation）或其他合適的製程來形成閘極結構250的閘極電極層256。再者，對於n型場效電晶體與p型場效電晶體，可各別形成閘極電極層256，且可使用不同的金屬層（例如，提供不同的n型與p型功函數金屬層）。在各種實施例中，可進行化學機械研磨製程移除過多的金屬，以提供閘極結構250實質上平坦的頂表面。閘極結構250包括插入於通道區210C中通道構件208之間的部分。
為了形成連接到第11A圖所示的第一源極∕汲極部件2310或第15A圖所示的第二源極∕汲極部件2320的電性連接，先形成源極∕汲極開口穿過層間介電層238與接觸蝕刻停止層236，以露出第一源極∕汲極部件2310或第二源極∕汲極部件2320。接著，於露出的第一源極∕汲極部件2310或第二源極∕汲極部件2320之上沉積金屬。退火工件200以於所沉積的金屬與第一源極∕汲極部件2310或第二源極∕汲極部件2320之間造成鍺化反應，進而形成鍺化物部件240。在一些實施方式中，用於鍺化的金屬可包括鈦、鉭、鎳、鈷或鎢，且鍺化物部件240可包括鍺化鈦、鍺化鉭、鍺化鎳、鍺化鈷或鍺化鎢。形成鍺化物部件240之後，可於源極∕汲極開口中沉積鎢（W）、鈦（Ti）、氮化鈦（TiN）、釕（Ru）、鈷（Co）、鎳（Ni）或銅（Cu）並將其平坦化，以形成源極∕汲極接觸件242。在一些實施例中，沉積源極∕汲極接觸件242之前，可於源極∕汲極開口中沉積阻障層。範例阻障層可包括氮化鈦、氮化鉭、氮化鈦矽或鉭化鈷。
半導體裝置200實質上形成如第11A與15A圖所示。先參照第11A圖，半導體裝置200包括兩個第一源極∕汲極部件2310、沿著兩個第一源極∕汲極部件2310之間延伸的通道構件208，以及包覆圍繞各個通道構件208的閘極結構250。內間隔物部件226也插入於通道構件208。內間隔物部件226隔離閘極結構250與兩個第一源極∕汲極部件2310。第一源極∕汲極部件2310各包括第一外磊晶部件228與第一內磊晶部件232。通道構件208耦接至第一外磊晶部件228，但與第一內磊晶部件232分隔。第一外磊晶部件228於內間隔物部件226之上合併並隔離內間隔物部件226與第一內磊晶部件232。第一外磊晶部件228作為擴散阻障層以防止第一內磊晶部件232中的第二p型摻質擴散至通道構件208或基板202之中。如前文所述，第一外磊晶部件228中的第一p型摻質可包括硼，且第一內磊晶部件232中的第二p型摻質可包括鎵。半導體裝置200為p型。取決於通道構件208的尺寸，第11A圖中的半導體裝置200可稱為p型多橋通電晶體、p型全繞式閘極電晶體、p型圍繞閘極電晶體、p型奈米線電晶體與p型奈米片電晶體。
接著參照第15A圖，半導體裝置200包括兩個第二源極∕汲極部件2320、沿著兩個第二源極∕汲極部件2320之間延伸的通道構件208，以及包覆圍繞各個通道構件208的閘極結構250。內間隔物部件226也插入於通道構件208。內間隔物部件226隔離閘極結構250與兩個第二源極∕汲極部件2320。第二源極∕汲極部件2320各包括第二外磊晶部件230與第二內磊晶部件234。通道構件208耦接至第二外磊晶部件230，但與第二內磊晶部件234分隔。第二外磊晶部件228於內間隔物部件226之上沒有合併，且內間隔物部件226可與第二內磊晶部件234接觸。第二外磊晶部件230作為擴散阻障層以防止第二內磊晶部件234中的第二p型摻質擴散至通道構件208或基板202之中。如前文所述，第二外磊晶部件230中的第一p型摻質可包括硼，且第二內磊晶部件234中的第二p型摻質可包括鎵。半導體裝置200為p型。取決於通道構件208的尺寸，第15A圖中的半導體裝置200可稱為p型多橋通電晶體、p型全繞式閘極電晶體、p型圍繞閘極電晶體、p型奈米線電晶體與p型奈米片電晶體。
在第16A圖中的一些替代實施例中，雖然部分的第二外磊晶部件230在內間隔物部件226之上沒有合併，但一些下部外磊晶部件2300可合併。這可能是因為從基板202露出的表面磊晶成長而導致。在這些替代實施例中，下部外磊晶部件2300可設置於接近閘極結構250底表面的內間隔物部件226之上。
第17、18與19圖繪示出第11A、15A與16A圖所示的p型多橋通電晶體200以及n型多橋通電晶體300製造於工件400上而形成半導體裝置的實施例。如第17、18與19圖所示，除了n型磊晶部件310、n型閘極結構350與n型通道構件308之外，n型多橋通電晶體300具有與p型多橋通電晶體200相似的結構。因此，為了簡潔起見而省略n型多橋通電晶體300的詳細描述。在一些實施例中，n型通道構件308由矽形成，且n型通道構件308中實質上不刻意包含鍺。n型閘極結構350包括n型功函數層，而閘極結構250包括p型功函數層。與第11A、15A與16A圖所示的實施例不同，n型磊晶部件不具有內填充物∕外襯層的構造，且可僅包括例如磷的單一n型摻質物種。在一些實施方式中，n型磊晶部件可包括下部與下部之上的上部。在這些實施方式中，下部與上部兩者以相同n型摻質摻雜，但上部比下部摻雜得更重。
雖然並非意圖作出限制，但本發明的一或多個實施例對半導體裝置及其形成步驟提供許多好處。例如，本發明的實施例提供p型電晶體，p型電晶體包括沿著兩個源極∕汲極部件之間延伸的鍺通道構件垂直堆疊。源極∕汲極部件各包括外磊晶部件與內磊晶部件。鍺通道構件耦接至外磊晶部件，但與內磊晶部件分隔。外磊晶部件包括第一p型摻質且內磊晶部件包括第二p型摻質。第一p型摻質在鍺中的擴散率小於第二p型摻質在鍺中的擴散率。第二p型摻質在鍺中的摻質活化程度高於第一p型摻質在鍺中的摻質活化程度。外磊晶部件作為擴散阻障以確保具有陡接面摻質輪廓而改善短通道控制並減少漏電流。內磊晶部件提供減少的寄生阻抗。
在一例示性態樣中，本發明實施例是關於一種半導體裝置。半導體裝置包括：第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件，第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件各包括外襯層與內填充層；複數個通道構件，通道構件於第一源極∕汲極磊晶部件與第二源極∕汲極磊晶部件之間沿著第一方向延伸；以及設置於通道構件之上及周圍的閘極結構。通道構件與外襯層接觸並與內填充層分隔。外襯層包括鍺與第一元素，且內填充層包括鍺與第二元素，第二元素與第一元素不同。
在一些實施例中，第一元素與第二元素位於周期表的IIIA族中。在一些實施方式中，第二元素的原子質量大於第一元素的原子質量。在一些實施方式中，外襯層與內填充層的至少其中一者更包括錫。在一些實施例中，半導體裝置可更包括複數個內間隔物部件，且內間隔物部件沿著第二方向插入於通道構件，第二方向與第一方向垂直。在一些實施例中，外襯層於內間隔物部件之上合併，且內間隔物部件與內填充層分隔。在一些情況下，外襯層於內間隔物部件之上沒有合併，且內間隔物部件與內填充層接觸。在一些實施例中，外襯層包括約5x1019 原子/cm3 至約5x1020 原子/cm3 之間的硼摻雜濃度。在一些實施方式中，內填充層包括約3x1020 原子/cm3 至約1x1021 原子/cm3 之間的鎵摻雜濃度。
在另一例示性態樣中，本發明實施例是關於一種半導體裝置。半導體裝置包括：包括第一外磊晶部件與第一內磊晶部件的第一源極∕汲極部件，第一內磊晶部件位於第一外磊晶部件之上；包括第二外磊晶部件與第二內磊晶部件的第二源極∕汲極部件，第二內磊晶部件位於第二外磊晶部件之上；複數個含鍺通道構件，於第一外磊晶部件與第二外磊晶部件之間沿著第一方向延伸並與第一外磊晶部件及第二外磊晶部件接觸；以及閘極結構，設置於含鍺通道構件之上及周圍。含鍺通道構件與第一內磊晶部件及第二內磊晶部件分隔。第一外磊晶部件與第二外磊晶部件包括第一p型摻質，且第一內磊晶件與第二內磊晶部件包括第二p型摻質，第二p型摻質與第一p型摻質不同。
在一些實施例中，第一p型摻質在鍺中的擴散率小於第二p型摻質在鍺中的擴散率。在一些實施例中，第一內磊晶部件與第二內磊晶部件的導電度大於第一外磊晶部件與第二外磊晶部件的導電度。在一些實施方式中，第一外磊晶部件與第二外磊晶部件包括鍺且第一p型摻質為硼，且第一內磊晶部件與第二內磊晶部件包括鍺且第二p型摻質為鎵。在一些實施方式中，第一外磊晶部件與第二外磊晶部件的至少其中一者包括複數個彼此相互隔離的部分。在一些情況下，半導體裝置可更包括頂磊晶部件，頂磊晶部件設置於第一內磊晶部件上。在一些實施例中，複數個內間隔物部件沿著與第一方向垂直的第二方向將含鍺通道構件彼此隔離，且第一內磊晶部件及第二內磊晶部件與內間隔物部件接觸。在一些情況下，複數個內間隔物部件沿著與第一方向垂直的第二方向將含鍺通道構件彼此隔離，且第一外磊晶部件與第二外磊晶部件分別沿著第一方向將第一內磊晶部件及第二內磊晶部件與內間隔物部件隔離。
在更另一例示性態樣中，本發明實施例是關於一種半導體的製造方法。半導體的製造方法包括：於基板之上形成堆疊，其中堆疊包括複數個通道層，且複數個犧牲層插入於通道層；從堆疊與基板形成鰭狀結構，鰭狀結構包括通道區與源極∕汲極區；於鰭狀結構的通道區之上形成虛置閘極堆疊；於虛置閘極堆疊之上沉積閘極間隔物層；凹蝕源極∕汲極區以形成源極∕汲極溝槽，源極∕汲極溝槽露出通道層與犧牲層的側壁；選擇性且部分地凹蝕犧牲層以形成複數個內間隔物凹口；於內間隔物凹口中形成複數個內間隔物部件；於源極∕汲極溝槽中沉積外磊晶層，外磊晶層包括第一p型摻質；於外磊晶層之上沉積內磊晶層，內磊晶層包括第二p型摻質，第二p型摻質與第一p型摻質不同；移除虛置閘極堆疊；選擇性地移除通道區中的犧牲層；以及於通道區中的通道層周圍各形成閘極結構。通道層包括鍺，且犧牲層包括矽鍺。
在一些實施例中，第一p型摻質包括硼，且第二p型摻質包括鎵。在一些實施方式中，沉積外磊晶層的步驟包括於內間隔物部件之上沉積外磊晶層。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:方法 102,104,106,108,110,112,114,116,118,120:步驟 200:半導體裝置、工件、p型多橋通電晶體 202:基板 204:堆疊 206:磊晶層、犧牲層 208:磊晶層、通道層、通道構件 210:鰭狀結構 210C:通道區 210SD:源極/汲極區 212:隔離部件、淺溝槽隔離部件 214:虛置閘極介電層 216:虛置電極層 218:虛置閘極堆疊 220:閘極頂硬遮罩層 222:源極/汲極溝槽 224:閘極間隔物層 226:內間隔物部件 228:第一外磊晶部件、第一外磊晶層、第一外襯層 230:第二外磊晶部件、第二外磊晶層、第二外襯層 2300:下部外磊晶部件 2310:第一源極/汲極部件 2320:第二源極/汲極部件 232:第一內磊晶部件、第一內磊晶層、第一內填充物 234:第二內磊晶部件、第二內磊晶層、第二內填充物 236:接觸蝕刻停止層 238:層間介電層 240:鍺化物部件 242:源極/汲極接觸件 250:閘極結構 252:界面層 254:高介電常數閘極介電層 256:閘極電極層 260:退火製程 300:n型多橋通電晶體 308:n型通道構件 310:n型磊晶部件 350:n型閘極結構 400:工件
搭配所附圖式閱讀後續的詳細敘述將能更全面地理解本發明實施例的態樣。應強調的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，為了清楚討論起見，可任意地放大或縮小各個部件的尺寸。 第1圖是根據本發明的一或多種態樣的半導體裝置的形成方法流程圖。 第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、2B、3B、4B、5B、6B、7B、8B、9B、10B與12B、13B、14B圖是根據本發明的一或多種態樣且根據第1圖的方法，繪示出工件於製程時的局部剖面圖。 第17至19圖是根據本發明的一或多種態樣，繪示出包括不同型態電晶體的半導體裝置的局部剖面圖。
100:方法
102,104,106,108,110,112,114,116,118,120:步驟

Claims (14)

  1. 一種半導體裝置，包括：一第一源極/汲極磊晶部件與一第二源極/汲極磊晶部件，各包括一外襯層與一內填充層；複數個通道構件(member)，於該第一源極/汲極磊晶部件與該第二源極/汲極磊晶部件之間沿著一第一方向延伸；以及一閘極結構，設置於該些通道構件之上及周圍，其中該些通道構件與該外襯層接觸並與該內填充層分隔，其中該外襯層包括鍺與一第一元素，其中該內填充層包括鍺與一第二元素，該第二元素與該第一元素不同，且其中該第一元素與該第二元素位於周期表的IIIA族中。
  2. 如請求項1所述之半導體裝置，其中該第二元素的原子質量大於該第一元素的原子質量。
  3. 如請求項1所述之半導體裝置，其中該外襯層與該內填充層的至少其中一者更包括錫。
  4. 如請求項1所述之半導體裝置，更包括：複數個內間隔物部件，其中該些內間隔物部件沿著一第二方向插入於該些通道構件，該第二方向與該第一方向垂直。
  5. 如請求項4所述之半導體裝置，其中該外襯層於該些內間隔物部件之上合併，且該些內間隔物部件與該內填充層分隔。
  6. 如請求項4所述之半導體裝置，其中該外襯層於該些內間隔物部件之上沒有合併，且該些內間隔物部件與該內填充層接觸。
  7. 如請求項1至6中任一項所述之半導體裝置，其中該外襯層包括約5x1019原子/cm3至約5x1020原子/cm3之間的硼摻雜濃度。
  8. 如請求項1至6中任一項所述之半導體裝置，其中該內填充層包括約3x1020原子/cm3至約1x1021原子/cm3之間的鎵摻雜濃度。
  9. 一種半導體裝置，包括：一第一源極/汲極部件，包括一第一外磊晶部件與一第一內磊晶部件，該第一內磊晶部件位於該第一外磊晶部件之上；一第二源極/汲極部件，包括一第二外磊晶部件與一第二內磊晶部件，該第二內磊晶部件位於該第二外磊晶部件之上；複數個含鍺通道構件，於該第一外磊晶部件與該第二外磊晶部件之間沿著一第一方向延伸並與該第一外磊晶部件及該第二外磊晶部件接觸；以及一閘極結構，設置於該些含鍺通道構件之上及周圍，其中該些含鍺通道構件與該第一內磊晶部件及該第二內磊晶部件分隔，其中該第一外磊晶部件與該第二外磊晶部件包括一第一p型摻質，且其中該第一內磊晶件與該第二內磊晶部件包括一第二p型摻質，該第二p型摻質與該第一p型摻質不同。
  10. 如請求項9所述之半導體裝置，其中該第一p型摻質在鍺中的擴散率小於該第二p型摻質在鍺中的擴散率。
  11. 如請求項9所述之半導體裝置，其中該第一內磊晶部件與該第二內磊晶部件的導電度大於該第一外磊晶部件與該第二外磊晶部件的導電度。
  12. 如請求項9至11中任一項所述之半導體裝置，其中該第一外磊晶部件與該第二外磊晶部件的至少其中一者包括複數個彼此相互隔離的部分。
  13. 一種半導體裝置的製造方法，包括：於一基板之上形成一堆疊，其中該堆疊包括複數個通道層，且複數個犧牲層插入於該些通道層；從該堆疊與該基板形成一鰭狀結構，該鰭狀結構包括一通道區與一源極/汲極區；於該鰭狀結構的該通道區之上形成一虛置閘極堆疊；於該虛置閘極堆疊之上沉積一閘極間隔物層；凹蝕該源極/汲極區以形成一源極/汲極溝槽，該源極/汲極溝槽露出該些通道層與該些犧牲層的側壁；選擇性且部分地凹蝕該些犧牲層以形成複數個內間隔物凹口；於該些內間隔物凹口中形成複數個內間隔物部件；於該源極/汲極溝槽中沉積一外磊晶層，該外磊晶層包括一第一p型摻質；於該外磊晶層之上沉積一內磊晶層，該內磊晶層包括一第二p型摻質，該第二p型摻質與該第一p型摻質不同；移除該虛置閘極堆疊；選擇性地移除該通道區中的該些犧牲層；以及於該通道區中的該些通道層周圍各形成一閘極結構，其中該些通道層包括鍺，且該些犧牲層包括矽鍺。
  14. 如請求項13所述之半導體裝置的製造方法，其中沉積該外磊晶層的步驟包括於該些內間隔物部件之上沉積該外磊晶層。
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