TW202343842A - 半導體結構及其形成方法 - Google Patents

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Abstract

根據本揭示案的半導體結構，包括基板上的鰭片、直接設置在基板上的奈米結構疊層、包裹環繞在奈米結構疊層的閘極結構、設置在基板上和鄰接基板上的隔離特徵、以及直接設置在隔離特徵上的介電鰭片。介電鰭片包括底部、底部上方的中間層和中間層上方的頂層。底部包括一個外層和一個內層，該內層由外層與閘極結構和隔離特徵分隔。中間層與內層和外層的頂面直接接觸。介電鰭片頂層的介電常數大於中間層的介電常數。

Description

電晶體隔離結構
無
半導體積體電路(integrated circuit, IC)行業經歷了指數增長。IC材料和設計的技術進步產生了數代 IC，每一代都比上一代更小更複雜。在IC演進過程中，功能密度（即每一晶片面積的互連裝置數量）普遍增加，而幾何尺寸（即可用製程製造出的最小組件或線）已減小。這種按比例縮小的過程通常透過提高生產效率和降低相關成本來提供好處，同時增加加工和製造IC的複雜性。
例如，隨著IC技術向更小的技術節點發展，引入了多閘極裝置，透過增加閘極通道耦合、降低截止狀態電流和減少短通道效應（short-channel effects, SCE）來改善閘極控制。多閘極裝置通常是指具有閘極結構或其部分，設置在通道區域多側的裝置。鰭式場效電晶體（fin-like-field-effect transistors, FinFET）和多橋通道場效（multi-bridge-channel, MBC）電晶體是多閘極裝置的例子，它們已成為高性能和低漏電流應用中流行及有前途的候選者。FinFET具有一個升高的通道，由多個側面的閘極包裹（例如，閘極包裹從基板延伸的半導體材料「鰭」的頂部和側壁）。MBC電晶體具有閘極結構，可部分或完全圍繞通道區域擴展，以提供對兩側或多側通道區域的存取。由於其閘極結構圍繞通道區域，因此MBC電晶體也可以稱為環繞閘極電晶體（surrounding gate transistor, SGT）或全環繞閘極（gate-all-around, GAA）電晶體。MBC電晶體的通道區域可由奈米線、奈米片或其他奈米結構形成，因此，MBC電晶體也可以稱為奈米線電晶體或奈米片電晶體。
介電隔離結構用於隔離IC裝置特徵，否則這些特徵會相互接觸。例如，介電鰭片用於隔離從多閘極裝置（如MBC電晶體）的通道構件磊晶生長的源極／汲極特徵。如果沒有介電鰭片，相鄰的源極／汲極特徵可能會合併，從而導致不良的電連接。雖然現有的介電隔離結構足以滿足其預期目的，但它們並非在所有方面都令人滿意。
無
以下揭示案提供眾多不同的實施例或實例以用於實現本文所提供標的的不同特徵。下文描述組件和配置的具體實例以簡化本揭示案。當然，此僅是實例，非旨在限制。例如，下文描述中，在第二特徵之上或上方形成第一特徵，可包括第一和第二特徵直接接觸形成的實施例，並且還可包括在兩個特徵之間形成額外特徵，使第一和第二特徵不直接接觸的實施例。此外，本揭示案可重複在各種實例中的參考符號和/或字母。這種重複是為了簡單和清晰，其自身不規定所討論的各種實施例和/或配置之間的關係。
本文可能使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等等空間相對術語，以便於描述所示圖式中一個元件或特徵與另一個（或多個）元件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同方向，設備可能以其他方式定向（旋轉90度或其他方向），並且本文使用的空間相對術語同樣可以相應地解釋。
此外，當使用「約」、「近似」等來描述數字或數字範圍時，該術語旨在涵蓋在合理範圍內的數字，考量本領域具有通常知識者所理解在製造期間固有地出現之變異值。例如，基於已知的製造公差，此製造公差與具有數字關聯性的製造特徵相關，數字或數字範圍涵蓋包括所描述的數字的合理範圍，例如，在所描述的數字的+/-10%內。例如，具有「約5nm 」厚度的材料層可以涵蓋從4.25nm到5.75nm的尺寸範圍，本領域具有通常知識者已知其中沈積該材料層相關的製造公差為+/-15%。更進一步，本揭示案可重複在各種實例中的參考符號和/或字母。這種重複是為了簡單和清楚，其本身並無規定所討論的各種實施例和/或配置之間的關係。
本揭示案一般涉及介電隔離結構，更具體地涉及相鄰源極/汲極之間的介電隔離結構特徵。
介電鰭片或混合鰭片在製造MBC電晶體時實施以發揮多種功能。在源極/汲極特徵形成過程中，它們的作用是防止相鄰MBC電晶體的磊晶特徵相互合併，從而導致不良短路。閘極形成後，它們可以用作閘極切割特徵或閘極切割特徵的一部分，以將閘極結構分成多個段。本揭示案提供了一種介電鰭片，該介電鰭片易於與MBC電晶體的製造集成，而不會使其性能陷入困境。在一些具體實施例中，本揭示案的介電鰭片包括底部、底部上方的中間層和中間層上方的頂層，底部包括內層和外層，頂層由耐蝕刻金屬氧化物形成，而中間層和內層由低介電常數介電材料形成。在一些其他實施例中，介電鰭片包括底部和在底部上方的盔狀層，底部包括內層和外層，外層和盔狀層由抗蝕刻金屬氧化物形成，而內層由低介電常數介電材料形成。本揭示案還提供了形成介電鰭片的方法。
現在將參照附圖更詳細地描述本揭示案的各個方面。第1圖和第21圖示出了用於形成半導體器件的方法100和方法300的流程圖。方法100和方法300僅是示例，非旨在將本揭示案限制於其中明確說明的內容，可在方法100和方法300之前、期間和之後提供額外的步驟，並且對於方法的額外實施例可以替換、排除或移動所描述的一些步驟。為簡單起見，本文並未詳細描述所有步驟。下面結合第1圖和第2圖描述方法100，參照第2圖至第20圖，其示出了根據方法100的實施例的在不同製造階段的工件200的局部剖視圖。下面結合第1圖和第2圖描述方法300。參照第22圖至第33圖，其示出了根據方法300的實施例在不同製造階段的工件200的局部剖視圖。因將由工件200形成半導體裝置或半導體結構，所以工件200可以根據上下文需要被稱為半導體裝置或半導體結構。在整個第2圖至第20圖和第22圖至第34圖中，X 方向、Y 方向和 Z 方向相互垂直並一致地使用。例如，一個圖中的 X 方向與另一​​圖中的 X 方向平行。此外，在整個本揭示案中，用類似的參考符號表示相似的特徵。
參照第1圖和第2圖，方法100包括接收工件200的方框102。如第2圖所示，工件200包括基板202及設置在基板202上的疊層204。在一個實施例中，基板202可以是矽(Si)基板。在一些其他實施例中，基板202可以包括其他半導體材料，諸如鍺 (Ge)、矽鍺 (SiGe)或 III-V 半導體材料。示例III-V 半導體材料可包括砷化鎵 (GaAs)、磷化銦 (InP)、磷化鎵 (GaP)、氮化鎵 (GaN)、磷化砷化鎵 (GaAsP)、砷化鋁銦 (AlInAs)、砷化鋁鎵 ( AlGaAs)、磷化鎵銦 (GaInP)和砷化銦鎵 (InGaAs)。基板202還可以包括絕緣層，例如埋入式氧化層(buried oxide, BOX)，及具有絕緣層上矽(silicon-on-insulator, SOI)結構或絕緣層上鍺(germanium-on-insulator, GeOI)結構。在一些實施例中，基板202可以包括一個或多個井區，例如摻雜有 n 型摻雜劑（即磷或砷）的 n 型井區或摻雜有p型摻雜劑（即硼）的p型井區，用於形成不同類型的裝置。可以使用離子植入法或熱擴散法來形成n型井區和p型井區的摻雜。
仍參照第2圖，疊層204可包括由多個犧牲層206交錯的多個通道層208。通道層208和犧牲層206可具有不同的半導體成分。在一些實施方式中，通道層208由矽(Si)形成，犧牲層206由矽鍺(SiGe)形成。在這些實施方式中，犧牲層206中的額外鍺含量允許犧牲層206的選擇性移除或使其凹陷而不會對通道層208造成實質損害。在一些實施例中，可以使用磊晶製程來沉積犧牲層206和通道層208。磊晶沉積疊層204可使用CVD沉積技術，例如氣相磊晶(vapor-phase epitaxy, VPE)和/或超高真空CVD(ultra-high vacuum, UHV-CVD)、分子束磊晶(molecular beam epitaxy, MBE)和/或其他合適的製程。犧牲層206和通道層208一個接一個地交替沉積以形成疊層204。在所描繪的實施例中，疊層204還可包括頂部通道層208T和頂部犧牲層206T以保護通道層。疊層204的其餘部分可在隨後的過程中被完全移除。在圖中未明確示出的一些實例中，頂部通道層208T和頂部犧牲層206T中的至少一個被省略。當頂部通道層208T和頂部犧牲層206T被移除時，第2圖中所示的疊層204包括三層犧牲層206和三層通道層208，這僅是為了說明而非旨在限制超出請求項中具體記載的內容。疊層204中的層數取決於工件200和後續製程的通道構件的期望數量。在一些實施例中，疊層204中的通道層208(頂部通道層208T除外)的數量在2和10之間。
參照第1圖和第3圖，方法100包括形成鰭狀結構212的方框104。在一些實施例中，在方框104處，圖案化一部分的疊層204和基板202以形成由溝槽211定義的鰭狀結構212。如第3圖所示，每個鰭狀結構212包括由基板202的一部分形成的底部212B和由疊層204形成的頂部212T。頂部212T設置在底部212B之上。換言之，溝槽211完全穿過疊層204並至少部分延伸到基板202中。鰭狀結構212沿Y方向縱向延伸，並從基板202沿Z方向垂直延伸。鰭狀結構212可使用合適的製程進行圖案化，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程結合了光刻和自對準製程，相較於單獨直接使用光刻製程，可製作出例如間距較小的圖案。本文所用的光刻製程可包括使用輻射源如深紫外光（deep-ultraviolet, DUV）準分子雷射、氟化氪（KrF）雷射、氟氬（ArF）雷射或極紫外光（extreme-ultraviolet, EUV）光源。在光刻製程的示例中，首先將硬遮罩層沉積在疊層204上，然後在硬遮罩層上形成材料層。材料層使用光刻製程進行圖案化。墊片使用自對準製程與圖案化材料層一起形成。然後移除材料層，然後剩餘的墊片或心軸可用於對硬遮罩層進行圖案化，然後圖案化的硬遮罩層可用於通過蝕刻疊層204和基板202來圖案化鰭狀結構212。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching, RIE）和/或其他合適的製程。雖然在第3圖中沒有明確示出，但半導體襯墊可以沉積在鰭狀結構212和基板202的表面上。半導體襯墊可以包括矽（Si）或富矽矽鍺（SiGe）。在某些實施中，半導體襯墊可以使用ALD，PEALD，VPE，MBE或合適的方法沉積。
參照第1圖和第4圖，方法100包括形成隔離特徵216的方框106。在鰭狀結構212形成之後，在第4圖所示的相鄰鰭狀結構212之間形成隔離特徵216。隔離特徵216也可以稱為淺溝槽隔離（shallow trench isolation, STI）特徵。在示例製程中，首先沉積用於隔離特徵216的介電材料在工件200上，用介電材料填充鰭狀結構212之間的溝槽211。在一些實施例中，介電材料可包括氧化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低k介電質、其組合和/或其它合適的材料。在各種實例中，介電材料可以通過CVD製程、可流動CVD（flowabl CVD, FCVD）製程、旋塗層和/或其它合適的製程沉積。然後將沉積的介電材料變薄並平坦化，例如通過化學機械拋光（chemical mechanical polishing, CMP）製程，直到至少一部分鰭狀結構暴露出來。通過乾式蝕刻製程、濕式蝕刻製程和/或其組合進一步使此平面化介電材料凹陷以形成隔離特徵216。當半導體襯墊形成時，使其凹陷移除鰭狀結構212表面上的半導體襯墊，使其高於隔離特徵216。如第4圖所示，鰭狀結構212的頂部212T高於隔離特徵216，而底部212B被隔離特徵216包圍。
參照第1圖和第5圖，方法100包括形成披覆層218於鰭狀結構212上的方框108。在一些實施例中，披覆層218可具有類似於犧牲層206的組合物。在一示例中，披覆層218可以由矽鍺（SiGe）形成。犧牲層206和披覆層218之間的這種共同組合物可在隨後的製程中選擇性地同時使其凹陷或移除。在一些實施例中，披覆層218可以使用氣相磊晶（vapor phase epitaxy, VPE）或分子束磊晶（molecular bean epitaxy, MBE）沉積。如第5圖所示，披覆層218選擇性地設置在鰭狀結構212的暴露表面上，但不設置在隔離特徵216上，其由介電材料形成。在一些情況下，披覆層218可具有約2奈米至約20奈米之間的厚度。在披覆層218沉積之後，使一部分暴露在溝槽211的隔離特徵216變窄。
參照第1圖、第6圖和第7圖，方法100包括一方框110，其中第一介電層220和第二介電層222分別沉積在工件200上，包括披覆層218和溝槽211的上方。在示例製程中，保形沉積第一介電層220在工件200上，包括在溝槽211中，如第6圖所示。第一介電層220可以使用PECVD、ALD或合適的方法沉積。第一介電層220排列在溝槽211的側壁和底面上，由披覆層218在方框110之操作前定義。第一介電層220也可以稱為介電襯墊或外層。在一些實施例中，第一介電層220形成約2奈米至約15奈米之間的厚度。參照第7圖，然後使用CVD、SACVD、FCVD、ALD、旋塗層和/或其它合適的製程沉積第二介電層222在工件200上的第一介電層220之上。第二介電層222也可以稱為介電填料或內層222。第一介電層220可以包括無氧介電材料，例如碳氮化矽、碳化矽或氮化矽。在一些其它實例中，第一介電層220至少不是完全氧化的。第二介電層222可以包括含氧半導體氧化物，例如氧化矽、矽玻璃或氟摻雜的氧化矽、氧化矽或其它完全氧化或不太可能被氧化劑氧化的介電層。在所描述的實施例中，第二介電層222由氧化矽形成。在所描述的實施例中，第一介電層220的介電常數大於第二介電層222的介電常數。
雖然沒有明確說明，但沉積第一介電層220和第二介電層222之後，可以使用化學機械拋光（CMP）製程對工件進行平面化，直到頂部通道層208T的頂面、披覆層218、第一介電層220和第二介電層222都是共面的。
參照第1圖和第8圖，方法100包括方框112，其中選擇性回蝕刻第一介電層220和第二介電層222以形成第一盔狀凹槽223。方框112處的蝕刻過程對第一介電層220和第二介電層222具有高度選擇性，它們由介電材料形成，而不是形成鰭狀結構212的半導體材料。在一些實施例中，方框112處的選擇性蝕刻製程可包括使用氨（NH 3）和氫氟酸（HF）。在示例製程中，方框112的選擇性蝕刻包括暴露於氨（NH 3）的多個循環和氫氟酸（HF）的多個循環。在一些替代實施例中，可以使用三氟化氮（NF 3）、氬氣（Ar）和氧（O 2）的單獨乾式刻蝕製程來蝕刻第一介電層。如第8圖所示，由於方框112處的蝕刻過程對第一介電層220和第二介電層222是選擇性的，因此頂部通道層208T和披覆層218實質上未蝕刻。方框112處的操作結束時，第一盔狀凹槽223在第一介電層220和第二介電層222之間形成於兩個相鄰的頂部212T之間。在方框112處回蝕刻之後，第一介電層220和第二介電層222可以統稱為底部。雖然圖中沒有明確示出，但在一些替代實施例中，方框112處的回蝕刻可以進一步向基板202發展以形成更深的第一盔狀凹槽223。這種深的第一盔狀凹槽223可形成更厚的耐蝕刻介電材料，以改善製程窗口和製程良率。
參照第1圖、第9圖和第10圖，方法100包括方框114，其中第三介電層224和第四介電層226沉積在工件200上，亦沉積在第一盔狀凹槽223上。在示例製程中，第三介電層224被保形地沉積在工件200上，包括在第一盔狀凹槽223中，如第9圖所示。第三介電層224可以使用PECVD、ALD或合適的方法沉積。第三介電層224排列在第一盔狀凹槽223的側壁和底面上，由披覆層218沿X方向定義。第三介電層224也可以稱為中間層或中層，因為它位於底部（即第一介電層220和第二介電層222）和更耐蝕刻的第四介電層226之間。在一些實施例中，第三介電層224形成約2奈米至約15奈米之間的厚度。然後參考第10圖，使用CVD，SACVD，FCVD，ALD，旋塗層和/或其它合適的製程將第四介電層226沉積在工件200上的第三介電層224上。第四介電層226也可以稱為盔狀層或頂層。第三介電層224可以包括含氧半導體氧化物，例如氧化矽、矽玻璃或氟摻雜的氧化矽、氧化矽或其它完全氧化或不太可能被氧化劑氧化的介電層。在所描述的實施例中，第三介電層224由氧化矽形成。在所描述的實施例中，第四介電層226，比第三介電層224、第二介電層222或第一介電層220更耐蝕刻。第四介電層226可以包括金屬氧化物或稀有金屬氧化物，例如氧化錕、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯。在所描述的實施例中，第四介電層226的介電常數大於第二介電層222的介電常數或第三介電層224的介電常數。在一個實施例中，第一介電層220包括碳氮化矽或碳化矽，第二介電層222包括氧化矽，第三介電層224包括氧化矽，第四介電層226包括氧化鉿。
參照第1圖和第11圖，方法100包括方框116，其中選擇性地使第三介電層224和第四介電層226凹陷以形成頂部凹槽227。在一些實施例中，在方框116，第三介電層224和第四介電層226可以使用濕式蝕刻製程進行蝕刻，該製程包括使用氫氟酸（HCl）和氫氟酸（HF）。在某些實例中，用水作溶劑。在一些替代實例中，極性小於水的溶劑，例如乙二醇，可用於平衡第三介電層224和第四介電層226的蝕刻速率。如第11圖所示，選擇性使第三介電層224和第四介電層226凹陷以形成頂部凹槽227，其中第三介電層224和第四介電層226的頂面低於披覆層218和頂部通道層208T的頂面。
參照第1圖和第12圖，方法100包括方框118，其中第五介電層228沉積在工件200上，包括頂部凹槽227。在方框118，第五介電層228可以使用CVD、SACVD、FCVD、ALD、旋塗層和/或其它合適的製程沉積在工件200上。與第二介電層222一樣，第五介電層228可以包括含氧半導體氧化物，例如氧化矽、矽玻璃或氟摻雜的氧化矽、氧化矽或其它完全氧化或不太可能被氧化劑氧化的介電層。
參照第1圖、第13圖和第14圖，方法100包括方框120，其中使鰭狀結構212凹陷。在沉積第五介電層228之後，使用化學機械拋光（CMP）製程平面化工件200以暴露鰭狀結構212，如第13圖所示。鰭狀結構212的頂面暴露在外，使頂部通道層208T、頂部犧牲層206T和披覆層218的頂部凹陷。在第14圖表示的一些實施例中，選擇性地移除披覆層218的頂部和頂部通道層208T以暴露頂部犧牲層206T的每個鰭狀結構212。在一些實施例中，方框120的選擇性蝕刻可包括使用氫氧化銨、臭氧化水（DI-O 3）和/或氫氟酸（HF）。儘管在圖中沒有明確顯示，但頂部犧牲層206T的一部分也可以通過蝕刻過程使其凹陷。在至少一些實施例中，頂部犧牲層206T的功能是保護最頂層的通道層208在方框120的過程不被穿破。注意，因為蝕刻介電特徵（例如第三介電層224、第四介電層226和第五介電層228)的速度較慢，方框120的選擇性蝕刻是無遮罩的並且是自對準的。
參照第1圖、第15圖和第16圖，方法100包括方框122，其中在鰭狀結構212的通道區域上形成虛擬閘極疊層230。在一些實施例中，採用閘極替代製程（或後閘極製程），其中虛擬閘極疊層230用作在後續步驟中形成的功能閘門結構的佔位。其他過程和配置也是可能的。儘管在第15圖中沒有明確示出，但虛擬閘極疊層230包括虛擬介電層和設置在該虛擬介電層上的虛擬電極。虛擬閘極疊層230下的鰭狀結構212的區域可以稱為通道區域。鰭狀結構212中的每個通道區域沿Y方向夾在兩個源極／汲極區域之間，用於源極／汲極的形成。在示例製程中，虛擬介電層通過CVD覆蓋在工件200上。然後沉積虛擬電極的材料層在虛擬介電層上。接下來使用光刻製程將虛擬介電層和虛擬電極材料層圖案化以形成虛擬閘極疊層230。在一些實施例中，虛擬介電層可包括氧化矽，而虛擬電極可包括多晶矽（polysilicon）。如第15圖所示，在通道區域中，虛擬閘極疊層230與第五介電層228、第三介電層224的側壁、披覆層218的頂面和頂部犧牲層206T的頂面接觸。
現在參考第16圖。至少一個閘極間隔件232沉積在工件200上，包括沿虛擬閘極疊層230的側壁。至少一個閘極間隔件232可以包括兩個或多個閘極間隔層。可以選擇用於至少一個閘極間隔件232的介電材料以允許選擇性地移除虛擬閘極疊層230。用於至少一個閘極間隔件232合適的介電材料可以包括氮化矽、碳化氧乙酯矽、碳氮化矽、氧化矽、碳化矽、氮氧化矽和/或其組合。在示例製程中，至少一個閘極間隔件232可以使用CVD、次大氣壓(subatmospheric CVD, SACVD）或ALD在工件200上保形沉積。
參照第1圖、第16圖、第17圖和第18圖，方法100包括方框124，其中源極／汲極特徵240在鰭狀結構212的源極／汲極區域上形成。方框124的操作包括將鰭狀結構212的源極／汲極區域凹陷形成源極／汲極凹槽212SD（如第16圖所示），形成內部間隔片特徵236（如第17圖所示），以及在源極／汲極凹槽212SD中沉積源極／汲極特徵240（如第18圖所示）。用虛擬閘極疊層230和至少一個閘極間隔件232作為蝕刻遮罩，異向性蝕刻工件200以形成源極／汲極凹槽212SD，以在鰭狀結構212的源極／汲極區域上形成源極／汲極凹槽212SD。方框120的異向性蝕刻可包括乾式蝕刻製程或合適的蝕刻製程。例如，乾式蝕刻製程可以實現含氧氣體、氫氣、含氟氣體（諸如CF 4、SF 6、NF 3、CH 2F 2、CHF 3和/或C 2F 6）、含氯氣體（諸如Cl 2、CHCl 3、CCl 4和/或BCl 3）、含溴氣體（諸如HBr和/或CHBr 3）、含碘氣體、其他合適的氣體和/或等離子體，和/或其組合。如第16圖所示，方框124的異向性蝕刻移除了源極／汲極區域中的犧牲層206和通道層208，並在通道區域中暴露了犧牲層206和通道層208的側壁（以虛線顯示）。雖然異向性蝕刻以較慢的速度蝕刻第四介電層226，但它仍然蝕刻它。如第16圖所示，異向性蝕刻可以完全移除第五介電層228，並實質上移除未被第四介電層226覆蓋的第三介電層224。第四介電層226的頂部邊緣可以變為倒角或圓角。
然後參考第17圖。在方框124的操作還包括形成內部間隔物特徵236以交錯通道層208。在形成源極／汲極凹槽212SD之後，首先選擇性地使暴露在源極／汲極凹陷處的犧牲層206（包括頂部犧牲層206T）局部凹陷以形成內部間隔凹槽，而暴露的通道層208實質上是未蝕刻的。因為披覆層218和犧牲層206共用相似的組成（即SiGe），所以披覆層218也凹陷在方框124處。在通道層208實質上由矽（Si）組成的實施方式中，犧牲層206實質上由矽鍺（SiGe）組成，披覆層218實質上由矽鍺（SiGe）組成，犧牲層206和披覆層218的選擇性和局部凹陷可以包括APM刻蝕（例如，氫氧化氨-過氧化氫-水混合物）。在形成內部間隔凹槽之後，使用CVD或ALD將內部間隔材料層保形沉積在工件200上，包括覆蓋並進入內部間隔凹槽和由移除披覆層218後留下的空間。所述內部間隔材料可包括氮化矽、碳氧氮化矽、碳氮化矽、氧化矽、碳化矽、碳化矽或矽氧氮化物。沉積內部間隔材料層後，回蝕刻內部間隔材料層以形成內部間隔物特徵236，如第17圖所示。
然後參考第18圖。方框124的操作包括源極／汲極特徵240在源極／汲極凹槽212SD中的沉積。在一些實施例中，源極／汲極特徵240可以選擇性地磊晶沉積在通道層208和底部212B的暴露半導體表面上。源極／汲極特徵240可以使用磊晶製程沉積，例如氣相磊晶（VPE），超高真空CVD（UHV-CVD），分子束磊晶（MBE）和/或其他合適的製程。源極／汲極特徵240可以是n型或p型。當源極／汲極特徵240為n型時，它可以包括矽（Si），並且可以摻雜n型摻雜劑，例如磷（P）或砷（As）。當源極／汲極特徵240為p型時，它可能包括矽鍺（SiGe），並且可以摻雜p型摻雜p劑，例如硼（B）或二氟化硼（BF 2）。源極／汲極特徵240的摻雜可以在原位進行，也可以使用其沉積或異地使用植入過程，例如連接植入過程。雖然圖中沒有明確顯示，但源極／汲極特徵240可以包括具有不同摻雜濃度的多個磊晶層。
在方框124的操作結束時，形成第一介電鰭片260。每個第一介電鰭片260包括底部部分，中間層224在底部部分以上，以及第四介電層226在中間層224上。底部包括作為外層的第一介電層220和作為內層的第二介電層222。如第18圖所示，第一個介電鰭片260用作相鄰源極／汲極凹槽中具有240的源極／汲極凹槽的分壓器。 當第一介電鰭片260未形成或不夠高或不夠寬時，相鄰的源極／汲極特徵240可能合併，導致不良短路。
參照第1圖、第19圖和第20圖，方法100包括方框126，其中形成閘極結構250。在方框126處的操作包括在源極／汲極特徵240上沉積接觸蝕刻停止層242（contact etch stop layer, CESL）和層間介電層244（interlayer dielectric, ILD）（如第19圖所示），移除虛擬閘極疊層230，選擇性地移除犧牲層206以釋放通道層208作為通道構件2080（如第20圖所示），並形成閘極結構250以纏繞每個通道構件2080（如第20圖所示）。CESL242和 ILD 層244 沉積在源極／汲極特徵240 上，以保護其免受後續過程的影響。CESL242可以包括氮化矽，並且可以使用ALD或CVD沉積在源極／汲極特徵240和暴露的中間層224和第四介電層226的表面上。ILD層244包括諸如四乙基正矽酸鹽（tetraethylorthosilicate, TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽的材料，例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、摻硼矽玻璃（boron doped silicon glass, BSG）和/或其它合適的介電材料。ILD層244可以通過旋塗層、FCVD製程或其它合適的沉積技術沉積在CESL242上。在沉積CESL242和ILD層244之後，可以對工件200進行平坦化過程（例如CMP過程）以提供平面頂面，其暴露在虛擬閘極疊層230中。如第19圖所示，CESL242與中間層224的側壁和第四介電層226的圓形表面直接接觸。
雖然沒有明確示出，但暴露的虛擬閘極疊層230然後通過選擇性蝕刻製程從工件200中移除。選擇性刻蝕製程可以是選擇性濕式蝕刻製程、選擇性幹法蝕刻製程或其組合。在所描述的實施例中，選擇性蝕刻過程選擇性地移除虛擬介電層和虛擬電極，而不會在通道區域中實質上損壞第四介電層226和中間層224。虛擬閘極疊層230的移除導致通道區域上方的閘極溝槽。所述閘極溝槽由至少一個閘極間隔件232定義。
在移除虛擬閘極疊層230之後，可以選擇性地移除溝道區域中的犧牲層206和披覆層218以釋放通道層208以形成溝道構件2080，如第16第圖所示。通道構件2080在兩個源極／汲極特徵240之間沿Y方向縱向延伸。如第20圖所示，通道構件2080的垂直疊層直接設置在每個底部212B上方。犧牲層206和披覆層218的選擇性移除可以通過選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程來實現。在一些實施例中，選擇性濕式蝕刻包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。在一些替代實施例中，選擇性移除包括矽鍺氧化，然後是矽鍺氧化物移除。例如，可以通過臭氧清潔提供氧化，然後通過例如NH 4OH的蝕刻劑移除矽鍺氧化物。
仍然參考第20圖，然後形成閘極結構250以環繞每個通道構件2080。雖然圖中未明確示出，閘極結構250可以包括在通道構件2080上的界面層和底部212B、界面層上方的閘極介電層、以及閘極介電層上方的閘極電極層。在一些實施例中，界面層包括氧化矽並且可以作為預清潔製程的結果而形成。一個示例性的預清潔過程可以包括使用 RCA SC-1（氨、過氧化氫和水）和/或 RCA SC-2（鹽酸、過氧化氫和水）。預清潔製程氧化通道構件2080和底部212B的暴露表面以形成界面層。然後使用ALD、CVD和/或其他合適的方法在界面層上沉積閘極介電層。閘極介電層可以包括高K介電材料。如本文所用，高k介電材料包括具有高介電常數的介電材料，例如，大於熱氧化矽(～3.9)的介電常數。在一個實施例中，閘極介電層可以包括氧化鉿。或者，閘極介電層可以包括其他高K介電，例如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O 5)、氧化鉿矽(HfSiO 4)、氧化鋯(ZrO 2)、鋯矽氧化物（ZrSiO 2）、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氧化鋯（ZrO）、氧化釔（Y 2O 3）、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、氧化鉿鑭（HfLaO）、矽鑭氧化物 (LaSiO)、鋁矽氧化物 (AlSiO)、鉿鉭氧化物 (HfTaO)、鉿鈦氧化物 (HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽 (SiN)、氮氧化矽 (SiON)、它們的組合，或其他合適的材料。注意，圓形第四介電層226和蝕刻中間層224形成遠離底部逐漸變細的頂部(即，第一介電層220和第二介電層222)。逐漸變細提供了更大的無阻礙開口，其有利於溝道釋放製程和閘極結構250的形成。
在界面層和閘極介電層形成或沉積之後，在閘極介電層上方沉積閘極電極層。閘極電極層可以是包括至少一個功函數層和金屬填充層的多層結構。舉例來說，至少一個功函數層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁 (TaAlC)、碳氮化鉭 (TaCN)或碳化鉭 (TaC)。金屬填充層可以包括鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、氮化鉭（TaSiN）、銅（ Cu)、其他難熔金屬或其他合適的金屬材料或它們的組合。在各種實施例中，閘極電極層可以通過ALD、PVD、CVD、電子束蒸發或其他合適的製程形成。
雖然閘極結構250 在第20圖中顯示為接合多個溝道構件2080 疊層，但可以執行後續平坦化製程，例如 CMP 製程，直到閘極結構250 至少部分地被第一介電鰭片260成段。在一些實施方式中，額外的閘極切割介電特徵也可以直接形成在一個或多個第一介電鰭片260之上，以將閘極結構250分成不同的段。
第21圖示出了方法300的流程圖，其中形成了與方法100形成的第一介電鰭片260在結構上不同的第二介電鰭片270(如第31圖至第33圖所示)。方法300包括方框302、304、306、308、310、312、314、316、318、320 和322。在這些方框中，方框302、304、306 和308 處的操作與方框102、104、106 和108，分別。因此，為簡潔起見省略了對方框302、304、306和308處的操作的詳細描述，並且僅提供其簡要描述。方框318、320和322的操作實質上分別與方框122、124和126的操作相似。因此，下面對方框318、320和322的描述更多地集中在由第二介電鰭片270的不同形成和結構而導致的操作差異上。
參照第21圖和第2圖，方法300包括收到工件200的方框302。如第2圖所示，工件200包括基板202和設置在基板202上的疊層204。基板202和疊層204已經在上面關於方法100的方框102進行了描述，在此不再贅述。
參照第21圖和第3圖，方法300包括形成鰭狀結構212的方框304。鰭狀結構212由溝槽211定義。如第3圖所示，每個鰭狀結構212包括由基板202的一部分形成的底部212B和由疊層204形成的頂部212T。304的操作描述已經在上面針對方法100的方框104提供，在此不再贅述。
參照第21圖和第4圖，方法300包括方框306，其中形成隔離特徵216。如第4圖所示，鰭狀結構212的頂部212T上升到隔離特徵216之上，而底部212B被隔離特徵216包圍。306的操作描述已經在上面針對方法100的方框106提供，在此不再贅述。
參照第21圖和第5圖，方法300包括方框308，其中披覆層218形成在鰭狀結構212上方。308的操作描述已經在上面針對方法100的方框108提供，在此不再贅述。
參照第21圖、第22圖和第23圖，方法300包括方框310，其中屏蔽介電層2260和第二介電層222沉積在工件200上方，包括披覆層218和溝槽211上方。在示例製程中，屏蔽介電層2260保形沉積在工件200上方，包括在溝槽211中，如第22圖所示。可以使用PECVD、ALD或合適的方法沉積屏蔽介電層2260。屏蔽介電層2260排列在溝槽211的側壁和底表面上，溝槽211在方框310的操作之前由披覆層218定義。由於其保形性質，屏蔽介電層2260也可以稱為屏蔽介電層2260。在一些實施例中，屏蔽介電層2260形成為約2nm和約15nm之間的厚度。參考第23圖，然後使用CVD、SACVD、FCVD、ALD、旋塗和/或其他合適的製程在工件200上的屏蔽介電層2260上沉積第二介電層222。第二介電層222也可以稱為介電填料或內層。屏蔽介電層2260可以包括金屬氧化物或稀有金屬氧化物，例如氧化鉿、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯。第二介電層222可包括含氧半導體氧化物，例如氧化矽、石英玻璃或摻氟氧化矽、氧化矽或其他完全氧化或不太可能被氧化劑氧化的介電層。在所描繪的實施例中，第二介電層222由氧化矽形成。在所描繪的實施例中，屏蔽介電層2260的介電常數大於第二介電層222的介電常數。在一些情況下，屏蔽介電層2260的介電常數可以是第二介電層222的介電常數的約2倍至6倍。
參照第21圖和第24圖，方法300包括方框312，其中選擇性地回蝕刻第二介電層222以形成第二盔狀凹槽2230。方框312的蝕刻製程對由氧化矽或類氧化矽介電材料形成的第二介電層222具有高度選擇性。在一些實施例中，方框312的選擇性蝕刻製程可以是乾蝕刻製程或濕蝕刻製程。示例乾式蝕刻製程可以包括使用三氟甲烷(CHF 3)、氟甲烷(CF 4)或三氟化氮(NF 3)。示例濕式蝕刻製程可以包括使用氫氟酸(HF)、稀釋的氫氟酸(DHF)或氟化銨(NH 4F)。在示例過程中，方框112處的選擇性蝕刻包括氨(NH 3)暴露的多個循環和氫氟酸(HF)暴露的多個循環。如第24圖所示，由於方框312的蝕刻製程對第二介電層222是選擇性的，所以屏蔽介電層2260實質上沒有損壞並且用於保護披覆層218和鰭狀結構212。在方框312的操作結束時，第二盔狀凹槽2230形成在兩個相鄰頂部212T之間的第二介電層222上方。第二盔狀凹槽2230中的每一個被定義在沿著鄰接鰭狀結構212的側壁延伸的屏蔽介電層2260之間。雖然圖中沒有明確示出，但在一些替代實施例中，在方框312的回蝕刻可以進一步朝著基板202以形成更深的第二盔狀凹槽2230。這種深的第二盔狀凹槽2230可以導致更厚的抗蝕刻介電材料形成以提高製造製程窗口和製程產量。
參照第21圖和第25圖，方法300包括方框314，其中盔狀介電層2262沉積在工件200上方，包括第二盔狀凹槽2230上方。在示例過程中，使用CVD、SACVD、FCVD、ALD、旋塗和/或其他合適的製程，在工件200上將盔狀介電層2262沉積在屏蔽介電層226和第二介電層222上。在一些實施例中，盔狀介電層2262和屏蔽介電層2260可以有相同的組成。在一些情況下，盔狀介電層2262可以包括金屬氧化物或稀有金屬氧化物，諸如氧化鉿、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯。在所描繪的實施例中，盔狀介電層2262的介電常數大於第二介電層222的介電常數。在一個實施例中，屏蔽介電層2260包括氧化鉿，第二介電層222包括氧化矽，盔狀介電層2262包括氧化鉿。
參照第21圖、第26圖和第27圖，方法300包括方框316，其中使鰭狀結構212凹陷。在沉積盔狀介電層2262之後，使用化學機械拋光(CMP)製程平坦化工件200以暴露鰭狀結構212，如第26圖所示。鰭狀結構212的頂面暴露後，使頂部通道層208T、頂部犧牲層206T和披覆層218的頂部凹陷。在第27圖所示的一些實施例中，選擇性地移除披覆層218的頂部和頂部通道層208T以暴露每個鰭狀結構212的頂部犧牲層206T。在一些實施例中，方框316的選擇性蝕刻可以包括使用氫氧化銨、臭氧水(DI-O 3)和/或氫氟酸(HF)。儘管未在圖中明確示出，頂部犧牲層206T的一部分也可以通過蝕刻製程凹陷。在至少一些實施例中，頂部犧牲層206T起到保護最頂部通道層208的作用，並且在方框316處不被破壞。注意，因為選擇性蝕刻在方框316的蝕刻以較慢的速率蝕刻屏蔽介電層2260和盔狀介電層2262，方框316處的選擇性蝕刻是無遮罩的並且是自對準的。
參照第21圖、第28圖和第29圖，方法300包括方框318，其中在鰭狀結構212的溝道區上方形成虛擬閘極疊層230。在一些實施例中，採用閘極替代製程（或後閘極製程），其中虛擬閘極疊層230用作在稍後步驟形成的功能閘極結構的佔位。其他過程和配置是可能的。儘管第28圖中未明確示出，但虛擬閘極疊層230包括虛擬介電層和設置在虛擬介電層上方的虛擬電極。在虛擬閘極疊層230下面的鰭狀結構212的區域可以被稱為溝道區。鰭狀結構212中的每個溝道區沿Y方向夾在兩個源極／汲極區之間，用於形成源極／汲極。在示例性製程中，通過CVD覆蓋沉積虛擬介電層在工件200上。然後將用於虛擬電極的材料層全面地沉積在虛擬介電層上。然後使用光刻製程對虛擬介電層和虛擬電極的材料層進行圖案化以形成虛擬閘極疊層230。在一些實施例中，虛擬介電層可以包括氧化矽並且虛擬電極可以包括多晶矽(polysilicon)。如第28圖所示，在溝道區，虛擬閘極疊層230直接接觸盔狀介電層2262的頂面、屏蔽介電層2260的頂面、屏蔽介電層2260的側壁、披覆層218和頂部犧牲層206T的頂面。
現在參考第29圖，在工件200上方，包括沿著虛擬閘極疊層230的側壁沉積至少一個閘極間隔件232。至少一個閘極間隔件232可以包括兩個或更多個閘極側牆層。可以選擇用於至少一個閘極間隔件232的介電材料以允許選擇性地移除偽閘極疊層230。用於至少一個閘極間隔件232的合適介電材料可以包括氮化矽、碳氮化矽、碳氮化矽、氧化矽、矽碳氧化物、碳化矽、氮氧化矽和/或它們的組合。在示例製程中，可以使用CVD、低於大氣壓的CVD(SACVD)或ALD將至少一個閘極間隔件232保形地沉積在工件200上。
參考第21圖、第29圖、第30圖和第31圖，方法300包括方框320，其中在鰭狀結構212的源極／汲極區上方形成源極／汲極特徵240。方框320處的操作包括使鰭狀結構212的源極／汲極區凹陷以形成源極／汲極凹槽212SD（如第29圖所示），形成內部間隔部件236（如第30圖所示），以及在源極／汲極凹槽212SD中沉積源極／汲極特徵240（如第31圖所示）。以虛擬閘極疊層230和至少一個閘極間隔件232作為蝕刻遮罩，對工件200進行異向性刻蝕，以在鰭狀結構212的源極／汲極區上方形成源極／汲極凹槽212SD。在方框320的蝕刻可以包括乾式蝕刻製程或合適的蝕刻製程。例如，乾式蝕刻製程可以實施含氧氣體、氫氣、含氟氣體（例如CF 4、SF 6、NF 3、CH 2F 2、CHF 3和/或C 2F 6）、含氯氣體（例如Cl 2、CHCl 3、CCl 4和/或BCl 3)、含溴氣體(例如HBr和/或CHBr 3)、含碘氣體、其他合適的氣體和/或等離子體、和/或它們的組合。如第29圖所示，方框320的異向性蝕刻移除了源極／汲極區中的犧牲層206和通道層208，並且暴露了溝道區中的犧牲層206和通道層208(以虛線示出)的側壁。雖然異向性蝕刻以較慢的速率蝕刻屏蔽介電層2260和盔狀介電層2262，但它仍然蝕刻它。如第29圖所示，異向性蝕刻可以導致屏蔽介電層2260和盔狀介電層2262的頂部邊緣的圓角，它們一起可以形成圓形盔狀特徵280。
然後參考第30圖。方框320處的操作還包括形成內間隔物特徵236以交錯通道層208。在形成源極／汲極凹槽212SD之後，首先選擇性局部凹陷犧牲層206(包括頂部暴露在源極／汲極凹槽中的犧牲層206T)以形成內部間隔凹槽，而暴露的通道層208實質上未被蝕刻。因為披覆層218和犧牲層206共享相似的組成(即SiGe)，所以披覆層218也在方框320處凹陷。在通道層208實質上由矽(Si)組成的實施例中，犧牲層206實質上由矽鍺(SiGe)組成，並且披覆層218實質上由矽鍺(SiGe)組成，犧牲層206和披覆層218的選擇性局部凹陷可以包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物）。在形成內部間隔凹槽之後，使用CVD或ALD在工件200上方保形沉積內部間隔材料層，包括在內部間隔凹槽和移除披覆層218留下的空間之上和之中。內部間隔材料可以包括氮化矽、氮氧化矽、碳氮化矽、氧化矽、碳氧化矽、碳化矽或氮氧化矽。在沉積內部間隔材料層之後，回蝕刻內部間隔材料層以形成內部間隔特徵236，如第30圖所示。
然後參考第31圖。方框320處的操作包括在源極／汲極凹槽212SD中沉積源極／汲極特徵240。在一些實施例中，源極／汲極特徵240可以選擇性地磊晶沉積在通道層208和底部212B暴露的半導體表面上。源極／汲極特徵240可以使用磊晶製程來沉積，例如氣相磊晶(VPE)、超高真空CVD(UHV-CVD)、分子束磊晶(MBE)和/或其他合適的製程。源極／汲極特徵240可以是n型或p型。當源極／汲極特徵240是n型時，它可以包括矽(Si)並且可以摻雜有n型摻雜劑，例如磷(P)或砷(As)。當源極／汲極特徵240是p型時，它可以包括矽鍺(SiGe)並且可以摻雜有p型摻雜劑，例如硼(B)或二氟化硼(BF 2)。源極／汲極特徵240的摻雜可以通過原位沉積或異位沉積的植入製程進行，如接面佈植製程。儘管圖中未明確示出，源極／汲極特徵240可以包括具有不同摻雜濃度的多個磊晶層。
在方框320的操作結束時，形成第二介電鰭片270。每個第二介電鰭片270包括底部基底和盔狀特徵280。底部基底包括作為外層的屏蔽介電層2260和作為內層的第二介電層222。如第31圖所示，第二介電鰭片270用作源極／汲極凹槽與相鄰的源極／汲極特徵240的分隔物。當第二介電鰭片270沒有形成，不夠高或不夠寬時，相鄰的源極／汲極特徵240可能合併，導致不良短路。
參照第21圖、第32圖和第33圖，方法300包括方框322，形成閘極結構250。方框322的操作包括在源極／汲極特徵240(第32圖所示)上沉積CESL242和ILD層244、移除虛擬閘極疊層230、選擇性移除犧牲層206以釋放作為溝道構件2080的通道層208(如第33圖所示)，以及形成閘極結構250以環繞每個溝道構件2080(如第33圖所示)。CESL242和ILD層244沉積在源極／汲極特徵240之上以保護其免受後續製程的影響。CESL242可以包括氮化矽並且可以使用ALD或CVD沉積在源極／汲極特徵240和盔狀特徵280的表面上。ILD層244包括如正矽酸四乙酯(TEOS)氧化物、未摻雜矽酸鹽玻璃或如硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜矽玻璃的摻雜矽氧化物等材料。BSG)和/或其他合適的介電材料。ILD層244可以通過旋塗、FCVD製程或其他合適的沉積技術沉積在CESL242上。在沉積CESL242和ILD層244之後，可以對工件200執行平坦化製程（例如CMP製程）以提供暴露虛擬閘極疊層230的平坦頂面。如第32圖所示，CESL242與盔狀特徵280中的屏蔽介電層2260和盔狀介電層2262直接接觸。
雖然未明確示出，暴露的虛擬閘極疊層230隨後通過選擇性蝕刻製程從工件200移除。選擇性蝕刻製程可以是選擇性濕式蝕刻製程、選擇性乾式蝕刻製程或其組合。在所描繪的實施例中，選擇性蝕刻製程選擇性地移除虛擬介電層和虛擬電極，而不會顯著損壞溝道區中的第二介電鰭片270。移除虛擬閘極疊層230導致溝道區上方的閘極溝槽。閘極溝槽由至少一個閘極間隔件232定義。
在移除虛擬閘極疊層230之後，可以選擇性地移除溝道區中的犧牲層206和披覆層218以釋放通道層208並形成溝道構件2080，如第33圖所示。通道構件2080在兩個源極／汲極特徵240之間沿Y方向縱向延伸。如第33圖所示，通道構件2080的垂直疊層直接設置在每個底部212B上方。犧牲層206和披覆層218的選擇性移除可以通過選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程來實現。在一些實施例中，選擇性濕式蝕刻包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。在一些替代實施例中，選擇性移除包括矽鍺氧化，然後移除矽鍺氧化物。例如，可以通過臭氧清潔氧化，然後通過如NH 4OH的蝕刻劑移除矽鍺氧化物。
仍參考第33圖，然後形成閘極結構250以環繞每個通道構件2080。雖然圖中未明確示出，閘極結構250可以包括在通道構件2080上的界面層和底部212B、界面層上方的閘極介電層、以及閘極介電層上方的閘極電極層。在一些實施例中，界面層包括氧化矽並且可以作為預清潔製程的結果而形成。一個示例性的預清潔過程可以包括使用 RCA SC-1（氨、過氧化氫和水）和/或 RCA SC-2（鹽酸、過氧化氫和水）。預清潔製程氧化通道構件2080和底部212B的暴露表面以形成界面層。然後使用ALD、CVD和/或其他合適的方法在界面層上沉積閘極介電層。閘極介電層可以包括高K介電材料。如本文所用，高k介電材料包括具有高介電常數的介電材料，例如，大於熱氧化矽(～3.9)的介電常數。在一個實施例中，閘極介電層可以包括氧化鉿。或者，閘極介電層可以包括其他高K介電，諸如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O 5)、氧化鉿矽(HfSiO 4)、氧化鋯(ZrO 2)、鋯矽氧化物（ZrSiO 2）、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氧化鋯（ZrO）、氧化釔（Y 2O 3）、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、氧化鉿鑭（HfLaO）、矽鑭氧化物 (LaSiO)、鋁矽氧化物 (AlSiO)、鉿鉭氧化物 (HfTaO)、鉿鈦氧化物 (HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽 (SiN)、氮氧化矽 (SiON)、它們的組合，或其他合適的材料。應注意，圓形盔狀特徵280提供了更大的無阻礙開口，有利於通道釋放過程和閘極結構250的形成。
在形成或沉積界面層和閘極介電層之後，在閘極介電層上方沉積閘極電極層。閘極電極層可以是包括至少一個功函數層和金屬填充層的多層結構。舉例來說，至少一個功函數層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁 (TaAlC)、碳氮化鉭 (TaCN)或碳化鉭 (TaC)。金屬填充層可以包括鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、氮化鉭（TaSiN）、銅（ Cu)、其他難熔金屬或其他合適的金屬材料或它們的組合。在各種實施例中，閘極電極層可以通過ALD、PVD、CVD、電子束蒸發或其他合適的製程形成。
雖然閘極結構250 在第33圖中顯示為接合多個溝道構件2080 疊層，但可以執行後續平坦化製程，例如 CMP 製程，直到閘極結構250 至少部分地被第二介電鰭片270分成段。在一些實施方式中，額外的閘極切割介電特徵也可以直接形成在一個或多個第二介電鰭片270上方以將閘極結構250分成不同的段。
當方法300中的操作以不太理想的方式執行時，可以得到第34圖所示的工件200。如第34圖所示，隔離特徵216可以包括谷狀凹槽，而不是具有實質上平坦的頂面，其中隔離特徵216的中心點可以是最低的。每個第二介電鰭片270具有圓形底部和頂部邊緣而不是方形邊緣。方框312的回蝕刻還可以在第二介電層222中形成谷狀凹槽。第二介電層222中的谷狀凹槽允許盔狀介電層2262的底部部分延伸到第二介電層中222.因為盔狀介電層2262在方框314保形沉積並且盔狀介電層2262可以合併以閉合開口，所以盔狀介電層2262可以包括中心接縫或中心狹縫。
在一個示例性態樣中，本揭示案涉及一種半導體結構。該半導體結構包括在基板上方並沿第一方向縱向延伸的基底鰭片、直接設置在基底鰭片上方的奈米結構疊層、圍繞奈米結構疊層中的每一個的閘極結構、設置在基板上方並且相鄰的隔離特徵。基底鰭  片沿著垂直於第一方向的第二方向，以及介電鰭片直接設置在隔離特徵上。介電鰭片包括底部、底部上方的中間層和中間層上方的頂層。底部包括與隔離特徵和閘極結構接觸的外層以及由外層與閘極結構和隔離特徵間隔開的內層。中間層與內層和外層的頂面直接接觸。頂層的介電常數大於中間層的介電常數。
在一些實施例中，頂層與內層或外層由中間層隔開。在一些實施方式中，外層包括碳氮化矽或氮化矽並且內層包括氧化矽。在一些實施方式中，內層和隔離特徵由相同的材料形成。在一些情況下，中間層包括氧化矽。在一些實施例中，頂層包括氧化鉿、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯。在一些實施例中，半導體結構還包括沿第一方向耦合到奈米結構疊層的側壁的源極／汲極特徵，以及設置在源極／汲極特徵上方的介電層。介電鰭片包括閘極結構下方的第一區域和介電層下方的第二區域。在一些情況下，半導體結構還包括在介電鰭片的第二區域和介電層之間延伸的接觸蝕刻停止層(CESL)，並且CESL與中間層和頂層直接接觸。在一些實施例中，CESL包括氮化矽。
在另一個示例方面，本揭示案涉及一種半導體結構。半導體結構包括位於基板上方並沿第一方向縱向延伸的基底鰭片；多個溝道構件直接設置在基底鰭片上方，閘極結構環繞多個溝道構件中的每一個，隔離特徵設置在基板上方並且沿著垂直於第一方向的第二方向與基底鰭片相鄰，以及介電鰭片直接設置在隔離特徵上。介電鰭片包括底部和在底部上方的盔狀特徵。底部包括與隔離特徵和閘極結構接觸的外層以及由外層與閘極結構和隔離特徵間隔開的內層。外層的組成與盔狀特徵的組成相同。
在一些實施例中，盔狀特徵與內層和外層直接接觸。在一些實施方式中，外層包括氧化鉿、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯，並且內層包括氧化矽。在一些實施例中，內層和隔離特徵由相同的材料形成。在一些情況下，閘極結構的一部分與隔離特徵直接接觸。在一些實施例中，半導體結構還包括沿第一方向耦合到多個溝道構件的側壁的源極／汲極特徵，以及設置在源極／汲極特徵上方的介電層。介電鰭片包括閘極結構下方的第一區域和介電層下方的第二區域。在一些實施例中，半導體結構還包括在介電鰭片的第二區域和介電層之間延伸的接觸蝕刻停止層(CESL)。CESL與盔狀特徵直接接觸。在一些實施方式中，CESL包括氮化矽。
在另一示例方面，本揭示案涉及一種方法。該方法包括在基底上方形成疊層的磊晶層，形成第一鰭狀結構和第二鰭狀結構，使得每一個第一鰭狀結構和第二鰭狀結包括由基板形成的底部和由疊層形成的頂部，在第一鰭狀結構的底部和第二鰭狀結構的底部之間形成隔離特徵，在第一鰭狀結構和第二鰭狀結構的頂面上形成披覆層，在披覆層和隔離特徵上保形沉積第一介電層，在第一介電層上沉積第二介電層，選擇性回蝕刻第一介電層和第二介電層形成第一凹槽，在第一凹槽上方保形沉積第三介電層，在第四介電層上方沉積第四介電層，選擇性收縮第三介電層和第四介電層以形成第二凹槽，在第二凹槽上方沉積第五介電層，並且在第五介電層沉積之後，平坦化第五介電層以暴露出凹槽的頂面披覆層於一個平面頂面。
在一些實施例中，披覆層包括矽鍺並且披覆層的形成包括磊晶沉積製程。在一些實施例中，第三介電層包括氧化矽。
以上概述了幾個實施例的特徵，以便本領域具有通常知識者可以更好地理解本揭示案的各個方面。本領域具有通常知識者應當理解，他們可以輕易地使用本揭示案為基礎作設計或修改其他過程和結構以實現相同目的和/或達到本文介紹實施例的相同優點。本領域具有通常知識者也應該意識到，這樣的等同結構並不脫離本發明的精神和範圍，並且可以在不脫離本發明的精神和範圍的情況下對本文進行各種改動、替換和變更。
200:工件 202:基板 204:疊層 206:犧牲層 206T:頂部犧牲層 208:通道層 208T:頂部通道層 211:溝槽 212:鰭狀結構 212B:底部 212T:頂部 212SD:源極／汲極凹槽 216:隔離特徵 218:披覆層 220:第一介電層 222:第二介電層 223:第一盔狀凹槽 224:第三介電層 226:第四介電層 227:頂部凹槽 228:第五介電層 230:虛擬閘極疊層 232:閘極間隔件 240:源極／汲極特徵 242:接觸蝕刻停止層(CESL) 244:層間介電層(ILD層) 250:閘極結構 260:第一介電鰭片 270:第二介電鰭片 280:盔狀特徵 2080:通道構件 2230:第二盔狀凹槽 2260:屏蔽介電層 2262:盔狀介電層
本揭示案從以下詳細描述並附圖一起閱讀時，可以最好地理解。需要強調的是，根據行業的標準做法，各種特徵未按比例繪製，僅用於說明目的。事實上，為了討論的清晰，可以任意增加或減少各種特徵的尺寸。 第1圖是根據本揭示案的一或多方面用於形成半導體結構的方法100的流程圖。 第2圖至第20圖是根據第1圖的方法100中，工件在各個製造階段的局部剖視圖。 第21圖是根據本揭示案的一或多方面用於形成半導體結構的方法300的流程圖。 第22圖至第34圖是根據第21圖的方法300中，工件在各個製造階段的局部剖視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:工件
202:基板
212B:底部
216:隔離特徵
220:第一介電層
222:第二介電層
224:第三介電層
226:第四介電層
250:閘極結構
260:第一介電鰭片
2080:通道構件

Claims (20)

  1. 一種半導體結構，包括： 一基底鳍片，於一基板上沿一第一方向縱向延伸； 複數個奈米結構的一疊層，直接設置於該基底鳍片上； 一閘極結構，包裹環繞該些奈米結構的該疊層的每一者； 一隔離特徵，設置於該基板上方，沿一第二方向鄰接該基底鳍片，該第二方向垂直於該第一方向；及 一介電鰭片，直接設置於該隔離特徵上， 其中該介電鰭片包括一底部，該底部上方的一中間層，及該中間層上方之一頂層； 其中該底部包括：一外層，與該隔離特徵和該閘極結構接觸，及一內層，由該外層與該閘極結構及該隔離特徵分隔； 其中該中間層直接接觸該內層及該外層的複數個頂面； 其中該頂層之一介電係數大於該中間層之一介電係數。
  2. 如請求項1所述的半導體結構，其中該頂層由該中間層與該內層與該外層分隔。
  3. 如請求項1所述的半導體結構， 其中該外層包括碳氮化矽或氮化矽， 其中該內層包括氧化矽。
  4. 如請求項1所述的半導體結構，其中該內層與該隔離特徵由相同材料組成。
  5. 如請求項1所述的半導體結構，其中該中間層包括氧化矽。
  6. 如請求項1所述的半導體結構，其中該頂層包括氧化鉿、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯。
  7. 如請求項1所述的半導體結構，進一步包括： 一源極／汲極特徵，沿該第一方向耦合於該些奈米結構 的該疊層之複數個側壁；及 一介電層，設置於該源極／汲極特徵上方， 其中該介電鰭片包括一位於該閘極結構下方之第一區域；及一位於該介電層下方之第二區域。
  8. 如請求項7所述的半導體結構，進一步包括： 一接觸蝕刻停止層，延伸於該介電鰭片的該第二區域與該介電層之間； 其中該接觸蝕刻停止層直接接觸該中間層及該頂層。
  9. 如請求項8所述的半導體結構，其中該接觸蝕刻停止層包括氮化矽。
  10. 一種半導體結構，包括： 一基底鳍片，於一基板上沿一第一方向縱向延伸； 複數個通道構件，直接設置於該基底鳍片上； 一閘極結構，包裹環繞該些通道構件的每一者； 一隔離特徵，設置於該基板上方，沿一第二方向鄰接該基底鳍片，該第二方向垂直於該第一方向；及 一介電鰭片，直接設置於該隔離特徵上， 其中該介電鰭片包括一底部與該底部上方之一盔狀特徵； 其中該底部包括一外層，與該隔離特徵及該閘極結構接觸；及一內層，由該外層與該閘極結構與該隔離特徵分隔； 其中該外層的一組成與該盔狀特徵的一組成相同。
  11. 如請求項10所述的半導體結構，其中該盔狀特徵直接接觸該內層與該外層。
  12. 如請求項10所述的半導體結構， 其中該外層包括氧化鉿、氧化釕、氧化鑭、氧化錸、氧化鋁或氧化鋯； 其中該內層包括氧化矽。
  13. 如請求項10所述的半導體結構，其中該內層與該隔離特徵由相同材料形成。
  14. 如請求項10所述的半導體結構，其中該閘極結構的一部分與該隔離特徵直接接觸。
  15. 如請求項10所述的半導體結構，進一步包括： 一 源極／汲極特徵，沿該第一方向耦合於該些通道構件之複數個側壁；及 一介電層，設置於該源極／汲極特徵上， 其中該介電鰭片包括一位於該閘極結構下方之第一區域；及一位於該介電層下方之第二區域。
  16. 如請求項15所述的半導體結構，進一步包括： 一接觸蝕刻停止層，於該介電鰭片之該第二區域與該介電層中延伸；其中該接觸蝕刻停止層直接接觸該盔狀特徵。
  17. 如請求項16所述的半導體結構，其中該接觸蝕刻停止層包括氮化矽。
  18. 一種方法，包括： 形成複數個磊晶層的一疊層於一基板上； 形成一第一鰭狀結構及一第二鰭狀結構，該第一鰭狀結構及該第二鰭狀結構的每一者包括由該基板形成的一底部及由該疊層形成的一頂部； 形成一隔離特徵於該第一鰭狀結構的該底部與該第二鰭狀結構的該底部之間； 形成一披覆層於該第一鰭狀結構與該第二鰭狀結構之複數個頂面上； 保形沉積一第一介電層於該披覆層與該隔離特徵上； 沉積一第二介電層於該第一介電層上； 選擇性回蝕刻該第一介電層與該第二介電層以形成一第一凹槽； 保形沉積一第三介電層於該第一凹槽上； 沉積一第四介電層於該第三介電層上； 選擇性收縮該第三介電層與該第四介電層以形成一第二凹槽； 沉積一第五介電層於該第二凹槽上；及 在沉積該第五介電層之後，平面化該第五介電層以暴露該披覆層之一頂面於一平面頂面上。
  19. 如請求項18所述之方法， 其中該披覆層包括矽鍺， 其中該披覆層之形成包括一磊晶沉積製程。
  20. 如請求項18所述之方法，其中該第三介電層包括氧化矽。
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