TWI829141B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI829141B
TWI829141B TW111114254A TW111114254A TWI829141B TW I829141 B TWI829141 B TW I829141B TW 111114254 A TW111114254 A TW 111114254A TW 111114254 A TW111114254 A TW 111114254A TW I829141 B TWI829141 B TW I829141B
Authority
TW
Taiwan
Prior art keywords
layer
inner spacer
source
drain
channel
Prior art date
Application number
TW111114254A
Other languages
English (en)
Other versions
TW202314867A (zh
Inventor
沙哈吉 Ｂ 摩爾
李承翰
張世杰
謝宛軒
劉亦浚
劉致為
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202314867A publication Critical patent/TW202314867A/zh
Application granted granted Critical
Publication of TWI829141B publication Critical patent/TWI829141B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本揭露提供了一種半導體結構及其形成方法。根據本揭露，半導體結構包含複數個奈米結構，設置於基板上方，複數個內間隔物部件，交錯於所述奈米結構。所述奈米結構沿著垂直於基板的方向配置。所述內間隔物部件包含最底部內間隔物部件以及設置於最底部內間隔物部件上方的多個上部內間隔物部件。最底部內間隔物部件沿著所述方向的第一高度大於每一個內間隔物部件的第二高度。

Description

半導體結構及其製造方法
本發明實施例是關於半導體結構，特別是關於多閘極電晶體。
半導體積體電路（integrated circuit ；IC）產業經歷了指數性的成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。此微縮化同樣增加了生產以及製造積體電路的複雜度。
舉例來說，隨著積體電路技術朝向更小的技術節點發展，多閘極金屬-氧化物-半導體場效電晶體（multi-gate metal-oxide-semiconductor field effect transistor；multi-gate MOSFET）（或多閘極裝置）已被導入以藉由增加閘極-通道耦合、降低截止狀態（off-state）電流、以及減輕短通道效應（short-channel effects；SCEs）來改善閘極控制。多閘極裝置一般是指具有閘極結構或者閘極結構的一部分的裝置，並設置於通道區的一個以上的側面上方。多橋通道（multi-bridge-channel；MBC）電晶體為多閘極裝置的示例，其已成為具有高性能以及低漏電應用的熱門以及有前途的候選。多橋通道電晶體具有可部分地或完全地延伸於通道區周圍的閘極結構，以提供對通道區的兩側或以上的存取。由於其閘極結構是環繞通道區，多橋通道電晶體也可以被稱作環繞閘極電晶體（surrounding gate transistor；SGT）或者全繞式閘極（gate-all-around；GAA）電晶體。
多橋通道（MBC）電晶體的形成包含在基板上形成包括由多個犧牲層交錯於多個通道層的堆疊。當採用了閘極替換製程或者閘極後製（gate-last）製程時，在凹蝕源極∕汲極區以形成源極∕汲極溝槽之前，首先形成虛置（dummy）閘極堆疊於通道區上方作為佔位（placeholder），其中通道層以及犧牲層的側壁被露出。露出的犧牲層被選擇性地以及部分地蝕刻以形成多個內間隔物凹槽。接著形成多個內間隔物部件於內間隔物凹槽中。在形成內間隔物部件之後，形成源極∕汲極部件於源極∕汲極溝槽中。內間隔物部件在通道區中的犧牲層被選擇性地移除以形成通道層作為通道元件時保護了源極∕汲極部件。儘管現有的多橋通道電晶體以及內間隔物部件通常都能滿足其預期的目的，但並非在所有面向中都完全令人滿意。
本發明實施例提供一種半導體結構，包含複數個奈米結構，設置於基板上方，其中所述奈米結構沿著垂直於基板的方向配置；以及複數個內間隔物部件，交錯於所述奈米結構，其中所述內間隔物部件包含最底部內間隔物部件以及設置於最底部內間隔物部件上方的多個上部內間隔物部件，其中最底部內間隔物部件沿著所述方向的第一高度大於每一個內間隔物部件的第二高度。
本發明實施例提供一半導體結構，包含基板；緩衝層，設置於基板上；第一源極∕汲極部件以及第二源極∕汲極部件，設置於緩衝層上方；複數個奈米結構，沿著第一方向延伸於第一源極∕汲極部件與第二源極∕汲極部件之間，其中所述奈米結構沿著垂直於基板的第二方向配置；複數個內間隔物部件，交錯於所述奈米結構；以及閘極結構，包繞每一個所述奈米結構，其中閘極結構的底表面比第一源極∕汲極部件的底表面更靠近基板。
本發明實施例提供一種半導體結構的製造方法，包含沉積緩衝層於基板上方；形成堆疊於緩衝層上，其中堆疊包含複數個通道層；以及複數個犧牲層交錯於所述通道層；自堆疊、緩衝層、以及基板形成鰭片狀結構，鰭片狀結構包含通道區以及源極∕汲極區；形成虛置閘極堆疊於鰭片狀結構的通道區上方；沉積閘極間隔物層於虛置閘極堆疊上方；凹蝕源極∕汲極區以形成源極∕汲極溝槽，其露出所述通道層以及所述犧牲層的多個側壁；選擇性地以及部分地凹蝕所述犧牲層以形成複數個內間隔物凹槽；形成複數個內間隔物部件於所述內間隔物凹槽中；形成源極∕汲極部件於源極∕汲極溝槽中；移除虛置閘極堆疊；選擇性地移除所述犧牲層以釋放通道區中的所述通道層作為複數個通道元件；以及形成閘極結構於每一個所述通道元件周圍，其中凹蝕源極∕汲極區的步驟會凹蝕緩衝層，使得源極∕汲極溝槽延伸至緩衝層之中，其中選擇性地以及部分地凹蝕的步驟包含凹蝕緩衝層，使得所述內間隔物凹槽的最底部內間隔物凹槽的高度大於剩下的所述內間隔物凹槽的高度。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
再者，當使用 「大約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據本領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。 例如，基於製造具有該數字相關特徵的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的+/-10%以內。例如，本領域具有通常知識者已知與沈積材料層相關的製造公差為+/-15%，具有 「約5奈米」厚度的材料層可以涵蓋4.25奈米至5.75奈米的尺寸範圍。更再者，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
本揭露大抵上是關於多閘極電晶體以及其製造方法，特別是關於具有深層內間隔物部件的多橋通道（MBC）電晶體。在一些情況中，多橋通道電晶體的通道區可包含鍺-錫（Ge-Sn）奈米結構的垂直堆疊或者矽鍺（SiGe）奈米結構的垂直堆疊，通道區延伸於兩個源極∕汲極部件之間。為了形成奈米結構的垂直堆疊，可形成包含多個犧牲層交錯於多個通道層的堆疊於基板上方。在犧牲層被選擇性地移除之後，通道層將被圖案化為奈米結構的垂直堆疊。犧牲層可包含鍺。為了減少堆疊中的晶格（lattice）缺陷，可設置緩衝層於基板與堆疊之間。在一些情況中，緩衝層可包含未摻雜鍺（Ge）。可圖案化基板、緩衝層、以及堆疊以形成包含通道區以及源極∕汲極區的鰭片狀結構。在形成虛置閘極堆疊於通道區上方之後，可凹蝕源極∕汲極區以形成源極∕汲極溝槽。在移除虛置閘極堆疊之後，通道區中的犧牲層被選擇性地移除以釋放通道層作為通道元件。接著形成閘極結構以包繞（wrap around）每一個通道元件。在一些情況中，源極∕汲極部件以及閘極結構兩者可能延伸至緩衝層之中並變為直接接觸，從而導致了電性短路。
本揭露提供了多橋通道（MBC）電晶體結構及其形成方法。本揭露的多橋通道電晶體包含設置於由鍺（Ge）所形成的緩衝層上方的源極∕汲極部件。通道元件的垂直堆疊設置於基板上方並延伸至源極∕汲極部件之間。閘極結構設置於源極∕汲極部件之間並包繞每一個通道元件的垂直堆疊。閘極結構可部分地或完整地延伸穿過緩衝層。在後續的情況中，閘極結構可變為與基板接觸。閘極結構藉由複數個內間隔物部件與源極∕汲極部件分隔。最底部內間隔物部件不同於剩下的內間隔物部件。最底部內間隔物部件垂直地延伸橫跨緩衝層以及最底部犧牲層的一部份，而剩下的內間隔物部件僅垂直地對應至犧牲層的厚度。因此，最底部內間隔物部件的高度因而大於剩下的內間隔物部件的高度。最底部內間隔物部件可同樣被稱作深層內間隔物部件。深層內間隔物部件的作用為當閘極結構以及源極∕汲極部件延伸至緩衝層之中時，保持閘極結構與源極∕汲極部件能實體地（physically）彼此分隔。
現在將參照圖式更詳細地描述本揭露的各種面向。在這方面，第1圖是根據本揭露的實施例，繪示出從工作件形成半導體裝置的方法100的方法流程圖。方法100僅為示例，且不意圖將本揭露作出除了方法100所明確繪示之外的限制。可提供額外的步驟於方法100之前、期間、以及之後，且一些描述的步驟可以被替換、刪除、或為了方法的額外實施例進行移動。為了簡單起見，本揭露並未詳細描述所有步驟。下方將結合第2、3、4、5、6、7、8、9、10、11、12、13、14、15圖以及第16圖來描述方法100，第2圖至第16圖為根據第1圖中的方法100的實施例所繪示的工作件200在製造的不同階段的局部剖面示意圖。由於工作件200將被製造為半導體裝置，根據上下文的要求，工作件200在本揭露可被稱作半導體裝置200或半導體結構200。在本揭露全文中，除非另行說明，相似的參考標號用來表示相似的部件。
參見第1圖以及第2圖，方法100包含方框102，提供了工作件200。工作件200包含交替的半導體層的堆疊204設置於基板201上方。基板201可為塊體（bulk）半導體基板。在一實施例中，基板201為塊體矽（Si）基板。在一些替代實施例中，基板201可包含鍺（Ge）、化合物半導體，諸如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）、磷化銦（InP）、或者合金半導體，諸如鍺-錫（GeSn）、矽鍺（SiGe）、碳化矽鍺（SiGeC）、磷砷化鎵（GaAsP）、或磷化鎵銦（GaInP）。替代地，基板201可包含內埋氧化物（buried oxide）層以具有絕緣體上覆半導體（semiconductor-on-insulator）結構。舉例來說，基板201可包含絕緣體上覆矽（silicon-on-insulator；SOI）結構、絕緣體上覆鍺（germanium-on-insulator；GeOI）結構、或者絕緣體上覆鍺錫（germanium-tin-on-insulator；GeSnOI）結構。在第2圖繪示的實施例中，基板201具有絕緣體上覆矽結構並包含內埋氧化物層202於塊體矽（Si）基板中。雖然在第2圖中沒有明確地繪示，基板201可為不具有內埋氧化物層202的塊體矽（Si）基板。如第2圖所繪示，基板201的頂表面可包含矽（Si）。
在第2圖所表示的一些實施例中，工作件200包含緩衝層203設置於基板201正上方。緩衝層203作為基板201與堆疊204的最底層之間的過渡區，以減少晶格不匹配（mismatch）。因為堆疊204中的膜層是使用磊晶（epitaxial）沉積來形成，較低的磊晶層中的晶格缺陷可能會滲透（permeate）至較高的磊晶層。舉例來說，當基板201的頂表面基本上由矽所組成而堆疊204中的最底層基本上由鍺所組成時，堆疊204中的最底層中的鍺晶格可能會由於矽與鍺之間的晶格不匹配而受到大幅的應變（strain）。此應變可能導致晶格缺陷，且這些晶格缺陷可能被轉化至上覆於堆疊204中的最底層的磊晶層之中。如第2圖所繪示，當足夠厚度的緩衝層203被磊晶地沉積於基板201上時，晶格缺陷可能只存在於與基板201的界面203I處或者其附近，但不會透過緩衝層203的厚度傳播（propagate）。之所以如此是因為晶格應變可能會隨著與界面203I的距離而逐漸地釋放。在理想的情況中，緩衝層203的頂表面可包含鍺晶格結構，其實質上不含缺陷。緩衝層203的頂表面因此可作為形成堆疊204的低晶格應變（low-lattice-strain）基礎。在一些實施例中，緩衝層203包含未摻雜或者未故意摻雜的鍺（Ge）。為了充分釋放界面203I處的晶格應變，緩衝層203可具有第一厚度T1，其範圍為約50奈米至約200奈米。此厚度並非微不足道。當緩衝層203的厚度小於50奈米時，緩衝層203的頂表面上的晶格缺陷密度可能仍然過高，妨礙了高品質的堆疊204的形成。當緩衝層203的厚度大於200奈米時，緩衝層203可能不適當地增加工作件200的厚度，這可能會增加製程時間以及增加生產成本。
在一些實施例中，堆疊204包含第一半導體成分的通道層208並以第二半導體成分的犧牲層206交錯。第一半導體成分不同於第二半導體成分，使得犧牲層206在後續的製程步驟中可被選擇性地凹蝕或移除。在一些實施例中，犧牲層206包含鍺（Ge）而通道層208包含矽鍺（SiGe）或鍺-錫（GeSn）。當通道層208包含鍺-錫（GeSn）時，每一個通道層208可包含約7％至約13％的錫以及約87％至約93％的鍺。為了增加犧牲層206相對於通道層208的蝕刻選擇性，犧牲層206可摻雜p型摻質，諸如硼（B），或者摻雜n型摻質，諸如磷（P）或砷（As）。在描述的實施例中，犧牲層206被摻雜硼（B），且犧牲層206可以說是由硼摻雜的鍺（Ge：B）所形成。在一些實施例中，犧牲層206可包含範圍為約5×10 18atoms∕cm 3至約2×10 21atoms∕cm 3的硼濃度。由於摻質的存在，犧牲層206中的鍺含量之範圍可為約90％至約100％。值得注意的是，如第2圖所繪示，交替地配置四（4）層的犧牲層206以及三（3）層的通道層208，其僅是為了繪示的目的且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。應理解的是，可形成任意數目的磊晶層於堆疊204中。膜層的數目取決於半導體裝置200所需的通道元件的數目。在一些實施例中，通道層208的數目為2至10。
在一些實施例中，通道層208可具有實質上均勻的第二厚度T2，其範圍為約5奈米至約30奈米，而犧牲層206可具有實質上均勻的第三厚度T3，其範圍為約5奈米至約20奈米。第二厚度T2與第三厚度T3可為相同或者不同。在描述的實施例中，犧牲層206的頂犧牲層206T的厚度可以大於剩下的犧牲層206。頂犧牲層206T是故意形成得較厚，以保護最頂部的通道層208免受意外的損害。在一些情況中，頂犧牲層206T具有第四厚度T4，其範圍為約20奈米至約50奈米。在這些情況中，第四厚度T4對第三厚度T3的比例可為約1.3至約2.5。如同將在下方進行更詳細的描述，通道層208或者部分的通道層208可作為多橋通道（MBC）電晶體的（多個）通道元件，而每一個通道層208的第二厚度T2是基於裝置性能的考量以及基於在犧牲層206的選擇性移除期間的厚度損失來選擇。每一個犧牲層206的第三厚度T3的選擇是為了調變（modulate）多橋通道電晶體中相鄰的通道元件之間的垂直間距。如同將在下方進一步描述，頂犧牲層206T在圖案化堆疊204之後可被消耗。
堆疊204中的膜層可使用減壓化學氣相沉積（reduced pressure chemical vapor deposition；RPCVD）製程、分子束磊晶（molecular beam epitaxy；MBE）製程、氣相沉積（vapor phase deposition；VPE）製程、及∕或其他合適的磊晶成長製程來沉積。堆疊204中不同膜層的形成可包含使用不同的前驅物（precursors）以及製程溫度的組合。舉例來說，緩衝層203的形成可包含使用鍺烷（germane）（GeH 4）以及範圍為約300℃至約500℃的製程溫度。犧牲層206的形成可包含使用鍺烷（GeH 4）與三氯化硼（boron trichloride）（BCl 3）以及範圍為約250℃至約400℃的製程溫度。通道層208的形成可包含使用鍺烷（GeH 4）與四氯化錫（tin tetrachloride）（SnCl 4）以及範圍為約250℃至約400℃的製程溫度。在一些實施例中，在緩衝層203的沉積之後，可執行退火（anneal）製程以改善緩衝層203的品質。在一些情況中，退火製程具有範圍為約700℃至約800℃的退火溫度。
繼續參見第1、2圖以及第3圖，方法100包含方框104，自堆疊204以及基板201形成鰭片狀結構212。為了圖案化堆疊204，可沉積硬遮罩層210（繪示於第2圖中）於堆疊204上方以形成蝕刻遮罩。硬遮罩層210可為單層或多層。舉例來說，硬遮罩層210可包含墊氧化物（pad oxide）層以及位於墊氧化層上方的墊氮化物（pad nitride）層。鰭片狀結構212可使用微影製程以及蝕刻製程自堆疊204、緩衝層203、以及基板201圖案化。微影製程可包含光阻塗佈（例如，旋轉塗佈（spin-on coating））、軟烤（soft baking）、遮罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥（例如，旋轉乾燥及∕或硬烤（hard baking））、其他合適的微影技術、及∕或上述之組合。在一些實施例中，蝕刻製程可包含乾式蝕刻（例如，反應離子蝕刻（reactive-ion etching，RIE））、濕式蝕刻、及∕或其他的蝕刻方法。如第3圖所繪示，方框104的蝕刻製程形成了延伸穿過堆疊204、緩衝層203、以及一部份的基板201的多個溝槽。溝槽定義了鰭片狀結構212。在一些實施例中，可使用雙重圖案化或多重圖案化來定義鰭片狀結構，使其具有例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成材料層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的材料層旁邊形成間隔物。之後去除材料層，然後可以使用剩餘的間隔物或心軸以藉由蝕刻堆疊204、緩衝層203、以及基板201來圖案化鰭片狀結構212。如第3圖所繪示，鰭片狀結構212，連同其中的犧牲層206以及通道層208，沿著Z方向垂直地延伸，沿著X方向縱向地延伸。在第3圖所表示的一些實施例中，頂犧牲層206T在鰭片狀結構212的形成期間可被完整地蝕刻。
形成隔離部件214相鄰於鰭片狀結構212。在一些實施例中，隔離部件214可形成於溝槽中以將鰭片狀結構212與鄰近的主動區隔離。隔離部件214亦可被稱作淺溝槽隔離（shallow trench isolation；STI）部件214。舉例來說，在一些實施例中，首先沉積介電層於基板201上方，以介電層填充溝槽。介電層可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低介電常數（low-k）介電質、上述之組合、及∕或其他合適的材料。在各種示例中，介電層可藉由化學氣相沉積（chemical vapor deposition；CVD）製程、次常壓化學氣相沉積（subatmospheric chemical vapor deposition；SACVD）製程、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）製程、旋轉塗佈製程、及∕或其他合適的製程來沉積。沉積的介電材料接著進行薄化以及平坦化，例如藉由化學機械拋光（chemical mechanical polishing；CMP）處理來進行薄化以及平坦化。平坦化的介電層藉由乾式蝕刻製程、濕式蝕刻製程、及∕或上述之組合被進一步凹蝕或拉回。在第3圖所表示的一些實施例中，在凹蝕之後，淺溝槽隔離部件214的頂表面可實質上與緩衝層203的頂表面共平面。換句話說，在那些實施例中，淺溝槽隔離部件214的頂表面可實質上與最底部犧牲層206的底表面共平面。鰭片狀結構212在凹蝕之後上升至淺溝槽隔離部件214上方，如第3圖所繪示。
參見第1、4圖以及第5圖，方法100包含方框106，形成虛置閘極堆疊230於鰭片狀結構212的通道區212C上方。在一些實施例中，採用了閘極替換製程（或閘極後製製程），虛置閘極堆疊230（繪示於第4圖以及第5圖）作為經受各種製程的佔位，且隨後將被移除並以功能性閘極結構替換。也可使用其他的製程以及配置。在第5圖繪示的一些實施例中，形成虛置閘極堆疊230於鰭片狀結構212上方，且鰭片狀結構212可被劃分為位於虛置閘極堆疊230下方的通道區212C以及不位於虛置閘極堆疊230下方的源極∕汲極區212SD。通道區212C相鄰於源極∕汲極區212SD。如第5圖所繪示，通道區212C沿著X方向設置於兩個源極∕汲極區212SD之間。
虛置閘極堆疊230的形成可包含虛置閘極堆疊230中的膜層的沉積以及這些膜層的圖案化。參見第4圖，毯覆地（blanketly）沉積虛置介電層220、虛置電極層222、以及閘極頂（gate-top）硬遮罩層224於工作件200上方。在一些實施例中，可使用化學氣相沉積（CVD）製程、原子層沉積（atomic layer deposition；ALD）製程、氧電漿（oxygen plasma）氧化製程、或其他合適的製程來形成虛置介電層220於鰭片狀結構212上。在一些情況中，虛置介電層220可包含氧化矽。在這之後，可使用化學氣相沉積製程、原子層沉積製程、或其他合適的製程來沉積虛置電極層222於虛置介電層220上方。在一些情況中，虛置電極層222可包含多晶矽（polysilicon）。為了要進行圖案化，可使用化學氣相沉積製程、原子層沉積製程、或其他合適的製程來沉積閘極頂硬遮罩層224於虛置電極層222上。閘極頂硬遮罩層224、虛置電極層222、以及虛置介電層220可接著被圖案化以形成虛置閘極堆疊230，如第5圖所繪示。舉例來說，圖案化製程可包含微影製程（例如，光學微影或者電子束（e-beam）微影），其可進一步包含光阻塗佈（例如，旋轉塗佈）、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥（例如，旋轉乾燥及∕或硬烤）、其他合適的微影技術、及∕或上述之組合。在一些實施例中，蝕刻製程可包含乾式蝕刻（例如，反應離子蝕刻（RIE））、濕式蝕刻、及∕或其他的蝕刻方法。在一些實施例中，閘極頂硬遮罩層224可包含氧化矽層226以及位於氧化矽層226上方的氮化矽層228。如第5圖所繪示，虛置閘極堆疊230沒有沉積於鰭片狀結構212的源極∕汲極區212SD上方。
參見第1圖以及第6圖，方法100包含方框108，沉積閘極間隔物層232於虛置閘極堆疊230上方。在一些實施例中，閘極間隔物層232順應地沉積於工作件200上方，包含沉積於虛置閘極堆疊230的頂表面以及側壁上方。為了描述的方便，用詞「順應地」在本揭露可用來描述在各種區域上方具有實質上均勻的厚度的膜層。閘極間隔物層232可為單層或多層。閘極間隔物層232中的至少一層可包含氮碳化矽、碳氧化矽、氮碳氧化矽、或氮化矽。閘極間隔物層232可使用諸如化學氣相沉積（CVD）製程、次常壓化學氣相沉積（SACVD）製程、原子層沉積製程（ALD）、或其他合適的製程來沉積於虛置閘極堆疊230上方。
參見第1圖以及第7圖，方法100包含方框110，凹蝕鰭片狀結構212的源極∕汲極區212SD以形成源極∕汲極溝槽234。在一些實施例中，未被虛置閘極堆疊230以及閘極間隔物層232所覆蓋的源極∕汲極區212SD藉由乾式蝕刻或合適的蝕刻製程來蝕刻以形成源極∕汲極溝槽234。舉例來說，乾式蝕刻製程可實施含氧氣體、含氟氣體（CF 4、SF 6、CH 2F 2、CHF 3、及∕或C 2F 6）、含氯氣體（Cl 2、CHCl 3、CCl 4、及∕或BCl 3）、含溴氣體（HBr及∕或CHBR3）、含碘氣體、其他合適的氣體及∕或電漿、及∕或上述之組合。凹蝕鰭片狀結構212的源極∕汲極區212SD以露出犧牲層206以及通道層208的多個側壁。在描述的實施例中，源極∕汲極溝槽234向下延伸穿過堆疊204並部分地延伸至緩衝層203之中。如第7圖所繪示，緩衝層203的頂表面以及側壁表面亦被露出於源極∕汲極溝槽234中。第7圖繪示出在源極∕汲極區212SD處工作件200沿著Y方向觀察的剖面示意圖。
參見第1、8圖以及第9圖，方法100包含方框112，形成內間隔物部件236。雖然沒有明確地繪示，方框112的操作可包含選擇性地以及部分地移除犧牲層206，以形成內間隔物凹槽235，沉積內間隔物材料（例如，內間隔物部件236的材料）於工作件200上方，以及回蝕刻（etch back）內間隔物材料以形成內間隔物部件236於內間隔物凹槽235中。雖然犧牲層206相對於緩衝層203可被選擇性地蝕刻，蝕刻選擇性可能不足以確保露出的緩衝層203實質上未被蝕刻。在第8圖表示的描述實施例中，選擇性地以及部分地移除犧牲層206亦蝕刻了緩衝層203，而閘極間隔物層232以及通道層208實質上未被蝕刻。因此，第8圖中的最底部內間隔物凹槽235B亦延伸至緩衝層203之中。在通道層208包含鍺-錫（GeSn）或矽鍺（SiGe）而犧牲層206包含諸如硼摻雜鍺（Ge：B）的摻雜鍺的實施例中，犧牲層206的選擇性凹蝕可使用選擇性的濕式蝕刻製程或選擇性的乾式蝕刻製程來執行。在一些實施例中，選擇性的乾式蝕刻製程可包含使用一或多個以氟為主的蝕刻劑，諸如氟氣或者氫氟碳化物（hydrofluorocarbons）。選擇性的濕式蝕刻製程可包含使用過氧化氫或者銨與過氧化氫的混合物（ammonia and hydrogen peroxide mixtures；APM）蝕刻（例如，氫氧化銨-過氧化氫-水的混合物）。
參見第9圖，在形成內間隔物凹槽235以及底部內間隔物凹槽235B之後，沉積內間隔物材料於工作件200上方。內間隔物材料可包含金屬氧化物、氧化矽、氮碳氧化矽、氮化矽、氮氧化矽、富碳（carbon-rich）氮碳化矽、或低介電常數介電材料。金屬氧化物可包含氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭、或其他合適的金屬氧化物。儘管未明確地繪示，內間隔物材料可為單層或多層。在一些實施例中，內間隔物材料可使用化學氣相沉積（CVD）、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、次常壓化學氣相沉積（SACVD）、原子層沉積（ALD）、或其他合適的方法來沉積。內間隔物材料沉積至內間隔物凹槽之中以及沉積於源極∕汲極溝槽234中露出的通道層208的側壁上方。參見第9圖，沉積的內間隔物材料接著被回蝕刻以自通道層208的側壁移除內間隔物材料並形成內間隔物部件236（包含最底部內間隔物部件236B）於內間隔物凹槽235中（包含最底部內間隔物凹槽235B）。在方框112，內間隔物材料亦可自閘極頂硬遮罩層224以及閘極間隔物層232的頂表面及∕或側壁移除。在一些實施例中，方框112所執行的回蝕刻操作可包含使用氟化氫（HF）、氟氣（F 2）、氫（H 2）、銨（NH 3）、三氟化氮（NF 3）、或其他以氟為主的蝕刻劑。如第9圖所繪示，每一個內間隔物部件236於內凹的犧牲層206直接接觸。額外地，每一個內間隔物部件236設置於兩個相鄰的通道層208之間並與兩個相鄰的通道層208直接接觸。每一個最底部內間隔物部件236B設置於最底部通道層208與緩衝層203之間並與最底部通道層208與緩衝層203直接接觸。
如第9圖所繪示，由於當犧牲層206被部分地以及選擇性地凹蝕時緩衝層203亦被凹蝕，最底部內間隔物凹槽會延伸至緩衝層203之中而其他犧牲層206的凹槽實質上被限制在兩個相鄰的通道層208之間。因此，最底部內間隔物部件236B垂直地延伸橫跨緩衝層203以及最底部犧牲層206，但剩下的內間隔物部件236實質上對應至犧牲層206。在描述的實施例中，每一個最底部內間隔物部件236B具有第一高度H1而其他內間隔物部件236具有第二高度H2。在一些實施例中，第一高度H1的範圍可為約10奈米至約80奈米，而第二高度H2的範圍可為約5奈米至約30奈米。在一些情況中，第一高度H1對第二高度H2的比例可為約2至約3。最底部內間隔物部件236B亦可以被稱作深層內間隔物部件236B。
雖然未明確地繪示於圖式中，方法100可包含清洗製程以準備工作件200的磊晶成長。清洗製程可包含乾式清洗、濕式清洗、或上述之組合。在一些示例中，濕式清洗可包含使用標準清洗1（RCA SC-1，去離子（deionized；DI）水、氫氧化銨、以及過氧化氫的混合物）、標準清洗2（RCA SC-2，去離子水、氫氯酸、以及過氧化氫的混合物）、過氧化硫混合物（sulfuric peroxide mixture；SPM）、及∕或氫氟酸來移除氧化物。乾式清洗可包含在範圍為約250℃至約550℃的溫度以及範圍為約75 mTorr至約155 mTorr的壓力下進行氦（He）以及氫（H 2）處理。氫處理可將表面上的鍺轉化為鍺烷（GeH 4），而鍺烷可被抽除（pumped out）。在一些實施例中，清洗製程被配置為選擇性地移除或修整（trim）一部份的通道層而實質上不移除內間隔物部件236。清洗製程可移除表面氧化物及碎屑（debris），以確保具有乾淨的半導體表面，這將有利於在方框114的高品質磊晶層的成長。
參見第1、10、11圖以及第12圖，方法100包含方框114，形成源極∕汲極部件244於源極∕汲極區212SD上方的源極∕汲極凹槽234中。在第10、11圖以及第12圖所表示的一些實施例中，每一個源極∕汲極部件244可包含第一磊晶層238、位於第一磊晶層238上方的第二磊晶層240、以及位於第二磊晶層240上方的第三磊晶層242。為了形成第12圖中所描述的源極∕汲極部件244，依序地、磊晶地、以及選擇性地自通道層208露出的側壁以及緩衝層203露出的表面形成第一磊晶層238、第二磊晶層240、以及第三磊晶層242，而犧牲層206的側壁仍被內間隔物部件236所覆蓋。方框114的合適的磊晶製程包含減壓化學氣相沉積（RPCVD）、氣相磊晶（vapor-phase epitaxy；VPE）、超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition；UHV-CVD）、分子束磊晶（MBE）、及∕或其他合適的製程。方框114的磊晶成長製程可使用氣態的前驅物，其會與緩衝層203、通道層208、以及第二蓋層的成分相互作用（interact）。
參見第10圖，沉積第一磊晶層238於源極∕汲極區212SD上方的源極∕汲極溝槽234中。第一磊晶層238的成分會選擇能使得第一磊晶層238耦合至通道層208的側壁而實質上沒有產生晶格不匹配。第一磊晶層238可包含鍺-錫（GeSn）。在一些情況中，第一磊晶層具有範圍為約85％至約95％的鍺含量以及具有範圍為約5％至約12％的錫含量。第一磊晶層238的鍺含量以及錫含量會與通道層208的鍺含量以及錫含量有些微的不同，以施加剛好足夠的應變而不導致實質上的晶格不匹配。第一磊晶層238包含摻質。當打算使用n型的多橋通道（MBC）電晶體時，第一磊晶層238會摻雜n型摻質，諸如磷（P）或砷（As）。當打算使用p型的多橋通道電晶體時，第一磊晶層238會摻雜p型摻質，諸如硼（B）。在描述的實施例中，第一磊晶層238是摻雜硼（B）。為了避免與通道層208的過度晶格不匹配，第一磊晶層238中的硼摻質濃度之範圍可為約1×10 20atoms∕cm 3至約5×10 20atoms∕cm 3。此濃度範圍並非微不足道。當第一磊晶層238中的硼摻質濃度小於1×10 20atoms∕cm 3時，第一磊晶層238中的電阻可能會阻止令人滿意的驅動電流（亦即，導通（on-state）電流）。當第一磊晶層238中的硼摻質濃度大於5×10 20atoms∕cm 3時，晶格間隙（interstices）中的硼亦可導致在第一磊晶層238與通道層208之間的界面產生過多的缺陷，這可能會導致電阻的增加。在一些實施例中，從緩衝層203或者從通道層208的側壁量測，第一磊晶層238可具有範圍為約10奈米至約30奈米的厚度。儘管第一磊晶層238的磊晶沉積對半導體的表面具有選擇性，但在上述的厚度範圍內，第一磊晶層238可以在內間隔物部件236上方合併，或者甚至變為與內間隔物部件236接觸。
參見第11圖，沉積第二磊晶層240於第一磊晶層238上方。也就是說，第二磊晶層240與通道層208、內間隔物部件236、以及緩衝層203藉由第一磊晶層238分隔。第二磊晶層240的成分會選擇能在通道層208上施加應力（stress）並使接觸電阻最小化。與第一磊晶層238相似，第二磊晶層240可同樣包含鍺-錫（GeSn）。在一些情況中，為了在通道層上施加足夠的應力，第二磊晶層240具有範圍為約85％至約95％的鍺含量以及具有範圍為約3％至約10％的錫含量。可以看出第二磊晶層240的鍺含量以及錫含量與第一磊晶層238的鍺含量以及錫含量更為不同。第二磊晶層240以及第一磊晶層238具有相同類型的摻質。當打算使用n型的多橋通道（MBC）電晶體時，第二磊晶層240會摻雜n型摻質，諸如磷（P）或砷（As）。當打算使用p型的多橋通道電晶體時，第二磊晶層240會摻雜p型摻質，諸如硼（B）。在描述的實施例中，第二磊晶層240是摻雜硼（B）。為了減少接觸電阻，第二磊晶層240中硼摻質濃度之範圍可為約1×10 21atoms∕cm 3至約2×10 21atoms∕cm 3。此濃度範圍並非微不足道。當第二磊晶層240中的硼摻質濃度小於1×10 21atoms∕cm 3時，第二磊晶層240中的電阻可能會阻止令人滿意的驅動電流（亦即，導通電流）。由於硼在鍺-錫晶格中的溶解度限制，第二磊晶層240中的硼摻質濃度可能無法大於2×10 21atoms∕cm 3。在一些實施例中，從第一磊晶層238的表面量測，第二磊晶層240可具有範圍為約30奈米至約80奈米的厚度。第二磊晶層240的厚度或體積被最大化，以最大化在通道層208上施加的應力以及最小化接觸電阻。第二磊晶層240的厚度會大於第一磊晶層238的厚度或者第三磊晶層242的厚度。
參見第12圖，沉積第三磊晶層242於第二磊晶層240上方。第三磊晶層242作為蓋層，以在源極∕汲極接觸件開口的形成期間保護第二磊晶層240。因此，第三磊晶層242的成分會選擇使其能具有耐蝕性。第三磊晶層242可由矽-鍺-錫（SiGeSn）所形成。換句話說，第三磊晶層242可包含矽、鍺、以及錫。在一些情況中，為了確保具有足夠的耐蝕性，第三磊晶層242具有範圍為約5％至約25％的鍺含量、具有範圍為約0％至約2％的錫含量、以及具有範圍為約73％至約95％的矽含量。可以看出第三磊晶層242包含矽而第一磊晶層238以及第二磊晶層240不包含或者包含很少的矽。第三磊晶層242與第一磊晶層238具有相同類型的摻質。當打算使用n型的多橋通道（MBC）電晶體時，第三磊晶層242會摻雜n型摻質，諸如磷（P）或砷（As）。當打算使用p型的多橋通道電晶體時，第三磊晶層242會摻雜p型摻質，諸如硼（B）。在描述的實施例中，第三磊晶層242是摻雜硼（B）。在一些情況中，第三磊晶層242中硼摻質濃度之範圍可為約1×10 20atoms∕cm 3至約5×10 20atoms∕cm 3。此摻質濃度範圍可近似於第一磊晶層238的摻質濃度範圍。在一些實施例中，從第二磊晶層240的表面量測，第三磊晶層242可具有範圍為約3奈米至約10奈米的厚度。第三磊晶層242的厚度亦非微不足道。當第三磊晶層242的厚度小於3奈米時，第三磊晶層242可能無法充分保護第二磊晶層240。當第三磊晶層242的厚度大於10奈米時，殘留的第三磊晶層242可能存在於通往源極∕汲極接觸件的導電路徑中並增加接觸電阻。如第12圖所繪示，在本揭露全文中，在源極∕汲極區212SD上方，第一磊晶層238、第二磊晶層240、以及第三磊晶層242可被統稱作源極∕汲極部件244。
雖然沒有明確地繪示，方法100在形成源極∕汲極部件244之後可包含退火製程。在一些實施例中，退火製程可包含快速熱退火（rapid thermal anneal；RTA）製程、雷射尖峰（laser spike）退火製程、快閃（flash）退火製程、或熱爐（furnace）退火製程。退火製程可包含範圍為約900℃至約1000℃的尖峰退火溫度。在這些實施例中，尖峰退火溫度可保持在以秒或者微秒的持續時間內。透過退火製程，可以得到摻質在半導體主體（host）（諸如鍺-錫（GeSn））中的理想的電子貢獻。退火製程可生成空位，其有利於摻質從間隙的點位至替代晶格的點位的移動，並減少半導體主體的晶格中的損害或缺陷。
參見第1圖以及第13圖，方法100包含方框116，沉積接觸蝕刻停止層（contact etch stop layer；CESL）246以及層間介電層（interlayer dielectric；ILD）248。在形成層間介電層248之前先形成接觸蝕刻停止層246。在一些示例中，接觸蝕刻停止層246包含氮化矽、氮氧化矽、及∕或本發明所屬技術領域中已知的其他材料。接觸蝕刻停止層246可使用原子層沉積（ALD）、電漿增強化學氣相沉積（PECVD）、及∕或其他合適的沉積製程來形成。層間介電層248接著沉積於接觸蝕刻停止層246上方。在一些實施例中，層間介電層248包含介電材料，諸如四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、未摻雜矽酸鹽玻璃、或摻雜氧化矽諸如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜矽玻璃（boron doped silicon glass；BSG）、及∕或其他合適的介電材料。層間介電層248可藉由電漿增強化學氣相沉積製程或其他合適的沉積技術來沉積。在一些實施例中，在形成層間介電層248之後，工作件200可進行退火以改善層間介電層248的整合度。如第13圖所繪示，接觸蝕刻停止層246可設置於第三磊晶層242的頂表面的正上方。繼續參見第13圖，在接觸蝕刻停止層246以及層間介電層248的沉積之後，工作件200可藉由平坦化處理來平坦化以露出虛置閘極堆疊230。舉例來說，平坦化製程可包含化學機械平坦化（chemical mechanical planarization；CMP）處理。
參見第1圖以及第14圖，方法100包含方框118，移除虛置閘極堆疊230。虛置閘極堆疊230在方框116的露出允許了第14圖所繪示的虛置閘極堆疊230的移除並釋放通道層208，如第15圖所繪示。在一些實施例中，虛置閘極堆疊230的移除導致了閘極溝槽250形成於通道區212C上方。虛置閘極堆疊230的移除可包含一或多道蝕刻製程，其對虛置閘極堆疊230的材料具有選擇性。舉例來說，虛置閘極堆疊230的移除可使用選擇性的濕式蝕刻、選擇性的乾式蝕刻、或上述之組合來執行，其對虛置閘極堆疊230的材料具有選擇性。在虛置閘極堆疊230的移除之後，通道區212C中的通道層208以及犧牲層206的側壁被露出於閘極溝槽250中。
參見第1圖以及第15圖，方法100包含方框120，選擇性地移除犧牲層206以釋放通道層208作為通道元件2080。犧牲層206的選擇性移除留下了空間252於通道元件2080之間。空間252的存在意味著通道元件2080沿著X方向在兩個源極∕汲極部件244之間像吊橋般延伸。犧牲層206的選擇性移除可藉由選擇性的乾式蝕刻、選擇性的濕式蝕刻、或其他選擇性的蝕刻製程來實施。選擇性乾式蝕刻製程的示例可包含使用一或多個以氟為主的蝕刻劑，諸如氟氣或氫氟碳化物。選擇性濕式蝕刻製程的示例可包含使用過氧化氫或銨與過氧化氫的混合物（APM）蝕刻（例如，氫氧化銨-過氧化氫-水的混合物）。犧牲層206在方框120的蝕刻亦蝕刻了通道區212C中的緩衝層203。因此，最底部通道元件2080下方的底部空間252B的高度會大於空間252。在繪示的實施例中，空間252具有第三高度H3而底部空間252B具有大於第三高度H3的第四高度H4。在一些情況中，第三高度H3大抵對應至犧牲層206的第三厚度T3，且其範圍可為約5奈米至約30奈米。第四高度H4的範圍可為約55奈米至約240奈米。第四高度H4對第三高度H3的比例可為約2至約8。為了確保犧牲層206被充分地移除以釋放通道層208作為通道元件，方框120的蝕刻傾向於進一步蝕刻至緩衝層203之中。在一些極端的情況下，方框120的蝕刻可完整地移除通道區212C中的緩衝層203，從而露出基板201的頂表面。
參見第1圖以及第16圖，方法100包含方框122，形成閘極結構260以包繞每一個通道元件2080。在一些實施例中，閘極結構260形成於閘極溝槽250之內以及於移除犧牲層206所留下的空間252、底部空間252B之中。在這方面，閘極結構260包繞每一個通道元件2080。閘極結構260包含閘極介電層254以及位於閘極介電層254上方的閘極電極層256。如第17圖以及第18圖所繪示，閘極介電層254包含界面層2540以及高介電常數閘極介電層2542。如同本揭露所使用以及描述，高介電常數介電材料包含了具有高介電常數的介電材料，例如具有大於熱氧化矽的介電常數（～3.9）的介電材料。界面層2540可包含介電材料，諸如氧化矽、氧化鍺、氧化鍺-錫、矽酸鉿、或氮氧化矽。界面層2540可藉由化學氧化、熱氧化、原子層沉積（ALD）、化學氣相沉積（CVD）、及∕或其他合適的方法來形成。高介電常數閘極介電層2542可包含氧化鉿。替代地，高介電常數閘極介電層2542可包含其他的高介電常數介電材料，諸如氧化鈦（TiO 2）、氧化鉿鋯（HfZrO）、氧化鉭（Ta 2O 5）、氧化鉿矽（HfSiO 4）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSiO 2）、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氧化鋯（ZrO）、氧化釔（Y 2O 3）、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、氧化鉿鑭（HfLaO）、氧化鑭矽（LaSiO）、氧化鋁矽（AlSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、（Ba,Sr）TiO 3（BST）、氮化矽（SiN）、氮氧化矽（SiON）、上述之組合、或其他合適的材料。高介電常數閘極介電層可藉由原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）、氧化、及∕或其他合適的方法來形成。
閘極結構260的閘極電極層256可包含單層或替代地多層結構，諸如具有選定的功函數（work function）以增強裝置性能的金屬層（功函數金屬層）、襯層（liner layer）、潤濕層、黏合層、金屬合金或金屬矽化物的各種組合。舉例來說，閘極電極層256可包含氮化鈦（TiN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、氮碳化鉭（TaCN）、鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、銅（Cu）、其他難熔（refractory）金屬、或其他合適的金屬材料、或上述之組合。在各種實施例中，閘極電極層256可藉由原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電子束蒸鍍（e-beam evaporation）、或其他合適的製程來形成。在各種實施例中，可執行化學機械拋光（CMP）處理以移除多餘的金屬，從而提供閘極結構260實質上平坦的頂表面。閘極結構260包含穿插於通道區212C中的通道元件2080之間的多個部分。
參見第16圖，閘極結構260填充通道元件2080之間所定義的空間252以及填充最底部通道元件2080與緩衝層203之間所定義的底部空間252B。閘極結構260因此包含位於最底部通道元件2080下方的底部部分260B。近似於底部空間252B，底部部分260B可具有第四高度H4，其範圍可為約55奈米至約240奈米。閘極結構260的底部部分260B藉由最底部內間隔物部件236B與源極∕汲極部件244的底部部分分隔。在一些實施例中，閘極結構260進一步延伸至緩衝層203以及源極∕汲極部件244之中。也就是說，在這些實施例中，閘極結構260的底部部分260B的底表面會低於源極∕汲極部件244的底表面。
在結束方框122的操作之後，實質上形成了多橋通道（MBC）電晶體280。多橋通道電晶體280包含沿著Z方向垂直地堆疊的通道元件2080。每一個通道元件2080被閘極結構260所包繞。通道元件2080沿著X方向延伸或者被包夾於兩個源極∕汲極部件244之間。每一個源極∕汲極部件244包含與緩衝層203以及通道元件2080接觸的第一磊晶層238、與第一磊晶層238接觸的第二磊晶層240、以及與第二磊晶層240接觸的第三磊晶層242。
放大第16圖中所繪示的內間隔物部件236並繪示於第17圖中，以及放大第16圖中所繪示的最底部內間隔物部件236B並繪示於第18圖中。參見第17圖，每一個內間隔物部件236（除了最底部的內間隔物部件之外）垂直地設置於兩個通道元件2080之間。在描述的實施例中，使用氧化製程形成界面層2540並順應地設置於通道元件2080未被內間隔物部件236所保護的多個表面上。在一些實施例中，內間隔物部件236以凹面（concave）與第一磊晶層238嚙合（engages），以及以凸面（convex）與閘極結構260嚙合。如第17圖所繪示，內間隔物部件236包含沿著X方向的總深度D1以及通道-嚙合（channel-engaging）深度D2。在本揭露，總深度D1指的是內間隔物部件236沿著X方向的最大深度，而通道-嚙合深度D2指的是內間隔物部件236與通道元件2080嚙合的深度。總深度D1會大於通道-嚙合深度D2。在一些實施例中，總深度D1的範圍可為約4奈米至約10奈米，而通道-嚙合深度D2的範圍可為約2奈米至約5奈米。總深度D1對通道-嚙合深度D2的比例可為約1.5至約3。當總深度D1對通道-嚙合深度D2的比例小於1.5時，內間隔物部件236可能無法充分地防止閘極結構260進入（ingress）源極∕汲極部件244之中，或者阻擋不需要的摻質擴散至閘極結構260之中。當總深度D1對通道-嚙合深度D2的比例大於3時，閘極結構260與通道元件2080可能無法具有充分的實體嚙合。如同上方所描述，內間隔物部件236可具有範圍為約5奈米至約30奈米的第三高度H3。值得注意的是，高介電常數閘極介電層2542以及閘極電極層256的形狀與輪廓可能基於犧牲層206的蝕刻選擇性而有所改變。在第16圖中，犧牲層206的蝕刻選擇性小於5，且內間隔物部件236的一部份會被消耗掉。在第17圖中，犧牲層206的蝕刻選擇性等於或大於5，且內間隔物部件236實質上未被蝕刻。在隨後的情況中，在通道元件2080的釋放之後，內間隔物部件236的輪廓可實質上被保留（preserved）。
參見第18圖，最底部內間隔物部件236B垂直地設置於最底部通道元件2080與緩衝層203之間。在描述的實施例中，使用氧化製程形成界面層2540並順應地設置於通道元件2080以及緩衝層203的露出表面上。在一些實施例中，內間隔物部件236以凹面與第一磊晶層238嚙合，以及以凸面與閘極結構260嚙合。如第18圖所繪示，最底部內間隔物部件236B亦包含沿著X方向的總深度D1以及通道-嚙合深度D2。在本揭露，總深度D1指的是最底部內間隔物部件236B沿著X方向的最大深度，而通道-嚙合深度D2指的是最底部內間隔物部件236B與通道元件2080嚙合的深度。總深度D1會大於通道-嚙合深度D2。在一些實施例中，總深度D1的範圍可為約4奈米至約10奈米，而通道-嚙合深度D2的範圍可為約2奈米至約5奈米。如同上方所描述，最底部內間隔物236B可具有範圍為約10奈米至約80奈米的第一高度H1。由於第一高度H1較大，最底部內間隔物部件236B沿著Z方向比剩下的內間隔物部件236更為細長（elongated）且具有更大的深寬比（aspect ratio）（當沿著Y方向觀察時）。值得注意的是，高介電常數閘極介電層2542以及閘極電極層256的形狀與輪廓可能基於犧牲層206的蝕刻選擇性而有所改變。在第16圖中，犧牲層206的蝕刻選擇性小於5，且內間隔物部件236的一部份會被消耗掉。在第18圖中，犧牲層206的蝕刻選擇性等於或大於5，且最底部內間隔物部件236B實質上未被蝕刻。在隨後的情況中，在通道元件2080的釋放之後，最底部內間隔物部件236B的輪廓可實質上被保留。
在第19圖所繪示的一些替代實施例中，通道區212C中的緩衝層203在方框120可被完整地移除以露出基板201。如第19圖所繪示，當閘極結構260在方框120形成時，閘極結構260的底部部分260B可一直延伸至與基板201的頂表面接觸，在描述的實施例中基板201可包含矽。
第20圖繪示出半導體結構200的另一替代實施例，最底部內間隔物部件236B的底表面實質上與閘極結構260的底表面共平面。換句話說，閘極結構260的底部部分260B可沿著Z方向與最底部內間隔物部件236B毗連（coterminous）。根據此替代實施例，為了形成半導體裝置200，執行方法100的方框120的操作使得底部空間252B不過度地向下延伸至緩衝層203之中。在此替代實施例中，由於底部部分260B並未延伸至低於最底部內間隔物部件236B的水平，汲極-誘導（drain-induced）閘極漏電流或者閘極-汲極電容可得到緩解或者減少。在第20圖所繪示的替代實施例中，底部部分260B（以及在閘極結構260的形成之前的底部空間252B）具有第五高度H5，其實質上與最底部內間隔物部件236B的第一高度H1相同。
第21圖繪示出半導體結構200的又另一替代實施例，閘極結構260的底部部分260B的底表面高於最底部內間隔物部件236B的底表面。在第21圖所繪示的替代實施例中，因為閘極結構260與源極∕汲極部件244的絕緣性更好，可進一步減少汲極-誘導閘極漏電流或者閘極-汲極電容。在第21圖所繪示的替代實施例中，底部部分260B（以及在閘極結構260的形成之前的底部空間252B）具有第六高度H6，其小於最底部內間隔物部件236B的第一高度H1。在一些情況中，第六高度H6的範圍可為約6奈米至約70奈米。
在一例示性面向中，本揭露是關於一種半導體結構。半導體結構，包含複數個奈米結構設置於基板上方，以及複數個內間隔物部件，交錯於所述奈米結構。所述奈米結構沿著垂直於基板的方向配置。所述內間隔物部件包含最底部內間隔物部件以及設置於最底部內間隔物部件上方的多個上部內間隔物部件。最底部內間隔物部件沿著所述方向的第一高度大於每一個內間隔物部件的第二高度。
在一些實施例中，第一高度對第二高度的比例為約2至約3。在一些情況中，第一高度的範圍為約10奈米至約80奈米，第二高度的範圍為約5奈米至約30奈米。在一些實施例中，半導體結構更包含緩衝層設置於基板上。所述奈米結構的最底部奈米結構藉由最底部內間隔物部件與緩衝層分隔。在一些情況中，半導體結構更包含閘極結構包繞每一個所述奈米結構。閘極結構包含閘極介電層以及閘極電極層。在一些實施例中，閘極結構沿著所述方向延伸穿過緩衝層以實體地接觸基板的頂表面。在一些實施例中，半導體結構更包含第一源極∕汲極部件以及第二源極∕汲極部件設置於緩衝層上。所述奈米結構延伸於第一源極∕汲極部件與第二源極∕汲極部件之間。在一些實施例中，閘極結構的底表面低於第一源極∕汲極部件與第二源極∕汲極部件的多個底表面。
在另一例示性面向中，本揭露是關於一種半導體結構。半導體結構包含基板、緩衝層設置於基板上、第一源極∕汲極部件以及第二源極∕汲極部件設置於緩衝層上方、複數個奈米結構沿著第一方向延伸於第一源極∕汲極部件與第二源極∕汲極部件之間、複數個內間隔物部件交錯於所述奈米結構、以及閘極結構包繞每一個所述奈米結構。所述奈米結構沿著垂直於基板的第二方向配置。閘極結構的底表面比第一源極∕汲極部件的底表面更靠近基板。
在一些實施例中，所述內間隔物部件包含最底部內間隔物部件以及設置於最底部內間隔物部件上方的多個上部內間隔物部件，且最底部內間隔物部件沿著第二方向的第一高度大於每一個上部內間隔物部件的第二高度。在一些實施例中，基板的頂表面包含矽，而緩衝層包含未摻雜的鍺。在一些實施例中，基板包含內埋氧化物層。在一些情況中，閘極結構沿著第二方向延伸穿過緩衝層以實體地接觸基板的頂表面。在一些實施例中，所述奈米結構包括鍺-錫或矽鍺。在一些實施例中，第一源極∕汲極部件以及第二源極∕汲極部件包括鍺-錫。
在又另一例示性面向中，本揭露是關於一種半導體結構的製造方法。半導體結構的製造方法包含沉積緩衝層於基板上方，形成堆疊於緩衝層上，堆疊包含複數個通道層以及複數個犧牲層交錯於所述通道層，自堆疊、緩衝層、以及基板形成鰭片狀結構，鰭片狀結構包含通道區以及源極∕汲極區，形成虛置閘極堆疊於鰭片狀結構的通道區上方，沉積閘極間隔物層於虛置閘極堆疊上方，凹蝕源極∕汲極區以形成源極∕汲極溝槽，其露出所述通道層以及所述犧牲層的多個側壁，選擇性地以及部分地凹蝕所述犧牲層以形成複數個內間隔物凹槽，形成複數個內間隔物部件於所述內間隔物凹槽中，形成源極∕汲極部件於源極∕汲極溝槽中，移除虛置閘極堆疊，選擇性地移除所述犧牲層以釋放通道區中的所述通道層作為複數個通道元件，以及形成閘極結構於每一個所述通道元件周圍。凹蝕源極∕汲極區的步驟會凹蝕緩衝層，使得源極∕汲極溝槽延伸至緩衝層之中。選擇性地以及部分地凹蝕的步驟包含凹蝕緩衝層，使得所述內間隔物凹槽的最底部內間隔物凹槽的高度大於剩下的所述內間隔物凹槽。
在一些實施例中，選擇性地移除所述犧牲層的步驟亦蝕刻通道區中的緩衝層。在一些實施例中，選擇性地移除所述犧牲層的步驟完整地移除通道區中的緩衝層以露出基板的頂表面。在一些情況中，在形成閘極結構之後，閘極結構的底表面低於源極∕汲極部件的底表面。在一些實施例中，所述通道層包含矽鍺或鍺-錫，而所述犧牲層包含摻雜的鍺。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102∕104∕106:方框 108∕110∕112:方框 114∕116∕118:方框 120∕122:方框 200:工作件 201:基板 202:內埋氧化物層 203:緩衝層 203I:界面 204:堆疊 206:犧牲層 206T:頂犧牲層 208:通道層 210:硬遮罩層 212:鰭片狀結構 212C:通道區 212SD:源極∕汲極區 214:隔離部件 220:虛置介電層 222:虛置電極層 224:閘極頂硬遮罩層 226:氧化矽層 228:氮化矽層 230:虛置閘極堆疊 232:閘極間隔物層 234:源極∕汲極溝槽 235:內間隔物凹槽 235B:最底部內間隔物凹槽 236:內間隔物部件 236B:最底部內間隔物部件 238:第一磊晶層 240:第二磊晶層 242:第三磊晶層 244:源極∕汲極部件 246:接觸蝕刻停止層 248:層間介電層 250:閘極溝槽 252:空間 252B:底部空間 254:閘極介電層 256:閘極電極層 260:閘極結構 260B:底部部分 280:多橋通道電晶體 2080:通道元件 2540:界面層 2542:高介電常數閘極介電層 D1:總深度 D2:通道-嚙合深度 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 H5:第五高度 H6:第六高度 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 X:方向 Y:方向 Z:方向 第17圖:第17圖的區域 第18圖:第18圖的區域
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本揭露的一或多個面向，繪示出形成半導體裝置的方法的流程圖。 第2、3、4、5、6、7、8、9、10、11、12、13、14、15圖以及第16圖是根據本揭露的一或多個面向，繪示出在製造製程期間工作件的局部剖面示意圖。 第17圖以及第18圖是根據本揭露的一或多個面向，繪示出內間隔物部件的局部放大剖面示意圖。 第19圖是根據本揭露的一或多個面向，繪示出替代半導體結構的局部剖面示意圖。 第20圖是根據本揭露的一或多個面向，繪示出另一替代半導體結構的局部剖面示意圖。 第21圖是根據本揭露的一或多個面向，繪示出又另一替代半導體裝置的局部剖面示意圖。
200:工作件
201:基板
202:內埋氧化物層
203:緩衝層
212C:通道區
212SD:源極/汲極區
232:閘極間隔物層
236:內間隔物部件
236B:最底部內間隔物部件
238:第一磊晶層
240:第二磊晶層
242:第三磊晶層
244:源極/汲極部件
246:接觸蝕刻停止層
248:層間介電層
254:閘極介電層
256:閘極電極層
260:閘極結構
260B:底部部分
280:多橋通道電晶體
2080:通道元件
H1:第一高度
H2:第二高度
H4:第四高度
X:方向
Y:方向
Z:方向
第17圖:第17圖的區域
第18圖:第18圖的區域

Claims (9)

  1. 一種半導體結構，包括：複數個奈米結構，設置於一基板上方，其中所述奈米結構沿著垂直於該基板的一方向配置；複數個內間隔物部件，交錯於所述奈米結構；以及一緩衝層，設置於該基板上，其中所述內間隔物部件包括：一最底部內間隔物部件以及設置於該最底部內間隔物部件上方的多個上部內間隔物部件，其中該最底部內間隔物部件沿著該方向的一第一高度大於每一個內間隔物部件的一第二高度，其中所述奈米結構的一最底部奈米結構藉由該最底部內間隔物部件與該緩衝層分隔。
  2. 如請求項1之半導體結構，其中該第一高度對該第二高度的比例為約2至約3。
  3. 如請求項1之半導體結構，其中該第一高度為約10奈米至約80奈米，以及其中該第二高度為約5奈米至約30奈米。
  4. 如請求項1之半導體結構，更包括：一閘極結構，包繞每一個所述奈米結構，其中該閘極結構包括一閘極介電層以及一閘極電極層。
  5. 如請求項1至請求項4中任一項之半導體結構，其中該閘極結構沿著該方向延伸穿過該緩衝層以實體地(physically)接觸該 基板的一頂表面。
  6. 如請求項1至請求項4中任一項之半導體結構，更包括：一第一源極/汲極部件以及一第二源極/汲極部件，設置於該緩衝層上，其中所述奈米結構延伸於該第一源極/汲極部件與該第二源極/汲極部件之間，其中該閘極結構的一底表面低於該第一源極/汲極部件與該第二源極/汲極部件的多個底表面。
  7. 一種半導體結構，包括：一基板；一緩衝層，設置於該基板上；一第一源極/汲極部件以及一第二源極/汲極部件，設置於該緩衝層上方；複數個奈米結構，沿著一第一方向延伸於該第一源極/汲極部件與該第二源極/汲極部件之間，其中所述奈米結構沿著垂直於該基板的一第二方向配置；複數個內間隔物部件，交錯於所述奈米結構；以及一閘極結構，包繞每一個所述奈米結構，其中該閘極結構的一底表面比該第一源極/汲極部件的一底表面更靠近該基板，其中所述奈米結構的一最底部奈米結構藉由一最底部內間隔物部件與該緩衝層分隔。
  8. 一種半導體結構的製造方法，包括：沉積一緩衝層於一基板上方；形成一堆疊於該緩衝層上，其中該堆疊包括：複數個通道層；以及複數個犧牲層交錯於所述通道層； 自該堆疊、該緩衝層、以及該基板形成一鰭片狀結構，該鰭片狀結構包括一通道區以及一源極/汲極區；形成一虛置(dummy)閘極堆疊於該鰭片狀結構的該通道區上方；沉積一閘極間隔物層於該虛置閘極堆疊上方；凹蝕該源極/汲極區以形成一源極/汲極溝槽，其露出所述通道層以及所述犧牲層的多個側壁；選擇性地以及部分地凹蝕所述犧牲層以形成複數個內間隔物凹槽；形成複數個內間隔物部件於所述內間隔物凹槽中；形成一源極/汲極部件於該源極/汲極溝槽中；移除該虛置閘極堆疊；選擇性地移除所述犧牲層以釋放該通道區中的所述通道層作為複數個通道元件；以及形成一閘極結構於每一個所述通道元件周圍，其中凹蝕該源極/汲極區的步驟會凹蝕該緩衝層，使得該源極/汲極溝槽延伸至該緩衝層之中，其中選擇性地以及部分地凹蝕的步驟包括凹蝕該緩衝層，使得所述內間隔物凹槽的一最底部內間隔物凹槽的高度大於剩下的所述內間隔物凹槽，其中所述通道元件的一最底部通道元件藉由一最底部內間隔物部件與該緩衝層分隔。
  9. 如請求項8之半導體結構的製造方法，其中選擇性地移除所述犧牲層的步驟完整地移除該通道區中的該緩衝層以露出該基板的一頂表面。
TW111114254A 2021-08-18 2022-04-14 半導體結構及其製造方法 TWI829141B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163234432P 2021-08-18 2021-08-18
US63/234,432 2021-08-18
US17/672,957 US20230058459A1 (en) 2021-08-18 2022-02-16 Multi-gate transistors having deep inner spacers
US17/672,957 2022-02-16

Publications (2)

Publication Number Publication Date
TW202314867A TW202314867A (zh) 2023-04-01
TWI829141B true TWI829141B (zh) 2024-01-11

Family

ID=84696222

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111114254A TWI829141B (zh) 2021-08-18 2022-04-14 半導體結構及其製造方法

Country Status (3)

Country Link
US (1) US20230058459A1 (zh)
CN (1) CN115528087A (zh)
TW (1) TWI829141B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190221483A1 (en) * 2018-01-12 2019-07-18 Globalfoundries Inc. Single work function enablement for silicon nanowire device
TW202147462A (zh) * 2020-06-12 2021-12-16 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
TWI777634B (zh) * 2020-06-30 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190221483A1 (en) * 2018-01-12 2019-07-18 Globalfoundries Inc. Single work function enablement for silicon nanowire device
TW202147462A (zh) * 2020-06-12 2021-12-16 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
TWI777634B (zh) * 2020-06-30 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
US20230058459A1 (en) 2023-02-23
CN115528087A (zh) 2022-12-27
TW202314867A (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
US11699760B2 (en) Contact structure for stacked multi-gate device
US11948987B2 (en) Self-aligned backside source contact structure
TWI786608B (zh) 半導體裝置及其製造方法
US11855224B2 (en) Leakage prevention structure and method
US20220069135A1 (en) Epitaxial Features
US20230307552A1 (en) Silicon channel tempering
US20240006513A1 (en) Multi-Gate Transistor Structure
US20220352350A1 (en) Inner Spacer Liner
TWI792267B (zh) 半導體裝置及其製造方法
US11670723B2 (en) Silicon channel tempering
TWI829141B (zh) 半導體結構及其製造方法
US20230215929A1 (en) Metal gate cap
US20220359769A1 (en) Lightly-doped channel extensions
US20230207653A1 (en) Low resistance contact feature
US20230054243A1 (en) Multi-gate transistors and methods of forming the same
TWI835324B (zh) 半導體結構及其形成方法
US20230114789A1 (en) Source/drain features of multi-gate devices
US20230361176A1 (en) Source/drain leakage prevention
TW202305882A (zh) 半導體結構之形成方法
TW202343842A (zh) 半導體結構及其形成方法