TWI777634B - 半導體裝置及其形成方法 - Google Patents

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Abstract

半導體裝置的形成方法，包括：形成第一鰭片，突出於基板上；形成多個第一源極/汲極區於第一鰭片上；形成複數個第一奈米結構於第一源極/汲極區之間的第一鰭片上；形成第一閘極結構於所述複數個第一奈米結構周圍；以及形成第一鐵電電容器於第一閘極結構上且電性耦合至第一閘極結構。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體裝置，特別是關於具有奈米結構的半導體裝置及其形成方法。
由於持續地改善各種電子組件（例如：電晶體、二極體、電阻器、電容器等等）的積體密度，半導體工業經歷了快速的成長。大部分情況下，積體密度的改善來自不斷減小最小部件尺寸，這使得更多的組件可以積集到給定的面積中。
鰭式場效電晶體裝置越來越普遍地使用於積體電路中。鰭式場效電晶體裝置具有三維結構，其包括從基板突出的半導體鰭片。配置為控制鰭式場效電晶體裝置的導電通道內的電荷載子流流動的閘極結構包繞半導體鰭片。舉例而言，在三閘極鰭式場效電晶體（tri-gate FinFET）裝置中，閘極結構包繞半導體鰭片的三側，從而在半導體鰭片的三側上形成導電通道。全繞式閘極場效電晶體（GAA FET）裝置的使用也越來越普遍。全繞式閘極場效電晶體裝置具有形成在半導體鰭片上的奈米結構（例如：奈米線、奈米片）。奈米結構作為裝置的通道區，且閘極電極形成於奈米結構周圍，以控制全繞式閘極場效電晶體裝置。相較於鰭式場效電晶體裝置，全繞式閘極場效電晶體裝置可以進一步提高在相應通道區上的閘極可控性（gate controllability），由此比鰭式場效電晶體裝置多提供了各種優點，例如：較低的漏電流、較高的開關電流比（ratio of turn-on current to turn-off current）等等。
由於快速的讀/寫速度及小的尺寸，鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM或FRAM）是下一代非揮發性記憶體的候選者。在一電晶體一電容器（one-transistor one-capacitor，1T-1C）鐵電隨機存取記憶體結構中，鐵電隨機存取記憶體單元包括電晶體（例如，全繞式閘極場效電晶體）和電性耦合至此電晶體的鐵電電容器。現有的鐵電隨機存取記憶體結構對於調整所形成的鐵電隨機存取記憶體裝置之特性的能力有限。在本技術領域中需要可達到高度靈活的調整能力和高積體密度的鐵電隨機存取記憶體結構。
本發明實施例提供一種半導體裝置的形成方法，包括：形成第一鰭片，突出於基板上；形成多個第一源極/汲極區於第一鰭片上；形成複數個第一奈米結構於第一源極/汲極區之間的第一鰭片上；形成第一閘極結構於所述複數個第一奈米結構周圍；以及形成第一鐵電電容器於第一閘極結構上且電性耦合至第一閘極結構。
本發明實施例提供一種半導體裝置的形成方法，包括：形成第一鰭片及第二鰭片突出於基板上，第一鰭片平行於第二鰭片；形成複數個第一奈米結構於第一鰭片上，所述複數個第一奈米結構包括第一數量的彼此分隔的第一半導體材料的多個層；形成複數個第二奈米結構於第二鰭片上，所述複數個第二奈米結構包括第二數量的彼此分隔的第一半導體材料的多個層，所述第二數量小於所述第一數量；形成多個第一源極/汲極區於所述複數個第一奈米結構的兩端；形成多個第二源極/汲極區於所述複數個第二奈米結構的兩端；形成第一閘極結構於所述複數個第一奈米結構周圍；以及形成第二閘極結構於所述複數個第二奈米結構周圍。
本發明實施例提供一種半導體裝置，包括：基板；第一鰭片，位於基板上；複數個第一奈米結構，位於第一鰭片上，所述複數個第一奈米結構包括第一數量的第一半導體材料的多個層；第一閘極結構，位於所述複數個第一奈米結構周圍；第二鰭片，位於鄰近第一鰭片的基板上；複數個第二奈米結構，位於第二鰭片上，所述複數個第二奈米結構包括第二數量的第一半導體材料的多個層，所述第二數量不同於所述第一數量；以及第二閘極結構，位於所述複數個第二奈米結構周圍。
以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。
此外，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。在全文的討論中，除非另有說明，否則不同圖式中的相同元件符號意指藉由使用相同或其他材料的相同或其他方法所形成的相同或其他組件。
根據一些實施例，透過在鰭片上形成層堆疊來形成一電晶體一電容器（1T-1C）鐵電隨機存取記憶體裝置，其中所述層堆疊包括第一半導體材料和第二半導體材料的交替層。在層堆疊上和鰭片上形成虛設閘極結構，沿著虛設閘極結構的側壁形成閘極間隔物，並且在虛設閘極結構的相對側的層堆疊中形成源極/汲極區。然後移除虛設閘極結構以露出在虛設閘極結構下的層堆疊的部分。接下來，從層堆疊至少移除第二半導體材料的頂層。接下來，透過選擇性蝕刻製程移除第一半導體材料，而第二半導體材料的剩餘層形成複數個奈米結構（例如：奈米片或奈米線）。然後在奈米結構上方和周圍形成金屬閘極結構，並且在金屬閘極結構上方形成鐵電電容器且鐵電電容器電性耦合至金屬閘極結構，以形成1T-1C鐵電隨機存取記憶體記憶體單元。所揭露的實施例在調整1T-1C記憶體單元中的全繞式閘極場效電晶體的通道區的面積方面提供更高的靈活性，從而允許全繞式閘極場效電晶體的通道區面積與鐵電電容器中的鐵電層面積之間的大差異（例如：大的比例），這有利地增加所形成的鐵電隨機存取記憶體記憶體單元的臨界電壓偏移，且使鐵電隨機存取記憶體裝置的讀取操作更容易，並具有對裝置變化的更高容忍度。
第1圖是根據一些實施例，以三維視圖繪示全繞式閘極場效電晶體（GAA FET）裝置30中的示例。全繞式閘極場效電晶體裝置30包括基板50和基板50上的複數個鰭片，其中每個鰭片結構包括突出於基板50上的半導體鰭片90（也稱為鰭片）、及鰭片90上的奈米結構54（例如：奈米片及奈米線）。閘極電極122（例如：金屬閘極）設置在鰭片結構上，且源極/汲極區112形成於閘極電極122的相對側。隔離區96形成於鰭片90的相對側。閘極介電層120形成於奈米結構54周圍。閘極電極122在閘極介電層120上方和周圍。全繞式閘極場效電晶體裝置30還可以稱為具有奈米結構的鰭式場效電晶體裝置，或簡稱為奈米結構裝置。取決於奈米結構54的縱橫比（aspect ratio），奈米結構54也可以稱為奈米片或奈米線。因此，全繞式閘極場效電晶體裝置30也可以稱為奈米片裝置、奈米線裝置或全繞式閘極（GAA）裝置。
第1圖進一步繪示了在之後的圖式中使用的參考剖面。剖面A-A是沿著閘極電極122的縱軸，舉例而言，在垂直於全繞式閘極場效電晶體裝置30的源極/汲極區112之間的電流方向的一方向上。剖面B-B垂直於剖面A-A且沿著鰭片的縱軸，舉例而言，在全繞式閘極場效電晶體裝置的源極/汲極區112之間的電流方向上。剖面C-C平行於剖面B-B且位於兩個鄰近的鰭片之間。剖面D-D平行於剖面A-A且延伸穿過全繞式閘極場效電晶體裝置的源極/汲極區112。為了清楚起見，後續的圖式可參照這些參考剖面。
第2、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、及14B圖是根據一實施例，繪示出鐵電隨機存取記憶體裝置100在各種製造階段的剖面圖。以下將詳細討論，鐵電隨機存取記憶體裝置100包括的奈米結構類似於第3圖的奈米結構，且更包括：在奈米結構裝置上並電性耦合至奈米結構裝置的鐵電電容器，以形成鐵電隨機存取記憶體（FRAM或FeRAM）裝置。
在第2圖中，提供基板50。基板50可以是半導體基板，例如：塊體半導體、絕緣體上覆半導體（SOI）基板、或其他基板，半導體基板可為摻雜的（例如以p型或n型摻雜劑摻雜）或未摻雜的。基板50可以是晶圓，例如矽晶圓。一般而言，絕緣體上覆半導體基板是半導體材料層形成在絕緣層上。舉例而言，絕緣層可以是埋入式氧化物（buried oxide，BOX）層、氧化矽層、或其他材料層。絕緣層提供於基板上，通常是矽基板或玻璃基板。也可以使用其他基板，例如多層或漸變（gradient）基板。在一些實施例中，基板50的半導體材料包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或前述之組合。
多層堆疊64形成在基板50上。多層堆疊64包括第一半導體材料52及第二半導體材料54的交替層。在第2圖中，由第一半導體材料52所形成的層標示為52A、52B、及52C，由第二半導體材料54所形成的層標示為54A、54B、及54C。第2圖所示的由第一及第二半導體材料形成的層數僅是非限制性的示例。也可能是其他層數，且皆涵蓋在本揭露的範圍內。
在一些實施例中，第一半導體材料52為適用於形成p型場效電晶體之通道區的磊晶材料，如矽鍺（Six Ge1-x ，其中x可為0到1），第二半導體材料54為適用於形成n型場效電晶體之通道區的磊晶材料，如矽。在其他實施例中，第一半導體材料52是適用於形成n型場效電晶體的通道區的磊晶材料，第二半導體材料54是適用於形成p型場效電晶體的通道區的磊晶材料。文中的討論以第一半導體材料52和第二半導體材料54分別為適用於形成p型場效電晶體和n型場效電晶體的通道區的磊晶材料作為示例。本發明所屬技術領域中具有通常知識者在閱讀本揭露後，能夠輕易地將本文揭露的原理應用於第一半導體材料52和第二半導體材料54分別為適用於形成n型場效電晶體和p型場效電晶體的通道區的磊晶材料。
在後續製程中，多層堆疊64（也可以稱為磊晶材料堆疊）將被圖案化以形成全繞式閘極場效電晶體的通道區。特別是，多層堆疊64將被圖案化以形成奈米結構（例如：奈米片或奈米線），所得全繞式閘極場效電晶體的通道區包括多個奈米片或奈米線。
多層堆疊64可以由磊晶成長製程形成，磊晶成長製程可在成長腔室中執行。一些實施例中，在磊晶成長製程期間，成長腔室週期性地暴露於第一組前驅物，以選擇性地成長的第一半導體材料52，然後暴露於第二組前驅物，以選擇性地成長第二半導體材料54。第一組前驅物包括用於第一半導體材料（例如矽鍺）的前驅物，第二組前驅物包括用於第二半導體材料（例如矽）的前驅物。在一些實施例中，第一組前驅物包括矽前驅物（例如矽烷）及鍺前驅物（例如鍺烷），第二組前驅物包括矽前驅物但省略了鍺前驅物。因此，磊晶成長製程可包括連續地使矽前驅物流至成長腔室，然後週期性地：（1）當成長第一半導體材料52時，讓鍺前驅物流至成長腔室；以及（2）當成長第二半導體材料54時，不讓鍺前驅物流至成長腔室。可以重複循環的暴露，直到形成目標層數。
第3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A及14B圖是根據一實施例，繪示出鐵電隨機存取記憶體裝置100在各種後續製造階段的剖面圖。第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A及14A圖是沿著第1圖中的剖面B-B的剖面圖。第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B及 14B圖是沿著第1圖中的剖面A-A的剖面圖。圖式中繪示的兩個鰭片及兩個閘極結構是作為非限制性的示例，而應當理解的是，也可以形成其他數量的鰭片及其他數量的閘極結構。
在第3A及3B圖中，形成突出於基板50上的鰭片結構91。鰭片結構91的每一個包括半導體鰭片90及半導體鰭片90上的層堆疊92。可分別在多層堆疊64及基板50中蝕刻出溝槽，以形成層堆疊92及半導體鰭片90。在一些實施例中，使用相同的非等向性蝕刻製程以形成層堆疊92和半導體鰭片90。
可由任何合適的方法將鰭片結構91圖案化。舉例而言，可使用一或多道微影（photolithography）製程將鰭片結構91圖案化，包括雙重圖案化（double-patterning）或多重圖案化（multi-patterning）製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，而剩餘的間隔物可接著用於圖案化，例如作為遮罩以圖案化鰭片結構91。
在一些實施例中，剩餘的間隔物用於將遮罩94圖案化，然後遮罩94用於將鰭片結構91圖案化。遮罩94可以是單層遮罩，或者可以是多層遮罩，例如包括第一遮罩層94A及第二遮罩層94B的多層遮罩。第一遮罩層94A及第二遮罩層94B可各自由介電材料形成，例如：氧化矽、氮化矽、前述之組合、或其他材料，並且可根據適當的技術來沉積或熱成長。第一遮罩層94A及第二遮罩層94B是具有高蝕刻選擇性的不同材料。舉例而言，第一遮罩層94A可以是氧化矽，且第二遮罩層94B可以是氮化矽。可使用任何可接受的蝕刻製程將第一遮罩層94A及第二遮罩層94B圖案化，以形成遮罩94。然後可將遮罩94用作蝕刻遮罩以蝕刻基板50及多層堆疊64。所述的蝕刻可以是任何可接受的蝕刻製程，例如：反應性離子蝕刻（RIE）、中性束蝕刻（neutral beam etch，NBE）、或其他製程、或前述之組合。在一些實施例中，所述的蝕刻為非等向性的蝕刻製程。在蝕刻製程之後，圖案化的多層堆疊64形成層堆疊92，且圖案化的基板50形成半導體鰭片90，如第3A及3B圖所示。因此，在繪示的實施例中，層堆疊92包括第一半導體材料52及第二半導體材料54的交替層，且半導體鰭片90由與基板50相同的材料（例如，矽）形成。
接著，在第4A及4B圖中，淺溝槽隔離（STI）區96形成於基板50上及鰭片90的兩側。作為形成淺溝槽隔離區96的示例，可將絕緣材料形成在基板50上方。絕緣材料可以是氧化物（例如：氧化矽）、氮化物（例如：氮化矽）、其他材料、或前述之組合，且可藉由高密度電漿化學氣相沉積（HDP-CVD）、流動式化學氣相沉積（FCVD）（例如，在遠端電漿系統中的基於化學氣相沉積（CVD-based）的材料沉積以及後固化（post curing），使其轉變為另一種材料，例如氧化物）、其他製程、或前述之組合來形成。可以使用由任何可接受的製程所形成的其他絕緣材料。在繪示的實施例中，絕緣材料是透過流動式化學氣相沉積製程所形成的氧化矽。在形成絕緣材料後，可以執行退火製程。
在一些實施例中，形成絕緣材料使多餘的絕緣材料覆蓋鰭片結構91。在一些實施例中，首先沿基板50及鰭片結構91的表面形成襯層，然後在襯層上形成填充材料，例如以上所討論的材料。在一些實施例中，省略了襯層。
接下來，對絕緣材料進行移除製程，以移除鰭片結構91上的多餘絕緣材料。在一些實施例中，可以利用平坦化製程，例如：化學機械研磨（CMP）、回蝕刻製程、前述之組合、或其他製程。平坦化製程露出層堆疊92，使得在完成平坦化製程後，層堆疊92與絕緣材料的頂表面是齊平的。接著，凹入絕緣材料以形成淺溝槽隔離區96。凹入絕緣材料使層堆疊92從相鄰的淺溝槽隔離區96之間突出。半導體鰭片90的頂部也可以從相鄰的淺溝槽隔離區96之間突出。此外，淺溝槽隔離區96的頂表面可以具有如圖所示的平坦表面、凸面、凹面（例如碟型）、或前述之組合。透過適當的蝕刻，可將淺溝槽隔離區96的頂表面形成為平坦的、凸的、及/或凹的。使用可接受的蝕刻製程，例如對絕緣材料的材料具有選擇性的製程（例如，相較於半導體鰭片90及層堆疊92的材料，以較快的速率蝕刻絕緣材料的材料），可將淺溝槽隔離區96凹入。舉例而言，可以使用具有合適的蝕刻劑（如稀釋氫氟酸（dHF））的化學氧化物移除。
仍參照第4A及4B圖，虛設介電層97形成於層堆疊92上及淺溝槽隔離區96上。舉例而言，虛設介電層97可以是氧化矽、氮化矽、前述之組合、或其他材料，並且可按照可接受的技術來沉積或熱成長。在一實施例中，在層堆疊92上及淺溝槽隔離區96的上表面上順應性地（conformally）形成矽層，並且執行熱氧化製程將所沉積的矽層轉變為氧化物層以作為虛設介電層97。
接著，在第5A及5B圖中，虛設閘極102形成在鰭片結構91上。為了形成虛設閘極102，可以在虛設介電層97上形成虛設閘極層。可將虛設閘極層沉積在虛設介電層97上，然後將其平坦化，例如透過化學機械研磨。虛設閘極層可以是導電材料，且可選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、或其他材料的群組。可透過物理氣相沉積（PVD）、化學氣相沉積、濺鍍沉積（sputter deposition）、或本領域中已知並使用的其他技術來沉積虛設閘極層。虛設閘極層可由對隔離區96具有高蝕刻選擇性的其他材料形成。
然後形成遮罩104於虛設閘極層上。遮罩104可由氮化矽、氮氧化矽、前述之組合、或其他材料形成，並且可使用可接受的微影及蝕刻技術將其圖案化。在所示的實施例中，遮罩104包括第一遮罩層104A（例如：氧化矽層）及第二遮罩層104B（例如：氮化矽層）。然後透過可接受的蝕刻技術，將遮罩104的圖案轉移到虛設閘極層，以形成虛設閘極102，再透過可接受的蝕刻技術轉移到虛設介電層，以形成虛設閘極介電質97。虛設閘極102覆蓋部分層堆疊92，所述部分層堆疊92對應所形成的全繞式閘極場效電晶體的通道區。可將遮罩104的圖案用於將虛設閘極102的每一個與鄰近的虛設閘極物理上分隔。虛設閘極102還可具有縱向方向，其實質上垂直於鰭片結構91的縱向方向。在一些實施例中，虛設閘極102與虛設閘極介電質97統稱為虛設閘極結構。
接下來，順應性地沉積絕緣材料於層堆疊92、淺溝槽隔離區96、及虛設閘極102上來形成閘極間隔物層108。絕緣材料可以是氮化矽、碳氮化矽（silicon carbonitride）、前述之組合、或其他材料。在一些實施例中，閘極間隔物層108包括多個子層（sublayer）。舉例而言，可由熱氧化或沉積來形成第一子層（有時稱為閘極密封間隔物層），且可在第一子層上順應性地沉積第二子層（有時稱為主要閘極間隔物層（main gate spacer layer））。
第5B圖沿第5A圖中的剖面E-E繪示第5A圖中的鐵電隨機存取記憶體裝置100的剖面圖。剖面E-E對應於第1圖中的剖面A-A。類似地，隨後具有字母B的圖式（例如：第6B圖）繪示沿著剖面E-E的鐵電隨機存取記憶體裝置100的剖面圖。
接著，在第6A及6B圖中，以非等向性蝕刻製程蝕刻閘極間隔物層108，以形成閘極間隔物108。所述非等向性蝕刻製程可移除閘極間隔物層108的水平部分（例如，在淺溝槽隔離區96上及虛設閘極102上的部分），留下的閘極間隔物層108的垂直部分（例如，沿著虛設閘極102之側壁及沿著虛設閘極介電質97之側壁的部份）形成閘極間隔物108。
在形成閘極間隔物108後，可執行輕摻雜源極/汲極（LDD）區（未繪示）的佈植。可將適當類型（例如p型或n型雜質）的雜質佈植至露出的層堆疊92及/或半導體鰭片90。n型雜質可以是任何合適的n型雜質，例如：磷、砷、銻、或其他雜質，p型雜質可以是任何合適的p型雜質，例如：硼、二氟化硼（BF2 ）、銦、或其他雜質。輕摻雜源極/汲極區的雜質濃度約1015 cm-3 至約1016 cm-3 。可使用退火製程活化佈植的雜質。
接著，在層堆疊92中形成開口110（也可以稱為凹槽）。開口110可延伸穿過層堆疊92至半導體鰭片90。可透過任何可接受的蝕刻技術形成開口110，例如使用虛設閘極102作為蝕刻遮罩。
在形成開口110後，執行選擇性蝕刻製程以凹入開口110露出的第一半導體材料52的端部（end portion），而實質上不侵蝕第二半導體材料54。在選擇性蝕刻製程之後，凹槽形成於第一半導體材料52中被移除之端部原先的位置。
接著，在開口110中形成（例如，順應性地）內間隔物層。內間隔物層還填充由前述選擇性蝕刻製程所形成的第一半導體材料52中的凹槽。內間隔物層可以是合適的介電材料，例如：氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、或其他材料，透過合適的沉積方法形成，例如透過：物理氣相沉積（PVD）、化學氣相沉積、原子層沉積（ALD）、或其他方法。接下來，執行蝕刻製程，例如：非等向性蝕刻製程，以移除第一半導體材料52中的凹槽外的內間隔物層的部分。內間隔物層的其餘部分（例如：設置在第一半導體材料52中的凹槽內的部分）形成內間隔物55。
接下來，在第7A及7B圖中，形成源極/汲極區112於開口110中。在所示的實施例中，源極/汲極區112由磊晶材料形成（一或多種），因此，也可以稱為磊晶源極/汲極區112。一些實施例中，在開口110中形成磊晶源極/汲極區112，以在形成的全繞式閘極場效電晶體裝置的相應通道區中施加應力，從而提高性能。形成磊晶源極/汲極區112使每個虛設閘極102設置在相應的相鄰成對（neighboring pair）的磊晶源極/汲極區112之間。在一些實施例中，使用閘極間隔物108將磊晶源極/汲極區112與虛設閘極102分隔適當的橫向距離，因此磊晶源極/汲極區112不會使所得全繞式閘極場效電晶體裝置中隨後形成的閘極短路。
在一些實施例中，磊晶源極/汲極區112磊晶成長於開口110中。磊晶源極/汲極區112可以包括任何可接受的材料，例如適用於n型或p型裝置的材料。舉例而言，當形成n型裝置時，磊晶源極/汲極區112可包括在通道區中施加拉伸應變（tensile strain）的材料，例如：矽（silicon）、SiC、SiCP、SiP、或其他材料。類似地，當形成p型裝置時，磊晶源極/汲極區112可包括在通道區中施加壓縮應變（compressive strain）的材料，例如：SiGe、SiGeB、Ge、GeSn、或其他材料。磊晶源極/汲極區112可具有從鰭片的相應表面隆起的表面，且可具有刻面（facet）。
類似於前述形成輕摻雜源極/汲極區的製程，可以用摻雜劑佈植磊晶源極/汲極區112及/或鰭片，以形成源極/汲極區，隨後進行退火。源極/汲極區的雜質濃度可為約1019 cm-3 至約1021 cm-3 。用於源極/汲極區的n型及/或p型雜質可以是任何前述的雜質。在一些實施例中，可以在成長期間原位（in situ）摻雜磊晶源極/汲極區112。
由於使用磊晶製程形成磊晶源極/汲極區112，磊晶源極/汲極區112的上表面具有刻面，其橫向向外延伸超過鰭片90之側壁。在一些實施例中，在完成磊晶製程之後，形成於鄰近的鰭片90上方之鄰近的磊晶源極/汲極區112仍是分隔的。在其他實施例中，在鄰近的鰭片90上方之鄰近的磊晶源極/汲極區112合併以形成連續的源極/汲極區。
接著，接觸蝕刻停止層（CESL）116形成（例如，順應性地）於源極/汲極區112上以及虛設閘極102上，然後第一層間介電質（ILD）114沉積在接觸蝕刻停止層116上。形成接觸蝕刻停止層116的材料具有與第一層間介電質114不同的蝕刻速率，並且可以是使用電漿輔助化學氣相沉積（PECVD）形成的氮化矽，然而，可替代地使用其他介電材料，例如：氧化矽、氮氧化矽、前述之組合、或其他材料，且可使用替代的技術形成接觸蝕刻停止層116，例如低壓化學氣相沉積（LPCVD）、物理氣相沉積、或其他技術。
第一層間介電質114可由介電材料形成，並且可透過任何合適的方法沉積，例如：化學氣相沉積、電漿輔助化學氣相沉積（PECVD）、或流動式化學氣相沉積（FCVD）。用於第一層間介電質114的介電材料可包括：氧化矽、磷矽酸鹽玻璃（Phospho-Silicate Glass，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、無摻雜的矽酸鹽玻璃（undoped Silicate Glass，USG）、或其他介電材料。可以使用由任何可接受的製程形成的其他絕緣材料。
接下來，在第8A及8B圖中，移除虛設閘極102。為了移除虛設閘極102，執行如化學機械研磨的平坦化製程，使第一層間介電質114及接觸蝕刻停止層116的頂表面與虛設閘極102及閘極間隔物108的頂表面齊平。平坦化製程還可以移除虛設閘極102上的遮罩104（參見第7A圖）、以及沿著遮罩104之側壁的部份閘極間隔物108。在平坦化製程之後，虛設閘極102、閘極間隔物108、及第一層間介電質114的頂表面是齊平的。因此，透過第一層間介電質114露出虛設閘極102的頂表面。
接著在蝕刻步驟（一或多個）中移除虛設閘極102，由此形成凹槽103。在一些實施例中，以非等向性乾蝕刻製程移除虛設閘極102。舉例而言，蝕刻製程可包括使用反應氣體（一種或多種）的乾蝕刻製程，反應氣體選擇性地蝕刻虛設閘極102，而不蝕刻第一層間介電質114或閘極間隔物108。每個凹槽103露出全繞式閘極場效電晶體的通道區（例如：部分層堆疊92）。每個通道區設置在相鄰成對的磊晶源極/汲極區112之間。在移除虛設閘極102期間，當蝕刻虛設閘極102時，可使用虛設閘極介電質97作為蝕刻虛設閘極102的蝕刻停止層。然後在移除虛設閘極102後可移除虛設閘極介電質97。
接著，在第9A及9B圖中，形成遮罩層81（也可以稱為遮罩材料）以填充凹槽103。在一些實施例中，遮罩層81是使用適當的形成方法所形成的光阻，例如使用旋塗（spin coating）。如第9A及9B圖所繪示，形成遮罩層81以覆蓋層堆疊92的上表面和側壁。在形成遮罩層81之後，可以執行如化學機械研磨的平坦化製程，以從第一層間介電質114的上表面移除遮罩層81的多餘的部分。
接下來，在第10A和10B圖中，凹入遮罩層81以露出層堆疊92的頂部，並且在閘極間隔物108之間形成凹槽105。可以對遮罩層81執行合適的蝕刻製程，例如，使用對遮罩層81具有選擇性的蝕刻劑的蝕刻製程，以凹入遮罩層81，而實質上不侵蝕鐵電隨機存取記憶體裝置100的其他材料（例如：52、54）。
在第10B圖的示例中，凹入的遮罩層81的上表面81U在第一半導體材料52的層52C的上表面與下表面之間，使得第二半導體材料54的頂層54C露出。在隨後的製程中，移除露出的頂層54C（例如，透過選擇性的濕蝕刻製程），使得隨後形成的奈米結構54（例如：奈米片，參見第12B圖）中的第二半導體材料54的層數調整至（例如，減少至）預定的數量。應注意的是，第10B圖繪示的由凹入的遮罩層81露出的第二半導體材料54的頂層54C是作為非限制性示例，由凹入的遮罩層81露出的第二半導體材料54的層數可以是任何合適的數量，其取決於鐵電隨機存取記憶體裝置100的設計。舉例而言，為了移除第二半導體材料54的頂部兩層，凹入的遮罩層81的上表面81U可以在第一半導體材料52的層52B的上表面和下表面之間，使第二半導體材料54的層54C和54B的露出，然後由隨後的選擇性蝕刻製程移除。
接下來，在第11A和11B圖中，移除第二半導體材料54的露出的層（一或多個）（例如：54C）。舉例而言，執行使用對第二半導體材料54具有選擇性的蝕刻劑的選擇性蝕刻製程（例如：濕蝕刻製程），以移除第二半導體材料54的露出的層。在第11B圖的示例中，凹槽105的底部被擴展以包括原先是頂層54C的空的空間（empty space）53。特別地，凹槽105的上部（例如，接近第一層間介電質114的上表面的部分）具有第一寬度，其小於凹槽105的下部（例如：53）的第二寬度。
接下來，在第12A和12B圖中，移除遮罩層81。在遮罩層81是光阻的實施例中，遮罩層81的移除可透過例如灰化製程。接下來，選擇性地移除第一半導體材料52以釋出（release）第二半導體材料54，使得釋出的第二半導體材料54形成複數個奈米結構54。在一些實施例中，取決於第12B圖中的奈米結構54的縱橫比（aspect ratio），奈米結構54可以稱為奈米片或奈米線。在第12A和12B圖中，奈米結構54水平地延伸（例如，實質上平行於基板50的主要上表面）且彼此分離。由同一層堆疊92中的第二半導體材料54的層形成的奈米結構54垂直地對準。奈米結構54可以統稱為所形成的鐵電隨機存取記憶體裝置100的通道區93或通道層93。如第12A圖所繪示，透過移除第一半導體材料52來形成空的空間53（例如：間隙）。
在一些實施例中，透過使用對第一半導體材料52具有選擇性的蝕刻劑的選擇性蝕刻製程來移除第一半導體材料52，使得第一半導體材料52被移除而實質上不侵蝕第二半導體材料54。在一些實施例中，執行等向性蝕刻製程以移除第一半導體材料52。在一些實施例中，使用蝕刻氣體及可選地（optionally）使用載體氣體（carrier gas）來執行等向性蝕刻製程，其中蝕刻氣體包括：F2 及HF，且載體氣體可以是如Ar、He的惰性氣體、N2 、前述之組合、或其他氣體。
第9A、9B、10A、10B、11A和11B圖繪示的奈米結構移除製程允許從第2圖中形成的第二半導體材料54的初始層數調整（例如，減少）奈米結構54中的層數。這允許對鐵電隨機存取記憶體裝置100中的全繞式閘極場效電晶體的通道區93的面積進行調整，其中通道區93的面積是奈米結構54的外表面面積的總和。應注意的是，在一些實施例中，相較於僅具有鰭片90（例如，不具有奈米結構54）的鰭式場效電晶體裝置，透過形成奈米結構54（例如：奈米片或奈米線）增加通道區93的面積。具有調整通道區93之面積的能力有利地改善鐵電隨機存取記憶體裝置100的性能，如在下文中更詳細地描述的。在一些實施例中，省略第9A、9B、10A、10B、11A和11B圖繪示的奈米結構移除製程，使得在奈米結構54中的層數相同於第二半導體材料54的初始沉積層數。
接下來，在第13A和13B圖中，形成閘極介電層120和閘極電極122以替換閘極。閘極介電層120順應性地沉積在凹槽105中，例如在半導體鰭片90的頂表面和側壁上以及在閘極間隔物108的側壁上。閘極介電層120也可以形成在第一層間介電質114的頂表面。應注意的是，閘極介電層120包繞奈米結構54。根據一些實施例，閘極介電層120包括：氧化矽、氮化矽、或前述材料的多層。在一些實施例中，閘極介電層120包括高介電常數（high-k）介電材料，在這些實施例中，閘極介電層120的介電常數值（k value）大於約7.0，且可以包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、或Pb的矽酸鹽（silicate）、或前述之組合。閘極介電層120的形成方法可包括：分子束沉積（MBD）、原子層沉積、電漿輔助化學氣相沉積、或其他方法。
接下來，閘極電極122形成於閘極介電層120上方和周圍，且填充凹槽105的剩餘部分。閘極電極122可以包括含金屬材料，例如：TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合、或前述材料的多層。雖然繪示為單層閘極電極122，但閘極電極122可包括：任何數量的襯層（例如：阻擋層）、任何數量的功函數調整層和填充金屬。在形成閘極電極122後，可以執行如化學機械研磨的平坦化製程，以移除閘極介電層120及閘極電極122之材料的多餘部分，其中多餘部分超過第一層間介電質114的頂表面。閘極介電層120及閘極電極122之材料的剩餘部分因此形成所得的鐵電隨機存取記憶體裝置100之替換閘極。每個閘極電極122及對應的閘極介電層120可統稱為閘極堆疊、替換閘極結構、或金屬閘極結構。每個金屬閘極結構延伸圍繞相應的奈米片54。在第13A圖的示例中，閘極電極122在上部具有寬度W1，且在靠近最頂的奈米結構54的位置（例如，原先是第二半導體材料54的被移除的頂層54C的位置）具有寬度W2，其中W1小於W2。此外，閘極電極122在奈米結構54之間（或在最低的奈米結構54和鰭片90之間）的位置處具有寬度W1A，其中W1A小於W2。
在一些實施例中，在形成閘極介電層120之前，形成界面層95（未在第13A和13B圖繪示，而在第15圖繪示）於奈米結構54周圍。界面層95可以是奈米結構54的材料的氧化物（例如：氧化矽），且可以由例如熱氧化製程形成，然而界面層也可以由適當的沉積方法形成，例如原子層沉積。
接下來，在第14A和14B圖中，鐵電電容器136形成在金屬閘極結構上並電性耦合至金屬閘極結構。特別地，鐵電電容器136的每一個電性耦合至下方的全繞式閘極場效電晶體的金屬閘極結構，以形成1T-1C鐵電隨機存取記憶體記憶體單元。
在一些實施例中，鐵電電容器136的形成是透過在金屬閘極結構上方和第一層間介電質114的上表面上相繼地（successively）形成底電極層137、鐵電層135和頂電極層 133 ，然後圖案化所沉積的層以形成鐵電電容器136的底電極137、鐵電層135和頂電極133。
在一些實施例中，使用導電材料形成底電極層137，例如使用Cu、W、TiN、TaN、Ru、 Co或其他材料，使用任何合適的形成方法，例如：化學氣相沉積、物理氣相沉積、原子層沉積、或其他方法。在一些實施例中，底電極層137的厚度為約3 nm至約20 nm之間。如第14A和14B圖所繪示，鐵電層135形成在底電極層137上方。在一些實施例中，鐵電層135包括鐵電材料，例如以La、Y、Si或Ge摻雜的HfO2 、HfZrO2 、ZrO2 或HfO2 。鐵電層135的厚度可以為約3 nm至約20 nm之間。可以使用任何合適的形成方法來形成鐵電層135，例如：原子層沉積、化學氣相沉積、物理氣相沉積、或其他方法。在一些實施例中，頂電極層133包括導電材料，例如：Cu、W、TiN、TaN、Ru、Co、或其他材料，且使用任何合適的形成方法來形成。在一些實施例中，頂電極層133的厚度為約3 nm至約20 nm。接著使用例如微影和蝕刻技術對沉積的層進行圖案化，以形成鐵電電容器136的各個層。
如第14A和14B圖所繪示，在鐵電電容器136周圍的第一層間介電質114上方形成介電層131。介電層131可以由任何合適的介電材料形成，例如：氧化矽、氮化矽、或其他材料，且使用合適的形成方法，例如：物理氣相沉積、化學氣相沉積、或其他方法。可以執行如化學機械研磨的平坦化製程，使介電層131和鐵電電容器136具有共面的上表面。
如本發明所屬技術領域中具有通常知識者可輕易理解的，可執行額外的製程以完成鐵電隨機存取記憶體裝置100的製造，因此本文不討論細節。舉例而言，額外的介電層可沉積在介電層131上。此外，可在第一層間介電質114及/或其上方的介電層中形成如導線（例如：銅線）的導電部件，以電性耦合至鐵電電容器136的頂電極133或源極/汲極區112。
第15圖是根據另一實施例，繪示出鐵電隨機存取記憶體裝置100A的剖面圖。鐵電隨機存取記憶體裝置100A類似於第14B圖的鐵電隨機存取記憶體裝置100，但鐵電隨機存取記憶體裝置100A具有多個裝置區200、300、和400。舉例而言，沿著第15圖的剖面F-F的鐵電隨機存取記憶體裝置100A的剖面圖可相同或相似於第14A圖中的剖面圖。如第15圖中所繪示，隔離結構139形成在不同的裝置區之間，以分隔閘極電極122。一些實施例中，隔離結構139由介電材料形成，例如：氧化矽、氮化矽、氮氧化矽或其他材料。在第15圖的示例中，隔離結構139從閘極電極122底部的閘極介電層120延伸到遠離基板50的介電層131的上表面。
在第15圖中，每個裝置區（例如：200、300或400）包括1T-1C鐵電隨機存取記憶體記憶體單元，其包括耦合至下方全繞式閘極場效電晶體的閘極電極122的鐵電電容器136。特別地，在裝置區200、300和400的每一個中，全繞式閘極場效電晶體的奈米結構54的列數及/或行數是不同的。此外，不同裝置區中的奈米結構54的高度（例如：H1、H2、H3）和寬度（例如：W3、W4、W5）也可以不同。對每個裝置區修改/重複（adapting/repeating）用於形成鐵電隨機存取記憶體裝置100的製程步驟，並用遮罩層覆蓋其他裝置區，可以實現在不同裝置區中的奈米結構54的不同結構及/或尺寸。
在一些實施例中，每個裝置區200/300/400中奈米結構54的行數等於每個裝置區中的鰭片90的數量，行數是由用於形成鰭片90（例如，參見第3A和3B圖）的遮罩94的圖案決定的。在一些實施例中，每個裝置區中的奈米結構54的列數由最初沉積在每個裝置區中的層數（例如：第2圖中的54A、54B、54C）及以上參照第9A、9B、10A、10B、11A和11B圖討論的奈米結構移除製程所移除的層數（例如：第10B圖中的54C）決定。
在一些實施例中，每個裝置區中的奈米結構54的寬度（例如：W3、W4或W5）由在那個裝置區中用於形成鰭片90的遮罩94的寬度決定（例如，參見第3A和3A圖）。在一些實施例中，每個裝置區中的奈米結構54的高度（例如：H1、H2或H3）由每個裝置區中的初始沉積層（例如：第2圖中的54A、54B、54C）的厚度決定。換言之，為了形成鐵電隨機存取記憶體裝置100A，每個裝置區（例如：200、300、或400）可具有不同層數的半導體材料52/54被形成及/或不同層的第二半導體材料54透過奈米結構移除製程被移除，且可形成不同厚度的半導體材料52/54的層，以調節在不同的裝置區中的奈米結構54的不同高度（例如：H1、H2和H3）。
因此，透過調整每個裝置區中的多層堆疊64中的半導體材料52/54的層數、透過調整用於形成鰭片90的遮罩94的形狀/尺寸、以及透過調整由奈米結構移除製程所移除的奈米結構54的層數（例如：第10B圖中的54C），可以調整每個裝置區中的通道區93的面積。因此，本文揭露的鐵電隨機存取記憶體裝置（例如：100和100A）在調整每個裝置區中的全繞式閘極場效電晶體的通道區93的面積方面提供了很高的靈活度。在一些實施例中，全繞式閘極場效電晶體的通道區的面積與在1T-1C鐵電隨機存取記憶體記憶體單元中鐵電電容器的面積（例如：在上視圖中鐵電層135的面積）的比例決定裝置性能（例如：臨界電壓偏移）。所揭露的鐵電隨機存取記憶體（例如：100、100A）的結構從而在調整裝置性能（例如：臨界電壓偏移）方面提供很高的靈活度，如以下所討論的細節。
在一些實施例中，具有1T-1C結構的鐵電隨機存取記憶體裝置（例如：100或100A）中的鐵電電容器136的鐵電層135具有兩個電極化方向（electrical polarization direction），其用於儲存鐵電隨機存取記憶體記憶體單元中的數位值（digital value）（例如： 0或1）。舉例而言，當1T-1C鐵電隨機存取記憶體記憶體單元中的鐵電層135具有第一電極化方向時，1T-1C記憶體單元中的全繞式閘極場效電晶體具有第一臨界電壓（例如：1 V）。當1T-1C鐵電隨機存取記憶體記憶體單元中的鐵電層135具有第二電極化方向時，全繞式閘極場效電晶體具有第二臨界電壓（例如：2V）。兩個臨界電壓間的差可以稱為臨界電壓偏移。較大的臨界電壓偏移使得讀出儲存在記憶體單元中的數位值更容易（例如，較不容易出錯）。舉例而言，當施加讀取電壓（例如：兩個臨界電壓之間的電壓）至全繞式閘極場效電晶體（例如，施加在頂電極133）時，取決於鐵電層135的極化方向（因此，臨界電壓），1T-1C記憶體單元中的全繞式閘極場效電晶體可能被導通或可能不被導通，這導致流過全繞式閘極場效電晶體的電流量不同。流過全繞式閘極場效電晶體的電流之差用於決定儲存在記憶體單元中的數位值。在以上的具有1 V和2 V的兩個臨界電壓的示例中，假設使用1.5 V的讀取電壓，可得到±0.5 V的裕度以容許裝置變化。
具有所揭露的鐵電隨機存取記憶體裝置的結構，達到全繞式閘極場效電晶體的通道區93的面積（例如：被閘極電極122圍繞的奈米結構54的外表面面積）與鐵電電容器136中的鐵電層135的面積之間的較大差（例如：較大的比例），這增加所形成的鐵電隨機存取記憶體記憶體單元的臨界電壓偏移。對於以上的示例，兩個臨界電壓（例如：1 V和2 V）可以分別變為0.5 V和2.5 V，這允許使用1.5 V的讀取電壓，具有±1 V的裕度以容許更多的裝置變化，因此更可靠且更不易出錯。此外，所揭露的用於鐵電隨機存取記憶體裝置的結構和形成方法可以輕易地整合到現有的製造流程中，以達到改善的裝置性能和調整能力。
所揭露的實施例的變化是可能的且皆包括在本揭露的範圍內。舉例而言，根據形成的裝置類型（例如：n型或p型裝置），可以移除第二半導體材料54，且可以留下第一半導體材料52以形成奈米結構。
第16圖是根據一些實施例，繪示出製造半導體裝置的方法1000的流程圖。應理解的是，第16圖所示的實施例方法僅是許多可能的實施例方法的一示例。本發明所屬技術領域中具有通常知識者可理解到許多變化、替代、及修改。舉例而言，可添加、移除、替換、重新配置、或重複第16圖所繪示的各種步驟。
參照第16圖，在步驟1010，形成第一鰭片，突出於基板上。在步驟1020，形成第一源極/汲極區於第一鰭片上。在步驟1030，形成複數個第一奈米結構於第一源極/汲極區之間的第一鰭片上。在步驟1040，形成第一閘極結構於複數個第一奈米結構周圍。在步驟1050，形成第一鐵電電容器於第一閘極結構上且電性耦合至第一閘極結構。
實施例可以實現多個優點。具有所揭露之結構的鐵電隨機存取記憶體裝置可以靈活調整鐵電隨機存取記憶體裝置中的全繞式閘極場效電晶體之通道區的面積。此外，可以不一致地調整鐵電隨機存取記憶體裝置的不同裝置區。因此，實現了全繞式閘極場效電晶體的通道區93的面積與鐵電電容器136中的鐵電層135的面積之間的大的比例，這增加所形成的鐵電隨機存取記憶體記憶體單元的臨界電壓偏移並使得鐵電隨機存取記憶體裝置的讀取操作更容易，具有對裝置變化的更高容忍度。此外，所揭露的鐵電隨機存取記憶體裝置的結構和形成方法可以輕易地整合至現有的製造流程中，以達到改善的裝置性能及調整能力。
在一實施例中，半導體裝置的形成方法包括：形成第一鰭片，突出於基板上；形成多個第一源極/汲極區於第一鰭片上；形成複數個第一奈米結構於第一源極/汲極區之間的第一鰭片上；形成第一閘極結構於所述複數個第一奈米結構周圍；以及形成第一鐵電電容器於第一閘極結構上且電性耦合至第一閘極結構。在一實施例中，形成所述複數個第一奈米結構包括：形成第一層堆疊於第一鰭片上，第一層堆疊包括第一半導體材料及第二半導體材料的交替層；以及在形成第一源極/汲極區後，選擇性地移除第一層堆疊的第一半導體材料，其中在所述選擇性的移除後，留下第一層堆疊的第二半導體材料，以形成所述複數個第一奈米結構。在一實施例中，形成所述複數個第一奈米結構更包括：在選擇性地移除第一半導體材料前，至少移除第一層堆疊的第二半導體材料的一頂層。在一實施例中，移除第二半導體材料的頂層包括：形成遮罩層於第一層堆疊周圍，遮罩層從基板延伸得比第一層堆疊更遠；凹入遮罩層，以至少露出第一層堆疊的第二半導體材料的頂層；以及使用對第二半導體材料具有選擇性的蝕刻劑執行蝕刻製程，以至少移除第二半導體材料的露出的頂層。在一實施例中，形成第一閘極結構包括：形成閘極介電層於所述複數個第一奈米結構周圍；以及形成導電材料於閘極介電層周圍，以形成閘極電極，其中閘極電極在第二半導體材料的移除的頂層的第一位置具有第一寬度，其中閘極電極在所述複數個第一奈米結構之間的第二位置具有第二寬度，其中第一寬度大於第二寬度。在一實施例中，形成所述複數個第一奈米結構更包括，在形成第一層堆疊後及在所述選擇性的移除前：凹入第一半導體材料的多個端部，以形成多個凹槽於第一半導體材料中；以及形成多個內間隔物於凹槽中。在一實施例中，形成第一鐵電電容器包括：形成底電極於第一閘極結構上且電性耦合至第一閘極結構；形成鐵電膜於底電極上；以及形成頂電極於鐵電膜上。在一實施例中，所述方法更包括：形成第二鰭片於基板上；形成多個第二源極/汲極區於第二鰭片中；形成複數個第二奈米結構於第二源極/汲極區之間的第二鰭片上，其中所述複數個第一奈米結構具有第一數量的第二半導體材料的多個層，且所述複數個第二奈米結構具有第二數量的第二半導體材料的多個層，其中所述第一數量不同於所述第二數量；形成第二閘極結構於所述複數個第二奈米結構周圍；以及形成第二鐵電電容器於第二閘極結構上且電性耦合至第二閘極結構。在一實施例中，所述複數個第一奈米結構形成為具有第一寬度，且所述複數個第二奈米結構形成為具有不同於第一寬度的第二寬度。在一實施例中，所述複數個第一奈米結構中的第二半導體材料的第一層具有第一高度，且所述複數個第二奈米結構中的第二半導體材料的第二層具有不同於第一高度的第二高度。在一實施例中，所述方法更包括形成隔離結構於第一閘極結構與第二閘極結構之間，其中遠離基板的隔離結構的上表面與第一鐵電電容器的上表面齊平。
在一實施例中，半導體裝置的形成方法包括：形成第一鰭片及第二鰭片突出於基板上，第一鰭片平行於第二鰭片；形成複數個第一奈米結構於第一鰭片上，所述複數個第一奈米結構包括第一數量的彼此分隔的第一半導體材料的多個層；形成複數個第二奈米結構於第二鰭片上，所述複數個第二奈米結構包括第二數量的彼此分隔的第一半導體材料的多個層，所述第二數量小於所述第一數量；形成多個第一源極/汲極區於所述複數個第一奈米結構的兩端；形成多個第二源極/汲極區於所述複數個第二奈米結構的兩端；形成第一閘極結構於所述複數個第一奈米結構周圍；以及形成第二閘極結構於所述複數個第二奈米結構周圍。一實施例中，所述方法更包括：形成第一鐵電體電容器於第一閘極結構上且電性耦合至第一閘極結構；以及形成第二鐵電體電容器於第二閘極結構上且電性耦合至第二閘極結構。一實施例中，所述方法更包括形成隔離結構於第一閘極結構與第二閘極結構之間。一實施例中，形成所述複數個第二奈米結構包括：形成層堆疊於第二鰭片上，層堆疊包括第一半導體材料及第二半導體材料的交替層；移除遠離基板的層堆疊的第一半導體材料的頂層；以及在移除第一半導體材料的頂層後，選擇性地移除第二半導體材料，層堆疊的第一半導體材料的剩餘層形成所述複數個第二奈米結構。一實施例中，移除第一半導體材料的頂層包括：形成遮罩層於層堆疊上；凹入遮罩層，以露出層堆疊的第一半導體材料的頂層；以及移除第一半導體材料的露出的頂層。
一實施例中，半導體裝置包括：基板；第一鰭片，位於基板上；複數個第一奈米結構，位於第一鰭片上，所述複數個第一奈米結構包括第一數量的第一半導體材料的多個層；第一閘極結構，位於所述複數個第一奈米結構周圍；第二鰭片，位於鄰近第一鰭片的基板上；複數個第二奈米結構，位於第二鰭片上，所述複數個第二奈米結構包括第二數量的第一半導體材料的多個層，所述第二數量不同於所述第一數量；以及第二閘極結構，位於所述複數個第二奈米結構周圍。一實施例中，半導體裝置更包括：第一鐵電體電容器，位於第一閘極結構上且電性耦合至第一閘極結構；以及第二鐵電體電容器，位於第二閘極結構上且電性耦合至第二閘極結構。一實施例中，所述複數個第一奈米結構具有第一寬度且設置在第一數量的行中，且所述複數個第二奈米結構具有不同於第一寬度的第二寬度且設置在第二數量的行中，其不同於所述第一數量的行。一實施例中，所述複數個第一奈米結構中的所述第一數量的第一半導體材料的多個層具有第一厚度，且所述複數個第二奈米結構中的所述第二數量的第一半導體材料的多個層具有不同於第一厚度的第二厚度。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。
30:全繞式閘極場效電晶體裝置 50:基板 52:第一半導體材料 52A,52B,52C:層 53:空間 54:第二半導體材料 54A,54B,54C:層 55:內間隔物 64:多層堆疊 81:遮罩層 81U:上表面 90:鰭片 91:鰭片結構 92:層堆疊 93:通道區 94:遮罩 94A:第一遮罩層 94B:第二遮罩層 95:界面層 96:隔離區 97:虛設介電層 100:鐵電隨機存取記憶體裝置 100A:鐵電隨機存取記憶體裝置 102:虛設閘極 103:凹槽 104:遮罩 105:凹槽 104A:第一遮罩層 104B:第二遮罩層 108:閘極間隔物層 110:開口 112:源極/汲極區 114:第一層間介電質 116:接觸蝕刻停止層 120:閘極介電層 122:閘極電極 131:介電層 133:頂電極 135:鐵電層 136:鐵電電容器 137:底電極 139:隔離結構 200,300,400:裝置區 H1,H2,H3:高度 W1,W1A,W2,W3,W4,W5:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據一些實施例，以三維視圖繪示出全繞式閘極場效電晶體（GAA FET）裝置的示例。 第2、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、及14B圖是根據一實施例，繪示出鐵電隨機存取記憶體裝置在各種製造階段的剖面圖。 第15圖是根據另一實施例，繪示出鐵電隨機存取記憶體裝置的剖面圖。 第16圖是在一些實施例中形成半導體裝置之方法的流程圖。
50:基板
54:第二半導體材料
55:內間隔物
90:鰭片
100:鐵電隨機存取記憶體裝置
108:閘極間隔物層
112:源極/汲極區
114:第一層間介電質
116:接觸蝕刻停止層
120:閘極介電層
122:閘極電極
131:介電層
133:頂電極
135:鐵電層
136:鐵電電容器
137:底電極

Claims (11)

  1. 一種半導體裝置的形成方法，包括：形成一第一鰭片，突出於一基板上；形成一第一層堆疊於該第一鰭片上，該第一層堆疊包括一第一半導體材料及一第二半導體材料的交替層；形成多個第一源極/汲極區於該第一鰭片上；形成複數個第一奈米結構於該些第一源極/汲極區之間的該第一鰭片上，其中形成所述複數個第一奈米結構包括：至少移除該第一層堆疊的該第二半導體材料的一頂層；以及在至少移除該第二半導體材料的該頂層後，選擇性地移除該第一層堆疊的該第一半導體材料，其中在所述選擇性的移除後，留下該第一層堆疊的該第二半導體材料，以形成所述複數個第一奈米結構；形成一第一閘極結構於所述複數個第一奈米結構周圍；以及形成一第一鐵電電容器於該第一閘極結構上且電性耦合至該第一閘極結構。
  2. 如請求項1之半導體裝置的形成方法，其中形成該第一閘極結構包括：形成一閘極介電層於所述複數個第一奈米結構周圍；以及形成一導電材料於該閘極介電層周圍，以形成一閘極電極，其中該閘極電極在該第二半導體材料的該移除的頂層的一第一位置具有一第一寬度，其中該閘極電極在所述複數個第一奈米結構之間的一第二位置具有一第二寬度，其中該第一寬度大於該第二寬度。
  3. 如請求項2之半導體裝置的形成方法，其中形成所述複數個第一 奈米結構更包括，在形成該第一層堆疊後及在所述選擇性的移除前：凹入該第一半導體材料的多個端部，以形成多個凹槽於該第一半導體材料中；以及形成多個內間隔物於該些凹槽中。
  4. 如請求項2之半導體裝置的形成方法，更包括：形成一第二鰭片於該基板上；形成多個第二源極/汲極區於該第二鰭片中；形成複數個第二奈米結構於該些第二源極/汲極區之間的該第二鰭片上，其中所述複數個第一奈米結構具有第一數量的該第二半導體材料的多個層，且所述複數個第二奈米結構具有第二數量的該第二半導體材料的多個層，其中所述第一數量不同於所述第二數量；形成一第二閘極結構於所述複數個第二奈米結構周圍；以及形成一第二鐵電電容器於該第二閘極結構上且電性耦合至該第二閘極結構。
  5. 如請求項4之半導體裝置的形成方法，其中所述複數個第一奈米結構形成為具有一第一寬度，且所述複數個第二奈米結構形成為具有不同於該第一寬度的一第二寬度。
  6. 如請求項4之半導體裝置的形成方法，其中所述複數個第一奈米結構中的該第二半導體材料的一第一層具有一第一高度，且所述複數個第二奈米結構中的該第二半導體材料的一第二層具有不同於該第一高度的一第二高度。
  7. 如請求項4之半導體裝置的形成方法，更包括形成一隔離結構於該第一閘極結構與該第二閘極結構之間，其中遠離該基板的該隔離結構的一上 表面與該第一鐵電電容器的一上表面齊平。
  8. 一種半導體裝置的形成方法，包括：形成一第一鰭片及一第二鰭片突出於一基板上，該第一鰭片平行於該第二鰭片；形成複數個第一奈米結構於該第一鰭片上，所述複數個第一奈米結構包括第一數量的彼此分隔的一第一半導體材料的多個層；形成複數個第二奈米結構於該第二鰭片上，所述複數個第二奈米結構包括第二數量的彼此分隔的該第一半導體材料的多個層，所述第二數量小於所述第一數量，其中形成所述複數個第二奈米結構包括：形成一層堆疊於該第二鰭片上，該層堆疊包括該第一半導體材料及一第二半導體材料的交替層；移除遠離該基板的該層堆疊的該第一半導體材料的一頂層；以及在移除該第一半導體材料的該頂層後，選擇性地移除該第二半導體材料，該層堆疊的該第一半導體材料的剩餘層形成所述複數個第二奈米結構；形成多個第一源極/汲極區於所述複數個第一奈米結構的兩端；形成多個第二源極/汲極區於所述複數個第二奈米結構的兩端；形成一第一閘極結構於所述複數個第一奈米結構周圍；以及形成一第二閘極結構於所述複數個第二奈米結構周圍。
  9. 如請求項8之半導體裝置的形成方法，更包括：形成一第一鐵電體電容器於該第一閘極結構上且電性耦合至該第一閘極結構；以及形成一第二鐵電體電容器於該第二閘極結構上且電性耦合至該第二閘極結 構。
  10. 一種半導體裝置，包括：一基板；一第一鰭片，位於該基板上；複數個第一奈米結構，位於該第一鰭片上，所述複數個第一奈米結構包括第一數量的一第一半導體材料的多個層；一第一閘極結構，位於所述複數個第一奈米結構周圍；一第二鰭片，位於鄰近該第一鰭片的該基板上；複數個第二奈米結構，位於該第二鰭片上，所述複數個第二奈米結構包括第二數量的該第一半導體材料的多個層，所述第二數量不同於所述第一數量；一第二閘極結構，位於所述複數個第二奈米結構周圍；一第一鐵電體電容器，位於該第一閘極結構上且電性耦合至該第一閘極結構；以及一第二鐵電體電容器，位於該第二閘極結構上且電性耦合至該第二閘極結構，其中所述複數個第一奈米結構具有一第一寬度且設置在第一數量的行中，且所述複數個第二奈米結構具有不同於該第一寬度的一第二寬度且設置在第二數量的行中，其不同於所述第一數量的行。
  11. 如請求項10之半導體裝置，其中所述複數個第一奈米結構中的所述第一數量的該第一半導體材料的多個層具有一第一厚度，且所述複數個第二奈米結構中的所述第二數量的該第一半導體材料的多個層具有不同於該第一厚度的一第二厚度。
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