DE102020118388A1 - Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren - Google Patents

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Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst: Bilden einer ersten Finne, die über ein Substrat vorragt; Bilden erster Source/Drain-Gebiete über der ersten Finne; Bilden mehrerer erster Nanostrukturen über der ersten Finne zwischen den ersten Source/Drain-Gebieten; Bilden einer ersten Gate-Struktur um die mehreren ersten Nanostrukturen; und Bilden eines ersten ferroelektrischen Kondensators über der und elektrisch gekoppelt an die erste(n) Gate-Struktur.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen in der Integrationsdichte einer Reihe von elektronischen Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasches Wachstum erfahren. Zum Großteil ist diese Verbesserung der Integrationsdichte auf wiederholte Verringerungen der minimalen Merkmalgröße zurückzuführen, die ermöglicht, mehr Komponenten in einer bestimmten Fläche zu integrieren.
  • Finnen-Feldeffekttransistorvorrichtungen (FinFET-Vorrichtungen) werden zunehmend allgemein in integrierten Schaltungen verwendet. FinFET-Vorrichtungen haben eine dreidimensionale Struktur, die eine Halbleiterfinne aufweist, die von einem Substrat vorragt. Eine Gate-Struktur, die konfiguriert ist, den Strom von Ladungsträgern in einem leitfähigen Kanal der FinFET-Vorrichtung zu steuern, umschlingt die Halbleiterfinne. Zum Beispiel ist in einer Tri-Gate-FinFET-Vorrichtung die Gate-Struktur um drei Seiten der Halbleiterfinne geschlungen, wodurch leitfähige Kanäle an drei Seiten der Halbleiterfinne gebildet werden. Gate-all-Around-Feldeffekttransistorvorrichtungen (GAA FET-Vorrichtungen) werden ebenso zunehmend allgemein verwendet. Eine GAA FET-Vorrichtung weist Nanostrukturen (z.B. Nanodrähte, Nanoblätter) auf, die über einer Halbleiterfinne gebildet sind. Die Nanostrukturen dienen als das Kanalgebiet der Vorrichtung und Gate-Elektroden sind um die Nanostrukturen gebildet, um die GAA FET-Vorrichtung zu steuern. Verglichen mit der FinFET-Vorrichtung kann die GAA FET-Vorrichtung die Gate-Steuerbarkeit über dem entsprechenden Kanalgebiet weiter verbessern, was wiederum verschiedene Vorteile gegenüber den FinFET-Vorrichtungen bietet, wie zum Beispiel einen geringeren Kriechstrom, ein höheres Verhältnis von Einschaltstrom zu Ausschaltstrom usw.
  • Ein ferroelektrischer Direktzugriffsspeicher (FeRAM oder FRAM) ist aufgrund seiner hohen Schreib-/Lesegeschwindigkeit und geringen Größe ein Kandidat für einen nicht flüchtigen Speicher der nächsten Generation. In der Ein-Transistor-Ein-Kondensator FeRAM-Struktur ((1T-1C FeRAM-Struktur) weist die FeRAM-Speicherzelle einen Transistor (z.B. einen GAA FET) und einen ferroelektrischen Kondensator auf, der elektrisch an den Transistor gekoppelt ist. Die vorhandenen FeRAM-Strukturen haben begrenzte Abstimmkapazität, um die Eigenschaften der gebildeten FeRAM-Vorrichtung abzustimmen. Es besteht in der Technik ein Bedarf an FeRAM-Strukturen, die äußerst flexible Abstimmfähigkeit und hohe Integrationsdichte erreichen können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel einer Gate-All-Around-Feldeffekttransistorvorrichtung (GAA FET-Vorrichtung) in einer dreidimensionalen Ansicht, gemäß manchen Ausführungsformen.
    • 2, 3A, 3B, 4A, 4B, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A und 14B sind Querschnittsansichten einer FeRAM-Vorrichtung in verschiedenen Herstellungsphasen gemäß einer Ausführungsform.
    • 15 veranschaulicht eine Querschnittsansicht einer FeRAM-Vorrichtung gemäß einer anderen Ausführungsform.
    • 16 ist ein Ablaufdiagramm eines Verfahrens zum Bilden einer Halbleitervorrichtung in manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal nicht in direktem Kontakt sein mögen.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden. In der gesamten vorliegenden Besprechung beziehen sich, falls nicht anderes definiert ist, dieselben Bezugszeichen in verschiedenen Figuren auf dieselbe oder eine ähnliche Komponente, die durch ein selbes oder ähnliches Verfahren unter Verwendung eines selben oder ähnlichen Materials (selber oder ähnlicher Materialien) gebildet ist.
  • Gemäß manchen Ausführungsformen wird eine 1T-1C FeRAM-Vorrichtung durch Bilden eines Schichtstapels über einer Finne gebildet, wobei der Schichtstapel abwechselnde Schichten aus einem ersten Halbleitermaterial und einem zweiten Halbleitermaterial aufweist. Eine Dummy-Gate-Struktur ist über dem Schichtstapel und über der Finne gebildet, Gate-Abstandhaltersind entlang Seitenwänden der Dummy-Gate-Struktur gebildet und Source/Drain-Gebiete sind in dem Schichtstapel an gegenüberliegenden Seiten der Dummy-Gate-Struktur gebildet. Die Dummy-Gate-Struktur wird dann entfernt, um den Schichtstapel unter der Dummy-Gate-Struktur freizulegen. Danach wird mindestens eine Deckschicht des zweiten Halbleitermaterials von dem Schichtstapel entfernt. Danach wird das erste Halbleitermaterial durch einen selektiven Ätzprozess entfernt und die verbleibenden Schichten des zweiten Halbleitermaterials bilden mehrere Nanostrukturen (z.B. Nanoblätter oder Nanodrähte). Dann wird eine Metall-Gate-Struktur über den und um die Nanostrukturen gebildet und ein ferroelektrischer Kondensator wird über der und elektrisch gekoppelt an die Metall-Gate-Struktur gebildet, um eine 1T-1C FeRAM-Speicherzelle zu bilden. Die offenbarten Ausführungsformen stellen erhöhte Flexibilität beim Abstimmen des Bereichs der Kanalgebiete des GAA FET in der 1T-1C Speicherzelle bereit, wodurch eine große Differenz (z.B. ein großes Verhältnis) zwischen dem Bereich der Kanalgebiete des GAA FET und dem Bereich der ferroelektrischen Schicht in dem ferroelektrischen Kondensator möglich ist, wodurch die Schwellenspannungsverschiebung für die gebildete FeRAM-Speicherzelle vorteilhaft erhöht wird und ein leichterer Lesebetrieb der FeRAM-Vorrichtung mit mehr Toleranz für Vorrichtungsvariationen möglich wird.
  • 1 veranschaulicht ein Beispiel einer Gate-All-Around-Feldeffekttransistorvorrichtung (GAA FET-Vorrichtung) 30 in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen. Die GAA FET-Vorrichtung 30 weist ein Substrat 50 und mehrere Finnenstrukturen über dem Substrat 50 auf, wobei jede Finnenstruktur eine Halbleiterfinne 90 (auch als eine Finne bezeichnet) die über dem Substrat 50 vorsteht, und Nanostrukturen 54 (z.B. Nanoblätter oder Nanodrähte) über der Finne 90 aufweist. Gate-Elektroden 122 (z.B. Metall-Gates) sind über den Finnenstrukturen angebracht und Source/Drain-Gebiete 112 sind an gegenüberliegenden Seiten der Gate-Elektroden 122 gebildet. Isolationsgebiete 96 sind an gegenüberliegenden Seiten der Finnen 90 gebildet. Eine Gatedielektrische Schicht 120 ist um die Nanostrukturen 54 gebildet. Gate-Elektroden 122 sind über der und um die Gate-dielektrische(n) Schicht 120 gebildet. Die GAA FET-Vorrichtung 30 kann auch als eine FinFET-Vorrichtung mit Nanostrukturen oder kurz als eine Nanostrukturvorrichtung bezeichnet werden. Abhängig von dem Aspektverhältnis der Nanostrukturen 54 können die Nanostrukturen 54 auch als Nanoblätter oder Nanodrähte bezeichnet werden. Daher kann die GAA FET-Vorrichtung 30 auch als eine Nanoblattvorrichtung, eine Nanodrahtvorrichtung oder eine Gate-All-Around-Vorrichtung (GAA-Vorrichtung) bezeichnet werden.
  • 1 veranschaulicht weiter Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A verläuft entlang einer Längsachse einer Gate-Elektrode 122 und in einer Richtung, zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den Source/Drain-Gebieten 112 der GAA FET-Vorrichtung 30. Querschnitt B-B verläuft senkrecht zu Querschnitt A-A und verläuft entlang einer Längsachse einer Finne und in einer Richtung von zum Beispiel einem Stromfluss zwischen den Source/Drain-Gebieten 112 der GAA FET-Vorrichtung. Querschnitt C-C verläuft parallel zu Querschnitt B-B und zwischen zwei benachbarten Finnen. Querschnitt D-D verläuft parallel zu Querschnitt A-A und erstreckt sich durch Source/Drain-Gebiete 112 der GAA FET-Vorrichtung. Anschließende Figuren können auf diese Referenzquerschnitte der Deutlichkeit wegen Bezug nehmen.
  • 2, 3A, 3B, 4A, 4B, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A und 14B sind Querschnittsansichten einer FeRAM-Vorrichtung 100 in verschiedenen Herstellungsphasen gemäß einer Ausführungsform. Wie in der Folge ausführlicher besprochen wird, weist die FeRAM-Vorrichtung 100 eine Nanostrukturvorrichtung ähnlich jener von 3 auf und weist ferner ferroelektrische Kondensatoren über der und elektrisch gekoppelt an die Nanostrukturvorrichtung auf, um eine ferroelektrische Direktzugriffsvorrichtung (FRAM oder FeRAM-Vorrichtung) zu bilden.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das (z.B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat bereitgestellt. Andere Substrate, wie mehrschichtiges oder Gradientensubstrat, können ebenso verwendet werden. In manchen Ausführungsformen weist das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon auf.
  • Ein Mehrfach-Schichtstapel 64 wird auf dem Substrat 50 gebildet. Der Mehrfach-Schichtstapel 64 weist abwechselnde Schichten eines ersten Halbleitermaterials 52 und eines zweiten Halbleitermaterials 54 auf. In 2 sind Schichten, die durch das erste Halbleitermaterial 52 gebildet werden, mit 52A, 52B und 52C markiert und Schichten, die durch das zweite Halbleitermaterial 54 gebildet werden, sind als 54A, 54B und 54C markiert. Die Anzahl von Schichten, die durch das erste und die Halbleitermaterialien, die in 2 veranschaulicht sind, gebildet sind, sind nur nicht einschränkende Beispiele. Andere Zahlen von Schichten sind auch möglich und sollen vollständig im Umfang der vorliegenden Offenbarung enthalten sein.
  • In manchen Ausführungsformen ist das erste Halbleitermaterial 52 ein epitaktisches Material, das zum Bilden von Kanalgebieten von P-FETs geeignet ist, wie Siliziumgermanium (SixGe1-x, wo x im Bereich von 0 bis 1 sein kann), und das zweite Halbleitermaterial 54 ist ein epitaktisches Material, das zum Bilden von Kanalgebieten von N-FETs geeignet ist, wie Silizium. In anderen Ausführungsformen ist das erste Halbleitermaterial 52 ein epitaktisches Material, das zum Bilden von Kanalgebieten von N-FETs geeignet ist, und das zweite Halbleitermaterial 54 ist ein epitaktisches Material, das zum Bilden von Kanalgebieten von P-FETs geeignet ist. Die vorliegende Besprechung verwendet das Beispiel, dass das erste Halbleitermaterial 52 und das zweite Halbleitermaterial 54 epitaktische Materialien sind, die zum Bilden von Kanalgebieten von P-FETs bzw. N-FETs geeignet sind. Ein Durchschnittsfachmann wird nach dem Lesen der vorliegenden Offenbarung imstande sein, rasch das hier offenbarte Prinzip für Ausführungsformen anzuwenden, wo das erste Halbleitermaterial 52 und das zweite Halbleitermaterial 54 epitaktische Materialien sind, die zum Bilden von Kanalgebieten von N-FETs bzw. P-FETs geeignet sind.
  • Die Mehrfach-Schichtstapel 64 (die auch als ein epitaktischer Materialstapel bezeichnet werden können) werden strukturiert, um Kanalgebiete eines GAA FET in anschließender Bearbeitung zu bilden. Insbesondere werden die Mehrfach-Schichtstapel 64 strukturiert, um Nanostrukturen (z.B. Nanoblätter oder Nanodrähte) zu bilden, wobei die Kanalgebiete des resultierenden GAA FET mehrere Nanoblätter oder Nanodrähte aufweisen.
  • Die Mehrfach-Schichtstapel 64 können durch einen epitaktischen Wachstumsprozess gebildet werden, der in einer Wachstumskammer durchgeführt werden kann. Während des epitaktischen Wachstumsprozesses wird in manchen Ausführungsformen die Wachstumskammer zyklisch einem ersten Satz von Vorläufern ausgesetzt, um das erste Halbleitermaterial 52 selektiv wachsen zu lassen, und dann einem zweiten Satz von Vorläufern ausgesetzt, um das zweite Halbleitermaterial 54 selektiv wachsen zu lassen. Der erste Satz von Vorläufern enthält Vorläufer für das erste Halbleitermaterial (z.B. Siliziumgermanium) und der zweite Satz von Vorläufern enthält Vorläufer für das zweite Halbleitermaterial (z.B. Silizium). In manchen Ausführungsformen enthält der erste Satz von Vorläufern einen Siliziumvorläufer (z.B. Silan) und einen Germaniumvorläufer (z.B. ein German) und der zweite Satz von Vorläufern enthält die Siliziumvorläufer, verzichtet aber auf den Germaniumvorläufer. Der epitaktische Wachstumsprozess kann somit ein kontinuierliches Ermöglichen eines Flusses des Siliziumvorläufers zur Wachstumskammer und dann zyklisch umfassen: (1) Ermöglichen eines Flusses des Germaniumvorläufers zu der Wachstumskammer, wenn das erste Halbleitermaterial 52 wachsen gelassen wird; und (2) Sperren des Flusses des Germaniumvorläufers zu der Wachstumskammer, wenn das zweite Halbleitermaterial 54 wachsen gelassen wird. Das zyklische Aussetzen kann wiederholt werden, bis eine Sollanzahl von Schichten gebildet ist.
  • 3A, 3B, 4A, 4B, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A und 14B sind Querschnittsansichten der FeRAM-Vorrichtung 100 in verschiedenen aufeinanderfolgenden Herstellungsphasen gemäß einer Ausführungsform. 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A und 14A sind Querschnittsansichten entlang Querschnitt B-B in 1. 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B und 14B sind Querschnittsansichten entlang Querschnitt A-A in 1. Obwohl zwei Finnen und zwei Gate-Strukturen in den Figuren als ein nicht einschränkendes Beispiel veranschaulicht sind, sollte klar sein, dass andere Zahlen von Finnen und andere Zahlen von Gate-Strukturen ebenso gebildet werden können.
  • In 3A und 3B sind Finnenstrukturen 91 gebildet, die über das Substrat 50 vorragen. Jede der Finnenstrukturen 91 weist eine Halbleiterfinne 90 und einen Schichtstapel 92, der über der Halbleiterfinne 90 liegt, auf. Der Schichtstapel 92 und die Halbleiterfinne 90 können durch Ätzen von Gräben in dem Mehrfach-Schichtstapel 64 bzw. dem Substrat 50 gebildet werden. In manchen Ausführungsformen wird ein selber anisotroper Ätzprozess zum Bilden des Schichtstapels 92 und der Halbleiterfinne 90 verwendet.
  • Die Finnenstrukturen 91 können durch ein geeignetes Verfahren strukturiert werden. Zum Beispiel kann die Finnenstruktur 91 unter Verwendung eines oder mehrere Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen haben als sonst mit einem direkten Fotolithografieprozess erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren z.B. der Finnenstruktur 91 verwendet werden.
  • In manchen Ausführungsformen werden die verbleibenden Abstandhalter zum Strukturieren einer Maske 94 verwendet, die dann zum Strukturieren der Finnenstruktur 91 verwendet wird. Die Maske 94 kann eine einschichtige Maske sein oder kann eine mehrschichtige Maske wie eine mehrschichtige Maske sein, die eine erste Maskenschicht 94A und eine zweite Maskenschicht 94B enthält. Die erste Maskenschicht 94A und zweite Maskenschicht 94B können jeweils aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen gebildet werden und können gemäß geeigneten Techniken abgeschieden oder thermisch wachsen gelassen werden. Die erste Maskenschicht 94A und zweite Maskenschicht 94B sind verschiedene Materialien mit hoher Ätzselektivität. Zum Beispiel kann die erste Maskenschicht 94A Siliziumoxid sein und die zweite Maskenschicht 94B kann Siliziumnitrid sein. Die Maske 94 kann durch Strukturieren der ersten Maskenschicht 94A und der zweiten Maskenschicht 94B unter Verwendung eines annehmbaren Ätzprozesses gebildet werden. Die Maske 94 kann dann als eine Ätzmaske zum Ätzen des Substrats 50 und des Mehrfach-Schichtstapels 64 verwendet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination davon. Das Ätzen ist in manchen Ausführungsformen ein anisotroper Ätzprozess. Nach dem Ätzprozess bildet der strukturierte Mehrfach-Schichtstapel 64 die Schichtstapel 92 und das strukturierte Substrat 50 bildet die Halbleiterfinnen 90, wie in 3A und 3B veranschaulicht. Daher weist in der veranschaulichten Ausführungsform der Schichtstapel 92 abwechselnde Schichten des ersten Halbleitermaterials 52 und des zweiten Halbleitermaterials 54 auf und die Halbleiterfinne 90 ist aus einem selben Material (z.B. Silizium) wie das Substrat 50 gebildet.
  • Anschließend werden in 4A und 4B Grabenisolationsgebiete (STI-Gebiete) 96 über dem Substrat 50 und an gegenüberliegenden Seiten der Finnen 90 gebildet. Als ein Beispiel zur Bildung der STI-Gebiete 96 kann ein Isoliermaterial über dem Substrat 50 gebildet werden. Das Isoliermaterial kann ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), dergleichen oder eine Kombination davon sein und kann durch eine chemische Dampfphasenabscheidung mit Plasma hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine auf CVD basierte Materialabscheidung in einem fernen Plasmasystem und Nachhärten, um es in ein anderes Material wie ein Oxid umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial gebildet ist.
  • In manchen Ausführungsformen wird das Isoliermaterial so gebildet, dass überschüssiges Isoliermaterial die Finnenstrukturen 91 bedeckt. In manchen Ausführungsformen wird zuerst eine Auskleidung entlang Oberflächen des Substrats 50 und der Finnenstrukturen 91 gebildet und ein Füllmaterial, wie die zuvor besprochenen, wird über der Auskleidung gebildet. In manchen Ausführungsformen fehlt die Auskleidung.
  • Anschließend wird ein Entfernungsprozess bei dem Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnenstrukturen 91 zu entfernen. In manchen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Schichtstapel 92 frei, sodass die oberen Oberflächen der Schichtstapel 92 und das Isoliermaterial nach Beendigung des Planarisierungsprozesses bündig sind. Danach wird das Isoliermaterial vertieft, um die STI-Gebiete 96 zu bilden. Das Isoliermaterial wird vertieft, sodass die Schichtstapel 92 zwischen benachbarten STI-Gebieten 96 vorragen. Obere Abschnitte der Halbleiterfinnen 90 können auch zwischen benachbarten STI-Gebieten 96 vorragen. Weiter können die Deckflächen der STI-Gebiete 96 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon aufweisen. Die Deckflächen der STI-Gebiete 96 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Gebiete 96 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie eines, der für das Material des Isoliermaterials selektiv ist (z.B. das Material des Isoliermaterials bei einer schnelleren Rate ätzt als das Material der Halbleiterfinnen 90 und der Schichtstapel 92). Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzmittel wie verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden.
  • Weiter unter Bezugnahme auf 4A und 4B wird eine Dummy-Dielektrikumschicht 97 über dem Schichtstapel 92 und über den STI-Gebieten 96 gebildet. Die Dummy-Dielektrikumschicht 97 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann durch annehmbare Techniken abgeschieden oder thermisch wachsen gelassen werden. In einer Ausführungsform wird eine Schicht aus Silizium konform über dem Schichtstapel 92 und über der oberen Oberfläche der STI-Gebiete 96 gebildet und ein thermische Oxidationsprozess wird durchgeführt, um die abgeschiedene Siliziumschicht in eine Oxidschicht als die Dummy-Dielektrikumschicht 97 umzuwandeln.
  • Anschließend werden in 5A und 5B Dummy-Gates 102 über den Finnenstrukturen 91 gebildet. Zur Bildung der Dummy-Gates 102 kann eine Dummy-Gate-Schicht über der Dummy-Dielektrikumschicht 97 gebildet werden. Die Dummy-Gate-Schicht kann über der Dummy-Dielektrikumschicht 97 abgeschieden und dann planarisiert werden, wie durch ein CMP. Die Dummy-Gate-Schicht kann ein leitfähiges Material sein und kann von einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (poly-SiGe) oder dergleichen enthält. Die Dummy-Gate-Schicht kann durch physikalische Dampfphasenabscheidung (PVD), CVD, Sputter-Abscheidung oder andere Techniken, die in der Technik bekannt sind und verwendet werden, abgeschieden werden. Die Dummy-Gate-Schicht kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität von den Isolationsgebieten 96 haben.
  • Dann werden Masken 104 über der Dummy-Gate-Schicht gebildet. Die Masken 104 können aus Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen gebildet werden und können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden. In der veranschaulichten Ausführungsform weist die Maske 104 eine erste Maskenschicht 104A (z.B. eine Siliziumoxidschicht) und eine zweite Maskenschicht 104B (z.B. eine Siliziumnitridschicht) auf. Die Struktur der Masken 104 wird dann durch eine annehmbare Ätztechnik auf die Dummy-Gate-Schicht übertragen, um die Dummy-Gates 102 zu bilden, und dann durch eine annehmbare Ätztechnik auf die Dummy-Dielektrikumschicht übertragen, um Dummy-Gate-Dielektrika 97zu bilden. Die Dummy-Gates 102 bedecken Abschnitte der Schichtstapel 92, die den Kanalgebieten des gebildeten GAA FET entsprechen. Die Struktur der Masken 104 kann zum physischen Trennen jedes der Dummy-Gates 102 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 102 können auch eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der Finnenstruktur 91 ist. Das Dummy-Gate-102 und das Dummy-Gate-Dielektrikum 97 werden in manchen Ausführungsformen gemeinsam als eine Dummy-Gate-Struktur bezeichnet.
  • Anschließend wird eine Gate-Abstandhalterschicht 108 durch konformes Abscheiden eines Isoliermaterials über den Schichtstapeln 92, STI-Gebieten 96 und Dummy-Gates 102 gebildet. Das Isoliermaterial kann Siliziumnitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein. In manchen Ausführungsformen weist die Gate-Abstandhalterschicht 108 mehrere Teilschichten auf. Zum Beispiel kann eine erste Teilschicht (manchmal als eine Gate-Dichtungsabstandhalterschicht bezeichnet) durch Wärmeoxidation oder eine Abscheidung gebildet werden und eine zweite Teilschicht (manchmal als eine Haupt-Gate-Abstandhalterschicht bezeichnet) kann konform auf der ersten Teilschicht abgeschieden werden.
  • 5B veranschaulicht die Querschnittsansicht der FeRAM-Vorrichtung 100 in 5A entlang Querschnitten E-E in 5A. Der Querschnitt E-E entspricht Querschnitt A-A in 1. Ähnlich veranschaulichen folgende Figuren mit dem Buchstaben B (z.B. 6B) die Querschnittsansicht der FeRAM-Vorrichtung 100 entlang Querschnitten E-E.
  • Danach werden in 6A und 6B die Gate-Abstandhalterschichten 108 durch einen anisotropen Ätzprozess geätzt, um Gate-Abstandhalter 108 zu bilden. Der anisotrope Ätzprozess kann horizontale Abschnitte der Gate-Abstandhalterschicht 108 entfernen (z.B. Abschnitte über den STI-Gebieten 96 und über den Dummy-Gates 102), wobei verbleibende vertikale Abschnitte der Gate-Abstandhalterschicht 108 (z.B. Abschnitte entlang Seitenwänden der Dummy-Gates 102 und entlang Seitenwänden der Dummy-Gate-Dielektrikum 97) die Gate-Abstandhalter 108 bilden.
  • Nach der Bildung der Gate-Abstandhalter 108 kann eine Implantation für leicht dotierte Source/Drain (LDD) Gebiete (nicht dargestellt) durchgeführt werden. Es kann ein geeigneter Typ (z.B. P oder N) Störstellen in die freigelegten Schichtstapel 92 und/oder Halbleiterfinnen 90 implantiert werden. Die N-Störstellen können beliebige geeignete N-Störstellen sein, wie Phosphor, Arsen, Antimon oder dergleichen, und die P-Störstellen können beliebige geeignete P-Störstellen sein, wie Bor, BF2, Indium oder dergleichen. Die leicht dotierten Source/Drain-Gebiete können eine Konzentration von Störstellen von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Es kann ein Temperprozess verwendet werden, um die implantierten Störstellen zu aktivieren.
  • Anschließend werden Öffnungen 110 (die auch als Vertiefungen bezeichnet werden können) in den Schichtstapeln 92 gebildet. Die Öffnungen 110 können sich durch die Schichtstapel 92 und in die Halbleiterfinnen 90 erstrecken. Die Öffnungen 110 können durch jede annehmbare Ätztechnik gebildet werden, z.B. unter Verwendung der Dummy-Gates 102 als Ätzmasken.
  • Nach Bildung der Öffnungen 110 wird ein selektiver Ätzprozess durchgeführt, um Endabschnitte des ersten Halbleitermaterials 52 zu bilden, die durch die Öffnungen 110 freigelegt sind, ohne im Wesentlichen das zweite Halbleitermaterial 54 anzugreifen. Nach dem selektiven Ätzprozess werden Vertiefungen in dem ersten Halbleitermaterial 52 an Stellen gebildet, wo die entfernten Endabschnitte sich befunden haben.
  • Danach wird eine innere Abstandhalterschicht (z.B. konform) in der Öffnung 110 gebildet. Die innere Abstandhalterschicht füllt auch die Vertiefungen in dem ersten Halbleitermaterial 52, die durch den vorherigen selektiven Ätzprozess gebildet wurden. Die innere Abstandhalterschicht kann ein geeignetes dielektrisches Material, wie Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder dergleichen sein, das durch ein geeignetes Abscheidungsverfahren wie PVD, CVD, ALD oder dergleichen gebildet wird. Danach wird ein Ätzprozess, wie ein anisotroper Ätzprozess durchgeführt, um Abschnitte der inneren Abstandhalterschichten zu entfernen, die außerhalb der Vertiefungen in dem ersten Halbleitermaterial 52 angeordnet sind. Die verbleibenden Abschnitte der inneren Abstandhalterschichten (z.B. Abschnitte, die im Inneren der Vertiefungen in dem ersten Halbleitermaterial 52 angeordnet sind) bilden die inneren Abstandhalter 55.
  • Danach werden in 7A und 7B, Source/Drain-Gebiete 112 in den Öffnungen 110 gebildet. In der veranschaulichten Ausführungsform sind die Source/Drain-Gebiete 112 aus einem epitaktischen Material (epitaktischen Materialien) gebildet und können daher auch als epitaktische Source/Drain-Gebiete 112 bezeichnet werden. In manchen Ausführungsformen sind die epitaktischen Source/Drain-Gebiete 112 in den Öffnungen 110 gebildet, um Spannung in den entsprechenden Kanalgebieten des gebildeten GAA FET auszuüben, wodurch Leistung verbessert wird. Die epitaktischen Source/Drain-Gebiete 112 sind so gebildet, dass jedes Dummy-Gate-102 zwischen entsprechenden benachbarten Paaren der epitaktischen Source/Drain-Gebiete 112 angeordnet ist. In manchen Ausführungsformen werden die Gate-Abstandhalter 108 zum Trennen der epitaktischen Source/Drain-Gebiete 112 von den Dummy-Gates 102 durch einen angemessenen seitlichen Abstand verwendet, sodass die epitaktischen Source/Drain-Gebiete 112 anschließend gebildete Gates des resultierenden GAA FET nicht kurzschließen.
  • Die epitaktischen Source/Drain-Gebiete 112 werden in manchen Ausführungsformen in den Öffnungen 110 epitaktisch gezüchtet. Die epitaktischen Source/Drain-Gebiete 112 können jedes annehmbare Material enthalten, wie für eine N- oder P-Vorrichtung angemessen. Wenn zum Beispiel N-Vorrichtungen gebildet werden, können die epitaktischen Source/Drain-Gebiete 112 Materialien enthalten, die eine Zugbelastung in den Kanalgebieten ausüben, wie Silizium, SiC, SiCP, SiP oder dergleichen. Ebenso, wenn P-Vorrichtungen gebildet sind, können die epitaktischen Source/Drain-Gebiete 112 Materialien enthalten, die eine Druckbelastung in den Kanalgebieten ausüben, wie SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source/Drain-Gebiete 112 können Oberflächen aufweisen, die von entsprechenden Oberflächen der Finnen abstehen und Facetten haben können.
  • Die epitaktischen Source/Drain-Gebiete 112 und/oder die Finnen können mit Dotierstoffen implantiert sein, um Source/Drain-Gebiete zu bilden, ähnlich dem zuvor besprochenen Prozess zum Bilden leicht dotierter Source/Drain-Gebiete, gefolgt von einem Tempern. Die Source/Drain-Gebiete können eine Störstellenkonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Die N- und/oder P-Störstellen für Source/Drain-Gebiete können beliebige der zuvor besprochenen Störstellen sein. In manchen Ausführungsformen können die epitaktischen Source/Drain-Gebiete 112 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Gebiete 112 verwendet werden, haben obere Oberflächen der epitaktischen Source/Drain-Gebiete 112 Facetten, die sich seitlich nach außen über Seitenwände der Finnen 90 hinaus erstrecken. In manchen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Gebiete 112, die über benachbarten Finnen 90 gebildet sind, nach Beendigung des Epitaxieprozesses getrennt. In anderen Ausführungsformen verschmelzen benachbarte epitaktische Source/Drain-Gebiete 112 über benachbarten Finnen 90, um ein durchgehendes Source/Drain-Gebiet zu bilden.
  • Danach wird eine Kontaktätzstoppschicht (CESL) 116 (z.B. konform) über den Source/Drain-Gebieten 112 und über dem Dummy-Gate-102 gebildet und ein erstes Zwischenschichtdielektrikum (ILD) 114 wird dann über der CESL 116 abgeschieden. Die CESL 116 ist aus einem Material mit einer anderen Ätzrate als die erste ILD 114 gebildet und kann aus Siliziumnitrid unter Verwendung von PECVD gebildet werden, obwohl andere dielektrische Materialien wie Siliziumoxid, Siliziumoxynitrid, Kombinationen davon oder dergleichen und alternative Techniken zum Bilden der CESL 116, wie Niederdruck-CVD (LPCVD), PVD oder dergleichen alternativ verwendet werden könnten.
  • Die erste ILD 114 kann aus einem dielektrischen Material gebildet werden und kann durch ein geeignetes Verfahren, wie CVD, plasmaverstärkte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien für die erste ILD 114 können Siliziumoxid, Phospho-Silicatglas (PSG), Boro-Silicatglas (BSG), bordotiertes Phospho-Silicatglas (BPSG) undotiertes Silicatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden.
  • Danach werden in 8A und 8B die Dummy-Gates 102 entfernt. Zum Entfernen der Dummy-Gates 102 wird ein Planarisierungsprozess, wie ein CMP, durchgeführt, um die Deckflächen der ersten ILD 114 und CESL 116 mit den Deckflächen der Dummy-Gates 102 und Gate-Abstandhalter 108 bündig zu machen. Der Planarisierungsprozess kann auch die Masken 104 (siehe 7A) auf den Dummy-Gates 102 und Abschnitte der Gate-Abstandhalter 108 entlang Seitenwänden der Masken 104 entfernen. Nach dem Planarisierungsprozess sind Deckflächen der Dummy-Gates 102, Gate-Abstandhalter 108 und ersten ILD 114 bündig. Daher sind die Deckflächen der Dummy-Gates 102 durch die erste ILD 114 freigelegt.
  • Danach werden die Dummy-Gates 102 in einem Ätzschritt (Ätzschritten) entfernt, sodass Vertiefungen 103 gebildet werden. In manchen Ausführungsformen werden die Dummy-Gates 102 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der Reaktionsgas(e) verwendet, die die Dummy-Gates 102 selektiv ätzen, ohne die erste ILD 114 oder die Gate-Abstandhalter 108 zu ätzen. Jede Vertiefung 103 legt ein Kanalgebiet des GAA FET (z.B. Abschnitte der Schichtstapel 92) frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren der epitaktischen Source/Drain-Gebiete 112 angeordnet. Während der Entfernung der Dummy-Gates 102 kann das Dummy-Gate-Dielektrikum 97 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 102 geätzt werden. Das Dummy-Gate-Dielektrikum 97 kann dann nach Entfernung der Dummy-Gates 102 entfernt werden.
  • Danach in 9A und 9B wird eine Maskenschicht 81 (die auch als Maskenmaterial bezeichnet werden kann) gebildet, um die Vertiefungen 103 zu füllen. In manchen Ausführungsformen ist die Maskenschicht 81 ein Fotolack, der unter Verwendung eines geeigneten Bildungsverfahrens gebildet wird, wie Spinbeschichtung. Wie in 9A und 9B veranschaulicht, wird die Maskenschicht 81 gebildet, um die obere Oberfläche und Seitenwände der Schichtstapel 92 zu bedecken. Nach Bildung der Maskenschicht 81 kann ein Planarisierungsprozess, wie CMP, durchgeführt werden, um überschüssige Abschnitte der Maskenschicht 81 von der oberen Oberfläche der ersten ILD 114 zu entfernen.
  • Danach wird in 10A und 10B die Maskenschicht 81 vertieft, um obere Abschnitte der Schichtstapel 92 zu entfernen und Vertiefungen 105 werden zwischen Gate-Abstandhaltern 108 gebildet. Ein geeigneter Ätzprozess, z.B. ein Ätzprozess, der ein Ätzmittel verwendet, das für die Maskenschicht 81 selektiv ist (z.B. eine höhere Ätzrate für diese aufweist), kann durchgeführt werden um die Maskenschicht 81 zu vertiefen, ohne im Wesentlichen die anderen Materialien (z.B. 52, 54) der FeRAM-Vorrichtung 100 anzugreifen.
  • In dem Beispiel von 10B liegt die obere Oberfläche 81U der vertieften Maskenschicht 81 zwischen einer oberen Oberfläche und einer unteren Oberfläche der Schicht 52C des ersten Halbleitermaterials 52, sodass die Deckschicht 54C des zweiten Halbleitermaterials 54 freigelegt ist. In anschließender Bearbeitung wird die freigelegte Deckschicht 54C entfernt (z.B. durch einen selektiven Nassätzprozess), sodass die Anzahl von Schichten des zweiten Halbleitermaterials 54 in der anschließend gebildeten Nanostruktur 54 (z.B. Nanoblätter, siehe 12B) auf eine vorbestimmte Anzahl eingestellt (z.B. verringert) ist. Es ist zu beachten, dass 10B als ein nicht einschränkendes Beispiel die Deckschicht 54C des zweiten Halbleitermaterials 54 freigelegt durch die vertiefte Maskenschicht 81 zeigt, wobei die Anzahl von Schichten des zweiten Halbleitermaterials 54, die durch die vertiefte Maskenschicht 81 freigelegt sind, jede geeignete Anzahl sein kann, abhängig vom Design der FeRAM-Vorrichtung 100. Zum Beispiel kann zum Entfernen der zwei Deckschichten des zweiten Halbleitermaterials 54 die obere Oberfläche 81U der vertieften Maskenschicht 81 zwischen einer oberen Oberfläche und einer unteren Oberfläche der Schicht 52B des ersten Halbleitermaterials 52 sein, sodass Schichten 54C und 54B des zweiten Halbleitermaterials 54 freigelegt und dann durch einen anschließenden selektiven Ätzprozess entfernt werden.
  • Danach werden in 11A und 11B die freigelegten Schicht(en) (z.B. 54C) des zweiten Halbleitermaterials 54 entfernt. Zum Beispiel wird ein selektiver Ätzprozess (z.B. ein Nassätzprozess), der ein Ätzmittel verwendet, das für das zweite Halbleitermaterial 54 selektiv ist, durchgeführt, um die freigelegte(n) Schicht(en) des zweiten Halbleitermaterials 54 zu entfernen. In dem Beispiel von 11B ist der Boden der Vertiefung 105 erweitert, um den leeren Raum 53 zu enthalten, wo die Deckschicht 54C war. Insbesondere hat der obere Abschnitt (z.B. Abschnitt nahe der oberen Oberfläche der ersten ILD 114) der Vertiefung 105 eine erste Breite, die kleiner als eine zweite Breite des unteren Abschnitts (z.B. 53) der Vertiefung 105 ist.
  • Danach wird in 12A und 12B die Maskenschicht 81 entfernt. In Ausführungsformen, wo die Maskenschicht 81 ein Fotolack ist, kann die Maskenschicht 81 z.B. durch einen Veraschungsprozess entfernt werden. Danach wird das erste Halbleitermaterial 52 selektiv entfernt, um das zweite Halbleitermaterial 54 freizugeben, sodass das freigegebene zweite Halbleitermaterial 54 mehrere Nanostrukturen 54 bildet. Abhängig von dem Aspektverhältnis der Nanostrukturen 54 in 12B können die Nanostrukturen 54 in manchen Ausführungsformen als Nanoblätter oder Nanodrähte bezeichnet werden. In 12A und 12B erstrecken sich die Nanostrukturen 54 horizontal (z.B. im Wesentlichen parallel zu einer oberen Hauptoberfläche des Substrats 50) und sind voneinander getrennt. Nanostrukturen 54, die durch Schichten des zweiten Halbleitermaterials 54 in einem selben Schichtstapel 92 gebildet sind, sind vertikal ausgerichtet. Die Nanostrukturen 54 können gemeinsam als die Kanalgebiete 93 oder die Kanalschichten 93 der gebildeten FeRAM-Vorrichtung 100 bezeichnet werden. Wie in 12A dargestellt, werden leere Räume 53 (z.B. Spalten) durch die Entfernung des ersten Halbleitermaterials 52 gebildet.
  • In manchen Ausführungsformen wird das erste Halbleitermaterial 52 durch einen selektiven Ätzprozess unter Verwendung eines Ätzmittels entfernt, das für das erste Halbleitermaterial 52 selektiv ist, sodass das erste Halbleitermaterial 52 entfernt wird, ohne im Wesentlichen das zweite Halbleitermaterial 54 anzugreifen. In manchen Ausführungsformen wird ein isotroper Ätzprozess durchgeführt, um das erste Halbleitermaterial 52 zu entfernen. In manchen Ausführungsformen wird der isotrope Ätzprozess unter Verwendung eines Ätzgases und optional eines Trägergases durchgeführt, wo das Ätzgas F2 und HF enthält und das Trägergas ein Inertgas wie Ar, He, N2, Kombinationen davon oder dergleichen sein kann.
  • Die Bearbeitung zur Entfernung der Nanostruktur, die in 9A, 9B, 10A, 10B, 11A und 11B veranschaulicht ist, ermöglicht, dass die Anzahl von Schichten in der Nanostruktur 54 von der ursprünglichen Anzahl von Schichten des zweiten Halbleitermaterials 54, die in 2 gebildet ist, eingestellt (z.B. verringert) wird. Dadurch kann der Bereich der Kanalgebiete 93 des GAA FET in der FeRAM-Vorrichtung 100 eingestellt werden, wobei der Bereich der Kanalgebiete 93 die Summe der Außenflächenbereiche der Nanostrukturen 54 ist. Es ist zu beachten, dass durch Bilden der Nanostruktur 54 (z.B. Nanoblätter oder Nanodrähte) der Bereich der Kanalgebiete 93 verglichen mit einer FinFET-Vorrichtung nur mit Finnen 90 (z.B. ohne Nanostrukturen 54) in manchen Ausführungsformen vergrößert ist. Die Möglichkeit, den Bereich der Kanalgebiete 93 einzustellen, verbessert in vorteilhafter Weise die Leistung der FeRAM-Vorrichtung 100, wie in der Folge ausführlicher beschrieben ist. In manchen Ausführungsformen wird die Bearbeitung zur Entfernung der Nanostruktur, die in 9A, 9B, 10A, 10B, 11A und 11B veranschaulicht ist, weggelassen, sodass die Anzahl von Schichten in den Nanostrukturen 54 dieselbe ist wie die Anzahl ursprünglich abgeschiedener Schichten des zweiten Halbleitermaterials 54.
  • Danach werden in 13A und 13B Gate-Dielektrikum Schichten 120 und Gate-Elektroden 122 für Austausch-Gates gebildet. Die Gate-Dielektrikum Schichten 120 werden in den Vertiefungen 105, wie auf den Deckflächen und den Seitenwänden der Halbleiterfinnen 90 und an Seitenwänden der Gate-Abstandhalter 108 konform abgeschieden. Die Gate-Dielektrikumschichten 120 können auch auf der Deckfläche der ersten ILD 114 gebildet werden. Vor allem sind die Gate-Dielektrikumschichten 120 um die Nanostrukturen 54 geschlungen. Gemäß manchen Ausführungsformen weisen die Gate-Dielektrikumschichten 120 Siliziumoxid, Siliziumnitrid oder mehrfache Schichten davon auf. In manchen Ausführungsformen weisen die Gate-Dielektrikum Schichten 120 High-k dielektrisches Material auf und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 120 einen k-Wert größer als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb oder Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumschichten 120 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • Danach werden die Gate-Elektroden 122 über und um die Gate-Dielektrikumschichten 120 gebildet und füllen die verbleibenden Abschnitte der Vertiefungen 105. Die Gate-Elektroden 122 können ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder mehrfache Schichten davon enthalten. Obwohl eine einschichtige Gate-Elektrode 122 veranschaulicht ist, kann die Gate-Elektrode 122 eine beliebige Anzahl von Auskleidungsschichten (z.B. Sperrschichten), eine beliebige Anzahl von Austrittsarbeitsabstimmschichten und ein Füllmetall aufweisen. Nach der Bildung der Gate-Elektroden 122 kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um überschüssige Abschnitte der Gate-Dielektrikumschichten 120 und das Material der Gate-Elektroden 122 zu entfernen, welche überschüssigen Abschnitte über der oberen Oberfläche der ersten ILD 114 liegen. Die verbleibenden Abschnitte von Material der Gate-Elektroden 122 und der Gate-Dielektrikum Schichten 120 bilden somit Austausch-Gates der resultierenden FeRAM-Vorrichtung 100. Jede Gate-Elektrode 122 und die entsprechenden Gate-Dielektrikumschichten 120 können gemeinsam als ein Gate-Stapel, eine Austausch-Gate-Struktur oder eine Metall-Gate-Struktur bezeichnet werden. Jede Metall-Gate-Struktur erstreckt sich um die entsprechenden Nanostrukturen 54. In dem Beispiel von 13A hat die Gate-Elektrode 122 eine Breite W1 bei einem oberen Abschnitt und hat eine Breite W2 an einer Stelle nahe der obersten Nanostruktur 54 (z.B. an der Stelle, wo die entfernte Deckschicht 54C des zweiten Halbleitermaterials 54 war), wobei W1 kleiner als W2 ist. Zusätzlich hat die Gate-Elektrode 122 eine Breite W1A an einer Stelle zwischen Nanostrukturen 54 (oder zwischen einer untersten Nanostruktur 54 und der Finne 90), wo W1A kleiner als W2 ist.
  • In manchen Ausführungsformen wird eine Grenzflächenschicht 95 (in 13A und 13B nicht veranschaulicht, aber in 15 veranschaulicht) um die Nanostrukturen 54 gebildet, bevor die Gate-Dielektrikumschicht 120 gebildet wird. Die Grenzflächenschicht 95 kann ein Oxid (z.B. Siliziumoxid) des Materials der Nanostruktur 54 sein und kann durch z.B. einen Wärmeoxidationsprozess gebildet werden, obwohl die Grenzflächenschicht auch durch ein geeignetes Abscheidungsverfahren wie ALD gebildet werden kann.
  • Danach werden in 14A und 14B ferroelektrische Kondensatoren 136 über den und elektrisch gekoppelt an die Metall-Gate-Strukturen gebildet. Insbesondere ist jeder ferroelektrische Kondensator 136 elektrisch an die Metall-Gate-Struktur eines darunter liegenden GAA FET gekoppelt, um eine 1T-1C FeRAM-Speicherzelle zu bilden.
  • In manchen Ausführungsformen werden die ferroelektrischen Kondensatoren 136 durch aufeinanderfolgendes Bilden einer Bodenelektrodenschicht 137, einer ferroelektrischen Schicht 135 und einer Deckelektrodenschicht 133 über den Metall-Gate-Strukturen und über der oberen Oberfläche der ersten ILD 114 gebildet, dann werden die abgeschiedenen Schichten strukturiert, um die Bodenelektroden 137, die ferroelektrische Schicht 135 und die Deckelektrode 133 der ferroelektrischen Kondensatoren 136 zu bilden.
  • In manchen Ausführungsformen wird die Bodenelektrodenschicht 137 unter Verwendung eines elektrisch leitfähigen Materials, wie Cu, W, TiN, TaN, Ru, Co oder dergleichen, unter Verwendung eines geeigneten Bildungsverfahrens wie CVD, PVD, ALD oder dergleichen gebildet. Eine Dicke der Bodenelektrodenschicht 137 ist in manchen Ausführungsformen zwischen etwa 3 nm und etwa 20 nm. Wie in 14A und 14B veranschaulicht, wird die ferroelektrische Schicht 135 über der Bodenelektrodenschicht 137 gebildet. Die ferroelektrische Schicht 135 enthält in manchen Ausführungsformen ein ferroelektrisches Material, wie HfO2, HfZrO2, ZrO2 oder HfO2, dotiert durch La, Y, Si, oder Ge. Eine Dicke der ferroelektrischen Schicht 135 kann zwischen etwa 3 nm und etwa 20 nm sein. Es kann jedes geeignete Bildungsverfahren wie ALD, CVD, PVD oder dergleichen zur Bildung der ferroelektrischen Schicht 135 verwendet werden. In manchen Ausführungsformen enthält die Deckelektrodenschicht 133 ein elektrisch leitfähiges Material wie Cu, W, TiN, TaN, Ru, Co oder dergleichen und wird unter Verwendung eines geeigneten Bildungsverfahrens gebildet. Eine Dicke der Deckelektrodenschicht 133 ist in manchen Ausführungsformen zwischen etwa 3 nm und etwa 20 nm. Die abgeschiedenen Schichten werden danach unter Verwendung von z.B. Fotolithografie- und Ätztechniken strukturiert, um die entsprechenden Schichten der ferroelektrischen Kondensatoren 136 zu bilden.
  • Wie in 14A und 14B veranschaulicht, wird eine dielektrische Schicht 131 über der ersten ILD 114 um die ferroelektrischen Kondensatoren 136 gebildet. Die dielektrische Schicht 131 kann aus jedem geeigneten dielektrischen Material, wie Siliziumoxid, Siliziumnitrid oder dergleichen unter Verwendung eines geeigneten Bildungsverfahrens wie PVD, CVD oder dergleichen gebildet werden. Ein Planarisierungsprozess, wie CMP, kann so durchgeführt werden, dass die dielektrische Schicht 131 und die ferroelektrische Kondensatoren 136 eine komplanare obere Oberfläche aufweisen.
  • Zusätzliche Verarbeitung kann durchgeführt werden, um die Fertigung der FeRAM-Vorrichtung 100 fertigzustellen, wie für einen Durchschnittsfachmann sofort offensichtlich ist, und somit werden Einzelheiten hier nicht besprochen. Zum Beispiel können zusätzliche dielektrische Schichten über der dielektrischen Schicht 131 gebildet werden. Weiter können zusätzliche elektrisch leitfähige Merkmale, wie leitfähige Leitungen (z.B. Kupferleitungen) und Durchkontaktierungen in der ersten ILD 114 und/oder ihren darüber liegenden dielektrischen Schichten gebildet werden, um elektrisch an die Deckelektrode 133 der ferroelektrischen Kondensatoren 136 oder der Source/Drain-Gebiete 112 zu koppeln.
  • 15 veranschaulicht eine Querschnittsansicht einer FeRAM-Vorrichtung 100A gemäß einer anderen Ausführungsform. Die FeRAM-Vorrichtung 100A ist der FeRAM-Vorrichtung 100 von 14B ähnlich, weist aber mehrere Vorrichtungsgebiete 200, 300 und 400 auf. Die Querschnittsansicht der FeRAM-Vorrichtung 100A entlang z.B. des Querschnitts F-F in 15 kann dieselbe oder ähnlich wie jene in 14A sein. Wie in 15 dargestellt, sind Isolationsstrukturen 139 zwischen verschiedenen Vorrichtungsgebieten gebildet, um die Gate-Elektroden 122 zu trennen. Die Isolationsstrukturen 139 sind in manchen Ausführungsformen aus einem dielektrischen Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen, gebildet. In dem Beispiel von 15 erstrecken sich die Isolationsstrukturen 139 von der Gate-Dielektrikumschicht 120 am Boden der Gate-Elektrode 122 zu einer oberen Oberfläche der dielektrischen Schicht 131 distal von dem Substrat 50.
  • In 15 weist jedes Vorrichtungsgebiet (z.B. 200, 300 oder 400) eine 1T-1C FeRAM-Speicherzelle auf, die einen ferroelektrischen Kondensator 136 aufweist, der an die Gate-Elektrode 122 eines darunter liegenden GAA FET gekoppelt ist. Insbesondere sind in jedem der Vorrichtungsgebiete 200, 300 und 400 die Anzahl von Reihen und/oder die Anzahl von Spalten für die Nanostrukturen 54 des GAA FET unterschiedlich. Zusätzlich können auch die Höhen (z.B. H1, H2, H3) und die Breiten (z.B. W3, W4, W5) der Nanostrukturen 54 in verschiedenen Vorrichtungsgebieten verschieden sein. Die verschiedenen Strukturen und/oder Abmessungen für die Nanostrukturen 54 in einem unterschiedlichen Vorrichtungsgebiet können durch Anpassen/Wiederholen der Bearbeitungsschritte zum Bilden der FeRAM-Vorrichtung 100 für jedes Vorrichtungsgebiet erreicht werden, während ein anderes Vorrichtungsgebiet mit einer Maskenschicht abgedeckt wird.
  • In manchen Ausführungsformen wird die Anzahl von Spalten der Nanostrukturen 54 in jedem Vorrichtungsgebiet 200/300/400, die gleich der Anzahl von Finnen 90 in jedem Vorrichtungsgebiet ist, durch die Struktur der Maske 94 bestimmt, die zum Bilden der Finnen 90 verwendet wird (siehe, z.B. 3A und 3B). In manchen Ausführungsformen wird die Anzahl von Reihen der Nanostrukturen 54 in jedem Vorrichtungsgebiet durch die Anzahl von Schichten (z.B. 54A, 54B, 54C in 2) bestimmt, die ursprünglich in jedem Vorrichtungsgebiet abgeschieden wurden, und die Anzahl von Schichten (z.B. 54C in 10B), die durch den Nanostrukturentfernungsprozess entfernt wurden, der oben unter Bezugnahme auf 9A, 9B, 10A, 10B, 11A und 11B besprochen ist.
  • In manchen Ausführungsformen wird die Breite (z.B. W3, W4 oder W5) der Nanostrukturen 54 in jedem Vorrichtungsgebiet durch die Breite der Maske 94 bestimmt, die zum Bilden der Finnen 90 (siehe z.B. 3A und 3B) in diesem Vorrichtungsgebiet verwendet wird. In manchen Ausführungsformen wird die Höhe (z.B. H1, H2 oder H3) der Nanostrukturen 54 in jedem Vorrichtungsgebiet durch die Dicke der ursprünglich abgeschiedenen Schichten (z.B. 54A, 54B, 54C in 2) in jedem Vorrichtungsgebiet bestimmt. Mit anderen Worten, zur Bildung der FeRAM-Vorrichtung 100A kann jedes Vorrichtungsgebiet (z.B. 200, 300 oder 400) eine unterschiedliche Anzahl von Schichten des gebildeten Halbleitermaterials 52/54 und/oder verschiedene Schichten des zweiten Halbleitermaterials 54, die durch den Nanostrukturentfernungsprozess entfernt wurden, aufweisen, und die Dicken der Schichten des Halbleitermaterials 52/54 können so gebildet sein, dass sie unterschiedlich sind, um die verschiedenen Höhen (z.B. H1, H2 und H3) der Nanostrukturen 54 in verschiedenen Vorrichtungsgebieten aufzunehmen.
  • Daher kann durch Einstellen der Anzahl von Schichten der Halbleitermaterialien 52/54 in dem mehrschichtigen Stapel 64 in jedem Vorrichtungsgebiet, durch Einstellen der Form/Dimension der Maske 94, die zum Bilden der Finnen 90 verwendet wird, und durch Einstellen, wie viele Schichten (z.B. 54C in 10B) der Nanostrukturen 54 durch den Nanostrukturentfernungsprozess entfernt werden, der Bereich des Kanalgebiets 93 in jedem Vorrichtungsgebiet eingestellt werden. Daher bieten die hier offenbarten FeRAM-Vorrichtungen (z.B. 100 und 100A) große Flexibilität beim Abstimmen des Bereichs der Kanalgebiete 93 des GAA FET in jedem Vorrichtungsgebiet. In manchen Ausführungsformen bestimmt das Verhältnis zwischen dem Bereich der Kanalgebiete des GAA FET und dem Bereich des ferroelektrischen Kondensators (z.B. Bereich der ferroelektrischen Schicht 135 in einer Draufsicht) in der 1T-1C FeRAM-Speicherzelle die Leistung der Vorrichtung (z.B. Schwellenspannungsverschiebung). Die offenbarten Strukturen der FeRAM-Vorrichtungen (z.B. 100, 100A) bieten dadurch große Flexibilität beim Abstimmen der Leistung der Vorrichtung (z.B. Schwellenspannungsverschiebung), wie in der Folge ausführlich besprochen wird.
  • In manchen Ausführungsformen hat die ferroelektrische Schicht 135 des ferroelektrischen Kondensators 136 in der FeRAM-Vorrichtung (z.B. 100 oder 100A) mit einer 1T-1C Struktur zwei elektrische Polarisationsrichtungen, die verwendet werden, um den digitalen Wert (z.B. 0 oder 1) in der FeRAM-Speicherzelle zu speichern. Wenn zum Beispiel die ferroelektrische Schicht 135 in der 1T-1C FeRAM-Speicherzelle eine erste elektrische Polarisationsrichtung hat, hat der GAA FET in der 1T-1C Speicherzelle eine erste Schwellenspannung (z.B. 1V). Wenn die ferroelektrische Schicht 135 in der 1T-1C FeRAM-Speicherzelle eine zweite elektrische Polarisationsrichtung hat, hat der GAA FET eine zweite Schwellenspannung (z.B. 2V). Die Differenz zwischen den zwei Schwellenspannungen kann als die Schwellenspannungsverschiebung bezeichnet werden. Eine größere Schwellenspannungsverschiebung macht es leichter (z.B. weniger fehleranfällig), den digitalen Wert, der in der Speicherzelle gespeichert ist, auszulesen. Wenn zum Beispiel eine Lesespannung (z.B. eine Spannung zwischen den zwei Schwellenspannungen) an den GAA FET angelegt wird (z.B. an der Deckelektrode 133 angelegt wird), kann der GAA FET in der 1T-1C Speicherzelle, abhängig von der Polarisationsrichtung der ferroelektrischen Schicht 135 (und somit der Schwellenspannung), eingeschaltet werden oder nicht, was zu einer unterschiedlichen Strommenge führt, die durch den GAA FET fließt. Die Differenz in dem Strom, der durch den GAA FET fließt, wird verwendet, um den digitalen Wert zu bestimmen, der in der Speicherzelle gespeichert ist. In dem oben stehenden Beispiel mit zwei Schwellenspannungen von 1V und 2V, unter der Annahme, dass eine Lesespannung von 1,5V verwendet wird, steht ein Spielraum von ±0,5V zur Verfügung, um Vorrichtungsvariationen zu tolerieren.
  • Mit der gegenwärtig offenbarten Struktur für die FeRAM-Vorrichtung wird eine größere Differenz (z.B. ein größeres Verhältnis) zwischen dem Bereich der Kanalgebiete 93 (z.B. Außenflächenbereiche der Nanostrukturen 54, die von der Gate-Elektrode 122 umgeben sind) des GAA FET und dem Bereich der ferroelektrischen Schicht 135 in dem ferroelektrischen Kondensator 136 erreicht, was die Schwellenspannungsverschiebung für die gebildete FeRAM-Speicherzelle erhöht. Für das oben stehende Beispiel können die zwei Schwellenspannungen (z.B. 1V und 2V) 0,5V bzw. 2,5V werden, wodurch eine Lesespannung von 1,5V verwendet werden kann, mit einem Spielraum von ±1V, um mehr Vorrichtungsvariationen zu tolerieren, was zuverlässiger und weniger fehleranfällig ist. Zusätzlich können die offenbarten Strukturen und Bildungsverfahren für die FeRAM-Vorrichtungen leicht in einen bestehenden Herstellungsablauf integriert werden, um eine verbesserte Leistung der Vorrichtung und Abstimmkapazität zu erreichen.
  • Variationen der offenbarten Ausführungsformen sind möglich und sollen vollständig im Umfang der vorliegenden Offenbarung enthalten sein. Zum Beispiel kann abhängig von der Art der gebildeten Vorrichtung (z.B. N- oder P-Vorrichtung) das zweite Halbleitermaterial 54 entfernt werden und das erste Halbleitermaterial 52 kann verbleiben, um die Nanostrukturen zu bilden.
  • 16 veranschaulicht ein Ablaufdiagramm eines Verfahrens 1000 zur Fertigung einer Halbleitervorrichtung gemäß manchen Ausführungsformen. Es sollte klar sein, dass die Verfahrensausführungsform, die in 16 gezeigt ist, nur ein Beispiel vieler möglicher Verfahrensausführungsformen ist. Ein Durchschnittsfachmann würde viele Variationen, Alternativen und Änderungen erkennen. Zum Beispiel können verschiedene Schritte, wie in 16 veranschaulicht, hinzugefügt, entfernt, ersetzt, neu angeordnet oder wiederholt werden.
  • Unter Bezugnahme auf 16 wird in Schritt 1010 eine erste Finne gebildet, die über einem Substrat vorragt. In Schritt 1020 werden erste Source/Drain-Gebiete über der ersten Finne gebildet. In Schritt 1030 werden mehrere erste Nanostrukturen über der ersten Finne zwischen den ersten Source/Drain-Gebieten gebildet. In Schritt 1040 wird eine erste Gate-Struktur um die mehreren ersten Nanostrukturen gebildet. In Schritt 1040 wird ein erster ferroelektrischer Kondensator über der und elektrisch gekoppelt an die erste(n) Gate-Struktur gebildet.
  • Ausführungsformen können Vorteile erzielen. Mit der gegenwärtig offenbarten Struktur für die FeRAM-Vorrichtung kann der Bereich der Kanalgebiete des GAA FET in der FeRAM-Vorrichtung flexibel eingestellt werden. Zusätzlich können verschiedene Vorrichtungsgebiete der FeRAM-Vorrichtung anders eingestellt werden. Infolgedessen wird ein großes Verhältnis zwischen dem Bereich der Kanalgebiete 93 des GAA FET und dem Bereich der ferroelektrischen Schicht 135 in dem ferroelektrischen Kondensator 136 erzielt, wodurch die Schwellenspannungsverschiebung für die gebildete FeRAM-Speicherzelle erhöht wird und ein leichterer Lesebetrieb der FeRAM-Vorrichtung mit mehr Toleranz für Vorrichtungsvariationen möglich ist. Zusätzlich können die offenbarten Strukturen und Bildungsverfahren für die FeRAM-Vorrichtungen leicht in einen bestehenden Herstellungsablauf integriert werden, um eine verbesserte Leistung der Vorrichtung und Abstimmkapazität zu erreichen.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden einer ersten Finne, die über ein Substrat vorragt; Bilden erster Source/Drain-Gebiete über der ersten Finne; Bilden mehrerer erster Nanostrukturen über der ersten Finne zwischen den ersten Source/Drain-Gebieten; Bilden einer ersten Gate-Struktur um die mehreren ersten Nanostrukturen; und Bilden eines ersten ferroelektrischen Kondensators über der und elektrisch gekoppelt an die erste(n) Gate-Struktur. In einer Ausführungsform umfasst Bilden der mehreren ersten Nanostrukturen: Bilden eines ersten Schichtstapels über der ersten Finne, wobei der erste Schichtstapel abwechselnde Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; und nach Bilden der ersten Source/Drain-Gebiete, selektives Entfernen des ersten Halbleitermaterials des ersten Schichtstapels, wobei nach dem selektiven Entfernen das zweite Halbleitermaterial des ersten Schichtstapels verbleibt, um die mehreren ersten Nanostrukturen zu bilden. In einer Ausführungsform umfasst Bilden der mehreren ersten Nanostrukturen weiter, vor selektivem Entfernen des ersten Halbleitermaterials, Entfernen mindestens einer Deckschicht des zweiten Halbleitermaterials des ersten Schichtstapels. In einer Ausführungsform umfasst Entfernen der Deckschicht des zweiten Halbleitermaterials: Bilden einer Maskenschicht um den ersten Schichtstapel, wobei sich die Maskenschicht weiter von dem Substrat erstreckt als der erste Schichtstapel; Vertiefen der Maskenschicht, um mindestens die Deckschicht des zweiten Halbleitermaterials des ersten Schichtstapels freizulegen; und Durchführen eines Ätzprozesses unter Verwendung eines Ätzmittels, das für das zweite Halbleitermaterial selektiv ist, um mindestens die freigelegte Deckschicht des zweiten Halbleitermaterials zu entfernen. In einer Ausführungsform umfasst Bilden der ersten Gate-Struktur:
    • Bilden einer Gate-Dielektrikumschicht um die mehreren ersten Nanostrukturen; und Bilden eines elektrisch leitfähigen Materials um die Gate-Dielektrikumschicht, um eine Gate-Elektrode zu bilden, wobei die Gate-Elektrode eine erste Breite an einer ersten Stelle der entfernten Deckschicht des zweiten Halbleitermaterials aufweist, wobei die Gate-Elektrode eine zweite Breite an einer zweiten Stelle zwischen den mehreren ersten Nanostrukturen aufweist, wobei die erste Breite größer ist als die zweite Breite. In einer Ausführungsform umfasst Bilden der mehreren ersten Nanostrukturen weiter, nach Bilden des ersten Schichtstapels und vor dem selektiven Entfernen: Vertiefen von Endabschnitten des ersten Halbleitermaterials, um Vertiefungen in dem ersten Halbleitermaterial zu bilden; und Bilden von Innenabstandhaltern in den Vertiefungen. In einer Ausführungsform umfasst Bilden des ersten ferroelektrischen Kondensators: Bilden einer Bodenelektrode über der und elektrisch gekoppelt an die erste(n) Gate-Struktur; Bilden eines ferroelektrischen Films über der Bodenelektrode; und Bilden einer Deckelektrode über dem ferroelektrischen Film. In einer Ausführungsform umfasst das Verfahren weiter: Bilden einer zweiten Finne über dem Substrat; Bilden zweiter Source/Drain-Gebiete in der zweiten Finne; Bilden mehrerer zweiter Nanostrukturen über der zweiten Finne zwischen den zweiten Source/Drain-Gebieten, wobei die mehreren ersten Nanostrukturen eine erste Anzahl von Schichten des zweiten Halbleitermaterials aufweisen und die mehreren zweiten Nanostrukturen eine zweite Anzahl von Schichten des zweiten Halbleitermaterials aufweisen, wobei sich die erste Anzahl von der zweiten Anzahl unterscheidet; Bilden einer zweiten Gate-Struktur um die mehreren zweiten Nanostrukturen; und Bilden eines zweiten ferroelektrischen Kondensators über der und elektrisch gekoppelt an die zweite(n) Gate-Struktur. In einer Ausführungsform sind die mehreren ersten Nanostrukturen so gebildet, dass sie eine erste Breite aufweisen, und die mehreren zweiten Nanostrukturen sind so gebildet, dass sie eine zweite Breite aufweisen, die sich von der ersten Breite unterscheidet. In einer Ausführungsform weist eine erste Schicht des zweiten Halbleitermaterials in den mehreren ersten Nanostrukturen eine erste Höhe auf und eine zweite Schicht des zweiten Halbleitermaterials in den mehreren zweiten Nanostrukturen weist eine zweite Höhe auf, die sich von der ersten Höhe unterscheidet. In einer Ausführungsform umfasst das Verfahren weiter Bilden einer Isolationsstruktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur, wobei eine obere Oberfläche der Isolationsstruktur distal von dem Substrat mit einer oberen Oberfläche des ersten ferroelektrischen Kondensators bündig ist.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden einer ersten Finne und einer zweiten Finne, die über ein Substrat vorragen, wobei die erste Finne parallel zu der zweiten Finne ist; Bilden mehrerer erster Nanostrukturen über der ersten Finne, wobei die mehreren ersten Nanostrukturen eine erste Anzahl von Schichten eines ersten Halbleitermaterials aufweisen, die voneinander getrennt sind; Bilden mehrerer zweiter Nanostrukturen über der zweiten Finne, wobei die mehreren zweiten Nanostrukturen eine zweite Anzahl von Schichten des ersten Halbleitermaterials aufweisen, die voneinander getrennt sind, wobei die zweite Anzahl kleiner als die erste Anzahl ist; Bilden erster Source/Drain-Gebiete an gegenüberliegenden Enden der mehreren ersten Nanostrukturen; Bilden zweiter Source/Drain-Gebiete an gegenüberliegenden Enden der mehreren zweiten Nanostrukturen; Bilden einer ersten Gate-Struktur um die mehreren ersten Nanostrukturen; und Bilden einer zweiten Gate-Struktur um die mehreren zweiten Nanostrukturen. In einer Ausführungsform umfasst das Verfahren weiter: Bilden eines ersten ferroelektrischen Kondensators über der und elektrisch gekoppelt an die erste(n) Gate-Struktur; und Bilden eines zweiten ferroelektrischen Kondensators über der und elektrisch gekoppelt an die zweite(n) Gate-Struktur. In einer Ausführungsform umfasst das Verfahren weiter Bilden einer Isolationsstruktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur. In einer Ausführungsform umfasst Bilden der mehreren zweiten Nanostrukturen: Bilden eines Schichtstapels über der zweiten Finne, wobei der Schichtstapel abwechselnde Schichten des ersten Halbleitermaterials und eines zweiten Halbleitermaterials aufweist; Entfernen einer Deckschicht des ersten Halbleitermaterials des Schichtstapels distal von dem Substrat; und nach Entfernen der Deckschicht des ersten Halbleitermaterials, selektives Entfernen des zweiten Halbleitermaterials, wobei verbleibende Schichten des ersten Halbleitermaterials des Schichtstapels die mehreren zweiten Nanostrukturen bilden. In einer Ausführungsform umfasst Entfernen der Deckschicht des ersten Halbleitermaterials: Bilden einer Maskenschicht über dem Schichtstapel; Vertiefen der Maskenschicht, um die Deckschicht des ersten Halbleitermaterials des Schichtstapels freizulegen; und Entfernen der freigelegten Deckschicht des ersten Halbleitermaterials.
  • In einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Substrat; eine erste Finne über dem Substrat; mehrere erste Nanostrukturen über der ersten Finne, wobei die mehreren ersten Nanostrukturen eine erste Anzahl von Schichten eines ersten Halbleitermaterials aufweisen; eine erste Gate-Struktur um die mehreren ersten Nanostrukturen; eine zweite Finne über dem Substrat, benachbart zu der ersten Finne; mehrere zweite Nanostrukturen über der zweiten Finne, wobei die mehreren zweiten Nanostrukturen eine zweite Anzahl von Schichten des ersten Halbleitermaterials aufweisen, wobei sich die zweite Anzahl von der ersten Anzahl unterscheidet; eine erste Gate-Struktur um die mehreren ersten Nanostrukturen; und eine zweite Gate-Struktur um die mehreren zweiten Nanostrukturen. In einer Ausführungsform weist die Halbleitervorrichtung weiter auf: einen ersten ferroelektrischen Kondensator über der und elektrisch gekoppelt an die erste(n) Gate-Struktur; und einen zweiten ferroelektrischen Kondensator über der und elektrisch gekoppelt an die zweite(n) Gate-Struktur. In einer Ausführungsform weisen die mehreren ersten Nanostrukturen eine erste Breite auf und sind in einer ersten Anzahl von Spalten angeordnet und die mehreren zweiten Nanostrukturen weisen eine zweite Breite auf, die sich von der ersten Breite unterscheidet, und sind in einer zweiten Anzahl von Spalten angeordnet, die sich von der ersten Anzahl von Spalten unterscheidet. In einer Ausführungsform hat die erste Anzahl von Schichten des ersten Halbleitermaterials in den mehreren ersten Nanostrukturen eine erste Dicke und die zweite Anzahl von Schichten des ersten Halbleitermaterials in den mehreren zweiten Nanostrukturen hat eine zweite Dicke, die sich von der ersten Dicke unterscheidet.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, das Verfahren umfassend: Bilden einer ersten Finne, die über ein Substrat vorragt; Bilden erster Source/Drain-Gebiete über der ersten Finne; Bilden mehrerer erster Nanostrukturen über der ersten Finne zwischen den ersten Source/Drain-Gebieten; Bilden einer ersten Gate-Struktur um die mehreren ersten Nanostrukturen; und Bilden eines ersten ferroelektrischen Kondensators über der ersten Gate-Struktur und elektrisch gekoppelt an die erste Gate-Struktur.
  2. Verfahren nach Anspruch 1, wobei Bilden der mehreren ersten Nanostrukturen umfasst: Bilden eines ersten Schichtstapels über der ersten Finne, wobei der erste Schichtstapel abwechselnde Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; und nach dem Bilden der ersten Source/Drain-Gebiete, selektives Entfernen des ersten Halbleitermaterials des ersten Schichtstapels, wobei nach dem selektiven Entfernen das zweite Halbleitermaterial des ersten Schichtstapels verbleibt, um die mehreren ersten Nanostrukturen zu bilden.
  3. Verfahren nach Anspruch 2, wobei das Bilden der mehreren ersten Nanostrukturen weiter, vor dem selektiven Entfernen des ersten Halbleitermaterials, das Entfernen mindestens einer Deckschicht des zweiten Halbleitermaterials des ersten Schichtstapels umfasst.
  4. Verfahren nach Anspruch 3, wobei das Entfernen der Deckschicht des zweiten Halbleitermaterials umfasst: Bilden einer Maskenschicht um den ersten Schichtstapel, wobei sich die Maskenschicht weiter von dem Substrat erstreckt als der erste Schichtstapel; Vertiefen der Maskenschicht, um mindestens die Deckschicht des zweiten Halbleitermaterials des ersten Schichtstapels freizulegen; und Durchführen eines Ätzprozesses unter Verwendung eines Ätzmittels, das für das zweite Halbleitermaterial selektiv ist, um mindestens die freigelegte Deckschicht des zweiten Halbleitermaterials zu entfernen.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei Bilden der ersten Gate-Struktur umfasst: Bilden einer Gate-Dielektrikumschicht um die mehreren ersten Nanostrukturen; und Bilden eines elektrisch leitfähigen Materials um die Gate-Dielektrikumschicht, um eine Gate-Elektrode zu bilden, wobei die Gate-Elektrode eine erste Breite an einer ersten Stelle der entfernten Deckschicht des zweiten Halbleitermaterials aufweist, wobei die Gate-Elektrode eine zweite Breite an einer zweiten Stelle zwischen den mehreren ersten Nanostrukturen aufweist, wobei die erste Breite größer ist als die zweite Breite.
  6. Verfahren nach Anspruch 2, wobei das Bilden der mehreren ersten Nanostrukturen nach dem Bilden des ersten Schichtstapels und vor dem selektiven Entfernen weiter umfasst: Vertiefen von Endabschnitten des ersten Halbleitermaterials, um Vertiefungen in dem ersten Halbleitermaterial zu bilden; und Bilden von Innenabstandhaltern in den Vertiefungen.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden des ersten ferroelektrischen Kondensators umfasst: Bilden einer Bodenelektrode über der ersten Gate-Struktur und elektrisch gekoppelt an die erste Gate-Struktur; Bilden eines ferroelektrischen Films über der Bodenelektrode; und Bilden einer Deckelektrode über dem ferroelektrischen Film.
  8. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend: Bilden einer zweiten Finne über dem Substrat; Bilden zweiter Source/Drain-Gebiete in der zweiten Finne; Bilden mehrerer zweiter Nanostrukturen über der zweiten Finne zwischen den zweiten Source/Drain-Gebieten, wobei die mehreren ersten Nanostrukturen eine erste Anzahl von Schichten des zweiten Halbleitermaterials aufweisen und die mehreren zweiten Nanostrukturen eine zweite Anzahl von Schichten des zweiten Halbleitermaterials aufweisen, wobei sich die erste Anzahl von der zweiten Anzahl unterscheidet; Bilden einer zweiten Gate-Struktur um die mehreren zweiten Nanostrukturen; und Bilden eines zweiten ferroelektrischen Kondensators über der die zweiten Gate-Struktur und elektrisch gekoppelt an die zweite Gate-Struktur.
  9. Verfahren nach Anspruch 8, wobei die mehreren ersten Nanostrukturen eine erste Breite aufzuweisen, und die mehreren zweiten Nanostrukturen eine zweite Breite aufzuweisen, die sich von der ersten Breite unterscheidet.
  10. Verfahren nach Anspruch 8 oder 9, wobei eine erste Schicht des zweiten Halbleitermaterials in den mehreren ersten Nanostrukturen eine erste Höhe aufweist und eine zweite Schicht des zweiten Halbleitermaterials in den mehreren zweiten Nanostrukturen eine zweite Höhe aufweist, die sich von der ersten Höhe unterscheidet.
  11. Verfahren nach einem der Ansprüche 8 bis 10, weiter umfassend Bilden einer Isolationsstruktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur, wobei eine obere Oberfläche der Isolationsstruktur distal von dem Substrat mit einer oberen Oberfläche des ersten ferroelektrischen Kondensators bündig ist.
  12. Verfahren zum Bilden einer Halbleitervorrichtung, das Verfahren umfassend: Bilden einer ersten Finne und einer zweiten Finne, die über ein Substrat vorragen, wobei die erste Finne parallel zu der zweiten Finne ist; Bilden mehrerer erster Nanostrukturen über der ersten Finne, wobei die mehreren ersten Nanostrukturen eine erste Anzahl von Schichten eines ersten Halbleitermaterials aufweisen, die voneinander getrennt sind; Bilden mehrerer zweiter Nanostrukturen über der zweiten Finne, wobei die mehreren zweiten Nanostrukturen eine zweite Anzahl von Schichten des ersten Halbleitermaterials aufweisen, die voneinander getrennt sind, wobei die zweite Anzahl kleiner als die erste Anzahl ist; Bilden erster Source/Drain-Gebiete an gegenüberliegenden Enden der mehreren ersten Nanostrukturen; Bilden zweiter Source/Drain-Gebiete an gegenüberliegenden Enden der mehreren zweiten Nanostrukturen; Bilden einer ersten Gate-Struktur um die mehreren ersten Nanostrukturen; und Bilden einer zweitem Gate-Struktur um die mehreren zweiten Nanostrukturen.
  13. Verfahren nach Anspruch 12, weiter umfassend: Bilden eines ersten ferroelektrischen Kondensators über der ersten Gate-Struktur und elektrisch gekoppelt an die erste Gate-Struktur; und Bilden eines zweiten ferroelektrischen Kondensators über der zweiten Gate-Struktur und elektrisch gekoppelt an die zweite Gate-Struktur.
  14. Verfahren nach Anspruch 12 oder 13, weiter umfassend Bilden einer Isolationsstruktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Bilden der mehreren zweiten Nanostrukturen umfasst: Bilden eines Schichtstapels über der zweiten Finne, wobei der Schichtstapel abwechselnde Schichten des ersten Halbleitermaterials und eines zweiten Halbleitermaterials aufweist; Entfernen einer Deckschicht des ersten Halbleitermaterials des Schichtstapels distal von dem Substrat; und Nachdem Entfernen der Deckschicht des ersten Halbleitermaterials, selektives Entfernen des zweiten Halbleitermaterials, wobei verbleibende Schichten des ersten Halbleitermaterials des Schichtstapels die mehreren zweiten Nanostrukturen bilden.
  16. Verfahren nach Anspruch 15, wobei das Entfernen der Deckschicht des ersten Halbleitermaterials umfasst: Bilden einer Maskenschicht über dem Schichtstapel; Vertiefen der Maskenschicht, um die Deckschicht des ersten Halbleitermaterials des Schichtstapels freizulegen; und Entfernen der freigelegten Deckschicht des ersten Halbleitermaterials.
  17. Halbleitervorrichtung, aufweisend: ein Substrat; eine erste Finne über dem Substrat; mehrere erste Nanostrukturen über der ersten Finne, wobei die mehreren ersten Nanostrukturen eine erste Anzahl von Schichten eines ersten Halbleitermaterials aufweisen; eine erste Gate-Struktur um die mehreren ersten Nanostrukturen; eine zweite Finne über dem Substrat benachbart zu der ersten Finne; mehrere zweite Nanostrukturen über der zweiten Finne, wobei die mehreren zweiten Nanostrukturen eine zweite Anzahl von Schichten des ersten Halbleitermaterials aufweisen, wobei sich die zweite Anzahl von der ersten Anzahl unterscheidet; eine erste Gate-Struktur um die mehreren ersten Nanostrukturen; und eine zweite Gate-Struktur um die mehreren zweiten Nanostrukturen.
  18. Halbleitervorrichtung nach Anspruch 17, weiter aufweisend: einen ersten ferroelektrischen Kondensator über der ersten Gate-Struktur und elektrisch gekoppelt an die erste Gate-Struktur; und einen zweiten ferroelektrischen Kondensator über der zweiten Gate-Struktur und elektrisch gekoppelt an die zweite Gate-Struktur.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei die mehreren ersten Nanostrukturen eine erste Breite aufweisen und in einer ersten Anzahl von Spalten angeordnet sind, und die mehreren zweiten Nanostrukturen eine zweite Breite aufweisen, die sich von der ersten Breite unterscheidet, und in einer zweiten Anzahl von Spalten angeordnet sind, die sich von der ersten Anzahl von Spalten unterscheidet.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die erste Anzahl von Schichten des ersten Halbleitermaterials in den mehreren ersten Nanostrukturen eine erste Dicke aufweist und die zweite Anzahl von Schichten des ersten Halbleitermaterials in den mehreren zweiten Nanostrukturen eine zweite Dicke aufweist, die sich von der ersten Dicke unterscheidet.
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