KR20230021517A - 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치 - Google Patents

반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치 Download PDF

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Abstract

본 개시에 따른 일 실시예는, 제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층을 둘러싸는 절연막, 상기 절연막을 둘러싸는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 마련되는 강유전체층 및 상기 강유전체층 상에 마련되는 제2 게이트 전극층을 포함하는 반도체 소자를 제공한다.

Description

반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치{Semiconductor device, array structure of the semiconductor device, neuromorphic circuit including the semiconductor and computing apparatus including the neuromorphic circuit}
본 개시의 기술적 사상은 일반적으로 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치에 관한 것으로서, 더욱 상세하게는 반도체층을 둘러싸는 절연막과 플로팅 게이트 전극층을 포함하는 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치에 관한 것이다.
디램(DRAM) 메모리 소자는 전하를 저장하는 커패시터와 해당 커패시터를 스위칭 하기 위한 선택 트랜지스터로 구성되어 있다. 디램 메모리 소자는 캐패시터 내에 저장된 전하의 유무로 디지털 정보 1과 0을 표시하는 메모리 소자이다.
디램 메모리 소자의 구조로서, 2차원 평면 상에 트랜지스터를 형성하고 그 위로 수직하게 캐패시터를 원통형으로 세우는 구조가 알려져 있다. 디램 메모리 소자를 집적한 집적 회로의 집적도를 높이기 위해서는 디램 메모리 소자에 포함된 트랜지스터뿐만 아니라 캐패시터의 크기를 줄여야 한다. 그러나, 일정량 이상의 전하를 저장하기 위해서는 일정 크기 이상의 캐패시터가 필요하고, 게이트 라인 저항의 증가, 단채널 효과(short channel effect) 등의 이슈로 인해 선택 트랜지스터의 크기의 축소에도 한계가 있다. 이러한 디램 메모리 소자는 커패시터를 포함함으로, 3차원적으로 적층하는 데에도 불리하다.
한편, 커패시터를 구비하지 않고 트랜지스터만으로 디지털 정보 1과 0을 표현할 수 있는, 3차원 적층에 매우 유리한 강유전체 전계 효과 트랜지스터(ferroelectric FET; FeFET)가 알려져 있다.
FeFET의 구조로서, MFIS(Metal-Ferroelectric-Insulator-Semiconductor) 구조가 알려져 있다. MFIS 구조의 FeFET의 내구성(endurance)은 약 105 사이클로, 1010 사이클 이상의 내구성(endurance)이 요구되는 디램 메모리 소자에 적용하기에는 부족한 실정이다. MFIS의 내구성의 열화 원인은 절연막에 인가되는 고 전압으로 인해 절연막에서 강유전체층 쪽으로 발생하는 차지 트래핑(charge trapping) 현상으로 인해 FeFET의 메모리 윈도우(memory window)가 없어지기 때문이다.
강유전체층에서 발생하는 차지 트래핑 현상을 줄여 내구성이 향상된 FeFET의 구조로서, MFMIS(Metal-Ferroelectric-Metal-Insulator-Semiconductor) 구조가 알려져 있다. MFMIS 구조의 FeFET에서는 강유전체층을 사이에 두고 서로 이격된 컨트롤 게이트 전극층과 플로팅 게이트 전극층 사이의 강유전체층 커패시턴스(CFE)와 절연층을 사이에 두고 서로 이격된 플로팅 게이트 전극층과 반도체층 사이의 절연층 커패시턴스(CDE)의 비율을 조절함으로써 절연막에 인가되는 전압을 낮출 수 있고, 이에 따라, 강유전체층에서 발생하는 차지 트래핑 현상을 감소시킬 수 있다. 그러나, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율을 조절하기 위해, 강유전체층의 크기를 줄이거나, 절연층의 크기를 증가시킬 필요가 있고, 이는 공정 난이도를 증가시키거나 FeFET의 집적도를 높이는 데에 저해 요인이 된다.
본 개시의 다양한 실시예에 따라, 높은 내구성과 향상된 집적도를 가지는 3차원 구조의 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치를 제공하고자 한다.
일 실시예는,
제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층을 둘러싸는 절연막;
상기 절연막을 둘러싸는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 마련되는 강유전체층 및 상기 강유전체층 상에 마련되는 제2 게이트 전극층을 포함하는 반도체 소자를 제공한다.
상기 소스 영역과 상기 드레인 영역 사이에서의 상기 반도체층과 상기 제1 게이트 전극층 사이의 제1 커패시턴스(C1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 제1 게이트 전극층과 상기 제2 게이트 전극층 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5일 수 있다.
상기 절연막 및 상기 제1 게이트 전극층은 상기 반도체층을 둘러싸는 올 어라운드(all-around) 형상을 포함할 수 있다.
상기 절연막의 제1 두께(t1)에 대한 상기 절연막의 제1 유전 상수(ε1)의 제1 비율(r1=ε1/t1)은 상기 강유전체층의 제2 두께(t2)에 대한 상기 강유전체층의 제2 유전율(ε2)의 제2 비율(r2=ε2/t2)과 동일할 수 있다.
상기 소스 영역과 상기 드레인 영역 사이에서의 상기 절연막의 상기 제1 게이트 전극층과 접하는 면의 제1 면적(A1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 강유전체층의 상기 제1 게이트 전극층과 접하는 면의 제2 면적(A2)의 비율(A2/A1)은 1/20 내지 1/5일 수 있다.
상기 강유전체층의 상기 제1 방향으로의 길이는 10nm 내지 20nm일 수 있다.
상기 소스 영역과 상기 드레인 영역 사이에서의 상기 절연막의 상기 제1 방향으로의 제1 길이는 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 강유전체층의 상기 제1 방향으로의 제2 길이보다 길 수 있다.
상기 강유전체층의 상기 제1 방향과 교차하는 제2 방향으로의 제2 폭과 상기 제1 게이트 전극층의 상기 제2 방향으로의 제3 폭은 서로 동일할 수 있다.
상기 강유전체층의 상기 제1 방향과 교차하는 제2 방향으로의 제2 폭은 상기 제1 게이트 전극층의 상기 제2 방향으로의 제3 폭보다 길 수 있다.
상기 강유전체층의 상기 제1 방향으로의 제2 길이와 상기 제2 게이트 전극층의 상기 제1 방향으로의 제3 길이는 동일할 수 있다.
상기 강유전체층의 상기 제1 방향과 교차하는 제2 방향으로의 제2 폭과 상기 제2 게이트 전극층의 상기 제2 방향으로의 제4 폭은 동일할 수 있다.
상기 반도체층은, 상기 제1 방향과 교차하는 제2 방향으로 서로 마주하는 전면과 후면, 및 상기 제1 방향 및 상기 제2 방향 모두에 대해 수직한 제3 방향으로 서로 마주하는 상면과 하면을 포함하고,
상기 절연막은 상기 전면, 상기 후면, 상기 상면 및 상기 하면과 접촉하여 상기 반도체층을 둘러쌀 수 있다.
상기 제1 방향과 상기 제2 방향은 수직인, 반도체 소자.
상기 강유전체층 및 상기 제2 게이트 전극층은 상기 상면 측 상의 상기 제1 게이트 전극층을 덮도록 마련될 수 있다.
상기 강유전체층 및 상기 제2 게이트 전극층은 상기 전면 및 후면 측 상의 상기 제1 게이트 전극층을 덮도록 연장되어 형성될 수 있다.
일 실시예는,
제1 방향으로 나란히 마련되고, 각각 제2 방향으로 연장되어 형성되는 복수 개의 게이트 라인, 상기 복수 개의 게이트 라인과 교차하도록 상기 제2 방향으로 나란히 마련되고, 각각 상기 제1 방향으로 연장되어 형성되는 복수 개의 반도체 구조물 및 상기 복수 개의 게이트 라인과 상기 복수 개의 반도체 구조물 사이에 마련되는 복수 개의 강유전체 구조물을 포함하는 반도체 소자 어레이 구조를 제공한다.
상기 복수 개의 반도체 구조물 각각은, 상기 제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격어 형성된 복수 개의 소스 영역과 드레인 영역을 포함하는 반도체층, 상기 반도체층을 둘러싸는 절연막 및 상기 절연막을 둘러싸는 제1 게이트 전극층을 포함할 수 있다.
상기 복수 개의 소스 영역과 드레인 영역 중, 인접한 제1 드레인 영역 및 제1 소스 영역 사이에서의 상기 반도체층과 상기 제1 게이트 전극층 사이의 제1 커패시턴스(C1)에 대한 인접한 제1 드레인 영역 및 제1 소스 영역 사이에서의 상기 제1 게이트 전극층과 이에 인접한 상기 복수 개의 게이트 라인 중 어느 하나 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5일 수 있다.
상기 복수 개의 강유전체 구조물 각각은, 상기 제1 방향으로 나란히 마련되고, 각각 상기 제2 방향으로 연장되어 형성될 수 있다.
상기 복수 개의 강유전체 구조물 각각은, 상기 복수 개의 게이트라인과 상기 복수 개의 반도체 구조물 사이의 복수 개의 교차 지점에 서로 이격되어 마련될 수 있다.
일 실시예는,
프리 시냅틱 뉴런 회로, 기 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 프리 시냅틱 라인, 포스트 시냅틱 뉴런 회로, 상기 포스트 시냅틱 뉴런 회로로부터 상기 제1 방향과 교차하는 방향인 제2 방향으로 연장하는 포스트 시냅틱 라인 및 상기 프리 시냅틱 라인과 상기 포스트 시냅틱 라인의 교차점에 마련되는 시냅스 회로를 포함하는 뉴로모픽 회로를 제공한다.
상기 시냅스 회로는, 제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층을 둘러싸는 절연막, 상기 절연막을 둘러싸는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 마련되는 강유전체층 및 상기 강유전체층 상에 마련되는 제2 게이트 전극층을 포함하는 반도체 소자를 포함할 수 있다.
상기 소스 영역과 상기 드레인 영역 사이에서의 상기 반도체층과 상기 제1 게이트 전극층 사이의 제1 커패시턴스(C1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 제1 게이트 전극층과 상기 제2 게이트 전극층 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5일 수 있다.
상기 절연막의 제1 두께(t1)에 대한 제1 유전율(ε1)의 제1 비율(r1=ε1/t1)은 상기 강유전체층의 제2 두께(t2)에 대한 제2 유전율(ε2)의 제2 비율(r2=ε2/t2)과 동일할 수 있다.
상기 소스 영역과 상기 드레인 영역 사이에서의 상기 절연막의 상기 제1 게이트 전극층과 접하는 면의 제1 면적(A1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 강유전체층의 상기 제1 게이트 전극층과 접하는 면의 제2 면적(A2)의 비율(A2/A1)은 1/20 내지 1/5일 수 있다.
일 실시예는,
입력 장치, 상기 입력 장치로부터의 신호를 이용하여 특정 정보를 저장 및 출력하는 상기 뉴로모픽 회로 및 상기 뉴로모픽 회로로부터 출력된 정보를 처리하는 프로세서를 포함하는 뉴로모픽 컴퓨팅 장치를 제공한다.
본 개시의 다양한 실시예에 따라, 높은 내구성과 향상된 집적도를 가지는 3차원 구조의 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치를 제공할 수 있다.
본 개시의 다양한 실시예에 따른 반도체 소자는 반도체층을 둘러싸는 절연막 및 플로팅 게이트 전극층을 적용함으로써, 낮은 공정 난이도 하에서 제조된 높은 내구성과 향상된 집적도를 가지는 3차원 구조의 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치를 제공할 수 있다.
도 1은 비교예에 따른 MFMIS 구조의 반도체 소자의 예시적인 구성을 간랴가게 도시한 것이다.
도 2는 MFMIS 구조의 반도체 소자에 대한 게이트 전압의 분배식을 설명하기 위한 것이다.
도 3은 MFMIS 구조의 반도체 소자의 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율에 따른 반도체 소자에 대해 수행되는 프로그램(program)-소거(erase) 동작 사이클 수에 의한 임계 전압의 변화를 설명하기 위한 그래프이다.
도 4는 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 사시도이다.
도 5는 도 4의 반도체 소자의 예시적인 구성을 간략하게 도시한 사시도이다.
도 6은 도 4의 A-A'선을 따라 자른 단면을 도시한 것이다.
도 7은 도 4의 B-B'선을 따라 자른 단면을 도시한 것이다.
도 8은 프로그램(program) 상태 일 때의 강유전체층의 길이에 따른 도 4의 반도체 소자에 대한 전압 및 전기장의 분포를 설명하기 위한 것이다.
도 9는 소거(erase) 상태 일 때의 강유전체층의 길이에 따른 도 4의 반도체 소자에 대한 전압 및 전기장의 분포를 설명하기 위한 것이다.
도 10은 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 사시도이다.
도 11은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 사시도이다.
도 12는 도 11의 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 13은 일 실시예에 따른 반도체 소자 어레이 구조의 예시적인 구성을 간략하게 도시한 사시도이다.
도 14는 다른 일 실시예에 따른 반도체 소자 어레이 구조의 예시적인 구성을 간략하게 도시한 사시도이다.
도 15는 다른 일 실시예에 따른 반도체 소자 어레이 구조의 예시적인 구성을 간략하게 도시한 사시도이다.
도 16은 일 실시예에 따른 뉴로모픽 회로의 예시적인 구성을 간략하게 도시한 것이다.
도 17은 일 실시예에 따른 뉴로모픽 컴퓨팅 장치를 간략하게 도시한 것이다.
아래에서는 첨부한 도면을 참조하여 해당 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 다양한 실시예에 따른 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
한편, 이하에서 설명되는 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 비교예에 따른 MFMIS 구조의 반도체 소자(200)의 예시적인 구성을 간랴가게 도시한 것이다. 도 2는 MFMIS 구조의 반도체 소자(200)에 대한 게이트 전압의 분배식을 설명하기 위한 것이다. 도 3은 MFMIS 구조의 반도체 소자(200)의 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율에 따른 반도체 소자(200)에 대해 수행되는 프로그램(program)-소거(erase) 동작 사이클 수에 의한 임계 전압의 변화를 설명하기 위한 그래프이다.
도 1을 참조하면, MFMIS 구조의 반도체 소자(200)는 반도체층(1), 절연층(2), 플로팅 게이트 전극층(3), 강유전체층(4) 및 컨트롤 게이트 전극층(5)이 순차적으로 적층된 구조를 포함할 수 있다. 반도체층(1)에는 절연층(2)을 사이에 두고 서로 이격된 소스 전극(SE)과 드레인 전극(DE)이 더 마련될 수 있다. 반도체층(1), 절연층(2), 플로팅 게이트 전극층(3), 강유전체층(4) 및 컨트롤 게이트 전극층(5)은 모두 박막 형태로 형성될 수 있다.
절연층(2)은 제1 방향(x)으로의 제1 길이(l1)와 제1 방향(x)과 교차하는 제2 방향(y)으로의 제1 폭(w1)을 가질 수 있다. 강유전체층(4)은 제1 방향(x)으로의 제2 길이(l2)와 제2 방향(y)으로의 제2 폭(w2)을 가질 수 있다.
도 2를 참조하면, 컨트롤 게이트 전극층(5)에 인가된 게이트 전압(VGS)은 컨트롤 게이트 전극층(5)과 플로팅 게이트 전극층(3) 사이의 강유전체층 커패시턴스(CFE)와 플로팅 게이트 전극층(3)과 반도체층(1) 사이의 절연층 커패시턴스(CDE)의 비율에 따라 강유전체층(4)과 절연층(2)에 서로 다르게 분배될 수 있다. 도 2의 분배식에 따르면, 절연층(2)에 걸리는 제1 전압(VDE)은 절연층 커패시턴스(CDE)의 비율이 증가할수록 작아진다. 또한, 강유전체층(4)에 걸리는 제2 전압(VFE)은 강유전체층 커패시턴스(CFE)의 비율이 증가할수록 작아진다.
이처럼, 절연층 커패시턴스(CDE)의 비율을 증가시켜 절연층(2)에 걸리는 제1 전압(VDE)을 감소시킬 수 있고, 이에 따라, MFMIS 구조의 반도체 소자(200)의 내구성(endrance)이 향상될 수 있다.
도 3을 참조하면, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율(CFE : CDE)에 따라, 반도체 소자(200)에 대해 수행되는 프로그램(program)-소거(erase) 동작 사이클 수에 의한 임계 전압의 변하 양상을 알 수 있다. 도 3의 그래프들의 세로축은 컨트롤 게이트 전극층(5)에 인가되는 임계 전압(Vth)을 나타내고, 가로축은 반도체 소자(200)에 대해 수행되는 프로그램(program)-소거(erase) 동작의 사이클 수(number of cycle)를 나타낸다. 여기서 사이클 수는 반도체 소자(200)에 대해 수행한 프로그램(program)-소거(erase) 동작의 횟수를 의미한다.
도 3(a)의 제1 곡선(k1)은 소거(erase) 상태일 때의 임계 전압의 변화를 나타내고, 제2 곡선(k2)은 프로그램(program) 상태일 때의 임계 전압의 변화를 나타낸다.
도 3(a)를 참조하면, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율(CFE : CDE)이 1 : 2인 경우, 사이클 수가 1010일 때, 제1 곡선(k1)과 제2 곡선(k2)이 만나게 된다. 이는 사이클 수가 1010 일 때, 반도체 소자(200)의 메모리 윈도우(memory window)가 존재하지 않음을 의미한다.
도 3(b)의 제3 곡선(k3)은 소거(erase) 상태일 때의 임계 전압의 변화를 나타내고, 제4 곡선(k4)은 프로그램(program) 상태일 때의 임계 전압의 변화를 나타낸다.
도 3(b)를 참조하면, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율(CFE : CDE)이 1 : 5인 경우, 사이클 수가 1010일 때, 제3 곡선(k3)과 제4 곡선(k4)이 만나게 된다. 이는 사이클 수가 1010 일 때, 반도체 소자(200)의 메모리 윈도우(memory window)가 존재하지 않음을 의미한다. 또한, 제3 곡선(k3)과 제4 곡선(k4)의 차이는 제1 곡선(k1)과 제2 곡선(k2)의 차이보다 대체로 크다. 이는, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율(CFE : CDE)이 1 : 2인 경우보다 1 : 5인 경우에, 반도체 소자(200)의 메모리 윈도우가 대체로 더 크다는 것을 의미한다.
도 3(c)의 제5 곡선(k5)은 소거(erase) 상태일 때의 임계 전압의 변화를 나타내고, 제6 곡선(k6)은 프로그램(program) 상태일 때의 임계 전압의 변화를 나타낸다.
도 3(c)를 참조하면, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율(CFE : CDE)이 1 : 10인 경우, 사이클 수가 1010인 경우에도, 제5 곡선(k5)과 제6 곡선(k6)은 서로 만나지 않는다. 이는 사이클 수가 1010 일 때, 반도체 소자(200)의 메모리 윈도우(memory window)가 존재함을 의미한다. 또한, 제5 곡선(k5)과 제6 곡선(k6)의 차이는 제3 곡선(k3)과 제4 곡선(k4)의 차이보다 대체로 크다. 이는, 강유전체층 커패시턴스(CFE)와 절연층 커패시턴스(CDE)의 비율(CFE : CDE)이 1 : 5인 경우보다 1 : 10인 경우에, 반도체 소자(200)의 메모리 윈도우가 대체로 더 크다는 것을 의미한다.
도 3을 참조하여 설명한 바와 같이, 절연층 커패시턴스(CDE)에 대한 강유전체층 커패시턴스(CFE)의 비율 (CFE/CDE)이 감소할수록 반도체 소자(200)의 메모리 윈도우가 증가할 수 있다. 또한, 절연층 커패시턴스(CDE)에 대한 강유전체층 커패시턴스(CFE)의 비율 (CFE/CDE)이 1/10인 경우, 디램 메모리 소자에 적합한 1010의 사이클 수에서도 반도체 소자(200)는 메모리 윈도우를 가지게 되어 메모리 소자로 동작할 수 있다. 그러나 이는 예시적인 것으로서, 반도체 소자(200)에 포함되는 다양한 구성 요소의 품질에 따라서 1010의 사이클 수에서 메모리 윈도우를 가지게 하는, 절연층 커패시턴스(CDE)에 대한 강유전체층 커패시턴스(CFE)의 비율 (CFE/CDE)이, 1/10과 다른 값으로 정해질 수 있다.
절연층 커패시턴스(CDE)에 대한 강유전체층 커패시턴스(CFE)의 비율 (CFE/CDE)을 조정하기 위해서, 절연층(2)의 두께에 대한 유전 상수의 비율과 강유전체층(4)의 두께에 대한 유전 상수의 비율을 서로 동일하게 유지시킨 채로, 절연층(2)의 면적과 강유전체층(4)의 면적을 조절할 수 있다. 예를 들어, 절연층(2)의 면적을 강유전체층(4)의 면적의 10배로 조절하는 경우, 절연층 커패시턴스(CDE)에 대한 강유전체층 커패시턴스(CFE)의 비율 (CFE/CDE)이 1/10이 되도록 할 수 있다.
예를 들어, 절연층(2)의 제1 길이(l1)와 제1 폭(w1)을 각각 5nm, 50nm로 형성하고, 강유전체층(4)의 제2 길이(l2)와 제2 폭(w2)을 각각 50nm, 50nm로 형성하는 경우, 절연층(2)의 면적이 강유전체층(4)의 면적의 10배가 될 수 있다. 그러나, 이 경우, 절연층(2)의 제1 길이(l1)를 5nm까지 작게 만들어야 하므로, 공정 상의 난이도가 증가할 수 있다.
또한, 예를 들어, 절연층(2)의 제1 길이(l1)와 제1 폭(w1)을 각각 10nm, 50nm로 형성하고, 강유전체층(4)의 제2 길이(l2)와 제2 폭(w2)을 각각 100nm, 50nm로 형성하는 경우, 절연층(2)의 면적이 강유전체층(4)의 면적의 10배가 될 수 있다. 그러나, 이 경우, 강유전체층(4)의 제2 길이(l2)를 100nm까지 크게 만들어야 하므로, 반도체 소자(200)의 집적도가 낮아질 수 있다.
도 4는 일 실시예에 따른 반도체 소자(100)의 예시적인 구성을 간략하게 도시한 사시도이다. 도 5는 도 4의 반도체 소자(100)의 예시적인 구성을 간략하게 도시한 사시도이다. 도 6은 도 4의 A-A'선을 따라 자른 단면을 도시한 것이다. 도 7은 도 4의 B-B'선을 따라 자른 단면을 도시한 것이다. 도 8은 프로그램(program) 상태 일 때의 강유전체층의 길이에 따른 도 4의 반도체 소자(100)에 대한 전압 및 전기장의 분포를 설명하기 위한 것이다. 도 9는 소거(erase) 상태 일 때의 강유전체층의 길이에 따른 도 4의 반도체 소자(100)에 대한 전압 및 전기장의 분포를 설명하기 위한 것이다.
도 5에는 도 4와 달리, 반도체 소자(100)에 포함된 반도체층(10)을 둘러싸는 절연막(20) 및 제1 게이트 전극층(30)의 일부가 생략되어 반도체층(10)의 일부가 노출된 상태가 도시되어 있다.
반도체 소자(100)는 MFMIS(Metal-Ferroelectric-Metal-Insulator-Semiconductor) 구조를 포함할 수 있다. 도 4 및 도 5를 참조하면, 반도체 소자(100)는 제1 방향(x)으로 연장되어 형성되는 반도체층(10), 반도체층(10)을 둘러싸는 절연막(20), 절연막(20)을 둘러싸는 제1 게이트 전극층(30), 제1 게이트 전극층(30) 상에 마련되는 강유전체층(40) 및 강유전체층(40) 상에 마련되는 제2 게이트 전극층(50)을 포함할 수 있다.
반도체층(10)은 실리콘(Si)을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 반도체층(10)은 Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 물질(2D material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함할 수도 있다.
도 7을 참조하면, 반도체층(10)은 제1 방향(x)으로 서로 이격되어 형성된 소스 영역(SA) 및 드레인 영역(DA)을 포함할 수 있다. 반도체층(10)의 소스 영역(SA)과 드레인 영역(DA) 사이의 영역은 채널 영역(CA)일 수 있다. 소스 영역(SA) 및 드레인 영역(DA)은 반도체층(10)에 대해 불순물을 주입하여 형성된 고농도 반도체 영역일 수 있다.
반도체층(10)은 제1 방향(x)으로 연장되어 형성된 기둥 형상을 포함할 수 있다. 예를 들어, 반도체층(10)은 제1 방향(x)과 교차하는 제2 방향(y)으로 서로 마주하는 전면(10a)과 후면(10b), 및 제1 방향(x) 및 제2 방향(y) 모두에 대해 수직한 제3 방향(z)으로 서로 마주하는 상면(10c)과 하면(10d)을 포함할 수 있다. 예를 들어, 제1 방향(x)과 제2 방향(y)은 수직할 수 있고, 반도체층(10)은 육면체 형상을 포함할 수 있다.
절연막(20)은 반도체층(10)을 둘러싸는 올 어라운드(all-around) 형상을 포함할 수 있다. 절연막(20)은 제1 방향(x)으로 연장되어 형성된 기둥 형상을 포함하는 반도체층(10)의 외주면을 둘러싸도록 형성될 수 있다. 예를 들어, 절연막(20)은 반도체층(10)의 전면(10a), 후면(10b), 상면(10c) 및 하면(10d)과 접촉하여 반도체층(10)을 둘러쌀 수 있다. 예를 들어, 절연막(20)은 소스 영역(SA) 및 드레인 영역(DA) 사이에서 제1 방향(x)으로 제1 길이(l3)를 가질 수 있다. 또한, 절연막(20)은 제2 방향(y)으로 제1 폭(w3)을 가질 수 있다. 나아가, 절연막(20)은 제1 두께(t1)를 가질 수 있다.
절연막(20)은 제1 유전 상수(ε1)를 가지는 유전 물질을 포함할 수 있다. 예를 들어, 절연막(20)은 Al2O3, SiOx, AlOx, SiON, SiN, 중 어느 하나 또는, 이 물질들의 조합을 포함할 수도 있다. 예를 들어, 절연막(20)은 SiO, AlO 중 어느 하나를 포함할 수 있다. 또한, 절연막(20)은 Al2O3, SiOx, AlOx, SiON, SiN, 중 어느 하나에 Si, Al, Zr, Y, La, Gd, Sr, Hf, Ce와 같은 불순물을 더 포함하는 물질일 수 있다. 그러나 이에 한정되는 것은 아니며, 불순물의 종류는 위에 나열된 물질 이외의 다른 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 절연막(20)은 앞서 나열된 물질들 이외에, 절연 특성을 가지는 유전 물질을 포함할 수 있다.
제1 게이트 전극층(30)은 반도체층(10)을 둘러싸는 올 어라운드(all-around) 형상을 포함할 수 있다. 제1 게이트 전극층(30)은 제1 방향(x)으로 연장되어 형성된 기둥 형상을 포함하는 반도체층(10)의 측면을 둘러싸고 있는 절연막(20)의 외주면을 둘러싸도록 형성될 수 있다. 이에 따라, 절연막(20)의 내주면은 반도체층(10)의 외주면과 접하고, 절연막(20)의 외주면은 제1 게이트 전극층(30)의 내주면과 접할 수 있다. 제1 게이트 전극층(30)은 플로팅 게이트 전극층의 역할을 가질 수 있다.
제1 게이트 전극층(30)은 몰리브덴(Mo), 티탄(Ti), 탄탈럼(Ta), 텅스텐(W), 알루미늄(Al), 구리(Cu), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료를 포함할 수 있다. 또한, 제1 게이트 전극층(30)은 위 금속 재료의 질화물, 위 금속 재료를 주성분으로 포함하는 합금 재료 등을 포함할 수도 있다. 그러나 이에 한정되는 것은 아니며, 제1 게이트 전극층(30)은 위에 나열된 금속 재료 이외의 다른 도전성 재료를 포함할 수도 있다. 제1 게이트 전극층(30)은 단층 구조 또는 적층 구조로 형성될 수 있다.
강유전체층(40)은 제1 게이트 전극층(30) 상에 마련될 수 있다. 강유전체층(40)은 절연막(20)의 외주면을 둘러싸는 제1 게이트 전극층(30)의 외주면의 일부 상에 마련될 수 있다. 예를 들어, 반도체층(10)이 전면(10a), 후면(10b), 상면(10c) 및 하면(10d)을 포함하는 경우, 강유전체층(40)은 상면(10c) 측 상의 제1 게이트 전극층(30)을 덮도록 마련될 수 있다. 예를 들어, 도 6을 참조하면, 강유전체층(40)은 제1 게이트 전극층(30)의 제3 방향(z)을 향하는 상면(30a)에 마련될 수 있다. 이와 동시에, 도 7에 도시된 바와 같이, 강유전체층(40)은 소스 영역(SA)과 드레인 영역(DA) 사이의 채널 영역(CA) 상에 마련될 수 있다.
예를 들어, 강유전체층(40)은 제1 방향(x)으로 제2 길이(l4)를 가질 수 있다. 예를 들어, 강유전체층(40)의 제1 방향(x)으로 제2 길이(l4)는 10nm 내지 20nm일 수 있다. 또한, 강유전체층(40)은 제2 방향(y)으로 제2 폭(w4)을 가질 수 있다. 나아가, 강유전체층(40)은 제2 두께(t2)를 가질 수 있다.
한편, 강유전체층(40)의 제1 방향(x)으로의 제2 길이(l4)는 절연막(20)의 제1 방향(x)으로의 제1 길이(l3)보다 짧을 수 있다. 또한, 제1 게이트 전극층(30)은 제2 방향(y)으로의 제3 폭(w5)을 가지며, 강유전체층(40)의 제2 폭(w4)은 제1 게이트 전극층(30)의 제3 폭(w5)과 동일할 수 있다.
강유전체층(40)은 강유전성(ferroelectricity)을 나타내며, 제2 유전 상수(ε2)를 가지는 물질을 포함할 수 있다. 강유전체층(40)은 HfO2 기반의 유전 물질을 포함할 수 있다. HfO2를 기반으로 하는 유전 박막은 박막의 결정상(phase)에 따라 강유전성(ferroelectricity)을 나타낼 수 있다. 강유전체층(40)은 HfO2 기반의 유전 물질에 불순물이 추가된 물질로 이루어질 수 있다. 이러한 불순물로는 Si, Al, Zr, Y, La, Gd, Sr, Hf, 또는 Ce가 사용될 수 있다. 그러나 이에 한정되는 것은 아니며, 불순물의 종류는 위에 나열된 물질 이외의 다른 물질을 포함할 수 있다.
강유전체층(40)은 예를 들어, HfxZr(1-x)O(0<x<1)를 포함할 수 있다. 다만, 이에 한정되지 않으며, 강유전체층(40)은 HfO, ZrO, SiO, AlO, CeO, YO, LaO, 페로브스카이트(perovskite) 화합물 중 적어도 어느 하나를 포함할 수 있다. 나아가, 강유전체층(40)은 HfO, ZrO, SiO, AlO, CeO, YO, LaO, 페로브스카이트(perovskite) 화합물 중 적어도 어느 하나에 Si, Al, Zr, Y, La, Gd, Sr, Hf, Ce와 같은 불순물을 더 포함하는 물질일 수 있다. 그러나 이에 한정되는 것은 아니며, 불순물의 종류는 위에 나열된 물질 이외의 다른 물질을 포함할 수 있다.
강유전체층(40)이 포함하는 물질이 나타내는 세부적인 결정상(crystalline phase)에 따라 강유전체층(40)의 강유전성이 달라진다. 강유전체층(40) 내부에 화학적으로 구성되어 있는 물질이 결정 구조에 영향을 미칠 수 있기 때문이다. 따라서, 강유전체층(40)에 추가되는 불순물의 종류 및 함량 등을 조절하여 강유전체층(40)의 특성을 세부 제어할 수 있다. 강유전체층(40)은 원자층 증착(ALD; Atomic Layer Deposition) 공정으로 형성될 수 있다.
제2 게이트 전극층(50)은 강유전체층(40) 상에 마련될 수 있다. 제2 게이트 전극층(50)은 컨트롤 게이트 전극층의 역할을 할 수 있다. 제2 게이트 전극층(50)의 제1 방향(x)으로의 제3 길이(l5)는 강유전체층(40)의 제1 방향(x)으로의 제2 길이(l4)와 동일할 수 있다. 또한, 제2 게이트 전극층(50)의 제2 방향(y)으로의 폭은 강유전체층(40)의 제2 방향(y)으로의 제2 폭(w4)과 동일할 수 있다.
제2 게이트 전극층(50)은 몰리브덴(Mo), 티탄(Ti), 탄탈럼(Ta), 텅스텐(W), 알루미늄(Al), 구리(Cu), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료를 포함할 수 있다. 또한, 제2 게이트 전극층(50)은 위 금속 재료의 질화물, 위 금속 재료를 주성분으로 포함하는 합금 재료 등을 포함할 수도 있다. 그러나 이에 한정되는 것은 아니며, 제2 게이트 전극층(50)은 위에 나열된 금속 재료 이외의 다른 도전성 재료를 포함할 수도 있다. 제2 게이트 전극층(50)은 단층 구조 또는 적층 구조로 형성될 수 있다.
반도체 소자(100)의 컨트롤 게이트 전극층의 역할을 하는 제2 게이트 전극층(50)에 게이트 전압(VGS)이 인가될 수 있다. 도 2를 참조하여 설명한 바와 같이, 게이트 전압(VGS)은 소스 영역(SA)과 드레인 영역(DA) 사이에서의 반도체층(10)과 제1 게이트 전극층(30) 사이의 제1 커패시턴스(C1), 즉, 절연막 커패시턴스(CDE)와 소스 영역(SA)과 드레인 영역(DA) 사이에서의 제1 게이트 전극층(30)과 제2 게이트 전극층(50) 사이의 제2 커패시턴스(C2), 즉, 강유전체층 커패시턴스(CFE)의 비율에 따라 강유전체층(40)과 절연막(20)에 서로 다르게 분배될 수 있다.
또한, 반도체 소자(100)의 제1 커패시턴스(C1)에 대한 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5일 수 있다. 이 경우, 절연막(20)에 분배되는 전압의 크기가 감소하여, 반도체 소자(100)의 내구성이 증가할 수 있다.
제1 커패시턴스(C1)와 제2 커패시턴스(C2)는 각각 절연막(20)과 강유전체층(40)의 두께, 유전 상수, 면적 등을 조절함에 따라 변할 수 있다. 특히, 절연막(20)과 강유전체층(40)의 두께에 대한 유전 상수의 비율을 서로 동일하게 하고, 절연막(20)과 강유전체층(40)의 면적만을 조절하여 제1 커패시턴스(C1)와 제2 커패시턴스(C2)의 비율을 조절할 수 있다.
예를 들어, 절연막(20)의 제1 두께(t1)에 대한 절연막(20)의 제1 유전 상수(ε1)의 제1 비율(r1=ε1/t1)은 강유전체층(40)의 제2 두께(t2)에 대한 강유전체층(40)의 제2 유전율(ε2)의 제2 비율(r2=ε2/t2)과 동일할 수 있다.
또한, 소스 영역(SA)과 드레인 영역(DA) 사이에서의 절연막(20)의 제1 게이트 전극층(30)과 접하는 면의 총 면적을 제1 면적(A1)이라 할 수 있다. 예를 들어, 소스 영역(SA)과 드레인 영역(DA) 사이에서 절연막(20)의 외주면과 제1 게이트 전극층(30)의 내주면이 접하는 면의 총 면적을 제1 면적(A1)이라 할 수 있다. 소스 영역(SA)과 드레인 영역(DA) 사이에서의 강유전체층(40)의 제1 게이트 전극층(30)과 접하는 면의 면적을 제2 면적(A2)이라 할 수 있다. 이 경우, 반도체 소자(100)의 제1 면적(A1)에 대한 제2 면적(A2)의 비율(A2/A1)은 1/20 내지 1/5일 수 있다.
이처럼, 제1 비율(r1=ε1/t1)과 제2 비율(r2=ε2/t2)이 동일하고, 제1 면적(A1)에 대한 제2 면적(A2)의 비율(A2/A1)은 1/20 내지 1/5인 경우, 제1 커패시턴스(C1)에 대한 제2 커패시턴스(C2)의 비율(C2/C1)이 1/20 내지 1/5로 형성될 수 있다.
예를 들어, 소스 영역(SA)과 드레인 영역(DA) 사이에서의 절연막(20)의 제1 길이(l3)와 제1 폭(w3)은 각각 50nm, 50nm일 수 있다. 이 경우, 제1 면적(A1)은 10,000nm2(50nm × 50nm × 4)이다. 또한, 강유전체층(40)의 제2 길이(l4)와 제2 폭(w4)은 각각 10nm, 50nm일 수 있다. 이 경우, 제2 면적(A2)은 500nm2(10nm × 50nm)이다. 이에 따라, 반도체 소자(100)의 제1 면적(A1)에 대한 제2 면적(A2)의 비율(A2/A1)은 1/20이다.
이처럼, 소스 영역(SA)과 드레인 영역(DA) 사이에서의 절연막(20)의 제1 길이(l3)가 50nm이고, 강유전체층(40)의 제2 길이(l4)가 10nm 인 경우에도, 제1 면적(A1)에 대한 제2 면적(A2)의 비율(A2/A1)이 1/20로 조절될 수 있다. 다시 말해, 소스 영역(SA)과 드레인 영역(DA) 사이에서의 절연막(20)의 제1 길이(l3)를 50nm로 형성하고, 강유전체층(40)의 제2 길이(l4)를 10nm로 형성한 경우에도, 반도체 소자(100)의 제1 커패시턴스(C1)에 대한 제2 커패시턴스(C2)의 비율(C2/C1)이 1/20로 조절될 수 있다. 이에 따라, 공정 상의 난이도를 크게 상승시키지 않으면서 높은 집적도와 1010 이상의 사이클 수의 내구성(endurance)을 가지는 반도체 소자(100)를 구현할 수 있다.
도 8을 참조하면, 제2 게이트 전극층(50)에 1.5V의 전압이 걸린 경우, 반도체 소자(100)는 프로그램(program) 상태일 수 있다. 도 4 및 도 5를 참조하여 설명한 바와 같이, 제2 게이트 전극층(50)과 강유전체층(40)은 제2 방향(y)으로 서로 동일한 길이를 가질 수 있다. 강유전체층(40)과 제2 게이트 전극층(50)의 제2 방향(y)으로의 길이(LCG)가 짧아질수록 절연막(20)에 분배되는 전압의 크기가 감소할 수 있다. 도 8의 그래프에 나타난 바와 같이, 제2 게이트 전극층(50)의 제2 방향(y)으로의 길이(LCG)가 50nm, 10nm, 5nm로 줄어들수록 절연막(20)에 분배되는 전압의 크기가 감소하게 된다.
도 9를 참조하면, 제2 게이트 전극층(50)에 -4.0V의 전압이 걸린 경우, 반도체 소자(100)는 소거(erase) 상태일 수 있다. 도 4 및 도 5를 참조하여 설명한 바와 같이, 제2 게이트 전극층(50)과 강유전체층(40)은 제2 방향(y)으로 서로 동일한 길이를 가질 수 있다. 강유전체층(40)과 제2 게이트 전극층(50)의 제2 방향(y)으로의 길이(LCG)가 짧아질수록 절연막(20)에 분배되는 전압의 크기가 감소할 수 있다. 도 8의 그래프에 나타난 바와 같이, 제2 게이트 전극층(50)의 제2 방향(y)으로의 길이(LCG)가 50nm, 10nm, 5nm로 줄어들수록 절연막(20)에 분배되는 전압의 크기가 감소하게 된다.
도 10은 다른 일 실시예에 따른 반도체 소자(110)의 예시적인 구성을 간략하게 도시한 사시도이다.
도 10의 반도체 소자(110)는 강유전체층(41)과 제2 게이트 전극층(51)의 제2 방향(y)으로의 폭이 제1 게이트 전극층(30)의 제2 방향(y)으로의 제3 폭(w5)보다 길다는 것을 제외하고는 도 4의 반도체 소자(100)와 실질적으로 동일할 수 있다. 도 10을 설명함에 있어, 도 4 내지 도 9와 중복되는 내용은 생략한다.
반도체 소자(110)는 MFMIS 구조를 포함할 수 있다. 도 10을 참조하면, 반도체 소자(110)는 제1 방향(x)으로 연장되어 형성되는 반도체층(10), 반도체층(10)을 둘러싸는 절연막(20), 절연막(20)을 둘러싸는 제1 게이트 전극층(30), 제1 게이트 전극층(30) 상에 마련되는 강유전체층(41) 및 강유전체층(41) 상에 마련되는 제2 게이트 전극층(51)을 포함할 수 있다.
강유전체층(41)의 제2 방향(y)으로의 제2 폭(w6)은 제1 게이트 전극층(30)의 제2 방향(y)으로의 제3 폭(w5)보다 길 수 있다. 이에 따라, 강유전체층(41)은 제1 게이트 전극층(30) 상에 제2 방향(y)으로 돌출되어 형성될 수 있다. 제2 게이트 전극층(51)의 제2 방향(y)으로의 폭은 강유전체층(41)의 제2 방향(y)으로의 제2 폭(w6)과 동일할 수 있다.
도 11은 또 다른 일 실시예에 따른 반도체 소자(120)의 예시적인 구성을 간략하게 도시한 사시도이다. 도 12는 도 11의 반도체 소자(120)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 11 및 도 12의 반도체 소자(120)는 강유전체층(42)과 제2 게이트 전극층(52)이 제1 게이트 전극층(30)의 상면(30a) 뿐만 아니라, 전면(30b)과 후면(30c)까지 덮는다는 것을 제외하고는, 도 4의 반도체 소자(100)와 실질적으로 동일할 수 있다. 도 11 및 도 12를 설명함에 있어, 도 4 내지 도 9와 중복되는 내용은 생략한다.
반도체 소자(120)는 MFMIS 구조를 포함할 수 있다. 도 11 및 도 12를 참조하면, 반도체 소자(120)는 제1 방향(x)으로 연장되어 형성되는 반도체층(10), 반도체층(10)을 둘러싸는 절연막(20), 절연막(20)을 둘러싸는 제1 게이트 전극층(30), 제1 게이트 전극층(30) 상에 마련되는 강유전체층(42) 및 강유전체층(42) 상에 마련되는 제2 게이트 전극층(52)을 포함할 수 있다.
반도체층(10)은 제1 방향(x)으로 연장되어 형성된 기둥 형상을 포함할 수 있다. 절연막(20)과 제1 게이트 전극층(30)은 반도체층(10)의 외주면을 둘러싸도록 형성될 수 있다.
예를 들어, 반도체층(10)은 제2 방향(y)으로 서로 마주하는 전면(10a)과 후면(10b), 및 제3 방향(z)으로 서로 마주하는 상면(10c)과 하면(10d)을 포함할 수 있다. 강유전체층(42) 및 제2 게이트 전극층(52)은 전면(10a) 및 후면(10b) 측 상의 제1 게이트 전극층(30)을 덮도록 연장되어 형성될 수 있다.
예를 들어, 제1 게이트 전극층(30)은 반도체층(10)의 전면(10a), 후면(10b), 및 상면(10c)과 각각 마주하는 전면(30b), 후면(30c), 및 상면(30a)을 포함할 수 있다. 이 경우, 강유전체층(42) 및 제2 게이트 전극층(52)은 제1 게이트 전극층(30)의 전면(30b), 후면(30c), 및 상면(30a)을 모두 둘러싸도록 연장되어 형성될 수 있다.
도 13은 일 실시예에 따른 반도체 소자 어레이 구조(1000)의 예시적인 구성을 간략하게 도시한 사시도이다.
도 13을 참조하면, 반도체 소자 어레이 구조(1000)는 제1 방향(x)으로 나란히 마련되고, 각각 제2 방향(y)으로 연장되어 형성되는 복수 개의 게이트 라인(65), 복수 개의 게이트 라인(65)과 교차하도록 제2 방향(y)으로 나란히 마련되고, 각각 제1 방향(x)으로 연장되어 형성되는 복수 개의 반도체 구조물(SS1, SS2, SS3) 및 복수 개의 게이트 라인(65)과 복수 개의 반도체 구조물(SS1, SS2, SS3) 사이에 마련되는 복수 개의 강유전체 구조물(64)을 포함할 수 있다.
복수 개의 반도체 구조물(SS1, SS2, SS3) 각각은, 제1 방향(x)으로 연장되어 형성되며, 제1 방향(x)으로 서로 이격된 복수 개의 소스 영역과 드레인 영역을 포함하는 반도체층(61), 반도체층(61)을 둘러싸는 절연막(62) 및 절연막(62)을 둘러싸는 제1 게이트 전극층(63)을 포함할 수 있다. 반도체층(61), 절연막(62), 및 제1 게이트 전극층(63)은 도 3의 반도체층(10), 절연막(20), 및 제1 게이트 전극층(30)과 실질적으로 동일한 바, 이에 대한 설명은 생략한다.
복수 개의 강유전체 구조물(64)은 제1 방향(x)으로 나란히 마련되고, 각각 제2 방향(y)으로 연장되어 형성될 수 있다. 이 경우, 복수 개의 게이트 라인(65)과 복수 개의 강유전체 구조물(64)은 동일한 패턴으로 형성될 수 있으며, 복수 개의 게이트 스택 라인(GSL1, GSL2, GSL3)을 구성할 수 있다.
복수 개의 게이트 라인(GSL1, GSL2, GSL3) 각각은 복수 개의 반도체 구조물(SS1, SS2, SS3)의 서로 인접한 소스 영역(SA)과 드레인 영역(DA) 사이를 지나도록 마련될 수 있다.
예를 들어, 제1 게이트 스택 라인(GSL1)은 제2 반도체 구조물(SS2)의 제1 드레인 영역(a1)과 제1 소스 영역(a2) 사이를 지나도록 마련될 수 있다. 또한, 제2 게이트 스택 라인(GSL2)은 제2 반도체 구조물(SS2)의 제1 소스 영역(a2)과 제2 드레인 영역(a3) 사이를 지나도록 마련될 수 있다.
반도체 소자 어레이 구조(1000)는 제1 반도체 소자(SD1), 제2 반도체 소자(SD2), 및 제3 반도체 소자(SD3)를 포함하는 복수 개의 반도체 소자를 포함할 수 있다. 복수 개의 반도체 소자는 도 4 내지 도 12를 참조하여 설명한 다양한 반도체 소자(100, 110, 120) 중 어느 하나를 포함할 수 있다.
복수 개의 소스 영역(SA)과 드레인 영역(DA) 중, 인접한 제1 드레인 영역(a1) 및 제1 소스 영역(a2) 사이에서의 반도체층(61)과 제1 게이트 전극층(63) 사이의 제1 커패시턴스(C1)에 대한 제1 드레인 영역(a1) 및 제1 소스 영역(a2) 사이에서의 제1 게이트 전극층(63)과 이에 인접한 복수 개의 게이트 라인(65) 중 어느 하나 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5일 수 있다.
복수 개의 반도체 소자 중 인접한 두 개의 반도체 소자는 소스 영역(SA)을 공유할 수 있다. 예를 들어, 제1 반도체 소자(SD1)와 제2 반도체 소자(SD2)는 제1 소스 영역(a2)을 공유할 수 있다. 복수 개의 소스 영역(SA)과 드레인 영역(DA)에 각각 연결된 복수 개의 소스 라인(미도시) 및 비트 라인(미도시) 중, 제1 드레인 영역(a1)에 연결된 비트 라인과 제1 소스 영역(a2)에 연결된 소스 라인을 on시키고, 제2 드레인 영역(a3)에 연결된 비트 라인을 off시킴으로써, 서로 인접한 제1 반도체 소자(SD1)와 제2 반도체 소자(SD2) 중 제1 반도체 소자(SD1)만 선택적으로 동작시킬 수 있다. 이처럼, 인접한 두 개의 반도체 소자가 하나의 소스 영역을 공유함으로써, 반도체 소자 어레이 구조(1000)의 집적도가 증가할 수 있다.
도 14는 다른 일 실시예에 따른 반도체 소자 어레이 구조(1100)의 예시적인 구성을 간략하게 도시한 사시도이다.
도 14의 반도체 소자 어레이 구조(1100)는 복수 개의 강유전체 구조물(FE)이 복수 개의 아일랜드(island) 형태라는 점을 제외하고는, 도 13의 반도체 소자 어레이 구조(1000)와 실질적으로 동일할 수 있다. 도 14를 설명함에 있어 도 13과 중복되는 내용은 생략한다.
도 14를 참조하면, 반도체 소자 어레이 구조(1100)는 제1 방향(x)으로 나란히 마련되고, 각각 제2 방향(y)으로 연장되어 형성되는 복수 개의 게이트 라인(65), 복수 개의 게이트 라인(65)과 교차하도록 제2 방향(y)으로 나란히 마련되고, 각각 제1 방향(x)으로 연장되어 형성되는 복수 개의 반도체 구조물(SS1, SS2, SS3) 및 복수 개의 게이트 라인(65)과 복수 개의 반도체 구조물(SS1, SS2, SS3) 사이에 마련되는 복수 개의 강유전체 구조물(FE)을 포함할 수 있다.
복수 개의 강유전체 구조물(FE) 각각은, 복수 개의 게이트 라인(65)과 복수 개의 반도체 구조물(SS1, SS2, SS3) 사이의 복수 개의 교차 지점에 서로 이격되어 마련될 수 있다. 예를 들어, 세 개의 게이트 라인(65)과 세 개의 반도체 구조물(SS1, SS2, SS3) 사이의 총 9개의 교차 지점에 각각 9개의 강유전체 구조물(FE)이 마련될 수 있다. 이처럼, 반도체 소자 어레이 구조(1100)에 포함된 복수 개의 강유전체 구조물(FE)은 아일랜드(island) 형태를 가질 수 있다.
도 15는 다른 일 실시예에 따른 반도체 소자 어레이 구조(1200)의 예시적인 구성을 간략하게 도시한 사시도이다.
도 15를 참조하면, 반도체 소자 어레이 구조(1200)는 3차원 구조를 가질 수 있다. 예를 들어, 도 15의 반도체 소자 어레이 구조(1200)는 도 13의 반도체 소자 어레이 구조(1000)가 제3 방향(z)으로 적층되어 형성될 수 있다. 그러나 이에 한정되는 것은 아니고, 도 14의 반도체 소자 어레이 구조(1000)도 제3 방향(z)으로 적층되어 3차원 구조를 형성할 수 있다.
반도체 소자 어레이 구조(1200)는 제1 층에서 제1 방향(x)으로 나란히 마련되고, 각각 제2 방향(y)으로 연장되어 형성되는 복수 개의 게이트 라인(65), 복수 개의 게이트 라인(65)과 교차하도록 제2 방향(y)으로 나란히 마련되고, 각각 제1 방향(x)으로 연장되어 형성되는 복수 개의 반도체 구조물(70, 71) 및 복수 개의 게이트 라인(65)과 복수 개의 반도체 구조물(70, 71) 사이에 마련되는 복수 개의 강유전체 구조물(64)을 포함할 수 있다. 또한, 반도체 소자 어레이 구조(1200)는 제1 층 상의 제2 층에서 제1 방향(x)으로 나란히 마련되고, 각각 제2 방향(y)으로 연장되어 형성되는 복수 개의 게이트 라인(65), 복수 개의 게이트 라인(65)과 교차하도록 제2 방향(y)으로 나란히 마련되고, 각각 제1 방향(x)으로 연장되어 형성되는 복수 개의 반도체 구조물(72, 73) 및 복수 개의 게이트 라인(65)과 복수 개의 반도체 구조물(72, 73) 사이에 마련되는 복수 개의 강유전체 구조물(64)을 포함할 수 있다.
복수 개의 반도체 구조물(70, 71, 72, 73)은 도 13의 복수 개의 반도체 구조물(SS1, SS2, SS3)와 실질적으로 동일할 수 있다. 그러나, 도 15에는 설명의 편의를 위하여, 절연막(62)이 생략되었고, 제1 게이트 전극층(63)의 일부가 생략되었다.
반도체 소자 어레이 구조(1200)는 복수 개의 게이트 라인(65)과 복수 개의 강유전체 구조물(64)이 형성한 복수 개의 게이트 스택 라인(GSL4, GSL5, GSL6, GSL7)과 연결되는 복수 개의 공통 게이트 라인(CGL1, CGL2)을 포함할 수 있다. 예를 들어, 제1 층에 마련된 제1 게이트 스택 라인(GSL4)과 제2 게이트 스택 라인(GSL5)은, 제1 방향(x)으로 연장되어 형성되는 제1 공통 게이트 라인(CGL1)과 연결될 수 있다. 또한, 제2 층에 마련된 제3 게이트 스택 라인(GSL6)과 제4 게이트 스택 라인(GSL7)은, 제1 방향(x)으로 연장되어 형성되는 제2 공통 게이트 라인(CGL2)과 연결될 수 있다.
반도체 소자 어레이 구조(1200)는 복수 개의 반도체 구조물(70, 71, 72, 73)에 포함된 복수 개의 소스 영역 및 드레인 영역을 지나고, 제3 방향(z)으로 연장되어 형성되는 복수 개의 비트 라인(BL1, BL2, BL3, BL4)과 복수 개의 소스 라인(SL1, SL2)을 포함할 수 있다. 예를 들어, 제1 비트 라인(BL1)과 제1 소스 라인(SL1) 사이로 제1 게이트 스택 라인(GSL4)이 지나갈 수 있다. 또한, 제1 소스 라인(SL1)과 제3 비트 라인(BL3) 사이로 제2 게이트 스택 라인(GSL5)이 지나갈 수 있다.
도 16은 일 실시예에 따른 뉴로모픽 회로(2000)의 예시적인 구성을 간략하게 도시한 것이다.
도 16을 참조하면, 뉴로모픽 회로(2000)는 프리 시냅틱 뉴런 회로(2100), 프리 시냅틱 뉴런 회로(2100)로부터 제1 방향(예를 들어, x축 방향)으로 연장하는 프리 시냅틱 라인(2110), 포스트 시냅틱 뉴런 회로(2200), 포스트 시냅틱 뉴런 회로(2200)로부터 제2 방향(예를 들어, y축 방향)으로 연장하는 포스트 시냅틱 라인(2210) 및 프리 시냅틱 라인(2100)과 포스트 시냅틱 라인(2200)의 교차점에 마련되는 시냅스 회로(2300)를 포함할 수 있다.
프리 시냅틱 뉴런 회로(2100)는 제1 프리 시냅틱 뉴런 회로 및 제2 프리 시냅틱 뉴런 회로를 포함할 수 있고, 프리 시냅틱 라인(2110)은 제1 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 제1 프리 시냅틱 라인 및 제2 프리 시냅틱 뉴런 회로로부터 제1 방향으로 연장하는 제2 프리 시냅틱 라인을 포함할 수 있다. 또한, 포스트 시냅틱 뉴런 회로(2200)는 제1 포스트 시냅틱 뉴런 회로 및 제2 포스트 시냅틱 뉴런 회로를 포함할 수 있고, 포스트 시냅틱 라인(2210)은 제1 포스트 시냅틱 뉴런회로로부터 제2 방향으로 연장하는 제1 포스트 시냅틱 라인 및 제2 포스트 시냅틱 뉴런 회로로부터 제2 방향으로 연장하는 제2 포스트 시냅틱 라인을 포함할 수 있다.
프리 시냅틱 뉴런 회로(2100)는 외부로부터 입력된 신호를 프리 시냅틱 라인(2110)을 통해 시냅스 회로(2300)로 전기적 신호 형태로 전송할 수 있다. 또한, 포스트 시냅틱 뉴런 회로(2200)는 포스트 시냅틱 라인(2210)을 통해 시냅스 회로(2300)로부터 전기적 신호를 수신할 수 있다. 나아가, 포스트 시냅틱 뉴런 회로(2200)는 포스트 시냅틱 라인(2210)을 통해 시냅스 회로(2300)로 전기적 신호를 전송할 수도 있다.
시냅스 회로(2300)는 도 4 내지 도 12를 참조하여 설명한 다양한 반도체 소자(100, 110, 120) 중 어느 하나를 포함할 수 있다.
도 16을 참조하여 설명한 뉴로모픽 회로(2000)는 인간의 뇌의 필수 요소인 뉴런과 시냅스 구조를 모사하여 형성한 것이다. 뉴로모픽 회로(2000)를 이용하여심층 신경망(Deep neural network; DNN)을 실현할 경우 기존의 폰 노이만 구조를 활용한 경우에 비해, 데이터 처리 속도를 향상시킬 수 있고, 전력 소모를 줄일 수 있다.
도 17은 일 실시예에 따른 뉴로모픽 컴퓨팅 장치(3000)를 간략하게 도시한 것이다.
뉴로모픽 컴퓨팅 장치(3000)는 인간의 뇌와 같은 신경생물학적 구조를 모방함으로써 병렬적인 연산을 수행할 수 있는 비동기식 시스템을 의미한다. 기존의 폰 노이만 구조의 컴퓨팅 장치는 연산과 메모리 읽기/쓰기 동작을 순차적으로 하였기 때문에, 데이터 처리 속도가 빨라지는 데에 한계가 있었다.
뉴로모픽 컴퓨팅 장치(3000)는 뉴럴 네트워크를 기초로 입력 데이터를 실시간으로 분석하여 유효한 정보를 추출하고, 추출된 정보를 기초로 상황 판단을 하거나 또는 뉴로모픽 컴퓨팅 장치(3000)가 탑재되는 전자 디바이스의 구성들을 제어할 수 있다. 예컨대 뉴로모픽 컴퓨팅 장치(3000)는 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 로봇 장치, 스마트 TV, 스마트폰, 의료 디바이스, 모바일 디바이스, 영상 표시 디바이스, 계측 디바이스, IoT 디바이스 등에 적용될 수 있으며, 이 외에도 다양한 종류의 전자 디바이스들 중 적어도 하나에 탑재될 수 있다.
이하에서는 도 17을 참조하여 폰 노이만 컴퓨팅 장치에 비해 개선된 성능을 가지는 뉴로모픽 컴퓨팅 장치(3000)의 구조에 대해 설명한다.
도 8을 참조하면, 뉴로모픽 컴퓨팅 장치(3000)는 외부로부터의 데이터 신호를 수신하는 입력 장치(910), 입력 장치(910)로부터의 신호를 이용하여 특정 정보를 저장 및 출력하는 뉴로모픽 회로(930) 및 뉴로모픽 회로(930)로부터 출력된 정보를 처리하는 프로세서(900)를 포함할 수 있다. 또한, 뉴로모픽 컴퓨팅 장치(3000)는 아날로그-디지털 컨버터(920), 메모리 장치(940), 통신 장치(950) 및 출력 장치(960)를 더 포함할 수 있다.
프로세서(900)는 뉴로모픽 컴퓨팅 장치(3000)의 전반적인 동작을 제어한다. 프로세서(900)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 프로세서(900)는 메모리 장치(940)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 일부 실시예에 있어서, 프로세서(900)는 메모리 장치(940)에 저장된 프로그램들을 실행함으로써, 뉴로모픽 회로(930)의 기능을 제어할 수 있다. 프로세서(900)는 CPU, GPU, AP 등으로 구현될 수 있다.
메모리 장치(940)는 프로세서(900)가 실행할 수 있는 다양한 프로그램들을 저장할 수 있다. 예를 들어, 메모리 장치(940)는 DRAM 또는 SRAM과 같은 휘발성 메모리를 포함할 수 있다. 또는 메모리 장치(940)는 PRAM, MRAM, ReRAM 또는 낸드 플래쉬 메모리와 같은 비휘발성 메모리를 포함할 수 있다. 나아가, 메모리 장치(940)는 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SDD) 등을 포함할 수 있다.
입력 장치(910)는 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스 또는 다양한 센서를 포함할 수 있다. 다양한 센서는 뉴로모픽 컴퓨팅 장치(3000)가 탑재되는 전자 장치의 주변의 정보를 수집할 수 있다. 다양한 센서는 전자 장치의 외부로부터 신호(예컨대 영상 신호, 음성 신호, 자기 신호, 생체 신호, 터치 신호 등)를 센싱 또는 수신하고, 센싱 또는 수신된 신호를 데이터로 변환할 수 있다. 이를 위해, 다양한 센서는 센싱 장치, 예컨대 마이크, 촬상 장치, 이미지 센서, 라이더(LIDAR; light detection and ranging) 센서, 초음파 센서, 적외선 센서, 바이오 센서, 및 터치 센서 등 다양한 종류의 센싱 장치 중 적어도 하나를 포함할 수 있다. 입력 장치(910)를 통해, 음성 데이터, 이미지 데이터 등의 다양한 종류의 데이터가 뉴로모픽 컴퓨팅 장치(3000)에 입력될 수 있다.
아날로그-디지털 컨버터(920)는 입력 장치(910)로부터의 아날로그 신호를 디지털 신호로 변환할 수 있다.
뉴로모픽 회로(930)는 도 16을 참조하여 설명한 뉴로모픽 회로(2000)를 포함할 수 있다. 뉴로모픽 회로(930)는 아날로그-디지털 컨버터(920)으로부터의 데이터를 이용하여 DNN을 실현할 수 있다.
통신 장치(950)는 외부 디바이스와 통신할 수 있는 다양한 유선 또는 무선 인터페이스를 포함할 수 있다. 예컨대 통신 장치(950)는 유선 근거리통신망(Local Area Network; LAN), Wi-fi(Wireless Fidelity)와 같은 무선 근거리 통신망 (Wireless Local Area Network; WLAN), 블루투스(Bluetooth)와 같은 무선 개인 통신망(Wireless Personal Area Network; WPAN), 무선 USB (Wireless Universal Serial Bus), Zigbee, NFC (Near Field Communication), RFID (Radio-frequency identification), PLC(Power Line communication), 또는 3G (3rd Generation), 4G (4th Generation), 5G (5th eneration), LTE (Long Term Evolution) 등 이동 통신망(mobile cellular network)에 접속 가능한 통신 인터페이스 등을 포함할 수 있다.
출력 장치(960)는 다양한 형태로 신호를 출력할 수 있다. 예를 들어, 출력 장치(960)는 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머(hologrammer) 등을 포함할 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
상기한 다양한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 수 있다. 따라서, 예시적인 다양한 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
10, 61: 반도체층
20, 62: 절연막
30, 63: 제1 게이트 전극층
40, 41, 42: 강유전체층
50, 51, 52: 제2 게이트 전극층
65, GL1, GL2, GL3: 게이트 라인
70, 71, 72, 73, SS1, SS2, SS3: 반도체 구조물
100, 110, 120, 200: 반도체 소자
1000, 1100, 1200: 반도체 소자 어레이 구조
2000: 뉴로모픽 회로
3000: 뉴로모픽 컴퓨팅 장치
GSL1, GSL2, GSL3, GSL4, GSL5, GSL6, GSL7: 게이트 스택 라인
CGL1, CGL2: 공통 게이트 라인
BL1, BL2, BL3, BL4: 비트 라인
SL1, SL2: 소스 라인

Claims (20)

  1. 제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층을 둘러싸는 절연막;
    상기 절연막을 둘러싸는 제1 게이트 전극층;
    상기 제1 게이트 전극층 상에 마련되는 강유전체층; 및
    상기 강유전체층 상에 마련되는 제2 게이트 전극층; 을 포함하며,
    상기 소스 영역과 상기 드레인 영역 사이에서의 상기 반도체층과 상기 제1 게이트 전극층 사이의 제1 커패시턴스(C1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 제1 게이트 전극층과 상기 제2 게이트 전극층 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5인, 반도체 소자.
  2. 제1 항에 있어서,
    상기 절연막 및 상기 제1 게이트 전극층은 상기 반도체층을 둘러싸는 올 어라운드(all-around) 형상을 포함하는, 반도체 소자.
  3. 제1 항에 있어서,
    상기 절연막의 제1 두께(t1)에 대한 상기 절연막의 제1 유전 상수(ε1)의 제1 비율(r1=ε1/t1)은 상기 강유전체층의 제2 두께(t2)에 대한 상기 강유전체층의 제2 유전율(ε2)의 제2 비율(r2=ε2/t2)과 동일한, 반도체 소자.
  4. 제3 항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이에서의 상기 절연막의 상기 제1 게이트 전극층과 접하는 면의 제1 면적(A1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 강유전체층의 상기 제1 게이트 전극층과 접하는 면의 제2 면적(A2)의 비율(A2/A1)은 1/20 내지 1/5인, 반도체 소자.
  5. 제1 항에 있어서,
    상기 강유전체층의 상기 제1 방향으로의 길이는 10nm 내지 20nm인, 반도체 소자.
  6. 제1 항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이에서의 상기 절연막의 상기 제1 방향으로의 제1 길이는 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 강유전체층의 상기 제1 방향으로의 제2 길이보다 긴, 반도체 소자.
  7. 제1 항에 있어서,
    상기 강유전체층의 상기 제1 방향과 교차하는 제2 방향으로의 제2 폭과 상기 제1 게이트 전극층의 상기 제2 방향으로의 제3 폭은 서로 동일한, 반도체 소자.
  8. 제1 항에 있어서,
    상기 강유전체층의 상기 제1 방향과 교차하는 제2 방향으로의 제2 폭은 상기 제1 게이트 전극층의 상기 제2 방향으로의 제3 폭보다 긴, 반도체 소자.
  9. 제1 항에 있어서,
    상기 강유전체층의 상기 제1 방향으로의 제2 길이와 상기 제2 게이트 전극층의 상기 제1 방향으로의 제3 길이는 동일한, 반도체 소자.
  10. 제1 항에 있어서,
    상기 강유전체층의 상기 제1 방향과 교차하는 제2 방향으로의 제2 폭과 상기 제2 게이트 전극층의 상기 제2 방향으로의 제4 폭은 동일한, 반도체 소자.
  11. 제1 항에 있어서,
    상기 반도체층은, 상기 제1 방향과 교차하는 제2 방향으로 서로 마주하는 전면과 후면, 및 상기 제1 방향 및 상기 제2 방향 모두에 대해 수직한 제3 방향으로 서로 마주하는 상면과 하면을 포함하고,
    상기 절연막은 상기 전면, 상기 후면, 상기 상면 및 상기 하면과 접촉하여 상기 반도체층을 둘러싸는, 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 방향과 상기 제2 방향은 수직인, 반도체 소자.
  13. 제11 항에 있어서,
    상기 강유전체층 및 상기 제2 게이트 전극층은 상기 상면 측 상의 상기 제1 게이트 전극층을 덮도록 마련되는, 반도체 소자.
  14. 제13 항에 있어서,
    상기 강유전체층 및 상기 제2 게이트 전극층은 상기 전면 및 후면 측 상의 상기 제1 게이트 전극층을 덮도록 연장되어 형성되는, 반도체 소자.
  15. 제1 방향으로 나란히 마련되고, 각각 제2 방향으로 연장되어 형성되는 복수 개의 게이트 라인;
    상기 복수 개의 게이트 라인과 교차하도록 상기 제2 방향으로 나란히 마련되고, 각각 상기 제1 방향으로 연장되어 형성되는 복수 개의 반도체 구조물; 및
    상기 복수 개의 게이트 라인과 상기 복수 개의 반도체 구조물 사이에 마련되는 복수 개의 강유전체 구조물; 을 포함하고,
    상기 복수 개의 반도체 구조물 각각은,
    상기 제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격어 형성된 복수 개의 소스 영역과 드레인 영역을 포함하는 반도체층, 상기 반도체층을 둘러싸는 절연막 및 상기 절연막을 둘러싸는 제1 게이트 전극층을 포함하며,
    상기 복수 개의 소스 영역과 드레인 영역 중, 인접한 제1 드레인 영역 및 제1 소스 영역 사이에서의 상기 반도체층과 상기 제1 게이트 전극층 사이의 제1 커패시턴스(C1)에 대한 인접한 제1 드레인 영역 및 제1 소스 영역 사이에서의 상기 제1 게이트 전극층과 이에 인접한 상기 복수 개의 게이트 라인 중 어느 하나 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5인, 반도체 소자 어레이 구조.
  16. 제15 항에 있어서,
    상기 복수 개의 강유전체 구조물 각각은, 상기 제1 방향으로 나란히 마련되고, 각각 상기 제2 방향으로 연장되어 형성되는, 반도체 소자 어레이 구조.
  17. 제15 항에 있어서,
    상기 복수 개의 강유전체 구조물 각각은, 상기 복수 개의 게이트라인과 상기 복수 개의 반도체 구조물 사이의 복수 개의 교차 지점에 서로 이격되어 마련되는, 반도체 소자 어레이 구조.
  18. 프리 시냅틱 뉴런 회로;
    상기 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 프리 시냅틱 라인;
    포스트 시냅틱 뉴런 회로;
    상기 포스트 시냅틱 뉴런 회로로부터 상기 제1 방향과 교차하는 방향인 제2 방향으로 연장하는 포스트 시냅틱 라인; 및
    상기 프리 시냅틱 라인과 상기 포스트 시냅틱 라인의 교차점에 마련되는 시냅스 회로; 를 포함하며,
    상기 시냅스 회로는,
    제1 방향으로 연장되어 형성되며, 상기 제1 방향으로 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층을 둘러싸는 절연막, 상기 절연막을 둘러싸는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 마련되는 강유전체층 및 상기 강유전체층 상에 마련되는 제2 게이트 전극층을 포함하는 반도체 소자를 포함하고,
    상기 소스 영역과 상기 드레인 영역 사이에서의 상기 반도체층과 상기 제1 게이트 전극층 사이의 제1 커패시턴스(C1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 제1 게이트 전극층과 상기 제2 게이트 전극층 사이의 제2 커패시턴스(C2)의 비율(C2/C1)은 1/20 내지 1/5인, 뉴로모픽 회로.
  19. 제18 항에 있어서,
    상기 절연막의 제1 두께(t1)에 대한 제1 유전율(ε1)의 제1 비율(r1=ε1/t1)은 상기 강유전체층의 제2 두께(t2)에 대한 제2 유전율(ε2)의 제2 비율(r2=ε2/t2)과 동일하고,
    상기 소스 영역과 상기 드레인 영역 사이에서의 상기 절연막의 상기 제1 게이트 전극층과 접하는 면의 제1 면적(A1)에 대한 상기 소스 영역과 상기 드레인 영역 사이에서의 상기 강유전체층의 상기 제1 게이트 전극층과 접하는 면의 제2 면적(A2)의 비율(A2/A1)은 1/20 내지 1/5인, 뉴로모픽 회로.
  20. 입력 장치;
    상기 입력 장치로부터의 신호를 이용하여 특정 정보를 저장 및 출력하는 제18 항의 뉴로모픽 회로; 및
    상기 뉴로모픽 회로로부터 출력된 정보를 처리하는 프로세서; 를 포함하는 뉴로모픽 컴퓨팅 장치.
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