KR20210015073A - 강유전성 물질을 포함하는 반도체 소자, 이를 포함하는 뉴로모픽 회로 및 뉴로모픽 컴퓨팅 장치 - Google Patents

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KR20210015073A
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insulating layer
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김상욱
허진성
이윤성
조상현
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삼성전자주식회사
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Abstract

본 개시에 따른 다양한 실시예는 제1 도전형의 제1 채널층을 가지는 제1 트랜지스터, 제1 트랜지스터와 나란하게 마련되고, 제2 도전형의 제2 채널층을 가지는 제2 트랜지스터, 제1 트랜지스터 및 제2 트랜지스터의 상부에 적층되며, 강유전성 물질을 포함하는 게이트 절연막 및 상기 게이트 절연막을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층 및 게이트 전극을 가지는 제3 트랜지스터를 포함하는 반도체 소자를 제공한다.

Description

강유전성 물질을 포함하는 반도체 소자, 이를 포함하는 뉴로모픽 회로 및 뉴로모픽 컴퓨팅 장치{Semiconductor device including ferroelectric material, neuromorphic circuit including the semiconductor and neuromorphic computing apparatus including the neuromorphic circuit}
본 개시의 기술적 사상은 강유전성 물질을 포함하는 반도체 소자, 이를 포함하는 뉴로모픽 회로 및 뉴로모픽 컴퓨팅 장치에 관한 것이다.
기존 폰 노이만 구조(Von Neumann Architecture)의 컴퓨팅 장치는 중앙 처리 장치(central processing unit; CPU) 칩 내부에, 데이터를 저장하는 캐시 메모리, 데이터에 대한 계산을 담당하는 산술 논리 장치(arithmetic logic unit; ALU) 및 이들의 제어를 담당하는 제어부(control unit)가 포함된 구조를 가진다. CPU 칩 외부에는 별도의 메인 메모리(예를 들어, DRAM)가 마련되고, CPU 칩 내부의 제어부를 통해 메인 메모리와 캐시 메모리 간의 데이터 전송이 이루어진다.
이처럼 메인 메모리와 산술 논리 장치가 분리된 구조를 가지는 컴퓨팅 장치는 나열된 정보를 순차적으로 처리하고, 그 정보를 일정한 기억 소자에 저장하기 위해 특정 값으로 변경하는 과정에서 데이터의 병목현상을 발생시키기 때문에, 대용량의 데이터를 계산하는 데에 처리 속도의 한계를 가진다. 또한, 처리해야 할 데이터 용량이 증가할수록 메인 메모리와 CPU간의 비효율적인 데이터 전송으로 인해 전력소모가 커지게 된다.
이를 해결하기 위해, 최근 기억과 연산을 동시에 수행하는 인간 두뇌의 사고 과정을 모사해 정보를 병렬적으로 처리하는 뉴로모픽 컴퓨팅에 대한 연구가 이루어지고 있다. 이에 따라, 인간의 두뇌에서 핵심요소로 작용하는 시냅스를 모사할 수 있는 효율 높은 반도체 소자 개발에 대한 관심이 높아지고 있다.
본 개시에 따른 일 실시예는 강유전성 물질을 포함하는 반도체 소자를 제공할 수 있다.
본 개시에 따른 일 실시예는 강유전성 물질을 포함하는 반도체 소자를 활용한 뉴로모픽 회로를 제공할 수 있다.
본 개시에 따른 일 실시예는 강유전성 물질의 반도체 소자를 활용한 뉴로모픽 회로를 포함하는 뉴로모픽 컴퓨팅 장치를 제공할 수 있다.
일 실시예는,
제1 도전형의 제1 채널층을 가지는 제1 트랜지스터, 제1 트랜지스터와 나란하게 마련되고, 제2 도전형의 제2 채널층을 가지는 제2 트랜지스터, 제1 트랜지스터 및 제2 트랜지스터의 상부에 적층되며, 강유전성 물질을 포함하는 게이트 절연막 및 상기 게이트 절연막을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층 및 게이트 전극을 가지는 제3 트랜지스터를 포함하는 반도체 소자를 제공한다.
상기 제1 트랜지스터 및 제2 트랜지스터는 서로 전기적으로 연결될 수 있다.
상기 반도체 소자는 상기 제1 트랜지스터의 드레인 전극 및 상기 제2 트랜지스터의 드레인 전극을 전기적으로 연결하는 컨택 전극을 더 포함할 수 있다.
상기 컨택 전극의 일부는 상기 제3 트랜지스터의 게이트 전극과 접촉할 수 있다.
상기 제3 트랜지스터의 게이트 전극에 인가되는 신호에 따른 상기 제3 채널층의 저항의 변화 양상은 대칭성을 가질 수 있다.
상기 제3 트랜지스터의 게이트 전극에 인가되는 신호에 따른 상기 제3 채널층의 저항은 선형적으로 변할 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 게이트 절연막의 하부에 마련되고, 상기 제3 채널층은 상기 게이트 절연막의 상부에 마련될 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 게이트 절연막의 상부에 마련되고, 상기 제3 채널층은 상기 게이트 절연막의 하부에 마련될 수 있다.
상기 게이트 절연막은 상기 제3 채널층 하부에 형성된 하부 게이트 절연막 및 상기 제3 채널층 상부에 형성된 상부 게이트 절연막을 포함하고, 상기 게이트 전극은 상기 하부 게이트 절연막의 하부에 마련된 하부 게이트 전극 및 상기 상부 게이트 절연막의 상부에 마련된 상부 게이트 전극을 포함할 수 있다.
상기 하부 게이트 절연막은 제1 분극 상태를 포함하고, 상기 상부 게이트 절연막은 상기 제1 분극 상태와 다른 제2 분극 상태를 포함할 수 있다.
상기 제1 채널층 및 제2 채널층은 실리콘을 포함할 수 있다.
상기 제3 채널층은 산화물 반도체 물질을 포함할 수 있다.
상기 강유전성 물질은 HfO, HfxZr1-xO, ZrO 중 적어도 어느 하나에, Si, Al, Zr, Y, La, Gd, Sr, Hf 중 적어도 어느 하나가 도핑된 물질을 포함할 수 있다.
상기 강유전성 물질은 perovskite구조를 가지는 물질을 포함할 수 있다.
다른 일 실시예는,
프리 시냅틱 뉴런, 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 프리 시냅틱 라인, 포스트 시냅틱 뉴런 회로, 포스트 시냅틱 뉴런으로부터 상기 제1 방향과 교차하는 방향인 제2 방향으로 연장하는 포스트 시냅틱 라인 및 프리 시냅틱 라인과 상기 포스트 시냅틱 라인의 교차점에 마련되는 시냅스 회로를 포함하는 뉴로모픽 회로를 제공한다.
상기 시냅스 회로는,
기판 상에 서로 나란하게 마련된 제1 도전형의 제1 채널층을 가지는 제1 트랜지스터, 제2 도전형의 제2 채널층을 가지는 제2 트랜지스터, 제1 및 제2 트랜지스터의 상부에 적층되고, 강유전성 물질을 포함하는 게이트 절연막 및 게이트 절연막을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층 및 게이트 전극을 가지는 제3 트랜지스터를 포함할 수 있다.
상기 시냅스 회로는 상기 제1 트랜지스터의 드레인 전극 및 상기 제2 트랜지스터의 드레인 전극을 전기적으로 연결하는 컨택 전극을 더 포함할 수 있다.
다른 일 실시예는,
입력 장치, 상기 입력 장치부터의 신호를 이용하여 특정 정보를 저장 및 출력하는 상기 뉴로모픽 회로 및 상기 뉴로모픽 회로로부터 출력된 정보를 처리하는 프로세서를 포함하는 뉴로모픽 컴퓨팅 장치를 제공한다.
본 개시에 따른 다양한 실시예는 저항 변화 양상의 균일성 및 대칭성을 향상시킨 반도체 소자를 제공할 수 있다.
본 개시에 따른 다양한 실시예는 우수한 특성을 가지는 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 컴퓨팅 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 반도체 소자를 간략하게 도시한 측단면도이다.
도 2는 예시적인 강유전성 물질을 포함하는 반도체 소자의 분극 상태를 간략하게 도시한 것이다.
도 3은 도 2의 반도체 소자의 분극 상태에 따른 문턱 전압의 변화를 간략하게 도시한 그래프이다.
도 4는 도 1의 제3 채널층의 저항 변화 양상을 간략하게 도시한 그래프이다.
도 5는 다른 실시예에 따른 반도체 소자를 간략하게 도시한 측단면도이다.
도 6은 다른 실시예에 따른 반도체 소자를 간략하게 도시한 측단면도이다.
도 7은 일 실시예에 따른 뉴로모픽 회로를 간략하게 도시한 것이다.
도 8은 일 실시예에 따른 뉴로모픽 컴퓨팅 장치를 간략하게 도시한 것이다.
아래에서는 첨부한 도면을 참조하여 다양한 실시예에 따른 조명 장치 및 이를 포함하는 전자 장치에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 조명 장치 및 이를 포함하는 전자 장치은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다. 이하 첨부된 도면을 참조하면서 오로지 예시를 위한 실시예에 의해 상세히 설명하기로 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이미지 또는 음성 인식 기술 분야에서, 딥 뉴럴 네트워크(Deep neural network; DNN)를 활용한 기술은 매우 비약적인 진보를 이루어 왔다. 다만, 기존의 폰 노이만 컴퓨팅 구조를 이용한 DNN 학습의 에너지 효율과 속도는 제한적이었다. 이를 해결하기 위해, 데이터의 저장과 처리를 한 곳에서 처리할 수 있는 인 메모리(in-memory) 컴퓨팅 기술이 제안되었다. 뉴럴 네트워크와 관련하여, 입력 데이터에 곱해지는 값인 웨이트(weight)라는 개념이 있다. 일반적으로 이러한 웨이트는 비 휘발성 메모리에 아날로그 컨덕턴스 값으로서 저장된다. 비 휘발성 메모리인 저항성 램(resistive random-access memory; RRAM), 위상 변환 메모리(phase change memory; PCM)등을 이용하여 이러한 인 메모리 컴퓨팅 기술에 따른 하드웨어를 구현하기 위한 시도가 있었다. 그러나, RRAM 또는 PCM을 사용하여 구현된 인 메모리 컴퓨팅 장치는 비대칭적이고 비선형적인 웨이트의 변화에 의해서 그 정확도가 저하되는 경향이 있다. 예를 들어, RRAM을 사용한 뉴럴 네트워크에 의한 이미지 인식의 경우에는, MNIST 데이터 셋을 41% 확률로 식별해내고, PCM을 사용한 뉴럴 네트워크에 의한 이미지 인식의 경우에는 MNIST 데이터 셋을 73% 확률로 식별해낸다. 이와 달리, 이하 도 1 내지 도 6을 참조하여 설명하는 다양한 실시예에 따른 반도체 소자를 이용하여 뉴럴 네트워크를 실현할 경우, MNIST 데이터 셋을 약 97.3%의 높은 확률로 식별해낼 수 있다.
도 1은 일 실시예에 따른 반도체 소자(1000)를 간략하게 도시한 측단면도이다. 도 2는 예시적인 강유전성 물질을 포함하는 반도체 소자(10)의 분극 상태를 간략하게 도시한 것이다. 도 3은 도 2의 반도체 소자(10)의 분극 상태에 따른 문턱 전압의 변화를 간략하게 도시한 그래프이다. 도 4는 도 1의 제3 채널층(13)의 저항 변화 양상을 간략하게 도시한 그래프이다.
도 1을 참조하면, 반도체 소자(1000)는 제1 도전형의 제1 채널층(11)을 가지는 제1 트랜지스터(Tr1), 제1 트랜지스터(Tr1)와 나란하게 마련되고, 제2 도전형의 제2 채널층(12)을 가지는 제2 트랜지스터(Tr2), 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)의 상부에 적층되며, 강유전성 물질을 포함하는 게이트 절연막(403)과 게이트 절연막(403)을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층(13) 및 게이트 전극(503)을 가지는 제3 트랜지스터(Tr3)를 포함할 수 있다. 또한, 반도체 소자(1000)는 제1 및 제2 트랜지스터(Tr1, Tr2)를 덮는 절연층(600, 700)을 더 포함할 수 있다. 제3 트랜지스터(Tr3)는 절연층(600, 700)을 사이에 두고, 제1 및 제2 트랜지스터(Tr1, Tr2)와 이격될 수 있다. 한편, 제1 도전형 및 제2 도전형은 예를 들어, 각각 p형 및 n형을 의미할 수 있다.
제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 기판(100) 상에 마련될 수 있다. 예를 들어, 기판(100)은 실리콘 기판을 포함할 수 있다. 나아가, 기판(100)은 p형 불순물(예를 들어, 붕소(B))을 도핑함으로써 p형 도전성을 가질 수 있다. 이에 따라, 기판(100)에는 정공의 밀도가 전자의 밀도보다 높을 수 있다.
제1 트랜지스터(Tr1)는 n형 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(Tr1)는 n형 불순물(예를 들어, 인(P))을 기판(100)의 일부에 도핑함으로써 형성되는 n형 도전성의 제1 소스 전극(201) 및 제1 드레인 전극(301)을 포함할 수 있다. 제1 소스 전극(201) 및 제1 드레인 전극(301) 사이에는 제1 채널층(11)이 마련될 수 있다. 제1 채널층(11)은 기판(100)과 같은 물질을 포함할 수 있다. 예를 들어, 제1 채널층(11)은 실리콘을 포함할 수 있다.
또한, 제1 트랜지스터(Tr1)는 제1 게이트 절연막(401) 및 제1 게이트 전극(501)을 포함할 수 있다. 제1 게이트 절연막(401) 및 제1 게이트 전극(501)은 제1 채널층(11) 상에 순차적으로 적층되어 형성될 수 있다. 제1 게이트 절연막(401)은 산화 실리콘(SiO2) 등의 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 게이트 전극(501)은 폴리실리콘, 금속, 합금 또는 금속 화합물을 포함할 수 있다. 예를 들어, 제1 게이트 전극(501)은 TiN, TaN 등의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 트랜지스터(Tr2)는 p형 트랜지스터일 수 있다. 예를 들어, 제2 트랜지스터(Tr1)는 p형 불순물(예를 들어, 인(P))을 기판(100)의 일부에 도핑함으로써 형성되는 n형 도전성의 제2 소스 전극(202) 및 제2 드레인 전극(302)을 포함할 수 있다. 제2 소스 전극(202) 및 제2 드레인 전극(302) 사이에는 제2 채널층(12)이 마련될 수 있다. 제2 채널층(12)은 기판(100)과 같은 물질을 포함할 수 있다. 예를 들어, 제2 채널층(12)은 실리콘을 포함할 수 있다. 또한, 제2 소스 전극(202) 및 제2 드레인 전극(302)은 주변에 마련된 n형 우물(101)에 의해 둘러싸일 수 있다.
또한, 제2 트랜지스터(Tr2)는 제2 게이트 절연막(402) 및 제2 게이트 전극(502)을 포함할 수 있다. 제2 게이트 절연막(402) 및 제2 게이트 전극(502)은 제2 채널층(12) 상에 순차적으로 적층되어 형성될 수 있다. 제2 게이트 절연막(402)은 산화 실리콘(SiO2) 등의 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2 게이트 전극(502)은 폴리실리콘, 금속, 합금 또는 금속 화합물을 포함할 수 있다. 예를 들어, 제2 게이트 전극(502)은 TiN, TaN 등의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 서로 전기적으로 연결될 수있다. 예를 들어, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 제1 드레인 전극(301) 및 제2 드레인 전극(302)을 연결하는 컨택 전극(800)에 의해서 전기적으로 연결될 수 있다. 컨택 전극(800)은 브릿지 형태를 가질 수 있다. 또한, 컨택 전극(800)은 브릿지 형태 중간에 돌출부를 포함함으로써, Y자 형태를 가질 수 있다.
이와 같이, p형의 제1 트랜지스터(Tr1)와 n형의 제2 트랜지스터(Tr2)가 서로 나란하게 배치됨으로써, 상보성 금속 산화막 반도체(CMOS) 소자가 형성될 수 있다. 도 1에 도시된 CMOS를 간략하게 도시한 것으로서, CMOS의 구동에 필요한 구성 요소가 추가적으로 더 구비될 수 있다. CMOS는 논리 소자로 지칭될 수 있다.
한편, 제1 게이트 전극(501) 및 제2 게이트 전극(502) 각각에 인가되는 신호에 의해서, 제1 채널층(11) 및 제2 채널층(12) 각각이 온/오프 제어될 수 있다. 예를 들어, 제1 전압이 제1 게이트 전극(501) 및 제2 게이트 전극(502)에 동일하게 인가되면, 제1 채널층(11)은 온 상태가 되고, 제2 채널층(12)은 오프 상태가 될 수 있다. 예를 들어, 제1 전압은 소정의 양의 전압일 수 있다. 이 때, 제1 소스 전극(201) 및 제1 드레인 전극(301) 사이에 소정의 전압이 인가되면, 제1 소스 전극(201)에서 제1 드레인 전극(301)으로 전자가 이동할 수 있다. 또한, 제2 전압이 제1 게이트 전극(501) 및 제2 게이트 전극(502)에 동일하게 인가되면, 제1 채널층(11)은 오프 상태가 되고, 제2 채널층(12)은 온 상태가 될 수 있다. 예를 들어, 제2 전압은 소정의 음의 전압일 수 있다. 이 때, 제2 소스 전극(202) 및 제2 드레인 전극(302) 사이에 소정의 전압이 인가되면, 제2 소스 전극(202)에서 제2 드레인 전극(302)으로 정공이 이동할 수 있다.
절연층(600, 700)은 제1 절연층(600) 및 제2 절연층(700)을 포함할 수 있다. 제1 절연층(600)은 제1 및 제2 게이트 전극(501, 502)과 컨택 전극(800)의 측면을 둘러싸도록 형성될 수 있다. 예를 들어, 제1 절연층(600)은 제1 및 제2 게이트 전극(501, 502)과 컨택 전극(800)을 둘러싸는 홀을 포함할 수 있다. 제2 절연층(700)은 제1 및 제2 게이트 전극(501, 502)의 상면을 덮을 수 있다. 나아가, 제2 절연층(700)은 컨택 전극(800)의 돌출부를 둘러싸는 절연층일 수 있다. 예를 들어, 제2 절연층(700)은 컨택 전극(800)의 돌출부의 측면을 둘러싸고, 돌출부를 외부로 노출시키는 홀을 포함할 수 있다. 절연층(600, 700)은 통상의 반도체 소자에 포함되는 절연층이 포함하는 물질을 포함할 수 있다.
제3 트랜지스터(Tr3)는 제2 절연층(700) 상에 마련될 수 있다. 제3 트랜지스터(Tr3)는 게이트 절연막(403)을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층(13) 및 게이트 전극(503)을 포함할 수 있다. 게이트 전극(503)은 제3 게이트 전극(503)으로 지칭될 수 있다. 또한, 게이트 절연막(403)은 제3 게이트 절연막(403)으로 지칭될 수 있다. 제3 트랜지스터(Tr3)는 제3 채널층(13)의 양측부 각각에 마련된 제3 소스 전극(203) 및 제3 드레인 전극(303)을 더 포함할 수 있다. 제3 소스 전극(203) 및 제3 드레인 전극(303)은 n형 또는 p형의 도전성을 가질 수 있다.
제3 게이트 절연막(403)은 강유전성 물질을 포함할 수 있다. 강유전성 물질은 외부로부터의 전기 자극이 없어도 다이폴(dipole)을 가질 수 있는 물질을 의미한다. 예를 들어, 강유전성 물질을 포함하는 제3 게이트 절연막(403)에 소정의 전기 자극이 가해지면, 제3 게이트 절연막(403)은 소정의 분극 상태를 띄게 된다. 이 후, 제3 게이트 절연막(403)에 가해졌던 전기 자극이 사라지더라도, 제3 게이트 절연막(403)은 잔류 분극(remanent polarization) 상태를 띄게 된다. 이처럼 소정의 분극 상태를 가지게 된 제3 게이트 절연막(403)에 의해서 제3 게이트 절연막(403)과 접하고 있는 제3 게이트 전극(503)의 문턱 전압이 변화될 수 있다. 이러한 제3 게이트 절연막(403)의 분극 상태에 대응되는 정보는 제3 트랜지스터(Tr3)에 저장될 수 있다. 이에 따라, 제3 트랜지스터(Tr3)는 비휘발성 메모리 소자로 동작할 수 있다.
제3 게이트 절연막(403)에 포함되는 강유전성 물질은 HfO, HfxZr1-xO, ZrO 등의 고유전체 재료 중 적어도 어느 하나에, Si, Al, Zr, Y, La, Gd, Sr, Hf 중 적어도 어느 하나가 도핑된 물질을 포함할 수 있다. 예를 들어, 강유전성 물질은 고유전체 재료를 열처리하여 변질시킨 물질일 수 있다. 또는, 강유전성 물질은 페로브스카이트(perovskite) 구조의 물질을 포함할 수 있다. 예를 들어, 페로브스카이트 구조의 물질은 PZT, BTO 등을 포함할 수 있다.
한편, 제3 게이트 전극(503)의 제3 게이트 절연막(403)에 대한 상대적 위치에 따라, 제3 트랜지스터(Tr3)의 구조가 바뀔 수 있다.
예를 들어, 제3 게이트 전극(503)은 제3 게이트 절연막(403)의 하부에 마련되고, 제3 채널층(13)은 제3 게이트 절연막(403)의 상부에 마련될 수 있다. 예를 들어, 제3 게이트 절연막(403) 하부의 일부 영역에 트렌치 구조가 형성되고, 이 트렌치 구조에 제3 게이트 전극(503)이 마련될 수 있다. 이처럼, 제3 게이트 전극(503)이 제3 게이트 절연막(403)의 하부에 마련된 구조를 바텀(bottom) 게이트형 구조라 한다. 탑 게이트형 및 더블 게이트형 구조에 대해서는 도 5 및 6을 참조하여 후술한다.
제3 채널층(13)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 InGaZnO, InZnO, InSnZnO 중 적어도 어느 하나를 포함할 수 있다. 제3 채널층(13)이 산화물 반도체 물질을 포함함으로써, 제3 채널층(13)의 활성화 공정이 섭씨 500이하에서 이루어질 수 있다. 이에 따라, 제1 및 제2 트랜지스터(Tr1, Tr2) 상에 제3 트랜지스터(Tr3)를 적층하기 용이할 수 있다.
제3 게이트 전극(503)은 컨택 전극(800)의 일부와 전기적으로 연결될 수 있다. 예를 들어, 제3 게이트 전극(503)은 컨택 전극(800)의 돌출부와 접촉할 수 있다. 이처럼, 제3 트랜지스터(Tr3)의 제3 게이트 전극(503)은 제1 및 제2 트랜지스터(Tr1, Tr2)와 서로 전기적으로 연결될 수 있다. 이에 따라, 제1 및 제2 트랜지스터(Tr1, Tr2), 즉, CMOS의 작동을 조절함으로써, 제3 게이트 전극(503)에 인가되는 전기적 신호를 조절할 수 있다. 이처럼, 제3 게이트 전극(503)에 인가되는 전기적 신호를 조절함으로써, 제3 게이트 전극(503)과 인접하고 있는 제3 게이트 절연막(403)의 분극 상태를 조절할 수 있다.
도 2를 참조하면, 반도체 소자(10)는 기판(1), 기판(1) 상의 양측부에 형성된 소스 전극(2) 및 드레인 전극(3), 기판(1) 상에 형성된 절연층(4), 절연층(4) 상에 형성된 게이트 절연막(5) 및 게이트 절연막(5) 상에 형성된 게이트 전극(6)을 포함할 수 있다. 또한, 소스 전극(2) 및 드레인 전극(3) 사이에는 채널층(7)이 형성될 수 있다. 예를 들어, 반도체 소자(10)는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 한 종류 일 수 있다.
게이트 절연막(5)은 강유전성 물질을 포함할 수 있다. 게이트 절연막(5)은 제1 분극 상태(US)를 포함할 수 있다. 예를 들어, 제1 분극 상태(US)는 업 분극 상태일 수 있다. 제1 분극 상태(US)는 게이트 전극(6)에 음의 전압을 인가함으로써 발생할 수 있다.
또한, 게이트 절연막(5)은 제2 분극 상태(DS)를 포함할 수 있다. 예를 들어, 제2 분극 상태(DS)는 다운 분극 상태일 수 있다. 제2 분극 상태(DS)는 게이트 전극(6)에 양의 전압을 인가함으로써 발생할 수 있다.
이와 같이 반도체 소자(10)의 분극 상태를 변화시키는 원리는 도 1의 제3 트랜지스터(Tr3)에도 적용될 수 있다.
도 3을 참조하면, 도 2의 반도체 소자(10)의 문턱 전압은 게이트 절연막(5)의 분극 상태에 따라 변화할 수 있다.
게이트 절연막(5)이 다운 분극 상태일 경우에는, 반도체 소자(10)의 문턱 전압이 비교적 낮을 수 있다. 이와 같이 반도체 소자(10)의 문턱 전압이 낮아지는 이유는, 다운 분극 상태의 게이트 절연막(5)에 의해서, 채널층(7)의 캐리어 농도가 높아짐에 따른 것일 수 있다.
이와 반대로, 게이트 절연막(5)이 업 분극 상태일 경우에는, 반도체 소자(10)의 문턱 전압이 비교적 높을 수 있다. 이와 같이 반도체 소자(10)의 문턱 전압이 높아지는 이유는, 업 분극 상태의 게이트 절연막(5)에 의해서, 채널층(7)의 캐리어 농도가 낮아짐에 따른 것일 수 있다.
이와 같이 게이트 절연막(5)의 분극 상태에 따라 반도체 소자(10)의 문턱 전압이 변화되는 원리는 도 1의 제3 트랜지스터(Tr3)에도 적용될 수 있다.
이하에서는 도 4를 참조하여 도 1의 제3 채널층(13)의 저항 변화 양상에 대해 설명한다. 도 4에서, 그래프의 가로축은 도 1의 제3 게이트 전극(503)에 인가되는 전기적 신호 값을 의미하고, 세로축은 제3 채널층(13)의 컨덕턴스를 의미한다.
도 4를 참조하면, 제3 게이트 전극(503)에 전기적 신호(예를 들어, 전압 신호)가 인가되는 동안, 제3 채널층(13)의 컨덕턴스는 선형적으로 증가하다가 어느 지점에서부터는 선형적으로 감소할 수 있다. 그래프의 가로축은 제3 게이트 전극(503)에 인가되는 전기적 신호 값을 의미하고, 세로축은 제3 채널층(13)의 컨덕턴스를 의미한다. 다시 말해, 제3 게이트 전극(503)에 인가되는 신호에 따른 제3 채널층(13)의 저항은 선형적으로 변할 수 있다.
나아가, 제3 게이트 전극(504)에 전기적 신호가 인가되는 동안, 제3 채널층(13)의 컨덕턴스가 증가하는 구간과 감소하는 구간이 대칭일 수 있다. 다시 말해, 제3 게이트 전극(503)에 인가되는 신호에 따른 제3 채널층(13)의 저항 변화 양상은 대칭성을 가질 수 있다.
도 5는 다른 실시예에 따른 반도체 소자(1100)를 간략하게 도시한 측단면도이다. 도 5를 설명함에 있어 도 1과 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 소자(1100)는 제1 도전형의 제1 채널층(14)을 가지는 제1 트랜지스터(Tr11), 제1 트랜지스터(Tr11)와 나란하게 마련되고, 제2 도전형의 제2 채널층(15)을 가지는 제2 트랜지스터(Tr22), 제1 트랜지스터(Tr11) 및 제2 트랜지스터(Tr22)의 상부에 적층되며, 강유전성 물질을 포함하는 제3 게이트 절연막(413)과 제3 게이트 절연막(413)을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층(16) 및 제3 게이트 전극(513)을 가지는 제3 트랜지스터(Tr33)를 포함할 수 있다. 또한, 반도체 소자(1100)는 제1 및 제2 트랜지스터(Tr11, Tr22)를 덮는 절연층(610, 710)을 더 포함할 수 있다. 절연층(610, 710)은 제1 절연층(610) 및 제2 절연층(710)을 포함할 수 있다. 절연층(610, 710)은 도 1의 절연층(600, 700)과 동일할 수 있다. 제3 트랜지스터(Tr33)는 절연층(610, 710)을 사이에 두고, 제1 및 제2 트랜지스터(Tr11, Tr22)와 이격될 수 있다. 한편, 제1 도전형 및 제2 도전형은 예를 들어, 각각 p형 및 n형을 의미할 수 있다.
제1 트랜지스터(Tr11) 및 제2 트랜지스터(Tr22)는 기판(110) 상에 마련될 수 있다. 기판(110)은 도 1의 기판(100)과 동일할 수 있다.
제1 트랜지스터(Tr11)는 도 1의 제1 트랜지스터(Tr1)와 동일하고, 제2 트랜지스터(Tr22)는 도 1의 제2 트랜지스터(Tr2)와 동일할 수 있다. 예를 들어, 제1 트랜지스터(Tr11)는 제1 소스 전극(211), 제1 드레인 전극(311), 제1 소스 전극(211) 및 제1 드레인 전극(311) 사이에 마련된 제1 채널층(14), 제1 채널층(14) 상에 순차적으로 적층된 제1 게이트 절연막(411) 및 제1 게이트 전극(511)을 포함할 수 있다. 또한, 예를 들어, 제2 트랜지스터(Tr22)는 제2 소스 전극(212), 제2 드레인 전극(312), 제2 소스 전극(212) 및 제2 드레인 전극(312) 사이에 마련된 제2 채널층(15), 제2 채널층(15) 상에 순차적으로 적층된 제2 게이트 절연막(412) 및 제2 게이트 전극(512)을 포함할 수 있다. 또한, 제2 트랜지스터(Tr22)는 제2 소스 전극(212) 및 제2 드레인 전극(312)의 주변을 둘러싸도록 형성된 n형 우물(111)을 더 포함할 수 있다.
한편, 제1 트랜지스터(Tr11) 및 제2 트랜지스터(Tr22)는 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터(Tr11) 및 제2 트랜지스터(Tr22)는 제1 드레인 전극(311) 및 제2 드레인 전극(312)을 연결하는 컨택 전극(810)에 의해서 전기적으로 연결될 수 있다. 컨택 전극(810)은 도 1의 컨택 전극(800)과 동일할 수 있다. 전기적으로 서로 연결된 제1 및 제2 트랜지스터(Tr11, Tr22)가 CMOS를 형성할 수 있는 것은 도 1을 참조하여 설명한 바와 같다.
제3 트랜지스터(Tr33)는 제3 게이트 절연막(413)을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층(16) 및 제3 게이트 전극(513)을 포함할 수 있다. 제3 트랜지스터(Tr33)는 제3 채널층(16)의 양측부 각각에 마련된 제3 소스 전극(213) 및 제3 드레인 전극(313)을 더 포함할 수 있다. 제3 소스 전극(213) 및 제3 드레인 전극(313)은 n형 또는 p형의 도전성을 가질 수 있다.
제 3 게이트 절연막(413)은 도 1의 제3 게이트 절연막(403)과 동일할 수 있다. 예를 들어, 제3 게이트 절연막(413)은 강유전성 물질을 포함할 수 있다. 소정의 분극 상태를 가지는 제3 게이트 절연막(413)에 의해서 제3 게이트 절연막(413)과 접하고 있는 제3 게이트 전극(513)의 문턱 전압이 변할 수 있음은 도 1을 참조하여 설명한 바와 같다.
제3 트랜지스터(Tr33)는 도 1의 제3 트랜지스터(Tr3)와 달리, 탑 게이트형 구조를 가질 수 있다. 예를 들어, 제3 게이트 전극(513)은 제3 게이트 절연막(413)의 상부에 마련되고, 제3 채널층(16)은 제3 게이트 절연막(413)의 하부에 마련될 수 있다. 탑 게이트 형인 제3 트랜지스터(Tr33)의 제3 채널층(16)은 제2 절연층(710) 상에 마련될 수 있다. 제3 채널층(16) 양측부 각각에는 제3 소스 전극(213) 및 제3 드레인 전극(313)이 마련될 수 있다. 바텀 게이트형 구조와 비교하여, 탑 게이트형 구조는, 제3 트랜지스터(Tr33)에 포함된 제3 게이트 절연막(413)의 강유전성 특징이 더욱 용이하게 발현될 수 있다는 이점을 가진다. 다시 말해, 제3 게이트 절연막(413)을 열처리하는 과정에서 제3 게이트 전극(513)이 제3 게이트 절연막(413)의 하부에 마련된 경우보다 상부에 마련된 경우에, 제3 게이트 절연막(413)의 강유전성 특징이 더욱 두드러지게 나타날 수 있다.
제3 채널층(16)에 포함된 물질은 도 1의 제3 채널층(13)에 포함된 물질과 동일할 수 있다. 예를 들어, 제3 채널층(16)은 산화물 반도체 물질을 포함할 수 있다.
제3 게이트 전극(513)은 컨택 전극(810)의 일부와 전기적으로 연결될 수 있다. 도 5에는 제3 게이트 전극(513)과 컨택 전극(810)이 이격되어 서로 단절되어 있는 것처럼 도시되었으나, 제3 게이트 전극(513)과 컨택 전극(810)은 다른 경로(미도시)를 통해 전기적으로 연결될 수 있다. 이처럼, 제3 트랜지스터(Tr33)의 제3 게이트 전극(513)은 제1 및 제2 트랜지스터(Tr11, Tr22)와 서로 전기적으로 연결될 수 있다. 이에 따라, 제1 및 제2 트랜지스터(Tr11, Tr22), 즉, CMOS의 작동을 조절함으로써, 제3 게이트 전극(513)에 인가되는 전기적 신호를 조절한 뒤, 제3 게이트 전극(513)과 인접하고 있는 제3 게이트 절연막(413)의 분극 상태를 조절할 수 있음은 도 1을 참조하여 설명한 바와 같다.
도 6은 다른 실시예에 따른 반도체 소자(1200)를 간략하게 도시한 측단면도이다. 도 6을 설명함에 있어 도 1과 중복되는 내용은 생략한다.
도 6을 참조하면, 반도체 소자(1200)는 제1 도전형의 제1 채널층(17)을 가지는 제1 트랜지스터(Tr111), 제1 트랜지스터(Tr111)와 나란하게 마련되고, 제2 도전형의 제2 채널층(18)을 가지는 제2 트랜지스터(Tr222), 제1 트랜지스터(Tr111) 및 제2 트랜지스터(Tr222)의 상부에 적층되며, 강유전성 물질을 포함하는 게이트 절연막(423, 433)과 게이트 절연막(423, 433)을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층(19) 및 게이트 전극(523, 533)을 가지는 제3 트랜지스터(Tr333)를 포함할 수 있다. 또한, 반도체 소자(1200)는 제1 및 제2 트랜지스터(Tr111, Tr222)를 덮는 절연층(620, 720)을 더 포함할 수 있다. 절연층(620, 720)은 제1 절연층(620) 및 제2 절연층(720)을 포함할 수 있다. 절연층(620, 720)은 도 1의 절연층(600, 700)과 동일할 수 있다. 제3 트랜지스터(Tr333)는 절연층(620, 720)을 사이에 두고, 제1 및 제2 트랜지스터(Tr111, Tr222)와 이격될 수 있다. 한편, 제1 도전형 및 제2 도전형은 예를 들어, 각각 p형 및 n형을 의미할 수 있다.
제1 트랜지스터(Tr111) 및 제2 트랜지스터(Tr222)는 기판(120) 상에 마련될 수 있다. 기판(120)은 도 1의 기판(100)과 동일할 수 있다.
제1 트랜지스터(Tr111)는 도 1의 제1 트랜지스터(Tr1)와 동일하고, 제2 트랜지스터(Tr222)는 도 1의 제2 트랜지스터(Tr2)와 동일할 수 있다. 예를 들어, 제1 트랜지스터(Tr111)는 제1 소스 전극(221), 제1 드레인 전극(321), 제1 소스 전극(221) 및 제1 드레인 전극(321) 사이에 마련된 제1 채널층 17), 제1 채널층 17) 상에 순차적으로 적층된 제1 게이트 절연막(421) 및 제1 게이트 전극(521)을 포함할 수 있다. 또한, 예를 들어, 제2 트랜지스터(Tr222)는 제2 소스 전극(222), 제2 드레인 전극(322), 제2 소스 전극(222) 및 제2 드레인 전극(322) 사이에 마련된 제2 채널층(18), 제2 채널층(18) 상에 순차적으로 적층된 제2 게이트 절연막(422) 및 제2 게이트 전극(522)을 포함할 수 있다. 또한, 제2 트랜지스터(Tr222)는 제2 소스 전극(222) 및 제2 드레인 전극(322)의 주변을 둘러싸도록 형성된 n형 우물(121)을 더 포함할 수 있다.
한편, 제1 트랜지스터(Tr111) 및 제2 트랜지스터(Tr222)는 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터(Tr111) 및 제2 트랜지스터(Tr222)는 제1 드레인 전극(321) 및 제2 드레인 전극(322)을 연결하는 컨택 전극(820)에 의해서 전기적으로 연결될 수 있다. 컨택 전극(820)은 도 1의 컨택 전극(800)과 동일할 수 있다. 예를 들어, 컨택 전극(820)은 중간에 돌출부를 포함하는 브릿지 형태(Y자 형태)를 가질 수 있다. 전기적으로 서로 연결된 제1 및 제2 트랜지스터(Tr111, Tr222)가 CMOS를 형성할 수 있는 것은 도 1을 참조하여 설명한 바와 같다.
제3 트랜지스터(Tr333)는 제3 채널층(19)의 양측부 각각에 마련된 제3 소스 전극(223) 및 제3 드레인 전극(323)을 더 포함할 수 있다. 제3 소스 전극(223) 및 제3 드레인 전극(323)은 n형 또는 p형의 도전성을 가질 수 있다.
제3 트랜지스터(Tr333)의 게이트 절연막(423, 433)은 제3 채널층(19) 하부에 형성된 하부 게이트 절연막(423) 및 제3 채널층(19) 상부에 형성된 상부 게이트 절연막(433)을 포함할 수 있다. 하부 게이트 절연막(423) 및 상부 게이트 절연막(433)은 도 1의 제3 게이트 절연막(403)과 동일할 수 있다. 예를 들어, 하부 게이트 절연막(423) 및 상부 게이트 절연막(433)은 강유전성 물질을 포함할 수 있다. 하부 게이트 절연막(423)이 포함하는 강유전성 물질과 상부 게이트 절연막(433)이 포함하는 강유전성 물질은 서로 다를 수 있다. 나아가, 하부 게이트 절연막(423)은 제1 분극 상태를 포함할 수 있고, 상부 게이트 절연막(433)은 제1 분극 상태와 다른 제2 분극 상태를 포함할 수 있다.
제3 트랜지스터(Tr333)의 게이트 전극(523, 533)은 하부 게이트 절연막(423)의 하부에 마련된 하부 게이트 전극(523) 및 상부 게이트 절연막(433)의 상부에 마련된 상부 게이트 전극(533)을 포함할 수 있다.
제1 분극 상태를 가지는 하부 게이트 절연막(423)에 의해서 하부 게이트 절연막(423)과 접하고 있는 하부 게이트 전극(523)의 문턱 전압이 변할 수 있음은 도 1을 참조하여 설명한 바와 같다. 또한, 제2 분극 상태를 가지는 상부 게이트 절연막(433)에 의해서 상부 게이트 절연막(433)과 접하고 있는 상부 게이트 전극(533)의 문턱 전압이 변할 수 있음은 도 1을 참조하여 설명한 바와 같다.
제3 채널층(19)에 포함된 물질은 도 1의 제3 채널층(13)에 포함된 물질과 동일할 수 있다. 예를 들어, 제3 채널층(19)은 산화물 반도체 물질을 포함할 수 있다.
하부 게이트 전극(523)은 컨택 전극(820)의 일부와 전기적으로 연결될 수 있다. 예를 들어, 하부 게이트 전극(523)은 컨택 전극(820)의 돌출부와 접촉할 수 있다. 이처럼, 제3 트랜지스터(Tr333)의 하부 게이트 전극(523)은 제1 및 제2 트랜지스터(Tr111, Tr222)와 서로 전기적으로 연결될 수 있다. 제1 및 제2 트랜지스터(Tr111, Tr222)의 작동을 조절하여 하부 게이트 절연막(423)의 분극 상태를 조절할 수 있음은 도 1을 참조하여 설명한 바와 같다.
상부 게이트 전극(533)은 컨택 전극(820)의 일부와 전기적으로 연결될 수 있다. 도 6에는 상부 게이트 전극(533)과 컨택 전극(820)이 이격되어 서로 단절되어 있는 것처럼 도시되었으나, 상부 게이트 전극(533)과 컨택 전극(820)은 다른 경로(미도시)를 통해 전기적으로 연결될 수 있다. 제1 및 제2 트랜지스터(Tr111, Tr222)의 작동을 조절하여 상부 게이트 절연막(433)의 분극 상태를 조절할 수 있음은 도 1을 참조하여 설명한 바와 같다.
도 7은 일 실시예에 따른 뉴로모픽 회로(2000)를 간략하게 도시한 것이다.
도 7을 참조하면, 뉴로모픽 회로(2000)는 프리 시냅틱 뉴런(2100), 프리 시냅틱 뉴런(2100)으로부터 제1 방향(예를 들어, x축 방향)으로 연장하는 프리 시냅틱 라인(2110), 포스트 시냅틱 뉴런(2200), 포스트 시냅틱 뉴런(2200)으로부터 제2 방향(예를 들어, y축 방향)으로 연장하는 포스트 시냅틱 라인(2210) 및 프리 시냅틱 라인(2100)과 포스트 시냅틱 라인(2200)의 교차점에 마련되는 시냅스 회로(2300)를 포함할 수 있다.
프리 시냅틱 뉴런(2100)은 제1 프리 시냅틱 뉴런 및 제2 프리 시냅틱 뉴런을 포함할 수 있고, 프리 시냅틱 라인(2110)은 제1 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 제1 프리 시냅틱 라인 및 제2 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 제2 프리 시냅틱 라인을 포함할 수 있다. 또한, 포스트 시냅틱 뉴런(2200)은 제1 포스트 시냅틱 뉴런 및 제2 포스트 시냅틱 뉴런을 포함할 수 있고, 포스트 시냅틱 라인(2210)은 제1 포스트 시냅틱 뉴런으로부터 제2 방향으로 연장하는 제1 포스트 시냅틱 라인 및 제2 포스트 시냅틱 뉴런으로부터 제2 방향으로 연장하는 제2 포스트 시냅틱 라인을 포함할 수 있다.
프리 시냅틱 뉴런(2100)은 외부로부터 입력된 신호를 프리 시냅틱 라인(2110)을 통해 시냅스 회로(2300)로 전기적 신호 형태로 전송할 수 있다. 또한, 포스트 시냅틱 뉴런(2200)은 포스트 시냅틱 라인(2210)을 통해 시냅스 회로(2300)로부터 전기적 신호를 수신할 수 있다. 나아가, 포스트 시냅틱 뉴런(2200)은 포스트 시냅틱 라인(2210)을 통해 시냅스 회로(2300)로 전기적 신호를 전송할 수도 있다.
시냅스 회로(2300)는 도 1 내지 도 6을 참조하여 설명한 반도체 소자를 포함할 수 있다.
도 7을 참조하여 설명한 뉴로모픽 회로(2000)는 인간의 뇌의 필수 요소인 시뉴런과 시냅스 구조를 모사하여 형성한 것이다. 뉴로모픽 회로(2000)를 이용하여DNN을 실현할 경우 기존의 폰 노이만 구조를 활용한 경우에 비해, 데이터 처리 속도를 향상시킬 수 있고, 전력 소모를 줄일 수 있다.
도 8은 일 실시예에 따른 뉴로모픽 컴퓨팅 장치(3000)를 간략하게 도시한 것이다.
뉴로모픽 컴퓨팅 장치(3000)는 인간의 뇌와 같은 신경생물학적 구조를 모방함으로써 병렬적인 연산을 수행할 수 있는 비동기식 시스템을 의미한다. 기존의 폰 노이만 구조의 컴퓨팅 장치는 연산과 메모리 읽기/쓰기 동작을 순차적으로 하였기 때문에, 데이터 처리 속도가 빨라지는 데에 한계가 있었다.
뉴로모픽 컴퓨팅 장치(3000)는 뉴럴 네트워크를 기초로 입력 데이터를 실시간으로 분석하여 유효한 정보를 추출하고, 추출된 정보를 기초로 상황 판단을 하거나 또는 뉴로모픽 컴퓨팅 장치(3000)가 탑재되는 전자 디바이스의 구성들을 제어할 수 있다. 예컨대 뉴로모픽 컴퓨팅 장치(3000)는 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 로봇 장치, 스마트 TV, 스마트폰, 의료 디바이스, 모바일 디바이스, 영상 표시 디바이스, 계측 디바이스, IoT 디바이스 등에 적용될 수 있으며, 이 외에도 다양한 종류의 전자 디바이스들 중 적어도 하나에 탑재될 수 있다.
이하에서는 도 8을 참조하여 폰 노이만 컴퓨팅 장치에 비해 개선된 성능을 가지는 뉴로모픽 컴퓨팅 장치(3000)의 구조에 대해 설명한다.
도 8을 참조하면, 뉴로모픽 컴퓨팅 장치(3000)는 외부로부터의 데이터 신호를 수신하는 입력 장치(910), 입력 장치(910)로부터의 신호를 이용하여 특정 정보를 저장 및 출력하는 뉴로모픽 회로(930) 및 뉴로모픽 회로(930)로부터 출력된 정보를 처리하는 프로세서(900)를 포함할 수 있다. 또한, 뉴로모픽 컴퓨팅 장치(3000)는 아날로그-디지털 컨버터(920), 메모리 장치(940), 통신 장치(950) 및 출력 장치(960)를 더 포함할 수 있다.
프로세서(900)는 뉴로모픽 컴퓨팅 장치(3000)의 전반적인 동작을 제어한다. 프로세서(900)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 프로세서(900)는 메모리 장치(940)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 일부 실시예에 있어서, 프로세서(900)는 메모리 장치(940)에 저장된 프로그램들을 실행함으로써, 뉴로모픽 회로(930)의 기능을 제어할 수 있다. 프로세서(900)는 CPU, GPU, AP 등으로 구현될 수 있다.
메모리 장치(940)는 프로세서(900)가 실행할 수 있는 다양한 프로그램들을 저장할 수 있다. 예를 들어, 메모리 장치(940)는 DRAM 또는 SRAM과 같은 휘발성 메모리를 포함할 수 있다. 또는 메모리 장치(940)는 PRAM, MRAM, ReRAM 또는 낸드 플래쉬 메모리와 같은 비휘발성 메모리를 포함할 수 있다. 나아가, 메모리 장치(940)는 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SDD) 등을 포함할 수 있다.
입력 장치(910)는 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스 또는 다양한 센서를 포함할 수 있다. 다양한 센서는 뉴로모픽 컴퓨팅 장치(3000)가 탑재되는 전자 장치의 주변의 정보를 수집할 수 있다. 다양한 센서는 전자 장치의 외부로부터 신호(예컨대 영상 신호, 음성 신호, 자기 신호, 생체 신호, 터치 신호 등)를 센싱 또는 수신하고, 센싱 또는 수신된 신호를 데이터로 변환할 수 있다. 이를 위해, 다양한 센서는 센싱 장치, 예컨대 마이크, 촬상 장치, 이미지 센서, 라이더(LIDAR; light detection and ranging) 센서, 초음파 센서, 적외선 센서, 바이오 센서, 및 터치 센서 등 다양한 종류의 센싱 장치 중 적어도 하나를 포함할 수 있다. 입력 장치(910)를 통해, 음성 데이터, 이미지 데이터 등의 다양한 종류의 데이터가 뉴로모픽 컴퓨팅 장치(3000)에 입력될 수 있다.
아날로그-디지털 컨버터(920)는 입력 장치(910)로부터의 아날로그 신호를 디지털 신호로 변환할 수 있다.
뉴로모픽 회로(930)는 도 7을 참조하여 설명한 뉴로모픽 회로(2000)를 포함할 수 있다. 뉴로모픽 회로(930)는 아날로그-디지털 컨버터(920)으로부터의 데이터를 이용하여 DNN을 실현할 수 있다.
통신 장치(950)는 외부 디바이스와 통신할 수 있는 다양한 유선 또는 무선 인터페이스를 포함할 수 있다. 예컨대 통신 장치(950)는 유선 근거리통신망(Local Area Network; LAN), Wi-fi(Wireless Fidelity)와 같은 무선 근거리 통신망 (Wireless Local Area Network; WLAN), 블루투스(Bluetooth)와 같은 무선 개인 통신망(Wireless Personal Area Network; WPAN), 무선 USB (Wireless Universal Serial Bus), Zigbee, NFC (Near Field Communication), RFID (Radio-frequency identification), PLC(Power Line communication), 또는 3G (3rd Generation), 4G (4th Generation), 5G (5th eneration), LTE (Long Term Evolution) 등 이동 통신망(mobile cellular network)에 접속 가능한 통신 인터페이스 등을 포함할 수 있다.
출력 장치(960)는 다양한 형태로 신호를 출력할 수 있다. 예를 들어, 출력 장치(960)는 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머(hologrammer) 등을 포함할 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
Tr1, Tr11, TR111: 제1 트랜지스터 501, 511, 521: 제1 게이트 전극
Tr2, Tr22, TR222: 제1 트랜지스터 502, 512, 522: 제2 게이트 전극
Tr2, Tr22, TR333: 제1 트랜지스터 600, 610, 620: 제1 절연층
11, 14, 17: 제1 채널층 700, 710, 720: 제2 절연층
12, 15, 18: 제2 채널층 501, 511, 521: 제1 게이트 전극
13, 16, 19: 제3 채널층 502, 512, 522: 제2 게이트 전극
100, 110, 120: 기판 503, 513: 제3 게이트 전극
101, 111, 121: n형 우물 523: 하부 게이트 전극
201, 211, 221: 제1 소스 전극 533: 상부 게이트 전극
202, 212, 222: 제2 소스 전극 2100: 프리 시냅틱 뉴런
203, 213, 223: 제3 소스 전극 2110: 프리 시냅틱 라인
301, 311, 321: 제1 드레인 전극 2200: 포스트 시냅틱 뉴런
302, 312, 323: 제1 드레인 전극 2210: 포스트 시냅틱 라인
303, 313, 323: 제1 드레인 전극 2300: 시냅스 회로
401, 411, 421: 제1 게이트 절연막 2000: 뉴로모픽 회로
402, 412, 422: 제2 게이트 절연막 900: 프로세서
403, 413: 제3 게이트 절연막 910: 입력 장치
423: 하부 게이트 절연막 930: 뉴로모픽 회로
433: 상부 게이트 절연막 3000: 뉴로모픽 컴퓨팅 장치

Claims (20)

  1. 제1 도전형의 제1 채널층을 가지는 제1 트랜지스터;
    상기 제1 트랜지스터와 나란하게 마련되고, 제2 도전형의 제2 채널층을 가지는 제2 트랜지스터;
    상기 제1 트랜지스터 및 제2 트랜지스터의 상부에 적층되며, 강유전성 물질을 포함하는 게이트 절연막 및 상기 게이트 절연막을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층 및 게이트 전극을 가지는 제3 트랜지스터; 를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터는 서로 전기적으로 연결되는, 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터의 드레인 전극 및 상기 제2 트랜지스터의 드레인 전극을 전기적으로 연결하는 컨택 전극을 더 포함하는, 반도체 소자.
  4. 제3 항에 있어서,
    상기 컨택 전극의 일부는 상기 제3 트랜지스터의 게이트 전극과 접촉하는, 반도체 소자.
  5. 제1 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극에 인가되는 신호에 따른 상기 제3 채널층의 저항의 변화 양상은 대칭성을 가지는, 반도체 소자.
  6. 제1 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극에 인가되는 신호에 따른 상기 제3 채널층의 저항은 선형적으로 변하는, 반도체 소자.
  7. 제1 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 게이트 절연막의 하부에 마련되고, 상기 제3 채널층은 상기 게이트 절연막의 상부에 마련되는, 반도체 소자.
  8. 제1 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 게이트 절연막의 상부에 마련되고, 상기 제3 채널층은 상기 게이트 절연막의 하부에 마련되는, 반도체 소자.
  9. 제1 항에 있어서,
    상기 게이트 절연막은 상기 제3 채널층 하부에 형성된 하부 게이트 절연막 및 상기 제3 채널층 상부에 형성된 상부 게이트 절연막을 포함하고,
    상기 게이트 전극은 상기 하부 게이트 절연막의 하부에 마련된 하부 게이트 전극 및 상기 상부 게이트 절연막의 상부에 마련된 상부 게이트 전극을 포함하는, 반도체 소자.
  10. 제9 항에 있어서,
    상기 하부 게이트 절연막은 제1 분극 상태를 포함하고, 상기 상부 게이트 절연막은 상기 제1 분극 상태와 다른 제2 분극 상태를 포함하는, 반도체 소자.
  11. 제1 항에 있어서,
    상기 제1 채널층 및 제2 채널층은 실리콘을 포함하는, 반도체 소자.
  12. 제1 항에 있어서,
    상기 제3 채널층은 산화물 반도체 물질을 포함하는, 반도체 소자.
  13. 제1 항에 있어서,
    상기 강유전성 물질은 HfO, HfxZr1-xO, ZrO 중 적어도 어느 하나에, Si, Al, Zr, Y, La, Gd, Sr, Hf 중 적어도 어느 하나가 도핑된 물질을 포함하는, 반도체 소자.
  14. 제1 항에 있어서,
    상기 강유전성 물질은 perovskite구조를 가지는 물질을 포함하는, 반도체 소자.
  15. 프리 시냅틱 뉴런;
    상기 프리 시냅틱 뉴런으로부터 제1 방향으로 연장하는 프리 시냅틱 라인;
    포스트 시냅틱 뉴런 회로;
    상기 포스트 시냅틱 뉴런으로부터 상기 제1 방향과 교차하는 방향인 제2 방향으로 연장하는 포스트 시냅틱 라인; 및
    상기 프리 시냅틱 라인과 상기 포스트 시냅틱 라인의 교차점에 마련되는 시냅스 회로; 를 포함하며,
    상기 시냅스 회로는,
    기판 상에 서로 나란하게 마련된 제1 도전형의 제1 채널층을 가지는 제1 트랜지스터, 제2 도전형의 제2 채널층을 가지는 제2 트랜지스터, 상기 제1 및 제2 트랜지스터의 상부에 적층되고, 강유전성 물질을 포함하는 게이트 절연막 및 상기 게이트 절연막을 사이에 두고 두께 방향으로 서로 이격되어 마련된 제3 채널층 및 게이트 전극을 가지는 제3 트랜지스터를 가지는 반도체 소자를 포함하는, 뉴로모픽 회로.
  16. 제15 항에 있어서,
    상기 제1 트랜지스터의 드레인 전극 및 상기 제2 트랜지스터의 드레인 전극을 전기적으로 연결하는 컨택 전극을 더 포함하는, 뉴로모픽 회로.
  17. 제15 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극에 인가되는 신호에 따른 상기 게이트 절연막의 저항 변화는 대칭성을 가지는, 뉴로모픽 회로.
  18. 제15 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극에 인가되는 신호에 따른 상기 게이트 절연막의 저항은 선형적으로 변화하는, 뉴로모픽 회로.
  19. 제15 항에 있어서,
    상기 제1 채널층 및 제2 채널층은 실리콘을 포함하고,
    상기 제3 채널층은 산화물 반도체 물질을 포함하는, 뉴로모픽 회로.
  20. 입력 장치;
    상기 입력 장치로부터의 신호를 이용하여 특정 정보를 저장 및 출력하는 제15 항의 뉴로모픽 회로; 및
    상기 뉴로모픽 회로로부터 출력된 정보를 처리하는 프로세서; 를 포함하는 뉴로모픽 컴퓨팅 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230059760A (ko) * 2021-10-26 2023-05-03 연세대학교 산학협력단 자기장 인식 메모리, 자기장 인식 시냅스 소자 및 이를 포함하는 시냅스 나침반

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019179885A (ja) * 2018-03-30 2019-10-17 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、積和演算装置及び電子機器
US11568912B2 (en) * 2020-05-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and method of operating the same
DE102021106058A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Speicherzelle und verfahren zum betreiben derselben
US20220147799A1 (en) * 2020-11-12 2022-05-12 Samsung Electronics Co., Ltd. Neural computer including image sensor capable of controlling photocurrent
US20230054128A1 (en) * 2021-08-23 2023-02-23 Cornell University Resistive electrodes on ferroelectric devices for linear piezoelectric programming
CN114864582A (zh) * 2022-04-20 2022-08-05 南方科技大学 存储单元及其数据读写方法、制备方法及存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219519B1 (ko) 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JP4632034B2 (ja) 2005-03-10 2011-02-16 セイコーエプソン株式会社 有機強誘電体メモリの製造方法
US7898009B2 (en) 2007-02-22 2011-03-01 American Semiconductor, Inc. Independently-double-gated transistor memory (IDGM)
JP6410148B2 (ja) * 2014-02-25 2018-10-24 パナソニックＩｐマネジメント株式会社 衝撃記憶装置
JP2018067664A (ja) 2016-10-20 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 半導体記憶素子、半導体記憶装置、および半導体システム
KR20180116842A (ko) 2017-04-18 2018-10-26 에스케이하이닉스 주식회사 강유전체 트랜지스터를 포함하는 뉴로모픽 소자의 시냅스 시스템
CN107146759B (zh) * 2017-05-04 2020-06-05 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
US10600808B2 (en) 2017-09-05 2020-03-24 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
US10700093B1 (en) * 2018-12-20 2020-06-30 Sandisk Technologies Llc Ferroelectric memory devices employing conductivity modulation of a thin semiconductor material or a two-dimensional charge carrier gas and methods of operating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230059760A (ko) * 2021-10-26 2023-05-03 연세대학교 산학협력단 자기장 인식 메모리, 자기장 인식 시냅스 소자 및 이를 포함하는 시냅스 나침반

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