JP2022542432A - 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス - Google Patents

再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス Download PDF

Info

Publication number
JP2022542432A
JP2022542432A JP2022506366A JP2022506366A JP2022542432A JP 2022542432 A JP2022542432 A JP 2022542432A JP 2022506366 A JP2022506366 A JP 2022506366A JP 2022506366 A JP2022506366 A JP 2022506366A JP 2022542432 A JP2022542432 A JP 2022542432A
Authority
JP
Japan
Prior art keywords
artificial
gates
semiconductor device
fins
synapses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022506366A
Other languages
English (en)
Other versions
JP7483858B2 (ja
Inventor
ミラン ペシッチ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2022542432A publication Critical patent/JP2022542432A/ja
Application granted granted Critical
Publication of JP7483858B2 publication Critical patent/JP7483858B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • General Physics & Mathematics (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computational Linguistics (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Neurology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導体デバイス上に人工ニューロン及びシナプスを共に実装する半導体デバイスは、半導体デバイス上に形成された複数のフィンと、複数のフィンの周囲に形成され、複数のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成する複数のゲートとを含む。複数のＦｉｎＦＥＴは、１又は複数の人工シナプスと１又は複数の人工ニューロンとを形成し得る。１又は複数の人工シナプスの各々は、複数のゲートのうちの２つ又はそれ以上を含み得る。１又は複数の人工ニューロンの各々は、複数のゲートのうちの１つを含む。【選択図】図１０

Description

関連出願の相互参照
［０００１］本出願は、２０１９年８月２日に出願された米国非仮特許出願第１６／５３０，７１４号の優先権の利益を主張し、その内容を全て、参照により本明細書に援用する。
［０００２］本出願は、概して、人工ニューロン及びシナプス構造を形成するのに使用可能な回路構造について説明するものである。より具体的には、本出願は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）のゲートを接続して、同じ技術ノードで人工ニューロン及びシナプス構造を構成する方法及び構造について説明するものである。
［０００３］現代の電子ニューラルネットワークは、自然界に存在する神経系が使用する生物学的なニューラルネットワークに着想を得て、その近似を目指したデジタル及び／又はアナログ回路を含む。電子ニューラルネットワークは、自然の対応物と同様に、タスク固有のルールを使用して事前にプログラムされることなく、様々なタスクを学習して実行し、入力刺激を認識しようと試みる。この学習プロセスは、生体系におけるニューロンの挙動を動作上近似した人工ニューロンを表す接続されたノードの集合体を用いて達成することができる。ニューロン間の接続は、１又は複数の人工ニューロン間で信号を伝達するための生物学的シナプスの挙動を近似し得る。ニューロンとシナプスの接続は、複数の連続した層を共に連鎖させて、複雑なタスクを増分段階に分解することができる。したがって、生物学的なニューラルネットワークが経時的に学習し成長するのと同じ方法で、電子ニューラルネットワークに新たなタスクを実行するように教えることが可能である。
［０００４］幾つかの実施形態では、半導体デバイス上に人工ニューロン及びシナプスを共に実装する半導体デバイスは、半導体デバイス上に形成された複数のフィンと、複数のフィンの周囲に形成され、複数のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成する複数のゲートとを含み得る。複数のＦｉｎＦＥＴは、１又は複数の人工シナプスと１又は複数の人工ニューロンとを形成し得る。１又は複数の人工シナプスの各々は、複数のゲートのうちの２つ又はそれ以上を含み得る。１又は複数の人工ニューロンの各々は、複数のゲートのうちの１つを含む。
［０００５］幾つかの実施形態では、半導体デバイス上に人工ニューロン及びシナプスを共に実装する方法は、半導体デバイス上に複数のフィンを形成することを含み得る。本方法はまた、複数のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成するために、複数のフィンの周囲に複数のゲートを形成することも含み得る。複数のＦｉｎＦＥＴは、１又は複数の人工シナプスと１又は複数の人工ニューロンとを形成し得る。１又は複数の人工シナプスの各々は、複数のゲートのうちの２つ又はそれ以上を含んでいてよく、１又は複数の人工ニューロンの各々は、複数のゲートのうちの１つを含み得る。
［０００６］任意の実施形態では、以下の特徴のいずれか及び／又は全てが、任意の組み合わせで、制限なく組み込まれ得る。デバイスは、複数のゲート間に１又は複数の接続部も含んでいてよく、１又は複数の接続部は、１又は複数の人工シナプス及び１又は複数の人工ニューロンのネットワークを形成し得る。複数のゲート間の１又は複数の接続部は、ゲート堆積後に直接実装され得る。複数のゲート間の１又は複数の接続部は、半導体デバイスの金属層に実装され得る。複数のフィンは、第１のフィンを含んでいてよく、複数のゲートは、第１の複数のゲートを含んでいてよく、第１の複数のゲートは、第１のフィンの上に形成され、複数の人工シナプスのうちの単一の人工シナプスを形成し得る。複数のフィンは、第１の複数のフィンを含んでいてよく、複数のゲートは、第１のゲートを含んでいてよく、第１のゲートは、第１の複数のフィンの上に形成され、複数の人工シナプスのうちの１つの少なくとも一部を形成し得る。半導体デバイスは、シリコン基板を含んでいてよく、シリコン基板に複数のフィンの各々が垂直リッジとして形成され得る。複数のＦｉｎＦＥＴは、複数の強誘電体ＦｉｎＦＥＴを含み得る。複数のフィンの各々が人工ニューロン又は人工シナプスに使用可能となるように、複数のフィンが半導体デバイス上に均一なパターンで形成され得る。複数のフィンの各々は、均一な幅を有するように形成され得る。１又は複数の接続部は、半導体デバイスを製造した後にシステムレベルで設けられ得る。１又は複数の接続部は、半導体デバイスを製造した後にソフトウェアレベルで設けられ得る。１又は複数の人工ニューロンの各々は、導電性状態間の切り替えの前に複数の信号パルスを受信するように構成され得る。１又は複数の人工シナプスの各々は、複数の信号パルスを受信するように構成され、各信号パルスは、それぞれのドメインの導電性状態間の切り替えを引き起こし得る。複数のフィンの各々は、約１０ｎｍの幅であり得る。複数のフィン及び複数のゲートは、ニューロンとして複数のディスクリートフィールドに形成されていてよく、複数のディスクリートフィールドのうちの１つ同士が接続されて、シナプスを形成し得る。複数のフィン及び複数のゲートは、同じ技術ノードで形成され得る。半導体デバイス上に１又は複数の相補型金属酸化膜シリコン（ＣＭＯＳ）回路が形成され得る。
［０００７］様々な実施形態の性質及び利点については、本明細書の残りの部分及び図面を参照することによって更に理解することができ、同様の構成要素を参照するために、幾つかの図面を通して同様の参照数字が使用されている。幾つかの例では、複数の類似の構成要素のうちの１つを示すために、サブラベルが参照数字と関連付けられている。詳述なしに参照数字に言及した場合、。
幾つかの実施形態に係る、ニューラルネットワークの一部を示す図である。 幾つかの実施形態に係る、ニューラルネットワークを実装する回路網を示す図である。 幾つかの実施形態に係る、トランジスタ面積に依存する強誘電体電界効果トランジスタＦｅＦＥＴの切り替えサイクルを示す図である。 幾つかの実施形態に係る、人工ニューロン及びシナプスを実装するために使用され得る強誘電体フィン電界効果トランジスタ（ＦｉｎＦＥＴ）を示す図である。 幾つかの実施形態に係る、複数のゲート構造を有する強誘電体ＦｉｎＦＥＴ構造を示す図である。 幾つかの実施形態に係る、人工シナプスを実装するための複数のゲート構造を有する同じ強誘電体ＦｉｎＦＥＴ構造を示す図である。 幾つかの実施形態に係る、複数のフィンを有する強誘電体ＦｉｎＦＥＴ構造を示す図である。 幾つかの実施形態に係る、複数のフィン及び複数のゲートを有する強誘電体ＦｉｎＦＥＴ構造を示す図である。 幾つかの実施形態に係る、同じ技術ノードで実装された複数のフィンと複数のゲートとを含むＦｉｎＦＥＴ構造を示す図である。 幾つかの実施形態に係る、ゲート堆積層の上のＦｉｎＦＥＴ構造９００におけるゲート間の接続がどのように行われ得るかを示す図である。 幾つかの実施形態に係る、半導体デバイス上に人工ニューロン及びシナプスのネットワークを共に実装するための方法を示すフローチャートである。
［００１９］本書では、人工ニューロン及び人工シナプスを共に半導体デバイスに単一技術ノードで実装するための実施形態を説明する。強誘電体ＦｉｎＦＥＴの列が、シリコン基板上に製造され得る。ゲートを共に接続してマルチドメインＦｉｎＦＥＴを形成し、受信した信号パルスに応答してＦｉｎＦＥＴチャネルの導電性を徐々に変化させることによってシナプスの挙動を近似することができる。複数の信号パルスを受信してから単一の導電性状態を切り替えることで、単一のゲートを使用して、ニューロンの挙動を近似することができる。同じ構造を人工ニューロンと人工シナプスの両方の基礎として使用できるため、ニューラルネットワークを単一の技術ノードで形成することができ、製造時にゲート堆積層又は金属堆積層で構成可能である。あるいは、ニューラルネットワークは、構成可能な接続を使用して、システムレベル層で製造後に構成及び／又は再構成することが可能である。
［００２０］図１は、幾つかの実施形態に係るニューラルネットワーク１００の一部を示す図である。ニューラルネットワーク１００は、複数の入力１０２を含む。入力は、神経繊維を表す軸索や、電気インパルスを伝導し神経系において伝送線として機能するニューロンの細長い突起等の、生体系における入力に対応し得る。例えば、複数の入力１０２は、周辺環境における受信光を符号化し、受信光を表す電気信号を送信するために使用されるそれぞれの光受容体に結び付けられた軸索を表し得る。電気信号は、受信した信号の大きさ又は強度を表すようにスケーリングされ得る。例えば、複数の入力１０２は、受信した光信号の強度に比例する電気信号を生成し得る。光受容体及び画像認識の使用は、単に例として提供されるものであり、限定するものでないことに留意されたい。他の種類の生物学的及び電気的神経ネットワークを使用して、任意の種類の入力を受信し、処理することが可能である。
［００２１］複数の入力１０２で入力信号を受信した後、複数の入力１０２の各々は、１又は複数のニューロン１０４にパルス１０６を送信し得る。ニューラルネットワーク１００は、入力１０２とニューロン１０４との間のこれらの経路を、複数のシナプス１１０として図示している。生物学的神経系において、シナプスは、ニューロン又は神経細胞が電気信号又は化学信号を別のニューロンへ送ることを可能にする構造である。ニューラルネットワーク１００において、生物学的シナプスは、入力１０２とニューロン１０４との間で、入力１０２によって受信された信号の大きさを表す重み付けされた信号を送るシナプス１１０を用いてモデル化され得る。また、シナプス１１０は、重み付けされ得る。例えば、複数の入力１０２のうちの１つは、異なるニューロン１０４に送られる際に、シナプスによって異なる重み付けがなされた入力信号を受信し得る。シナプス１１０の重み付けは、ニューラルネットワークが特定の入力パターンを認識し、特定の出力タスクを実行するように「学習」することを可能にするものである。ニューラルネットワークのシナプス１１０をモデル化する場合、これらは、複数の連続した入力パルスを受信して対応する出力を生成することができる半導体デバイスによって表すことができる。例えば、各入力パルスは、シナプス出力を論理０と論理１レベルとの間で徐々に増加させることができる。
［００２２］シナプス１１０は、入力１０２を１又は複数のニューロン１０４に接続し得る。これらの接続は、入力１０２とニューロン１０４との間の１対多のトポロジーで行われ得る。ニューラルネットワークのニューロン１０４は、接続するシナプスの間で他の細胞と通信する電気的に興奮する細胞である生物学的ニューロンをモデル化したものであり得る。十分な数の入力インパルスを受信した後、ニューロン１０４は「発火」又は興奮した状態に遷移し得る。この状態は、感覚応答（例えば、触覚、音、光等）及び／又は脳からの運動制御と関連づけられ得る。生物学的ニューロンの挙動を近似するために、ニューラルネットワーク１００のニューロン１０２は、１又は複数のシナプス１１０から複数の入力パルスを受信し、閾値数の入力パルスを受信した後、ニューロン１０４の出力１０８に論理０と論理１状態間をトグルで切り替えさせることができる任意のデバイスを用いて実装され得る。
［００２３］図１は、様々なネットワーク構成要素を明確に説明するために、ニューラルネットワーク１００を大幅に簡略化した図である。実際には、ニューラルネットワーク１００は、入力１０２と出力１０８との間に１又は複数の隠れ層ニューロン及びシナプスも含み得る。これらの隠れ層又は中間層は、最終出力１０８を生成するタスクをサブステップに分解することを可能にし、その各々は、シナプス及びニューロンの対応する隠れ層によって表され得る。例えば、ニューラルネットワーク１００は、２つの異なる種類の画像を区別し、第１の種類の画像を認識するときに出力１０８ａを発火させ、第２の種類の画像を認識するときに出力１０８ｂを発火させるように構成され得る。ニューロン及びシナプスの第１の隠れ層は、画像内のエッジを認識し得る。ニューロン及びシナプスの第２の隠れ層は、画像内のエッジによって転送される形状を認識し得る。最後に、出力段階のニューロン１０４は、認識された形状を組み合わせて、第１と第２の画像の種類を区別し得る。したがって、ニューラルネットワーク１００は、電気構成要素及び接続の点で、図１で容易に明らかになり得るよりもはるかに複雑であり得る。複雑な現代のニューラルネットワークに付随し得るサイズ、複雑さ、速度要件、及び／又は配線上の困難のために、単一の技術ノード上で多くのデバイスの効率的なレイアウト及び製造を未だ可能にし得る方法で生物学的ニューロン及びシナプスを表し得る回路要素に対する大きな必要性が存在する。
［００２４］図２は、幾つかの実施形態に係る、ニューラルネットワークを実装する回路網２００を示す図である。回路網２００によって表されるニューラルネットワークは、図１のニューラルネットワーク１００と同様であり得る。図１の場合と同様に、図２は、ニューロン及びシナプスを表すのに使用可能な様々な回路構成要素を明確に説明するために、多くの接続及び／又は隠れ層が省略された単純なニューラルネットワークの大幅に簡略化された図である。回路網２００は、図１の入力１０２に対応し得る複数の入力２０６を含む。入力は、シナプスを表すデバイスを通してニューロン２０４を表す複数のデバイスに接続され得る。シナプスを表すデバイスは、ニューロン２０４の入力を回路の入力２０６に接続するトランジスタ２０２を含み得る。簡略化のために、アクセストランジスタ等の多くの付加的な回路要素は、図２から省略されている。アクセストランジスタは、ゲートが入力に接続され、出力はＦｅＦＥＴのゲートに接続されて、障害を防止し得る。このアクセストランジスタは、メモリトランジスタ／素子と共に、シナプスの擬似クロスバーアレイの１つのシナプス素子を構成する。
［００２５］回路網のシナプスを表すのに、多くの異なるデバイスが使用され得る。この回路網２００では、トランジスタ２０２は、ＶＧライン上の複数の入力パルスを受信し、同じくＦｅＦＥＴトランジスタである（最終的にスケーリングされる）ニューロン２０４に比例した出力を提供できる半導体デバイスを用いて実装され得る。したがって、これらのトランジスタ２０２は、ＶＧラインによって制御されるアナログシナプスをモデル化するために使用され得る。更に、ニューロン２０４も、最終的にスケーリングされたトランジスタデバイスによって表され得る。しかしながら、励起パルスの受信時にコンダクタンスのアナログ的な徐々の累積的変化を示すシナプスを表すトランジスタ２０２とは対照的に、ニューロン２０４を表すトランジスタは、シナプスから複数のパルスを受信し、閾値数のパルスが受信された後に発火するように構成され得る。入力と出力ニューロン２０４との間のトランジスタ接続のこの基本的なネットワークは、上述のようにニューロン及びシナプスの隠れ層を表すトランジスタの隠れ層を用いて増強され得る。したがって、回路網２０２を実装する場合、シナプスのアナログ挙動とニューロンのデジタル挙動の両方を１つのプロセスで実装できる半導体デバイスを使用することが有益である。
［００２６］様々な実施形態では、ニューラルネットワークの基本構成要素を実装するために、多くの異なる種類のトランジスタが使用され得る。しかしながら、本明細書に記載の幾つかの実施形態は、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）として知られる特定の種類のトランジスタを使用し得る。ＦｅＦＥＴは、電力が除去されてもその論理／記憶状態を維持することができる論理／記憶トランジスタである。ＦｅＦＥＴは、従来の金属酸化膜シリケート（ＭＯＳ）トランジスタと似ているが、論理ゲートの誘電体を強誘電体材料に置き換え、それが晒される電界を「記憶」又は「保存」する誘電体である点が異なる。ＦｅＦＥＴでは、ゲート絶縁膜自体の中に持続的な双極子（いわゆる「ドメイン」）が形成され、それによってＦｅＦＥＴの閾値電圧が２値の論理状態を表し得る２つの安定した状態に分割され得る。この安定状態は持続的であるため、ＦｅＦＥＴの動作により、従来の電荷ベースのフラッシュメモリセルで行われているように、状態情報を保存することができる。また、ＦｅＦＥＴは消費電力量が比較的小さく、従来のＣＭＯＳ技術と並んで本質的にスケーラブルである。また、ＦｅＦＥＴセルをメモリデバイスとして使用した場合、読み出し／書き込み時間及び書き込み／消去時の振幅がそれぞれ、フラッシュＮＡＮＤメモリ等のメモリよりも大幅に短縮され、また小さくなる。
［００２７］図３は、幾つかの実施形態に係る、ＦｅＦＥＴの切り替えサイクルを示す図である。強誘電体材料は、印加電圧等の外部励起の印加により状態を変化させることができる材料である。強誘電体材料は、２つの安定状態間をトグルで切り替え可能な複数の物理ドメインを含み得る。強誘電体は、メモリデバイスとして使用するために、ＦｅＦＥＴのゲートに統合され得る。図３は、ニューラルネットワークのニューロン及びシナプスのモデル化に特に有用なＦｅＦＥＴの特徴の１つを示す図である。図３の左側のＦｅＦＥＴ状態３０２、３０４、３０６、３０８の各々は、ＦｅＦＥＴが論理０と論理１状態との間を徐々に遷移する際の様々な状態を表している。このように徐々に遷移するため、図３のＦｅＦＥＴは、シナプスをモデル化するのに使用され得る。シナプスの挙動は、ゲート電極への入力パルスの繰り返しに応じて、論理状態間を徐々に遷移することを想起されたい。単一のイベントに応答してデバイスの導電性を切り替える代わりに、ＦｅＦＥＴは、ニューラルネットワークの入力又は他のニューロン様デバイスからパルスを受信すると、経時的に導電性を徐々に切り替え得る。
［００２８］シナプスの挙動をモデル化するために、ＦｅＦＥＴは、ゲート電極が複数のドメイン、又はゲート電極において論理状態間を独立して切り替えることができる物理領域として表されるように、同様のニューロンデバイスよりも比較的大きく設計することができる。これらのドメインの各々は、図３において、様々な状態３０２、３０４、３０６、３０８のＦｅＦＥＴのゲート電極上の垂直矢印を用いて表されている。これらの垂直矢印の方向は、ゲートの対応するドメインの切り替え挙動を表すために方向が変化している。ＦｅＦＥＴのドメインの１つを変更することは、ＦｅＦＥＴの強誘電体結晶格子材料の構造の変更に対応し得る。結晶格子自体の構成が変わるため、ＦｅＦＥＴの状態は、入力パルスの間持続し、ドメインの切り替えが引き起こされる。更に、各ドメインは、安定状態間で切り替わる独自のヒステリシス図３１０で表され得る。したがって、単一のパルスがＦｅＦＥＴのゲートで受信されると、ドメインの１つは、論理０から論理１へ遷移する等、安定状態間で切り替わり得る。
［００２９］図３の上部にあるＦｅＦＥＴ状態３０２から開始し、ＦｅＦＥＴは論理０から始まり得る。この例では、ＦｅＦＥＴは、３つの異なるドメインを含むように設計されていてよいが、実際には、デバイスは、３よりも少ないドメイン又は３よりも多いドメインを含み得る。上を指している３つの垂直矢印は、３つのドメインの各々が現在安定した論理０状態であることを示す。論理０状態で存在するために必要なものと比較して反対の極性の第１の入力パルスを受信した後、ＦｅＦＥＴは、状態３０４に入り得る。状態３０４において、ＦｅＦＥＴの第１のドメインは、論理０から論理１に切り替わっている。これはまた、ヒステリシス図３１０にも示される。受信した入力パルスは、単一のドメインを変更するのに十分であり、他のドメインは安定した論理０状態のままである。幾つかの遷移は、単一のドメインを切り替えるために複数のパルスを必要とする場合があることに留意されたい。次に、第２の入力パルスがＦｅＦＥＴによって受信され、ＦｅＦＥＴの第２のドメインを論理１状態に遷移させ得る。これは、状態３０６の図において、ＦｅＦＥＴのゲートの第２の矢印が下を指すように変化することによって表される。最後に、第３の入力パルスがＦｅＦＥＴによって受信され、最終ドメインを論理１状態に遷移させ得る。
［００３０］このように、複数のドメインを持つＦｅＦＥＴ内のドメインが徐々に遷移することで、シナプスの挙動のモデル化に有用な、状態間のアナログ的な遷移を得ることができる。いずれかの入力パルスを受信する前の状態３０２は、ＦｅＦＥＴの完全な論理０状態を表す。逆に、十分な数の入力パルス（例えば、少なくとも３つのパルス）を受信した後の状態３０８は、ＦｅＦＥＴの完全な論理１状態を表す。各ドメインが独立して切り替わると、ＦｅＦＥＴのチャネルの導電性は、非導電状態と完全導電状態との間で対応するように徐々に変化し得る。この導電性の変化により、対応するドメインを切り替えるために正／負の入力パルスが受信されると、シナプスの出力も徐々に増加／減少し得る。
［００３１］図３のグラフ３１２は、ドメインの数が変化するＦｅＦＥＴの切り替え挙動を表すものである。信号３１４は、経時的に徐々にパルスを受信するマルチドメインＦｅＦＥＴを表す。受信したパルスの数は横軸で表され、その結果としてのＦｅＦＥＴのチャネルの導電率は縦軸で表される。マルチドメインＦｅＦＥＴの場合、受信した各パルス又はパルスのセットにより、独立したドメインが切り替わるにつれ、チャネルの導電率の段階的な上昇がもたらされる。信号３１４によって表されるＦｅＦＥＴは、少なくとも６つのドメインを含み得る。曲線３１８は、ＦｅＦＥＴのドメインの数を増加させることによって近似することができる理想的な応答を表している。例えば、ＦｅＦＥＴのドメインの数が増加するにつれ、信号３１４の段が小さくなり、信号３１４の全体形状が曲線３１８の形状に近づき始め得る。グラフ３１２は、このように、受信した入力パルスに比例して反応するシナプスのアナログ出力をモデル化するために、マルチドメインＦｅＦＥＴをどのように使用することができるかを示したものである。
［００３２］図３のマルチドメインＦｅＦＥＴで示すシナプスの挙動とは対照的に、より単純で小型のＦｅＦＥＴデバイスを使用して、ニューラルネットワークにおけるニューロンの挙動を表すことも可能である。図３には明示的に示していないが、単一ドメインのみを有するＦｅＦＥＴは、単一の切り替えイベントを有するのみである。グラフ３１２の信号３１６は、単一ドメインＦｅＦＥＴが複数の受信パルスにどのように応答し得るかを示すものである。パルスを受信すると個々のドメインを切り替える代わりに、単一ドメインのみを有するニューロン様ＦｅＦＥＴは、安定した論理状態間の単一の切り替えイベントを呈し得る。例えば、シナプスを表す大きいＦｅＦＥＴから十分な数のパルスを受信すると、ニューロンを表す小さいＦｅＦＥＴは「発火」し得る、又は安定状態間を遷移し得る。したがって、ＦｅＦＥＴはシナプスの挙動を表すのに有用なだけでなく、デバイスのドメイン数を制限することによって、ニューロンの挙動を表すのにも使用できる。
［００３３］図４は、幾つかの実施形態に係る、人工ニューロン及びシナプスを実装するために使用され得る強誘電体フィン電界効果トランジスタ（ＦｉｎＦＥＴ）４００を示す図である。ＦｉｎＦＥＴ４００は、基板４０８上に構築されたＭＯＳＦＥＴを含むマルチゲートデバイスである。トランジスタのソース及びドレインをドープされたウエルとして基板４０８に実装する代わりに、フィン４０１が基板４０８の上に製造され、トランジスタのチャネル、ソース４０６、及びドレイン４０４を形成する。トランジスタをオン／オフする際のチャネルの制御性を高めるために、フィン４０１によって形成されたチャネルの周囲にゲート４０２が巻き付けられ得る。ＦｉｎＦＥＴデバイスは、主流のＣＭＯＳ技術よりも大幅に高速な切り替え時間と高い電流密度を有する。
［００３４］本開示の残りの部分を通じ、様々なＦｉｎＦＥＴデバイスを、図４の左下の簡略図を用いて表すことができる。しかしながら、図４の右上の詳細図４２０は、ＦｉｎＦＥＴ４００のチャネルの周囲に堆積され得る様々な層の一実施形態を示すものである。これらの実施形態において、上述のようにニューロン又はシナプスとして機能するために、ＦｉｎＦＥＴ４００のゲートに強誘電体材料を追加することができる（又は既存の高誘電率材料と交換することができる）。例えば、チャネルは、ゲート酸化物４１２及び強誘電体材料４１４に囲まれたドープされていないシリコンフィン４０１を含み得る。その後、この強誘電体構造が、強誘電体材料４１４を分極化させるのに必要な電界を発生させるために、導電性ゲート材料４０８を用いて製造され得る。
［００３５］強誘電体ＦｉｎＦＥＴ４００は、基板に堆積した膜層の堆積又は反応によってスペーサが形成される自己整合ダブルパターニング技法を使用し、標準の論理ＦｉｎＦＥＴの製造と同様の方法を用いて製造され得る。その後、エッチングプロセスにより水平面の充填材がすべて除去され、側壁の材料のみが残り得る。パターン特徴を除去した後は、スペーサのみが残る。このスペーサ技法を利用することで、基板に列状の細いフィンが画定され得る。しかしながら、標準のＦｉｎＦＥＴ製造プロセスとは異なり、強誘電体ＦｉｎＦＥＴ４００は、強誘電体相を安定させるための、強誘電体高誘電率堆積ステップ及びポストキャッピングアニールも含み得る。幾つかの実施形態では、異なる比率のシリコン、アルミニウム、ランタン、ジルコニウム、及び／又はＨｆＯ－ＺｒＯｘ組成物を混合した固溶体を使用し得る。幾つかの実施形態では、高誘電率内の強誘電体相を安定させるための追加のアニールプロセスを用い得る。人工シナプスを実装するために強誘電体ＦｉｎＦＥＴを製造する場合、以下に説明するように、製造プロセスの「バックエンド（ＢＥｏＬ）」部分において複数のゲート間の接続が使用され得る。
［００３６］本明細書に記載の実施形態では、人工ニューロン及びシナプスの実装に、強誘電体ＦｉｎＦＥＴ４００が特に適している可能性がある。平面デバイスと比較して、多数のデバイスを大規模に実装する際に著しい改善を得るために、フィン４０１で上述したドメインが強誘電体材料４１４に実装され得る。更に、ゲート４０２の形状により、より多くのドメインを生成することができ、これらのドメインのサイズも減少し得る。これにより、他のデバイスと比較して、強誘電体ＦｉｎＦＥＴデバイスの可変性が改善され得る。また、シナプスをモデル化するためにデバイスに追加のゲートを追加することは比較的容易であり、これにより、デバイスを調整する能力が向上し、設計者が、同じシリコン構造上で単一のゲートによるニューロンの実装と、複数のゲートによるシナプスの実装とを選択できるようになり得る。
［００３７］図４に示す強誘電体ＦｉｎＦＥＴ４００を使用して、人工ニューロンを実装することができる。単一のゲート４０２は、ゲート４０２によって多数のパルスが受信された後に切り替わる単一ドメインを含むように設計され得る。例えば、強誘電体ＦｉｎＦＥＴ４００を使用して、図２の人工ニューロン２０４の１つを実装することができる。
［００３８］図５は、幾つかの実施形態に係る、複数のゲート構造を有する強誘電体ＦｉｎＦＥＴ構造５００を示す図である。この強誘電体ＦｉｎＦＥＴ構造５００は、図４に示すように、隆起したフィン５０１を含み得る。しかしながら、単一のフィン５０１は、フィン５０１に堆積した複数のゲート５０２、５０４、５０６、５０８を有し得る。人工ニューロンを実装するために、複数のゲート５０２、５０４、５０６、５０８から単一のゲート（例えば、ゲート５０２）が選択され、人工シナプスからの入力に接続され得る。そして、単一のゲートの両側のソース領域及びドレイン領域が、ニューロンの出力に接続され得る。
［００３９］図６は、幾つかの実施形態に係る、人工シナプスを実装するための複数のゲート構造を有する同じ強誘電体ＦｉｎＦＥＴ構造５００を示す図である。強誘電体ＦｉｎＦＥＴ構造５００上で単一のゲート５０２のみを使用する代わりに、複数のゲート５０２、５０４、５０６、５０８が、電気接続部５１０を使用して共に電気的に接続され得る。図６に示す電気接続部５１０は、ゲート５０２、５０４、５０６、５０８と同じ堆積層に形成され得る。後述するように、この電気接続部５１０は、ゲート５０２、５０４、５０６、５０８のための堆積層の上方の金属層に設けられ得る。また、この電気接続部５１０は、構成可能な接続部のネットワークを用いて、又はシステムレベルの構成可能なプロセスを通して設けられ得る。
［００４０］電気的接続部５１０を用いて、複数のゲート５０２、５０４、５０６、５０８を共に接続することにより、シナプスの挙動を模擬するために、上記のような複数のドメインを含む強誘電体ＦｉｎＦＥＴを形成することが可能である。具体的には、複数のゲートは、各々が上流の人工ニューロンから受信した入力パルスに応答して独立して切り替わることができる複数のドメインを形成し得る。
［００４１］図５及び図６に示す強誘電体ＦｉｎＦＥＴは、ニューロンとシナプスの両方を実装するために同じフィン構造を使用し得る。したがって、単一のフィン５０１は、複数のゲート５０２、５０４、５０６、５０８を有していてよく、それらのゲート５０２、５０４、５０６、５０８間の接続により、フィン５０１が人工ニューロン又は人工シナプスの一部であるかが定義され得る。
［００４２］図７は、幾つかの実施形態に係る、複数のフィンを有する強誘電体ＦｉｎＦＥＴ構造７００を示す図である。複数のフィン７０１、７０２、７０３が、半導体デバイス又は基板７０５に形成され得る。複数のゲート７１０、７１２、７１４が、複数のゲート７１０、７１２、７１４の間になされ得る可変の接続に基づいて複数の潜在的なＦｉｎＦＥＴを形成するために、複数のフィン７０１、７０２、７０３の周囲に形成され得る。この例では、複数の他のゲート（例えば、ゲート７１２、７１４）に接続されていないフィン７０１上のゲート７１０を使用して、人工ニューロンを実装し得る。したがって、この例では、３つのフィン７０１、７０２、７０３と、３つのゲート７１０、７１２、７１４とが、３つの個別の人工ニューロンを形成し得る。
［００４３］図８は、幾つかの実施形態に係る、複数のフィン及び複数のゲートを有する強誘電体ＦｉｎＦＥＴ構造８００を示す図である。この強誘電体ＦｉｎＦＥＴ構造８００は、複数のゲート８１０、８１２、８１４の各々が共に電気的に接続されて人工シナプスを形成し得ることを除いて、図７の構造７００と同様である。図６で形成された人工シナプスは、人工シナプスのための複数のドメインを形成するために、単一のフィン５０１に複数のゲート５０２、５０４、５０６、５０８を取り付けたものを用いたことを想起されたい。これに対し、図８で形成された人工シナプスは、複数のフィン８０１、８０２、８０３に各々結合された複数のゲート８１０、８１２、８１４を使用する。図６は、シナプスを実装するためにマルチゲートＦｉｎＦＥＴを使用し、図８は、シナプスを実装するためにマルチチャネルＦｉｎＦＥＴを使用する。ここでも、これらの接続は、金属層におけるＢＥｏＬプロセスを使用して、又は構成可能なシステムレベルプロセスを使用して、ゲート堆積によって直接なされ得る。図８のマルチチャネル構成は、効率的であり、図６のマルチゲート、単一フィン構成と比較して、ニューロンのスケーラブルな信号をもたらさないため、有利であり得る。
［００４４］図９は、幾つかの実施形態に係る、同じ技術ノードで実装された複数のフィン及び複数のゲートを含むＦｉｎＦＥＴ構造９００を示す図である。用語「技術ノード」は、「プロセスノード」、「プロセス技術」、又は単に「ノード」とも呼ばれることがある。この用語は、特定の設計ルール、回路世代、及びアーキテクチャを有する特定の半導体製造プロセスを指す場合がある。ＦｉｎＦＥＴ構造９００は、列状に製造されるフィンを含み、各フィンに１又は複数のゲート構造が重なっていてよい。図９の例は、各フィンに４つのゲートを有するフィンを含む。しかしながら、これは、ＦｉｎＦＥＴ構造９００の可能な配置の一例としてのみ図示したものである。他の構造は、各フィンに、単一のゲートから５ゲート、７ゲート、１０ゲート、１５ゲート、及び／又はその任意の範囲に及ぶ、様々な数のゲートを含み得る。例えば、同じ技術ノードで様々なゲート構成が利用可能であるように、あるフィンは単一のゲートのみで実装されていてよく、他のフィンは３ゲート、５ゲート等で実装されていてよい。
［００４５］強誘電体ＦｉｎＦＥＴ構造を用いる利点の１つは、人工シナプスと人工ニューロンを同じ最先端技術ノードで実装することで、ロジックのスケーリングに追従できることである。前述したように、人工シナプスのサイズが比較的大きいのに対し、人工ニューロンのサイズは比較的小さい。人工シナプスは、デバイスのゲート／チャネル領域のより大きい物理的サイズに対応する、複数の物理ドメインを必要とし得ることを想起されたい。ＦｉｎＦＥＴデバイス以外の技術を使用する場合、人工ニューロンと人工シナプスのサイズが異なるため、異なる技術ノードで実装する必要があった。しかし、本明細書に記載のマルチゲートＦｉｎＦＥＴ技術により、人工ニューロンと人工シナプスの両方を同じ技術ノードで実装することが可能である。幾つかの実施形態は、ＦＤＳＯＩ又は標準のバルク高誘電率金属技術を含む技術も使用し得る。
［００４６］ＦｉｎＦＥＴ構造９００は、まず、シリコン基板の上にＳＯＩ層を堆積させることによって製造され得る。次に、犠牲層（例えば、ＳｉＧｅ）の直線列を、ＳＯＩの上の、フィンの対が位置すべき場所の間の間隙に堆積させることができる。マスク層（Ｓｉ３Ｎ４のＳｉＯ２）を犠牲層とＳＯＩの上に堆積させ、マスク層をエッチングバックして犠牲層のエッジに沿ってスペーサを形成することができる。最後に、犠牲層を除去することができ、マスク層の下の部分だけが残るように、ＳＯＩをエッチングし得る。この部分は、シリコン基板の上に位置するフィンの対を形成し得る。次に、導電層及び強誘電体層を含む上述の様々な材料をフィンの上にパターンで堆積させて、複数の非接続及び／又は接続ゲートを形成することができる。
［００４７］図９に示すＦｉｎＦＥＴ構造９００は、ゲートをどのように共に接続するかによってニューロン及びシナプスのネットワークとして構成可能な、未処理の強誘電体ＦｉｎＦＥＴトランジスタのバンクを表す。このＦｉｎＦＥＴのバンクの製造は、構造全体を同じ技術ノードを用いて構築することができるため、製造時のコスト効率が良い。また、この構造を他のＣＭＯＳ回路と組み合わせて、それぞれの特定の用途の必要に応じて、規模を大きくも小さくもすることができる。
［００４８］複数のゲートを共に接続すれば人工シナプスを形成することができ、フィン上の単一のゲートを使用すれば人工ニューロンを形成することができる。シナプスは、マルチチャネル（複数のフィン上の複数のゲート）及び／又はマルチゲート（単一のフィン上の複数のゲート）であってよい。幾つかの実施形態は、直接のゲート堆積によって様々なゲートを共に接続し、ニューロン及びシナプスのネットワークを形成し得る。例えば、ＦｉｎＦＥＴ構造９００のフィンにゲートのための導電性材料を堆積させる同じプロセスを使用して、様々なゲートを共に接続する導電性トレースを堆積させ、人工シナプスを形成することもできる。直接ゲート堆積を使用して、人工シナプスと人工ニューロンを共に接続してニューラルネットワークにすることもできる。
［００４９］図１０は、幾つかの実施形態に係る、ゲート堆積層の上方のＦｉｎＦＥＴ構造９００において、ゲート間でどのような接続がなされ得るかを示す図である。幾つかの実施形態は、ＢＥｏＬプロセスにおいて金属層等のゲート間の接続を追加して、シナプス及びニューラルネットワークを形成し得る。図１０の例では、様々なゲート間の接続をルーティングするために、金属層１０１０が使用され得る。例えば、金属層１０１０の接続部１００２を使用して、３つのゲート１０１２、１０１４、１０１６を単一のフィン１０１８上で共に接続し、シナプスを形成することができる。ゲート１０１２、１０１４、１０１６は、複数のビア１０２０、１０２２、１０２４を通して金属層１０１０に接続され得る。接続された３つのゲート１０１２、１０１４、１０１６によって形成されるシナプスは、上記のようなマルチゲート、単一のフィンの人工シナプスを表し得る。
［００５０］また、同じプロセスを用いて、複数のフィンを用いてマルチチャネルシナプスも形成することができる。例えば、金属層１０１０の接続部１００６と一対のＶＩＡ１０４８、１０５０を用いて、別々のフィン１０４０、１０４２上の複数のゲート１０４４、１０４６を共に接続することができる。これにより、特定の実施形態では好ましい場合があるマルチチャネルシナプスが形成され得る。更に、単一のゲート１０６０を金属層１０１０の接続部１００４に接続することによって、ニューロンが形成され得る。図１０に明示していないが、金属層１０１０において、人工シナプスと人工ニューロンとの間で追加の接続がなされ得る。更に、金属層１０１０へのビアを通してＦｉｎＦＥＴのソース／ドレイン領域への接続がなされ、ニューラルネットワークが完成し得る。
［００５１］幾つかの実施形態では、金属層１０１０に示す接続は、代わりに、製造プロセスが完了した後にＦｉｎＦＥＴ構造９００を構成及び／又は再構成できるように、システムレベル層で行われ得る。例えば、図９及び図１０のＦｉｎＦＥＴ構造９００上の各ゲートは、システムレベル層へのビア接続を有し得る。幾つかの実施形態では、システムレベル層は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他の構成可能な論理デバイスに見られる構成可能なネットワーク等の、接続の構成可能なネットワークを含み得る。このオプションにより、システムレベル層の接続を制御することで、ニューラルネットワークを複数回構成及び再構成することができる。幾つかの実施形態は、各ゲートに結合されたビアを、マイクロコントローラ又はマイクロプロセッサ等のプログラマブルプロセッサ用の入力に接続することもできる。これらの実施形態により、ニューラルネットワークの接続を実行時に構成及び再構成することが可能になる。
［００５２］図１１は、幾つかの実施形態に係る、半導体デバイス上に人工ニューロン及びシナプスのネットワークを共に実装するための方法を示すフローチャート１１００である。本方法は、半導体デバイス上に複数のフィンを形成すること（１１０２）を含み得る。フィンは、上述したプロセスを用いて形成され得る。フィン（複数可）は、単一の技術ノードで、単一のシリコン基板上に形成され得る。幾つかの実施形態は、フィンが均一な幅及び／又は均一な間隔を有するように、フィンを形成し得る。半導体デバイスは、複数のフィンの各々が、上記に例示したように、シリコン基板上に垂直リッジとして形成されるシリコン基板を含み得る。フィンは、１０ｎｍ幅等の任意の幅であってよい。
［００５３］本方法はまた、複数のＦｉｎＦＥＴデバイスを形成するために、複数のフィンの周囲に複数のゲートを形成すること（１１０４）も含み得る。ＦｉｎＦＥＴデバイスは、強誘電体ＦｉｎＦＥＴを形成するために、強誘電体材料の層を含み得る。図１０に示すように、複数のゲートが単一のフィンに形成されるように、また、単一のゲートが単一のフィンに形成されるように、複数のゲートを形成することができる。
［００５４］また、本方法は、複数のゲートにおいてゲートを共に接続して、人工ニューロン及び／又は人工シナプスを形成すること（１１０６）も含み得る。例えば、人工シナプスは、単一のフィン上の複数のゲートを共に接続することによって形成され得る。また、人工シナプスは、複数のフィン上の複数のゲートを共に接続することによっても形成され得る。人工シナプスと人工ニューロンとの接続、及び人工シナプスを形成するための接続は、上述したゲート堆積層、金属層、又はシステムレベル層に形成され得る。また、これらの接続は、ニューラルネットワークを形成するニューロンとシナプスとの間の接続を含み得る。ニューラルネットワークが形成される場合、人工ニューロンは、上述したように、導電性状態間を切り替える前に複数の信号パルスを受信するように構成され得る。同様に、人工シナプスは、シナプス内の個々のドメインを導電性状態間で連続的に切り替えさせる複数の信号パルスを受信するように構成され得る。
［００５５］図１１に示す特定のステップは、様々な実施形態に係る人工ニューロン及び人工シナプスを実装する特定の方法を提供するものであることを理解されたい。ステップの他のシーケンスも、代替の実施形態に従って実行され得る。例えば、代替の実施形態は、上記で概説したステップを異なる順序で実行し得る。更に、図１１に示す個々のステップは、個々のステップに適切な様々なシーケンスで実行され得る複数のサブステップを含み得る。更に、特定の用途に応じて、追加のステップが追加又は削除され得る。当業者であれば、多くの変形例、修正例、及び代替例を認識するであろう。
［００５６］上記の記述では、説明の目的で、様々な実施形態を十分に理解できるように、多数の具体的な詳細が示されている。しかしながら、実施形態は、これらの幾つかの詳細なく実施され得ることが当業者には明らかとなろう。他の例では、周知の構造及びデバイスがブロック図の形態で示されている。
［００５７］前述の説明は、例示的な実施形態のみを提供するものであり、本開示の範囲、適用性、又は構成を限定することを意図していない。むしろ、例示的な実施形態の前述の説明は、当業者に、例示的な実施形態を実装するための可能な説明を提供するものである。添付の特許請求の範囲に明記されるような様々な実施形態の主旨及び範囲から逸脱することなく、要素の機能及び配置に様々な変更を加えることができることを理解されたい。
［００５８］前述の説明では、実施形態を十分に理解するために、具体的な詳細を示している。しかしながら、当業者であれば、実施形態はこれらの具体的な詳細なしに実施され得ることが理解されよう。例えば、回路、システム、ネットワーク、プロセス、及び他の構成要素は、不必要な詳細で実施形態を不明瞭にしないために、ブロック図の形態で構成要素として示されている場合がある。他の例では、周知の回路、プロセス、アルゴリズム、構造、及び技法が、実施形態を不明瞭にしないために、不必要な詳細なしに示されている場合がある。
［００５９］また、個々の実施形態は、フローチャート、フロー図、データフロー図、構造図、又はブロック図として図示したプロセスとして説明し得ることに留意されたい。フローチャートは、工程を連続的なプロセスとして描写している場合があるが、工程の多くは並行して又は同時に実行することができる。更に、工程の順序を入れ替えることも可能である。プロセスは、その工程が完了した時点で終了するが、図に含まれない追加のステップを有することもあり得る。プロセスは、方法、関数、手順、サブルーチン、サブプログラム等に対応し得る。プロセスが関数に対応する場合、その終了は、呼び出す関数又は主関数に関数が返ることに対応し得る。
［００６０］前述の明細書において、様々な実施形態の態様を特定の実施形態を参照しながら説明したが、当業者であれば、本発明がこれらに限定されないことを認識するであろう。上述した実施形態の様々な特徴及び態様は、個別に又は共同で使用可能である。更に、実施形態は、本明細書のより広い主旨及び範囲から逸脱することなく、本明細書に記載のものを超える任意の数の環境及び用途で利用することができる。従って、本明細書及び図面は、限定的ではなく例示的なものとみなされる。

Claims (15)

  1. 半導体デバイスであって、前記半導体デバイス上に人工ニューロン及びシナプスを共に実装し、前記半導体デバイスは、
    前記半導体デバイス上に形成された複数のフィンと、
    前記複数のフィンの周囲に形成され、複数のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成する複数のゲートと
    を備え、
    前記複数のＦｉｎＦＥＴは、１又は複数の人工シナプスと１又は複数の人工ニューロンとを含み、
    前記１又は複数の人工シナプスの各々は、前記複数のゲートのうちの２つ又はそれ以上を含み、
    前記１又は複数の人工ニューロンの各々は、前記複数のゲートのうちの１つを含む、半導体デバイス。
  2. 前記複数のゲート間に１又は複数の接続部を更に備え、前記１又は複数の接続部は、１又は複数の人工シナプス及び１又は複数の人工ニューロンのネットワークを形成し、前記複数のゲート間の前記１又は複数の接続部は、ゲート堆積後に直接実装される、請求項１に記載の半導体デバイス。
  3. 前記複数のゲート間に１又は複数の接続部を更に備え、前記１又は複数の接続部は、１又は複数の人工シナプス及び１又は複数の人工ニューロンのネットワークを形成し、前記複数のゲート間の前記１又は複数の接続部は、前記半導体デバイスの金属層に実装される、請求項１に記載の半導体デバイス。
  4. 前記複数のフィンは、第１のフィンを含み、
    前記複数のゲートは、第１の複数のゲートを含み、
    前記第１の複数のゲートは、前記第１のフィンの上に形成されており、前記複数の人工シナプスのうちの単一の人工シナプスを形成する、請求項１に記載の半導体デバイス。
  5. 前記複数のフィンは、第１の複数のフィンを含み、
    前記複数のゲートは、第１のゲートを含み、
    前記第１のゲートは、前記第１の複数のフィンの上に形成されており、前記複数の人工シナプスのうちの１つの少なくとも一部を形成する、請求項１に記載の半導体デバイス。
  6. 前記半導体デバイスはシリコン基板を含み、前記シリコン基板に前記複数のフィンの各々が垂直リッジとして形成されている、請求項１に記載の半導体デバイス。
  7. 前記複数のＦｉｎＦＥＴは、複数の強誘電体ＦｉｎＦＥＴを含む、請求項１に記載の半導体デバイス。
  8. 前記複数のフィンの各々が人工ニューロン又は人工シナプスに使用可能となるように、前記半導体デバイス上に前記複数のフィンが均一なパターンで形成されており、前記複数のフィンの各々は、均一な幅を有するように形成されている、請求項１に記載の半導体デバイス。
  9. 半導体デバイス上に人工ニューロン及びシナプスを共に実装する方法であって、
    前記半導体デバイス上に複数のフィンを形成することと、
    複数のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成するために、前記複数のフィンの周囲に複数のゲートを形成すること
    を含み、
    前記複数のＦｉｎＦＥＴは、１又は複数の人工シナプスと１又は複数の人工ニューロンとを含み、
    前記１又は複数の人工シナプスの各々は、前記複数のゲートのうちの２つ又はそれ以上を含み、
    前記１又は複数の人工ニューロンの各々は、前記複数のゲートのうちの１つを含む、方法。
  10. 前記複数のゲート間に１又は複数の接続部を設けることを更に含み、前記１又は複数の接続部は、１又は複数の人工シナプス及び１又は複数の人工ニューロンのネットワークを形成し、前記１又は複数の接続部は、前記半導体デバイスを製造した後にシステムレベルで設けられる、請求項９に記載の方法。
  11. 前記複数のゲート間に１又は複数の接続部を設けることを更に含み、前記１又は複数の接続部は、１又は複数の人工シナプス及び１又は複数の人工ニューロンのネットワークを形成し、前記１又は複数の接続部は、前記半導体デバイスを製造した後にソフトウェアレベルで設けられる、請求項９に記載の方法。
  12. 前記１又は複数の人工ニューロンの各々は、導電性状態間の切り替えの前に複数の信号パルスを受信するように構成され、
    前記１又は複数の人工シナプスの各々は、複数の信号パルスを受信するように構成され、各信号パルスは、それぞれのドメインの導電性状態間の切り替えを引き起こす、請求項９に記載の方法。
  13. 前記複数のフィン及び前記複数のゲートがニューロンとして複数のディスクリートフィールドに形成され、前記複数のディスクリートフィールドのうちの１つ同士が接続されてシナプスを形成する、請求項９に記載の方法。
  14. 前記複数のフィン及び前記複数のゲートは、同じ技術ノードで形成される、請求項９に記載の方法。
  15. 前記半導体デバイス上に１又は複数の相補型金属酸化膜シリコン（ＣＭＯＳ）回路を形成することを更に含む、請求項９に記載の方法。
JP2022506366A 2019-08-02 2020-07-28 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス Active JP7483858B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/530,714 US20210034953A1 (en) 2019-08-02 2019-08-02 Reconfigurable finfet-based artificial neuron and synapse devices
US16/530,714 2019-08-02
PCT/US2020/043796 WO2021025891A1 (en) 2019-08-02 2020-07-28 Reconfigurable finfet-based artificial neuron and synapse devices

Publications (2)

Publication Number Publication Date
JP2022542432A true JP2022542432A (ja) 2022-10-03
JP7483858B2 JP7483858B2 (ja) 2024-05-15

Family

ID=74260485

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022506366A Active JP7483858B2 (ja) 2019-08-02 2020-07-28 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス

Country Status (7)

Country Link
US (1) US20210034953A1 (ja)
EP (1) EP4008024A4 (ja)
JP (1) JP7483858B2 (ja)
KR (1) KR20220047583A (ja)
CN (1) CN114258589A (ja)
TW (1) TWI785356B (ja)
WO (1) WO2021025891A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11923458B2 (en) 2021-06-02 2024-03-05 International Business Machines Corporation FeFET with double gate structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015450A1 (en) * 2000-02-17 2001-08-23 Tadahiko Sugibayashi Semiconductor integrated circuit and semiconductor integrated circuit device
JP2007266209A (ja) * 2006-03-28 2007-10-11 Toshiba Corp Ｆｉｎ型メモリセル
US20130141963A1 (en) * 2011-12-06 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for FinFET SRAM Cells
US20140199849A1 (en) * 2013-01-17 2014-07-17 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US20150100532A1 (en) * 2013-10-03 2015-04-09 Denso Corporation Group information storing and recognizing apparatus
WO2019066959A1 (en) * 2017-09-29 2019-04-04 Intel Corporation FERROELECTRIC NEURONS AND SYNAPES

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2977350B1 (fr) * 2011-06-30 2013-07-19 Commissariat Energie Atomique Reseau de neurones artificiels a base de dispositifs memristifs complementaires
US8719759B1 (en) * 2013-02-27 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Area optimized series gate layout structure for FINFET array
WO2017037568A1 (en) * 2015-08-31 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic device including the semiconductor device
US10614355B2 (en) * 2015-12-30 2020-04-07 SK Hynix Inc. Method for updating weights of synapses of a neuromorphic device
US10892330B2 (en) * 2016-07-06 2021-01-12 International Business Machines Corporation FET based synapse network
CN106779492A (zh) * 2017-01-20 2017-05-31 石家庄铁道大学 一种城市道路网络资产评估方法
WO2018138603A1 (en) * 2017-01-26 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US11461620B2 (en) * 2017-07-05 2022-10-04 Samsung Electronics Co., Ltd. Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs
US10580492B2 (en) * 2017-09-15 2020-03-03 Silicon Storage Technology, Inc. System and method for implementing configurable convoluted neural networks with flash memories
US11182664B2 (en) * 2017-10-10 2021-11-23 Fu-Chang Hsu Configurable three-dimensional neural network array
US11222259B2 (en) * 2017-12-13 2022-01-11 International Business Machines Corporation Counter based resistive processing unit for programmable and reconfigurable artificial-neural-networks
US10374041B2 (en) * 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
US10963776B2 (en) * 2018-08-24 2021-03-30 Namlab Ggmbh Artificial neuron based on ferroelectric circuit element

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015450A1 (en) * 2000-02-17 2001-08-23 Tadahiko Sugibayashi Semiconductor integrated circuit and semiconductor integrated circuit device
JP2001230326A (ja) * 2000-02-17 2001-08-24 Nec Corp 半導体集積回路装置およびその駆動方法
JP2007266209A (ja) * 2006-03-28 2007-10-11 Toshiba Corp Ｆｉｎ型メモリセル
US20070247906A1 (en) * 2006-03-28 2007-10-25 Hiroshi Watanabe Fin type memory cell
US20130141963A1 (en) * 2011-12-06 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for FinFET SRAM Cells
US20140199849A1 (en) * 2013-01-17 2014-07-17 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US20150100532A1 (en) * 2013-10-03 2015-04-09 Denso Corporation Group information storing and recognizing apparatus
JP2015072610A (ja) * 2013-10-03 2015-04-16 株式会社デンソー 群情報記憶認識装置
WO2019066959A1 (en) * 2017-09-29 2019-04-04 Intel Corporation FERROELECTRIC NEURONS AND SYNAPES

Also Published As

Publication number Publication date
US20210034953A1 (en) 2021-02-04
TW202119552A (zh) 2021-05-16
TWI785356B (zh) 2022-12-01
EP4008024A4 (en) 2023-08-23
WO2021025891A1 (en) 2021-02-11
CN114258589A (zh) 2022-03-29
JP7483858B2 (ja) 2024-05-15
KR20220047583A (ko) 2022-04-18
EP4008024A1 (en) 2022-06-08

Similar Documents

Publication Publication Date Title
JP7355393B2 (ja) 半導体デバイスを形成する方法および半導体デバイス
Kaneko et al. Ferroelectric artificial synapses for recognition of a multishaded image
CN111433792B (zh) 可编程可重置人工神经网络的基于计数器的电阻处理单元
EP2833410A2 (en) Nonvolatile memory transistor, device including the same and method of operating the transistor
JP4827926B2 (ja) ナノスケールシフトレジスタ及びマイクロスケール／ナノスケールシフトレジスタを用いる信号逆多重化
US11741352B2 (en) Area and power efficient implementation of resistive processing units using complementary metal oxide semiconductor technology
US20220069131A1 (en) Multi-metal lateral layer devices with internal bias generation
TWI783457B (zh) 頂峰阻障記憶體及選擇器裝置以及製造其之方法
US11804556B2 (en) Ferroelectric-assisted tunneling selector device
US11121259B2 (en) Metal-oxide-based neuromorphic device
JP7483858B2 (ja) 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス
US11586899B2 (en) Neuromorphic device with oxygen scavenging gate
US20220138544A1 (en) Crested barrier device enhanced with interface switching modulation
US20190251430A1 (en) Mixed signal cmos rpu with digital weight storage
US12026609B2 (en) Area and power efficient implementation of resistive processing units using complementary metal oxide semiconductor technology
US12026605B2 (en) FeFET unit cells for neuromorphic computing
Homouz et al. Memristors for digital, memory and neuromorphic circuits
US20220180156A1 (en) FeFET UNIT CELLS FOR NEUROMORPHIC COMPUTING
CN115939196A (zh) 一种具有功能可重构的神经形态晶体管及其制备方法
CN114843345A (zh) 神经元晶体管及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240501

R150 Certificate of patent or registration of utility model

Ref document number: 7483858

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150