JP2001230326A - 半導体集積回路装置およびその駆動方法 - Google Patents
半導体集積回路装置およびその駆動方法Info
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Abstract
(57)【要約】
【課題】 配線に付く寄生容量を低減して動作高速化を
図る。チップあたりに搭載可能な基本セルやニューロン
を増やし、適用範囲の広いプログラマブルデバイスやニ
ューロデバイスを提供する。 【解決手段】 配線経路を変更する機能を果たすトラン
スファゲートの全てもしくは一部を選択的に絶縁体上に
形成する。それらは、層間絶縁膜２８内のＴＦＴ（３
４，３５、３６）であり、トランスファゲートはプログ
ラマブルデバイスの基本ゲートの入出力信号の選択スイ
ッチであったり、ニューロデバイスの結合シナプスの選
択スイッチであったりする。プログラマブルな或いは固
定の論理ゲートはバルク型デバイスとしてシリコン基板
表面に形成する。
図る。チップあたりに搭載可能な基本セルやニューロン
を増やし、適用範囲の広いプログラマブルデバイスやニ
ューロデバイスを提供する。 【解決手段】 配線経路を変更する機能を果たすトラン
スファゲートの全てもしくは一部を選択的に絶縁体上に
形成する。それらは、層間絶縁膜２８内のＴＦＴ（３
４，３５、３６）であり、トランスファゲートはプログ
ラマブルデバイスの基本ゲートの入出力信号の選択スイ
ッチであったり、ニューロデバイスの結合シナプスの選
択スイッチであったりする。プログラマブルな或いは固
定の論理ゲートはバルク型デバイスとしてシリコン基板
表面に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
とその駆動方法に関し、特に、スイッチング素子として
トランスファゲートを多く含む論理半導体集積回路装置
とその駆動方法に関するものである。
とその駆動方法に関し、特に、スイッチング素子として
トランスファゲートを多く含む論理半導体集積回路装置
とその駆動方法に関するものである。
【０００２】
【従来の技術】トランスファゲートを多用する論理半導
体集積回路装置としてはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）がよく知
られている。ＦＰＧＡとは、ユーザサイドにおいて自由
に論理の変更を実行することができるように構成された
ゲートアレイ型半導体集積回路装置のことである。図２
３は、特開平９−１４８４４０号公報にて提案されたＦ
ＰＧＡの概略の構成を示すブロック図である。この従来
例においては、チップＳＵＢの中央部に、論理機能を変
更可能な可変論理ブロックＰＬＢと、配線間接続状態を
変更可能とするスイッチマトリックスＳＭＸとが、縦方
向および横方向に交互に配置されている。そして、可変
論理ブロックＰＬＢとスイッチマトリックスＳＭＸとの
アレイの２辺に沿って、可変論理ブロックＰＬＢおよび
スイッチマトリックスＳＭＸ内に設けられているメモリ
セルを選択してデータを書き込むためのＸデコーダ回路
Ｘ−ＤＥＣとＹデコーダ＆書き込み回路Ｙ−ＤＥＣ＆Ｗ
ＤＲが設けられ、さらにこれらの回路を囲むようにチッ
プ周辺に沿って入出力バッファセルＩＯＢが配置されて
いる。可変論理ブロックＰＬＢには、論理を変更するト
ランスファゲートとメモリセルとトランスファゲートに
入力する信号を制御するインバータ等が形成されてい
る。また、スイッチマトリックスＳＭＸには、トランス
ファゲートとトランスファゲートのオン／オフを制御す
るメモリセルが形成されている。トランスファゲートは
ｎチャネルＭＯＳトランジスタにより構成され、可変論
理ブロックＰＬＢおよびスイッチマトリックスＳＭＸに
おいて、全体のトランジスタの約１／６程度をトランス
ファゲートが占める。
体集積回路装置としてはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）がよく知
られている。ＦＰＧＡとは、ユーザサイドにおいて自由
に論理の変更を実行することができるように構成された
ゲートアレイ型半導体集積回路装置のことである。図２
３は、特開平９−１４８４４０号公報にて提案されたＦ
ＰＧＡの概略の構成を示すブロック図である。この従来
例においては、チップＳＵＢの中央部に、論理機能を変
更可能な可変論理ブロックＰＬＢと、配線間接続状態を
変更可能とするスイッチマトリックスＳＭＸとが、縦方
向および横方向に交互に配置されている。そして、可変
論理ブロックＰＬＢとスイッチマトリックスＳＭＸとの
アレイの２辺に沿って、可変論理ブロックＰＬＢおよび
スイッチマトリックスＳＭＸ内に設けられているメモリ
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Ｘ−ＤＥＣとＹデコーダ＆書き込み回路Ｙ−ＤＥＣ＆Ｗ
ＤＲが設けられ、さらにこれらの回路を囲むようにチッ
プ周辺に沿って入出力バッファセルＩＯＢが配置されて
いる。可変論理ブロックＰＬＢには、論理を変更するト
ランスファゲートとメモリセルとトランスファゲートに
入力する信号を制御するインバータ等が形成されてい
る。また、スイッチマトリックスＳＭＸには、トランス
ファゲートとトランスファゲートのオン／オフを制御す
るメモリセルが形成されている。トランスファゲートは
ｎチャネルＭＯＳトランジスタにより構成され、可変論
理ブロックＰＬＢおよびスイッチマトリックスＳＭＸに
おいて、全体のトランジスタの約１／６程度をトランス
ファゲートが占める。
【０００３】図２４は、図２３に示したＦＰＧＡの要部
を示す断面図である。図２４に示されるように、ＳＭＸ
形成領域においては、シリコン基板１０１上にｐ型ウェ
ル１０２が形成され、またＰＬＢ形成領域には、ｐ型ウ
ェル１０３が形成されている。そして、ＳＭＸ形成領域
においては、ゲート電極Ｇ１およびソース・ドレイン領
域１０５を有するＭＯＳＦＥＴＱｎ１が形成され、また
ＰＬＢ形成領域には、ゲート電極Ｇ２およびソース・ド
レイン領域１０６を有するＭＯＳＦＥＴＱｎ２が形成さ
れている。基板上には、層間絶縁膜１１１〜１１５が形
成され、層間絶縁膜間には、各ＭＯＳＦＥＴ間を接続す
る第１層メタル配線Ｍ１、第２層メタル配線Ｍ２、第３
層メタル配線Ｍ３、第４層メタル配線Ｍ４が形成されて
いる。ＰＬＢ形成領域の出力信号はＭＯＳＦＥＴＱｎ２
のドレイン領域より得られ、メタル配線Ｍ１、Ｍ２、Ｍ
３を介してＳＭＸ形成領域に伝達される。そして、スイ
ッチトランジスタであるＭＯＳＦＥＴＱｎ１を介して、
第４層メタル配線Ｍ４に伝達され、他の可変論理ブロッ
クＰＬＢ上を通過して他のスイッチマトリックスＳＭＸ
（いずれも図示なし）に伝達される。ＭＯＳＦＥＴＱｎ
１のオン／オフはＳＲＡＭなどのメモリ素子によって制
御される。
を示す断面図である。図２４に示されるように、ＳＭＸ
形成領域においては、シリコン基板１０１上にｐ型ウェ
ル１０２が形成され、またＰＬＢ形成領域には、ｐ型ウ
ェル１０３が形成されている。そして、ＳＭＸ形成領域
においては、ゲート電極Ｇ１およびソース・ドレイン領
域１０５を有するＭＯＳＦＥＴＱｎ１が形成され、また
ＰＬＢ形成領域には、ゲート電極Ｇ２およびソース・ド
レイン領域１０６を有するＭＯＳＦＥＴＱｎ２が形成さ
れている。基板上には、層間絶縁膜１１１〜１１５が形
成され、層間絶縁膜間には、各ＭＯＳＦＥＴ間を接続す
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層メタル配線Ｍ３、第４層メタル配線Ｍ４が形成されて
いる。ＰＬＢ形成領域の出力信号はＭＯＳＦＥＴＱｎ２
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３を介してＳＭＸ形成領域に伝達される。そして、スイ
ッチトランジスタであるＭＯＳＦＥＴＱｎ１を介して、
第４層メタル配線Ｍ４に伝達され、他の可変論理ブロッ
クＰＬＢ上を通過して他のスイッチマトリックスＳＭＸ
（いずれも図示なし）に伝達される。ＭＯＳＦＥＴＱｎ
１のオン／オフはＳＲＡＭなどのメモリ素子によって制
御される。
【０００４】
【発明が解決しようとする課題】この種のプログラマブ
ル論理集積回路では、配線に多数のトランスファゲート
が接続されるが、上述した特開平９−１４８４４０号公
報に記載された従来例においては、トランスファゲート
がシリコン基板上に形成されたＭＯＳトランジスタによ
って構成されていたため、トランジスタの接合容量が配
線に寄生することにより配線に大きな寄生容量が付くこ
とになる。さらに、配線中にトランスファゲートが挿入
される都度配線が３層目、４層目から基板表面にまで引
き下げられた後再び上層にまで引き上げなければならな
いため、配線長が長くなって寄生容量が一層増大すると
ともに寄生抵抗の増大を招いていた。また、上述した従
来例では、トランスファゲートを含む全てのトランジス
タが同一平面上に形成されていたため、スイッチマトリ
ックスＳＭＸや可変論理ブロックＰＬＢの面積が大きく
なってしまう。そのために、ＦＰＧＡの１チップあたり
の搭載可能ゲート数を少なくし、延いては応用できるシ
ステムが限定されることになっていた。このような問題
はＦＰＧＡに特有の問題ではなく、ＦＰＧＡとは呼ばれ
ていなくても、スイッチが多用されそれをトランスファ
ゲートにより構成しているプログラマブルデバイスに共
通する問題である。また、プログラマブルデバイスでは
ないが、デジタルニューロＬＳＩのような、学習機能を
持ったチップも多くのトランスファゲートが用いられ、
同様の問題を抱えている。本発明の課題は上述した従来
技術の問題点を解決することであって、その目的は、第
１に、ＦＰＧＡなどの集積回路装置の配線に寄生する容
量および抵抗を減少してトランスファゲートを多用する
集積回路装置の動作高速化を可能ならしめることであ
り、第２に、この種の集積回路装置の高密度化、高集積
化を実現し、トランスファゲートを多用するデバイスに
搭載可能なゲート数を増加させることである。
ル論理集積回路では、配線に多数のトランスファゲート
が接続されるが、上述した特開平９−１４８４４０号公
報に記載された従来例においては、トランスファゲート
がシリコン基板上に形成されたＭＯＳトランジスタによ
って構成されていたため、トランジスタの接合容量が配
線に寄生することにより配線に大きな寄生容量が付くこ
とになる。さらに、配線中にトランスファゲートが挿入
される都度配線が３層目、４層目から基板表面にまで引
き下げられた後再び上層にまで引き上げなければならな
いため、配線長が長くなって寄生容量が一層増大すると
ともに寄生抵抗の増大を招いていた。また、上述した従
来例では、トランスファゲートを含む全てのトランジス
タが同一平面上に形成されていたため、スイッチマトリ
ックスＳＭＸや可変論理ブロックＰＬＢの面積が大きく
なってしまう。そのために、ＦＰＧＡの１チップあたり
の搭載可能ゲート数を少なくし、延いては応用できるシ
ステムが限定されることになっていた。このような問題
はＦＰＧＡに特有の問題ではなく、ＦＰＧＡとは呼ばれ
ていなくても、スイッチが多用されそれをトランスファ
ゲートにより構成しているプログラマブルデバイスに共
通する問題である。また、プログラマブルデバイスでは
ないが、デジタルニューロＬＳＩのような、学習機能を
持ったチップも多くのトランスファゲートが用いられ、
同様の問題を抱えている。本発明の課題は上述した従来
技術の問題点を解決することであって、その目的は、第
１に、ＦＰＧＡなどの集積回路装置の配線に寄生する容
量および抵抗を減少してトランスファゲートを多用する
集積回路装置の動作高速化を可能ならしめることであ
り、第２に、この種の集積回路装置の高密度化、高集積
化を実現し、トランスファゲートを多用するデバイスに
搭載可能なゲート数を増加させることである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、少なくとも一部の素子が半導体基
板の表面部分に形成された複数の機能ブロックと、前記
複数の機能ブロック間の接続経路を変更することのでき
る１ないし複数のトランスファゲートと、を備える半導
体集積回路装置において、前記トランスファゲートは前
記半導体基板上に絶縁膜を介して形成されていることを
特徴とする半導体集積回路装置、が提供される。そし
て、好ましくは、前記トランスファゲートは、薄膜トラ
ンジスタ（ＴＦＴ）によって構成される。
め、本発明によれば、少なくとも一部の素子が半導体基
板の表面部分に形成された複数の機能ブロックと、前記
複数の機能ブロック間の接続経路を変更することのでき
る１ないし複数のトランスファゲートと、を備える半導
体集積回路装置において、前記トランスファゲートは前
記半導体基板上に絶縁膜を介して形成されていることを
特徴とする半導体集積回路装置、が提供される。そし
て、好ましくは、前記トランスファゲートは、薄膜トラ
ンジスタ（ＴＦＴ）によって構成される。
【０００６】また、上記の目的を達成するため、本発明
によれば、少なくとも一部の素子が半導体基板の表面部
分に形成された複数の機能ブロックと、前記半導体基板
上に絶縁膜を介して形成された、前記複数の機能ブロッ
ク間の接続を変更することのできる１ないし複数のトラ
ンスファゲートと、を備える半導体集積回路装置の駆動
方法であって、前記トランスファゲートの制御ゲート
に、半導体基板の表面部分に形成された素子を駆動する
ために供給される電源電圧の電位と接地電位との電位差
より大きい電位差を有する２つの電圧の内の何れかを印
加して該トランスファゲートの導通・非導通を制御する
ことを特徴とする半導体集積回路装置の駆動方法、が提
供される。
によれば、少なくとも一部の素子が半導体基板の表面部
分に形成された複数の機能ブロックと、前記半導体基板
上に絶縁膜を介して形成された、前記複数の機能ブロッ
ク間の接続を変更することのできる１ないし複数のトラ
ンスファゲートと、を備える半導体集積回路装置の駆動
方法であって、前記トランスファゲートの制御ゲート
に、半導体基板の表面部分に形成された素子を駆動する
ために供給される電源電圧の電位と接地電位との電位差
より大きい電位差を有する２つの電圧の内の何れかを印
加して該トランスファゲートの導通・非導通を制御する
ことを特徴とする半導体集積回路装置の駆動方法、が提
供される。
【０００７】［作用］本発明においては、配線間の接続
経路を変更することのできるトランスファゲートが半導
体基板上に絶縁膜を介して形成される。このように絶縁
膜上に形成されるＴＦＴなどの接合容量はバルク型トラ
ンジスタのそれに比較して極めて小さい。また、本発明
によれば、トランスファゲートを配線層間に配置するこ
とが可能になるため、配線の途中にトランスファゲート
を挿入したことによる配線長の長大化が抑制されること
となり、配線の寄生容量が一層低減される外寄生抵抗も
低減することができる。従って、配線に多数の配線切り
換え用のトランスファゲートが接続されるＦＰＧＡなど
の論理型集積回路においては、トランスファゲートをＴ
ＦＴによって構成することにより、回路動作の高速化を
実現することができる。また、本発明によれば、配線間
の接続経路を変更することのできるトランスファゲート
が半導体基板上に絶縁膜を介して形成されるため、半導
体基板上にバルク素子として搭載される素子数が減少す
ることにより、チップ面積を縮小することが可能にな
る。あるいは、チップ面積が同一であれば素子数を増や
して搭載するゲート数を増加させることが可能になる。
経路を変更することのできるトランスファゲートが半導
体基板上に絶縁膜を介して形成される。このように絶縁
膜上に形成されるＴＦＴなどの接合容量はバルク型トラ
ンジスタのそれに比較して極めて小さい。また、本発明
によれば、トランスファゲートを配線層間に配置するこ
とが可能になるため、配線の途中にトランスファゲート
を挿入したことによる配線長の長大化が抑制されること
となり、配線の寄生容量が一層低減される外寄生抵抗も
低減することができる。従って、配線に多数の配線切り
換え用のトランスファゲートが接続されるＦＰＧＡなど
の論理型集積回路においては、トランスファゲートをＴ
ＦＴによって構成することにより、回路動作の高速化を
実現することができる。また、本発明によれば、配線間
の接続経路を変更することのできるトランスファゲート
が半導体基板上に絶縁膜を介して形成されるため、半導
体基板上にバルク素子として搭載される素子数が減少す
ることにより、チップ面積を縮小することが可能にな
る。あるいは、チップ面積が同一であれば素子数を増や
して搭載するゲート数を増加させることが可能になる。
【０００８】集積回路装置を３次元化すれば高集積化が
可能なことはよく知られたことである。しかし、ＦＰＧ
Ａなどの論理集積回路においては、一部の素子をＴＦＴ
によって構成することは従来行われてこなかった。それ
は、ＴＦＴが、動作が遅い、リークが大きい、放
熱性に劣る、など様々な欠点があり、この素子を用いる
場合には高機能・高性能の論理集積回路を実現すること
はできないと考えられてきたからである。一方で、ＦＰ
ＧＡなどの論理集積回路において配線経路を変更するた
めのトランスファゲートは以下の特徴を有する。トラ
ンスファゲートの全体の素子数に対する比率は１／４〜
１／１０程度である。動作が行われるのは（すなわ
ち、オンまたはオフに転じるのは）のは、電源投入時な
どの初期化が行われるときだけである。ごく限られた
トランスファゲートのみが導通状態に維持され、大多数
のトランスファゲートはオフ状態に保持される。このよ
うな特徴を有する配線経路切り換え用トランスファゲー
トをＴＦＴにより実現する場合には、上述したＴＦＴに
備わる特有の短所は以下のように克服される。
可能なことはよく知られたことである。しかし、ＦＰＧ
Ａなどの論理集積回路においては、一部の素子をＴＦＴ
によって構成することは従来行われてこなかった。それ
は、ＴＦＴが、動作が遅い、リークが大きい、放
熱性に劣る、など様々な欠点があり、この素子を用いる
場合には高機能・高性能の論理集積回路を実現すること
はできないと考えられてきたからである。一方で、ＦＰ
ＧＡなどの論理集積回路において配線経路を変更するた
めのトランスファゲートは以下の特徴を有する。トラ
ンスファゲートの全体の素子数に対する比率は１／４〜
１／１０程度である。動作が行われるのは（すなわ
ち、オンまたはオフに転じるのは）のは、電源投入時な
どの初期化が行われるときだけである。ごく限られた
トランスファゲートのみが導通状態に維持され、大多数
のトランスファゲートはオフ状態に保持される。このよ
うな特徴を有する配線経路切り換え用トランスファゲー
トをＴＦＴにより実現する場合には、上述したＴＦＴに
備わる特有の短所は以下のように克服される。
【０００９】配線切り換え用のトランスファゲートは上
述したように、オンないしオフに転じるのは電源投入時
などの初期化の行われる時のみであって、集積回路装置
の論理動作には無関係であるので、その動作の遅・速は
全く問題にならない。また、ＴＦＴのオフ時のリーク電
流についてはゲート長を長くすることにより抑制するこ
とができる。トランジスタサイズを大きくすることがで
きるのは、ＴＦＴ化されるのは全素子の内の一部のみで
あって多くはバルク型素子のままにとどまるので、バル
ク型素子の上層に形成されるＴＦＴには面積に余裕があ
り、大型化しても集積度が低下することはないからであ
る。ゲート長を長く設定した場合には動作速度が低下す
ることになるが、上述したように本発明の用途に用いら
れるＴＦＴについては動作速度を問題とする必要はな
い。また、本発明の用途に用いられるＴＦＴにおいて
は、オン状態に保持されるのは少数にとどまり、大多数
のＴＦＴはオフ状態に維持されるので、放熱性に劣るＴ
ＦＴであっても、発熱問題を引き起こすことはない。よ
って、本発明によれば、論理型集積回路の動作速度を向
上させることができるとともに、高集積化、高密度化を
実現して搭載可能なゲート数を増大させることが可能に
なる。
述したように、オンないしオフに転じるのは電源投入時
などの初期化の行われる時のみであって、集積回路装置
の論理動作には無関係であるので、その動作の遅・速は
全く問題にならない。また、ＴＦＴのオフ時のリーク電
流についてはゲート長を長くすることにより抑制するこ
とができる。トランジスタサイズを大きくすることがで
きるのは、ＴＦＴ化されるのは全素子の内の一部のみで
あって多くはバルク型素子のままにとどまるので、バル
ク型素子の上層に形成されるＴＦＴには面積に余裕があ
り、大型化しても集積度が低下することはないからであ
る。ゲート長を長く設定した場合には動作速度が低下す
ることになるが、上述したように本発明の用途に用いら
れるＴＦＴについては動作速度を問題とする必要はな
い。また、本発明の用途に用いられるＴＦＴにおいて
は、オン状態に保持されるのは少数にとどまり、大多数
のＴＦＴはオフ状態に維持されるので、放熱性に劣るＴ
ＦＴであっても、発熱問題を引き起こすことはない。よ
って、本発明によれば、論理型集積回路の動作速度を向
上させることができるとともに、高集積化、高密度化を
実現して搭載可能なゲート数を増大させることが可能に
なる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て実施例に即して図面を参照して詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例として
のＦＰＧＡのレイアウト図である。図１に示されるよう
に、チップ１の周辺部には入出力パッド２が配置され、
またその中央部には基本セル３がマトリックス状に配置
される。図２は、本実施例のＦＰＧＡの基本セルのブロ
ック図である。同図に示されるように、基本セル３は、
論理ゲート部４と配線選択部７により構成される。論理
ゲート部４は、プログラマブル論理ゲート６と、プログ
ラマブル論理ゲートをプログラムするＳＲＡＭ５を有す
る。また、配線選択部７には、基本セル間信号バス１０
の配線間の接続を切り換える配線間スイッチ８とバス１
０の配線とプログラマブル論理ゲート６の入出力端子間
の接続を切り換える入出力スイッチ９とが配置される。
配線選択部７の各スイッチのオン／オフはＳＲＡＭ５に
記憶されているデータによって制御される。なお、ＳＲ
ＡＭ５への記憶データの書き込みは、別に設けられたＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどを用いて電源投入
時に行うことができる。
て実施例に即して図面を参照して詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例として
のＦＰＧＡのレイアウト図である。図１に示されるよう
に、チップ１の周辺部には入出力パッド２が配置され、
またその中央部には基本セル３がマトリックス状に配置
される。図２は、本実施例のＦＰＧＡの基本セルのブロ
ック図である。同図に示されるように、基本セル３は、
論理ゲート部４と配線選択部７により構成される。論理
ゲート部４は、プログラマブル論理ゲート６と、プログ
ラマブル論理ゲートをプログラムするＳＲＡＭ５を有す
る。また、配線選択部７には、基本セル間信号バス１０
の配線間の接続を切り換える配線間スイッチ８とバス１
０の配線とプログラマブル論理ゲート６の入出力端子間
の接続を切り換える入出力スイッチ９とが配置される。
配線選択部７の各スイッチのオン／オフはＳＲＡＭ５に
記憶されているデータによって制御される。なお、ＳＲ
ＡＭ５への記憶データの書き込みは、別に設けられたＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどを用いて電源投入
時に行うことができる。
【００１１】図３は、配線選択部７の部分を回路図にて
示した、本実施例の基本セル３のブロック図であり、図
４は、本実施例の論理ゲート部４を、一部を回路図にて
示すブロック図である。図３に示されるように、Ｙ方向
信号バス１０1 は、配線Ａ０、…、Ａｎにより構成さ
れ、Ｘ方向信号バス１０2 は、配線Ｂ０、…、Ｂｎによ
り構成されている。Ｙ方向信号バス１０1 とＸ方向信号
バス１０2 間の配線接続の変更は、配線間スイッチ８に
属するトランスファゲートであるｎチャネルエンハンス
メント型のＴＦＴＱｅより実現され、Ｘ方向信号バス１
０2 とプログラマブル論理ゲート６の入力端子Ｘ、Ｙ、
出力端子ＯＵＴとの間の配線接続変更は、入出力スイッ
チ９に属するトランスファゲートであるｎチャネルエン
ハンスメント型のＴＦＴＱｅより実現される。ＴＦＴの
ゲートに接続されるＳＲＡＭセル５ａは、通常の論理回
路の電源電圧ＶＣＣより高い電圧ＶＢＯＯＴにより駆動
されている。このＶＢＯＯＴはチップ内部に設置された
昇圧回路により形成されている。ＳＲＡＭからの出力振
幅、従ってＴＦＴのゲートに印加される電圧の振幅が、
ＶＢＯＯＴ−ＧＮＤ（接地電位）となされており、これ
によりバスの信号振幅がＶＣＣ−ＧＮＤになされてい
る。このようにすることで、バスに付く寄生容量を格段
に低く抑えつつトランスファゲートをＣＭＯＳで構成し
た場合と同じように信号振幅をＶＣＣ−ＧＮＤとするこ
とができる。而して、ＳＲＡＭの出力振幅をＶＢＯＯＴ
−ＧＮＤとして大きくしても、非動作時のＳＲＡＭの消
費電流は低くそしてＳＲＡＭが動作するのはプログラム
時に１回のみであるので、発熱の問題は起こらない。
示した、本実施例の基本セル３のブロック図であり、図
４は、本実施例の論理ゲート部４を、一部を回路図にて
示すブロック図である。図３に示されるように、Ｙ方向
信号バス１０1 は、配線Ａ０、…、Ａｎにより構成さ
れ、Ｘ方向信号バス１０2 は、配線Ｂ０、…、Ｂｎによ
り構成されている。Ｙ方向信号バス１０1 とＸ方向信号
バス１０2 間の配線接続の変更は、配線間スイッチ８に
属するトランスファゲートであるｎチャネルエンハンス
メント型のＴＦＴＱｅより実現され、Ｘ方向信号バス１
０2 とプログラマブル論理ゲート６の入力端子Ｘ、Ｙ、
出力端子ＯＵＴとの間の配線接続変更は、入出力スイッ
チ９に属するトランスファゲートであるｎチャネルエン
ハンスメント型のＴＦＴＱｅより実現される。ＴＦＴの
ゲートに接続されるＳＲＡＭセル５ａは、通常の論理回
路の電源電圧ＶＣＣより高い電圧ＶＢＯＯＴにより駆動
されている。このＶＢＯＯＴはチップ内部に設置された
昇圧回路により形成されている。ＳＲＡＭからの出力振
幅、従ってＴＦＴのゲートに印加される電圧の振幅が、
ＶＢＯＯＴ−ＧＮＤ（接地電位）となされており、これ
によりバスの信号振幅がＶＣＣ−ＧＮＤになされてい
る。このようにすることで、バスに付く寄生容量を格段
に低く抑えつつトランスファゲートをＣＭＯＳで構成し
た場合と同じように信号振幅をＶＣＣ−ＧＮＤとするこ
とができる。而して、ＳＲＡＭの出力振幅をＶＢＯＯＴ
−ＧＮＤとして大きくしても、非動作時のＳＲＡＭの消
費電流は低くそしてＳＲＡＭが動作するのはプログラム
時に１回のみであるので、発熱の問題は起こらない。
【００１２】図４に示されるように、本実施例のプログ
ラマブル論理ゲート６は、入力端子Ｘ、Ｙ、出力端子Ｏ
ＵＴを有する２入力１出力の論理ゲートであって、スイ
ッチ部１１と、スイッチ部１１のトランスファゲートの
ゲートの入力電圧を形成するレベル変換器１２およびイ
ンバータ１３と、スイッチ部１１の出力が入力される出
力バッファ１４とにより構成される。スイッチ部１１の
トランスファゲートも本実施例においてはｎチャネルエ
ンハンスメント型のＴＦＴＱｅにより構成されている。
そのため、レベル変換器１２とインバータ１３は昇圧電
圧ＶＢＯＯＴによって駆動され、それらの出力信号振幅
であるＶＢＯＯＴ／ＧＮＤがＴＦＴＱｅのゲートに印加
される。スイッチ部１１のＴＦＴは、入力端子Ｘ、Ｙに
入力される信号に従って何れか２つが導通し、これによ
り４つのＳＲＡＭセル５ｂのうちの何れかの記憶データ
が出力バッファ１４に伝達されされるように構成されて
いる。本実施例においては、論理ゲート部のトランスフ
ァゲートをもＴＦＴにより構成したことにより、論理ゲ
ート部自体も３次元化されその分基本セルの面積を縮小
することができるが、プログラマブル論理ゲート６のト
ランスファゲートは、配線選択部のトランスファゲート
と異なり、論理集積回路の動作時にオン／オフ動作が繰
り返される素子であり、かつ、ＴＦＴを駆動するレベル
変換器１２やインバータ１３はＳＲＡＭセルと異なって
消費電流の大きい回路であるため、論理ゲート部のスイ
ッチ部をＴＦＴにより構成することができるのは、ＴＦ
Ｔの発熱が特に問題とはならず、かつ、昇圧電圧ＶＢＯ
ＯＴを外部より供給できる場合に限られる。
ラマブル論理ゲート６は、入力端子Ｘ、Ｙ、出力端子Ｏ
ＵＴを有する２入力１出力の論理ゲートであって、スイ
ッチ部１１と、スイッチ部１１のトランスファゲートの
ゲートの入力電圧を形成するレベル変換器１２およびイ
ンバータ１３と、スイッチ部１１の出力が入力される出
力バッファ１４とにより構成される。スイッチ部１１の
トランスファゲートも本実施例においてはｎチャネルエ
ンハンスメント型のＴＦＴＱｅにより構成されている。
そのため、レベル変換器１２とインバータ１３は昇圧電
圧ＶＢＯＯＴによって駆動され、それらの出力信号振幅
であるＶＢＯＯＴ／ＧＮＤがＴＦＴＱｅのゲートに印加
される。スイッチ部１１のＴＦＴは、入力端子Ｘ、Ｙに
入力される信号に従って何れか２つが導通し、これによ
り４つのＳＲＡＭセル５ｂのうちの何れかの記憶データ
が出力バッファ１４に伝達されされるように構成されて
いる。本実施例においては、論理ゲート部のトランスフ
ァゲートをもＴＦＴにより構成したことにより、論理ゲ
ート部自体も３次元化されその分基本セルの面積を縮小
することができるが、プログラマブル論理ゲート６のト
ランスファゲートは、配線選択部のトランスファゲート
と異なり、論理集積回路の動作時にオン／オフ動作が繰
り返される素子であり、かつ、ＴＦＴを駆動するレベル
変換器１２やインバータ１３はＳＲＡＭセルと異なって
消費電流の大きい回路であるため、論理ゲート部のスイ
ッチ部をＴＦＴにより構成することができるのは、ＴＦ
Ｔの発熱が特に問題とはならず、かつ、昇圧電圧ＶＢＯ
ＯＴを外部より供給できる場合に限られる。
【００１３】図５は、本実施例の基本セルの、トランス
ファゲートが第３層配線と第４層配線との間に挿入され
た部分を示す断面図である。同図に示されるように、ｐ
型シリコン基板２１の表面領域にはｎ型ウェル２２と素
子分離酸化膜２３が形成されており、ｐ型シリコン基板
２１の表面部分にはゲート電極２４とｎ型拡散層２６を
有するｎチャネルＭＯＳトランジスタが形成され、また
ｎ型ウェル２２の表面部分にはゲート電極２５とｐ型拡
散層２７を有するｐチャネルＭＯＳトランジスタが形成
されている。基板上は層間絶縁膜２８によって覆われて
おり、層間絶縁膜２８内には、第１層、第２層および第
３層配線３０、３２、３８が形成され、層間絶縁膜２８
上には第４層配線４０が形成されている。そして、第２
層配線３２と第３層配線３８との間には、ゲート電極３
５と、チャネル領域となるｐ型ポリシリコン膜３４と、
ソース・ドレイン領域となるｎ型ポリシリコン膜３６を
有するｎチャネルエンハンスメント型のＴＦＴが形成さ
れている。さらに、拡散層と配線層間および配線層と配
線層との間にはこれらを接続する第１、第２、第４、第
５導電性プラグ２９、３１、３７、３９が形成さてい
る。
ファゲートが第３層配線と第４層配線との間に挿入され
た部分を示す断面図である。同図に示されるように、ｐ
型シリコン基板２１の表面領域にはｎ型ウェル２２と素
子分離酸化膜２３が形成されており、ｐ型シリコン基板
２１の表面部分にはゲート電極２４とｎ型拡散層２６を
有するｎチャネルＭＯＳトランジスタが形成され、また
ｎ型ウェル２２の表面部分にはゲート電極２５とｐ型拡
散層２７を有するｐチャネルＭＯＳトランジスタが形成
されている。基板上は層間絶縁膜２８によって覆われて
おり、層間絶縁膜２８内には、第１層、第２層および第
３層配線３０、３２、３８が形成され、層間絶縁膜２８
上には第４層配線４０が形成されている。そして、第２
層配線３２と第３層配線３８との間には、ゲート電極３
５と、チャネル領域となるｐ型ポリシリコン膜３４と、
ソース・ドレイン領域となるｎ型ポリシリコン膜３６を
有するｎチャネルエンハンスメント型のＴＦＴが形成さ
れている。さらに、拡散層と配線層間および配線層と配
線層との間にはこれらを接続する第１、第２、第４、第
５導電性プラグ２９、３１、３７、３９が形成さてい
る。
【００１４】次に、本発明の半導体集積回路装置の製造
方法について説明する。図６、図７は、本発明の第１の
実施例の、トランスファゲートが第２層配線と第３層配
線との間に接続された部分での工程順の断面図である。
まず、図６（ａ）に示されるように、ｐ型シリコン基板
２１上にｎチャネルおよびｐチャネルＭＯＳトランジス
タを形成し、第１導電性プラグ２９を介して第１層配線
３０を形成し、さらに層間絶縁膜を介して第２層配線３
２を形成する。第１、第２層配線は、その後の高温熱処
理に耐えられるように、タングステン（Ｗ）などの高融
点金属を用いて形成される。次に、図６（ｂ）に示され
るように、第２層配線３２上に層間絶縁膜を形成し、こ
の層間絶縁膜にビアホールを形成した後、Ｗとその表面
を被覆するＴｉＮからなる第３導電性プラグ３３を形成
する。表面をＴｉＮで被覆するのはＷがシリサイド化す
るのを防止するためである。そして、層間絶縁膜上全面
にｐ型ポリシリコン膜３４を堆積する。このｐ型ポリシ
リコン膜は、膜堆積時にボロンがドープされるようにし
てもよく、またノンドープポリシリコンを堆積した後ボ
ロンをイオン注入法などによりドープするようにしても
よい。そして、７００℃程度の熱処理を実施してポリシ
リコンの結晶性を向上させる。次に、図６（ｃ）に示さ
れるように、ｐ型ポリシリコン膜３４をこれがＴＦＴ形
成領域上に島状に残るようにパターニングする。
方法について説明する。図６、図７は、本発明の第１の
実施例の、トランスファゲートが第２層配線と第３層配
線との間に接続された部分での工程順の断面図である。
まず、図６（ａ）に示されるように、ｐ型シリコン基板
２１上にｎチャネルおよびｐチャネルＭＯＳトランジス
タを形成し、第１導電性プラグ２９を介して第１層配線
３０を形成し、さらに層間絶縁膜を介して第２層配線３
２を形成する。第１、第２層配線は、その後の高温熱処
理に耐えられるように、タングステン（Ｗ）などの高融
点金属を用いて形成される。次に、図６（ｂ）に示され
るように、第２層配線３２上に層間絶縁膜を形成し、こ
の層間絶縁膜にビアホールを形成した後、Ｗとその表面
を被覆するＴｉＮからなる第３導電性プラグ３３を形成
する。表面をＴｉＮで被覆するのはＷがシリサイド化す
るのを防止するためである。そして、層間絶縁膜上全面
にｐ型ポリシリコン膜３４を堆積する。このｐ型ポリシ
リコン膜は、膜堆積時にボロンがドープされるようにし
てもよく、またノンドープポリシリコンを堆積した後ボ
ロンをイオン注入法などによりドープするようにしても
よい。そして、７００℃程度の熱処理を実施してポリシ
リコンの結晶性を向上させる。次に、図６（ｃ）に示さ
れるように、ｐ型ポリシリコン膜３４をこれがＴＦＴ形
成領域上に島状に残るようにパターニングする。
【００１５】次に、図７（ｄ）に示されるように、ｐ型
ポリシリコン膜３４の表面を酸化してゲート絶縁膜とな
るシリコン酸化膜を形成した後その上にポリシリコンを
堆積しこれをパターニングしてゲート電極３５を形成す
る。次に、これをマスクとしてリン（Ｐ）をイオン注入
し、６００℃の熱処理を行って注入イオンの活性化を実
施してｎ型ポリシリコン膜３６を形成する。ゲート絶縁
膜は、ＣＶＤ法にて形成されたシリコン酸化膜またはシ
リコン窒化膜であってもよい。その後、全面に層間絶縁
膜２８を堆積する。
ポリシリコン膜３４の表面を酸化してゲート絶縁膜とな
るシリコン酸化膜を形成した後その上にポリシリコンを
堆積しこれをパターニングしてゲート電極３５を形成す
る。次に、これをマスクとしてリン（Ｐ）をイオン注入
し、６００℃の熱処理を行って注入イオンの活性化を実
施してｎ型ポリシリコン膜３６を形成する。ゲート絶縁
膜は、ＣＶＤ法にて形成されたシリコン酸化膜またはシ
リコン窒化膜であってもよい。その後、全面に層間絶縁
膜２８を堆積する。
【００１６】次に、図７（ｅ）に示されるように、層間
絶縁膜にｎ型拡散層３４に到達するビアホールを開口し
て第４導電性プラグ３７を形成した後、その上にＡｌか
らなる第３層配線３８を形成する。この状態でのレイア
ウト図を図８に示す。その後、図７（ｆ）に示されるよ
うに、さらに層間絶縁膜を堆積し、その上にＡｌなどか
らなる第４層配線を形成して、本実施例の製造工程が完
了する。
絶縁膜にｎ型拡散層３４に到達するビアホールを開口し
て第４導電性プラグ３７を形成した後、その上にＡｌか
らなる第３層配線３８を形成する。この状態でのレイア
ウト図を図８に示す。その後、図７（ｆ）に示されるよ
うに、さらに層間絶縁膜を堆積し、その上にＡｌなどか
らなる第４層配線を形成して、本実施例の製造工程が完
了する。
【００１７】図９、図１０は、本発明の第１の実施例の
他の製造方法を示す工程順の断面図である。まず、図９
（ａ）に示されるように、ｐ型シリコン基板２１上に通
常のプロセスにてＣＭＯＳデバイスと２層配線までを形
成する。次に、図９（ｂ）に示されるように、ＣＶＤ法
により層間絶縁膜とｐ型ポリシリコン膜３４を形成し、
７００℃程度の熱処理を行ってポリシリコン膜の結晶性
を向上させる。続いて、図９（ｃ）に示されるように、
ｐ型ポリシリコン膜をＴＦＴ形成領域に島状に残るよう
にパターニングする。
他の製造方法を示す工程順の断面図である。まず、図９
（ａ）に示されるように、ｐ型シリコン基板２１上に通
常のプロセスにてＣＭＯＳデバイスと２層配線までを形
成する。次に、図９（ｂ）に示されるように、ＣＶＤ法
により層間絶縁膜とｐ型ポリシリコン膜３４を形成し、
７００℃程度の熱処理を行ってポリシリコン膜の結晶性
を向上させる。続いて、図９（ｃ）に示されるように、
ｐ型ポリシリコン膜をＴＦＴ形成領域に島状に残るよう
にパターニングする。
【００１８】次に、図１０（ｄ）に示されるように、ｐ
型ポリシリコン膜３４上にゲート電極３５を形成し、こ
れをマスクとしてリン（Ｐ）をイオン注入し、６００℃
の熱処理を行って注入イオンの活性化を実施してｎ型ポ
リシリコン膜３６を形成する。その後、全面に層間絶縁
膜２８を堆積する。
型ポリシリコン膜３４上にゲート電極３５を形成し、こ
れをマスクとしてリン（Ｐ）をイオン注入し、６００℃
の熱処理を行って注入イオンの活性化を実施してｎ型ポ
リシリコン膜３６を形成する。その後、全面に層間絶縁
膜２８を堆積する。
【００１９】次に、図１０（ｅ）に示されるように、層
間絶縁膜に第２層配線３２およびｎ型ポリシリコン膜３
６に到達するビアホールを開口して第４導電性プラグ３
７を形成した後、層間絶縁膜２８上にＡｌなどからなる
第３層配線３８を形成する。この状態でのレイアウト図
を図１１に示す。その後、図１０（ｆ）に示されるよう
に、さらに層間絶縁膜を堆積し、その上にＡｌなどから
なる第４層配線４０を形成して、本実施例の製造工程が
完了する。
間絶縁膜に第２層配線３２およびｎ型ポリシリコン膜３
６に到達するビアホールを開口して第４導電性プラグ３
７を形成した後、層間絶縁膜２８上にＡｌなどからなる
第３層配線３８を形成する。この状態でのレイアウト図
を図１１に示す。その後、図１０（ｆ）に示されるよう
に、さらに層間絶縁膜を堆積し、その上にＡｌなどから
なる第４層配線４０を形成して、本実施例の製造工程が
完了する。
【００２０】［第２の実施例］次に、図１２を参照して
本発明の第２の実施例について説明する。本実施例にお
ける基本的な回路構成は、図１〜図４に示した第１の実
施例と同様である。本実施例においては、トランスファ
ゲートを構成するＭＯＳトランジスタとして、チャネル
が垂直方向に形成される縦型薄膜トランジスタが用いら
れる。図１２は、本実施例の基本セルの、トランスファ
ゲートが第２層配線と第４層配線との間に挿入された部
分を示す断面図とトランスファゲート付近のレイアウト
図である。同図において、図５に示した第１の実施例の
部分と対応する部分には同一の参照番号が付せられてい
るので、重複する説明は省略する。本実施例において
は、ソース・ドレイン領域を構成するｎ型ポリシリコン
膜３６とこれに挟まれたチャネル領域を構成するｐ型ポ
リシリコン膜３４との積層体が、第２層配線３２と第４
層配線４０との間に第５導電性プラグ３９を介して挿入
されている。そして、ｐ型ポリシリコン膜３４の外周部
にはゲート絶縁膜を介してｎ型ポリシリコン膜からなる
ゲート電極３５が形成されている。ゲート電極３５には
ゲート配線となる第３層配線３８が接続されている。
本発明の第２の実施例について説明する。本実施例にお
ける基本的な回路構成は、図１〜図４に示した第１の実
施例と同様である。本実施例においては、トランスファ
ゲートを構成するＭＯＳトランジスタとして、チャネル
が垂直方向に形成される縦型薄膜トランジスタが用いら
れる。図１２は、本実施例の基本セルの、トランスファ
ゲートが第２層配線と第４層配線との間に挿入された部
分を示す断面図とトランスファゲート付近のレイアウト
図である。同図において、図５に示した第１の実施例の
部分と対応する部分には同一の参照番号が付せられてい
るので、重複する説明は省略する。本実施例において
は、ソース・ドレイン領域を構成するｎ型ポリシリコン
膜３６とこれに挟まれたチャネル領域を構成するｐ型ポ
リシリコン膜３４との積層体が、第２層配線３２と第４
層配線４０との間に第５導電性プラグ３９を介して挿入
されている。そして、ｐ型ポリシリコン膜３４の外周部
にはゲート絶縁膜を介してｎ型ポリシリコン膜からなる
ゲート電極３５が形成されている。ゲート電極３５には
ゲート配線となる第３層配線３８が接続されている。
【００２１】次に、本実施例に係る半導体集積回路装置
の製造方法について説明する。図１３、図１４は、本発
明の第２の実施例の一製造方法を示す工程順の断面図で
ある。まず、図１３（ａ）に示されるように、ｐ型シリ
コン基板２１上にｎチャネルおよびｐチャネルＭＯＳト
ランジスタを形成し、第１導電性プラグ２９を介して第
１層配線３０を形成し、さらに第２導電性プラグ３１を
介して第２層配線３２を形成する。第１、第２層配線
は、その後の高温熱処理に耐えられるように、タングス
テン（Ｗ）などの高融点金属を用いて形成される。次
に、図１３（ｂ）に示されるように、第２層配線３２上
に、ＴｉＮ膜をバリアメタル層４１として形成し、その
上に減圧ＣＶＤ法にてｎ型ポリシリコン膜３６、ｐ型ポ
リシリコン膜３４、ｎ型ポリシリコン膜３６を順次堆積
する。ポリシリコン膜への不純物ドーピングは、in sit
u にて行うことが望ましいが、イオン注入法を用いて行
ってもよい。次に、図１３（ｃ）に示すように、フォト
リソグラフィ法によりポリシリコン膜をパターニングし
た後、ＣＶＤ法にてゲート絶縁膜となるシリコン酸化膜
４２を堆積する。シリコン酸化膜４２は熱酸化法により
形成してもよい。次いで、図１３（ｄ）に示すように、
ｎ型ポリシリコンの堆積とそのエッチバックにより環状
のゲート電極３５を形成する。
の製造方法について説明する。図１３、図１４は、本発
明の第２の実施例の一製造方法を示す工程順の断面図で
ある。まず、図１３（ａ）に示されるように、ｐ型シリ
コン基板２１上にｎチャネルおよびｐチャネルＭＯＳト
ランジスタを形成し、第１導電性プラグ２９を介して第
１層配線３０を形成し、さらに第２導電性プラグ３１を
介して第２層配線３２を形成する。第１、第２層配線
は、その後の高温熱処理に耐えられるように、タングス
テン（Ｗ）などの高融点金属を用いて形成される。次
に、図１３（ｂ）に示されるように、第２層配線３２上
に、ＴｉＮ膜をバリアメタル層４１として形成し、その
上に減圧ＣＶＤ法にてｎ型ポリシリコン膜３６、ｐ型ポ
リシリコン膜３４、ｎ型ポリシリコン膜３６を順次堆積
する。ポリシリコン膜への不純物ドーピングは、in sit
u にて行うことが望ましいが、イオン注入法を用いて行
ってもよい。次に、図１３（ｃ）に示すように、フォト
リソグラフィ法によりポリシリコン膜をパターニングし
た後、ＣＶＤ法にてゲート絶縁膜となるシリコン酸化膜
４２を堆積する。シリコン酸化膜４２は熱酸化法により
形成してもよい。次いで、図１３（ｄ）に示すように、
ｎ型ポリシリコンの堆積とそのエッチバックにより環状
のゲート電極３５を形成する。
【００２２】次に、図１４（ｅ）に示すように、ＣＶＤ
法により層間絶縁膜２８を堆積し、ＣＭＰ（chemical m
echanical polishing ）により、表面を平坦化する。次
に、ゲート電極３５の側面を露出させる配線溝を形成
し、金属膜の堆積とＣＭＰにより、図１４（ｆ）に示す
ように、配線溝内にゲート配線となる第３層配線３８を
形成する。その後、さらに層間絶縁膜を堆積し、ドレイ
ン領域となるｎ型ポリシリコン膜３６の表面を露出させ
るコンタクトホールを開孔し第５導電性プラグ３９を埋
め込む。その後、図１４（ｇ）に示すように、金属膜の
堆積とそのパターニングにより、第４層配線４０を形成
する。
法により層間絶縁膜２８を堆積し、ＣＭＰ（chemical m
echanical polishing ）により、表面を平坦化する。次
に、ゲート電極３５の側面を露出させる配線溝を形成
し、金属膜の堆積とＣＭＰにより、図１４（ｆ）に示す
ように、配線溝内にゲート配線となる第３層配線３８を
形成する。その後、さらに層間絶縁膜を堆積し、ドレイ
ン領域となるｎ型ポリシリコン膜３６の表面を露出させ
るコンタクトホールを開孔し第５導電性プラグ３９を埋
め込む。その後、図１４（ｇ）に示すように、金属膜の
堆積とそのパターニングにより、第４層配線４０を形成
する。
【００２３】図１５、図１６は、本発明の第２の実施例
の他の製造方法を示す工程順の断面図である。まず、図
１５（ａ）に示されるように、ｐ型シリコン基板２１上
にｎチャネルおよびｐチャネルＭＯＳトランジスタを形
成し、第１導電性プラグ２９を介して第１層配線３０を
形成し、さらに第２導電性プラグ３１を介して第２層配
線３２を形成する。次に、図１５（ｂ）に示されるよう
に、第２層配線３２上に、ポリシリコン膜との反応を防
止するＴｉＮ膜をバリアメタル層４１として形成し、そ
の上に減圧ＣＶＤ法にてポリシリコンを堆積しイオン注
入法にてｎ型不純物を高濃度にドーピングしてｎ型ポリ
シリコン膜３６を形成する。次に、図１５（ｃ）に示す
ように、ｎ型ポリシリコン膜３６をパターニングした
後、層間絶縁膜を堆積しＣＭＰにより表面の平坦化を行
うとともにｎ型ポリシリコン膜３６の表面を露出させ
る。次に、図１５（ｄ）に示すように、ｐ型ポリシリコ
ン膜とノンドープポリシリコン膜の堆積とを連続して行
い、ｎ型不純物を高濃度にイオン注入してｐ型ポリシリ
コン膜３４とｎ型ポリシリコン膜３６の積層膜を形成
し、フォトリソグラフィ法によりこの積層膜をパターニ
ングする。
の他の製造方法を示す工程順の断面図である。まず、図
１５（ａ）に示されるように、ｐ型シリコン基板２１上
にｎチャネルおよびｐチャネルＭＯＳトランジスタを形
成し、第１導電性プラグ２９を介して第１層配線３０を
形成し、さらに第２導電性プラグ３１を介して第２層配
線３２を形成する。次に、図１５（ｂ）に示されるよう
に、第２層配線３２上に、ポリシリコン膜との反応を防
止するＴｉＮ膜をバリアメタル層４１として形成し、そ
の上に減圧ＣＶＤ法にてポリシリコンを堆積しイオン注
入法にてｎ型不純物を高濃度にドーピングしてｎ型ポリ
シリコン膜３６を形成する。次に、図１５（ｃ）に示す
ように、ｎ型ポリシリコン膜３６をパターニングした
後、層間絶縁膜を堆積しＣＭＰにより表面の平坦化を行
うとともにｎ型ポリシリコン膜３６の表面を露出させ
る。次に、図１５（ｄ）に示すように、ｐ型ポリシリコ
ン膜とノンドープポリシリコン膜の堆積とを連続して行
い、ｎ型不純物を高濃度にイオン注入してｐ型ポリシリ
コン膜３４とｎ型ポリシリコン膜３６の積層膜を形成
し、フォトリソグラフィ法によりこの積層膜をパターニ
ングする。
【００２４】次に、図１６（ｅ）に示すように、熱酸化
によりポリシリコン膜３４、３６の表面にゲート絶縁膜
となるシリコン酸化膜４２を形成した後、ｎ型ポリシリ
コンの堆積とそのエッチバックにより、チャネル領域と
なるｐ型ポリシリコン膜３４の側面に環状のゲート電極
３５を形成する。次に、ＣＶＤ法により層間絶縁膜２８
を堆積し、ＣＭＰにより表面を平坦化した後、ゲート電
極３５の側面を露出させる配線溝を形成し、金属膜の堆
積とＣＭＰを行って、図１６（ｆ）に示すように、配線
溝内にゲート配線となる第３層配線３８を形成する。そ
の後、さらに層間絶縁膜を堆積し、ドレイン領域となる
ｎ型ポリシリコン膜３６の表面を露出させるコンタクト
ホールを開孔し第５導電性プラグ３９を埋め込む。その
後、図１６（ｇ）に示すように、金属膜の堆積とそのパ
ターニングにより、第４層配線４０を形成する。なお、
第２の実施例では、第２層配線−第４層配線間に薄膜ト
ランジスタを挿入する例を示したが、第２層配線−第３
層配線間など他の配線層間に形成するようにしてもよ
い。この場合に、ゲート電極を引き出すゲート配線は第
１〜第４層配線の何れを用いて形成してもよい。あるい
は第１〜第４層配線を使用することなく、独自の配線層
によりゲート配線を形成してもよい。
によりポリシリコン膜３４、３６の表面にゲート絶縁膜
となるシリコン酸化膜４２を形成した後、ｎ型ポリシリ
コンの堆積とそのエッチバックにより、チャネル領域と
なるｐ型ポリシリコン膜３４の側面に環状のゲート電極
３５を形成する。次に、ＣＶＤ法により層間絶縁膜２８
を堆積し、ＣＭＰにより表面を平坦化した後、ゲート電
極３５の側面を露出させる配線溝を形成し、金属膜の堆
積とＣＭＰを行って、図１６（ｆ）に示すように、配線
溝内にゲート配線となる第３層配線３８を形成する。そ
の後、さらに層間絶縁膜を堆積し、ドレイン領域となる
ｎ型ポリシリコン膜３６の表面を露出させるコンタクト
ホールを開孔し第５導電性プラグ３９を埋め込む。その
後、図１６（ｇ）に示すように、金属膜の堆積とそのパ
ターニングにより、第４層配線４０を形成する。なお、
第２の実施例では、第２層配線−第４層配線間に薄膜ト
ランジスタを挿入する例を示したが、第２層配線−第３
層配線間など他の配線層間に形成するようにしてもよ
い。この場合に、ゲート電極を引き出すゲート配線は第
１〜第４層配線の何れを用いて形成してもよい。あるい
は第１〜第４層配線を使用することなく、独自の配線層
によりゲート配線を形成してもよい。
【００２５】［第３の実施例］図１７は、本発明の第３
の実施例における基本セルの、配線選択部７を回路図に
て示すブロック図である。本実施例においては、配線選
択部７と論理ゲート部のスイッチ部（図示なし）のトラ
ンスファゲートがｎチャネルデプレション型ＴＦＴＱｄ
により構成されている。この場合、ＴＦＴの閾値電圧
は、負の値となるため、トランジスタをオフさせるため
に、ＳＲＡＭセル５ｃからの信号の論理振幅をＶＣＣ−
ＶＮＥＧとする。このＶＮＥＧは、トランジスタを十分
オフさせる電位であり、ＶＢＯＯＴと同様に内部で作っ
ても良いし、外部から入力してもよい。
の実施例における基本セルの、配線選択部７を回路図に
て示すブロック図である。本実施例においては、配線選
択部７と論理ゲート部のスイッチ部（図示なし）のトラ
ンスファゲートがｎチャネルデプレション型ＴＦＴＱｄ
により構成されている。この場合、ＴＦＴの閾値電圧
は、負の値となるため、トランジスタをオフさせるため
に、ＳＲＡＭセル５ｃからの信号の論理振幅をＶＣＣ−
ＶＮＥＧとする。このＶＮＥＧは、トランジスタを十分
オフさせる電位であり、ＶＢＯＯＴと同様に内部で作っ
ても良いし、外部から入力してもよい。
【００２６】図１８は、本実施例において用いられるＴ
ＦＴの断面図である。このトランジスタでは、ｎ型ポリ
シリコンゲート３５ａ下のチャネル領域はノンドープポ
リシリコン膜３４ａにより構成されている。図３に示さ
れる第１の実施例で用いられていたｎチャネルエンハン
スメント型ＴＦＴの場合には、チャネル領域をｐ型にす
るか、ゲート電極をｐ型とする必要があり、プロセス工
程が複雑になったりキャリア移動度が犠牲になったりす
る。本実施例のトランジスタではチャネル領域がノンド
ープポリシリコンとなるため、キャリア移動度が大きく
なりトランジスタの駆動能力が上がるとともに、トラン
ジスタをソース・ドレイン領域をｎ型ポリシリコン膜３
６とし、ゲート電極をｎ型ポリシリコン膜とすることで
作成できるので、プロセス工程を単純化できる。なお、
図１２に示した縦型薄膜トランジスタをデプレション型
に形成することもできる。
ＦＴの断面図である。このトランジスタでは、ｎ型ポリ
シリコンゲート３５ａ下のチャネル領域はノンドープポ
リシリコン膜３４ａにより構成されている。図３に示さ
れる第１の実施例で用いられていたｎチャネルエンハン
スメント型ＴＦＴの場合には、チャネル領域をｐ型にす
るか、ゲート電極をｐ型とする必要があり、プロセス工
程が複雑になったりキャリア移動度が犠牲になったりす
る。本実施例のトランジスタではチャネル領域がノンド
ープポリシリコンとなるため、キャリア移動度が大きく
なりトランジスタの駆動能力が上がるとともに、トラン
ジスタをソース・ドレイン領域をｎ型ポリシリコン膜３
６とし、ゲート電極をｎ型ポリシリコン膜とすることで
作成できるので、プロセス工程を単純化できる。なお、
図１２に示した縦型薄膜トランジスタをデプレション型
に形成することもできる。
【００２７】［第４の実施例］図１９（ａ）は、本発明
の第４の実施例における基本セルの構成を示すブロック
図である。本実施例においては、基本セル３内の論理ゲ
ートが固定論理ゲート６ａになされ、かつ論理ゲートの
出力は入出力スイッチを介することなく基本セル間信号
バス１０の配線を直接駆動するようになされている。Ｔ
ＦＴは、第３の実施例の場合のようにチャネル領域をノ
ンドープポリシリコンにより形成しても、ポリシリコン
膜厚みによる閾値ばらつきの問題があり、負荷が大きい
場合には閾値のばらつきが信号遅延のばらつきとして現
れる。そこで、本実施例においては、配線選択部７に入
出力スイッチに代えて入力スイッチ９ａを設け、論理ゲ
ートへのプログラミングは入力信号についてのみ行い、
出力信号は、基板上に形成された固定論理ゲート６ａの
出力バッファにより直接信号バスに出力するようにす
る。図１９（ｂ）は、第４の実施例の変更例を示すブロ
ック図であって、固定論理ゲート６ａに代えてプログラ
マブル論理ゲート６が用いられている。この場合にプロ
グラマブル論理ゲート６のトランスファゲートはバルク
型ＭＯＳトランジスタによって構成してもまたＴＦＴに
よって構成してもよい。
の第４の実施例における基本セルの構成を示すブロック
図である。本実施例においては、基本セル３内の論理ゲ
ートが固定論理ゲート６ａになされ、かつ論理ゲートの
出力は入出力スイッチを介することなく基本セル間信号
バス１０の配線を直接駆動するようになされている。Ｔ
ＦＴは、第３の実施例の場合のようにチャネル領域をノ
ンドープポリシリコンにより形成しても、ポリシリコン
膜厚みによる閾値ばらつきの問題があり、負荷が大きい
場合には閾値のばらつきが信号遅延のばらつきとして現
れる。そこで、本実施例においては、配線選択部７に入
出力スイッチに代えて入力スイッチ９ａを設け、論理ゲ
ートへのプログラミングは入力信号についてのみ行い、
出力信号は、基板上に形成された固定論理ゲート６ａの
出力バッファにより直接信号バスに出力するようにす
る。図１９（ｂ）は、第４の実施例の変更例を示すブロ
ック図であって、固定論理ゲート６ａに代えてプログラ
マブル論理ゲート６が用いられている。この場合にプロ
グラマブル論理ゲート６のトランスファゲートはバルク
型ＭＯＳトランジスタによって構成してもまたＴＦＴに
よって構成してもよい。
【００２８】［第５の実施例］図２０は、本発明の第５
の実施例を示す要部のブロック図である。本実施例にお
いては、上述した第４の実施例の場合よりも論理ゲート
の出力がさらに重い負荷を駆動しなければならない状態
が想定されている。このような場合には、第４の実施例
と同様に論理ゲートの出力バッファを信号バスと直結す
るとともに信号バスの途中にリピータを設けるのがよ
い。本実施例においては、リピータには複数バス内から
１つのバスを選択する機能が付加されている。すなわ
ち、図２０に示されるように、図１９（ａ）の構成を有
する基本セル３1 の固定論理ゲートの出力バッファは、
論理ゲートグループ共通信号バス１０ａを直接駆動す
る。この共通信号バス１０ａには、近距離の基本セル３
2 、３3 、…の入力回路が接続されている。そして、こ
の論理ゲートグループ共通信号バス１０ａは、他の同種
の共通信号バスとともにバス選択回路＆リピータ１５に
入力され、ＳＲＡＭセル５ａによって選択された共通信
号バスの信号が遠距離に存在する基本セル…、３Nに入
力される。この場合、共通信号バスの選択は図示された
ようにリピータの入力側で選択するようにするのがよ
い。本実施例においては、論理ゲートを固定とし入力ス
イッチのみで所望の論理を得るようにしている。このよ
うな入力スイッチだけでプログラムする構成は、スイッ
チが多くなり面積的に不利なことや、１本の信号バスに
付くスイッチが増えるので、従来行われてこななかっ
た。しかし、本発明の構成では、３次元化されているこ
とにより面積は大きくならないことと、スイッチがバス
に付くことによる信号線の寄生容量の増加がＴＦＴの採
用で抑えられていることのため、面積増大や配線負荷増
大の問題は生じない。
の実施例を示す要部のブロック図である。本実施例にお
いては、上述した第４の実施例の場合よりも論理ゲート
の出力がさらに重い負荷を駆動しなければならない状態
が想定されている。このような場合には、第４の実施例
と同様に論理ゲートの出力バッファを信号バスと直結す
るとともに信号バスの途中にリピータを設けるのがよ
い。本実施例においては、リピータには複数バス内から
１つのバスを選択する機能が付加されている。すなわ
ち、図２０に示されるように、図１９（ａ）の構成を有
する基本セル３1 の固定論理ゲートの出力バッファは、
論理ゲートグループ共通信号バス１０ａを直接駆動す
る。この共通信号バス１０ａには、近距離の基本セル３
2 、３3 、…の入力回路が接続されている。そして、こ
の論理ゲートグループ共通信号バス１０ａは、他の同種
の共通信号バスとともにバス選択回路＆リピータ１５に
入力され、ＳＲＡＭセル５ａによって選択された共通信
号バスの信号が遠距離に存在する基本セル…、３Nに入
力される。この場合、共通信号バスの選択は図示された
ようにリピータの入力側で選択するようにするのがよ
い。本実施例においては、論理ゲートを固定とし入力ス
イッチのみで所望の論理を得るようにしている。このよ
うな入力スイッチだけでプログラムする構成は、スイッ
チが多くなり面積的に不利なことや、１本の信号バスに
付くスイッチが増えるので、従来行われてこななかっ
た。しかし、本発明の構成では、３次元化されているこ
とにより面積は大きくならないことと、スイッチがバス
に付くことによる信号線の寄生容量の増加がＴＦＴの採
用で抑えられていることのため、面積増大や配線負荷増
大の問題は生じない。
【００２９】図２１に第５の実施例のレイアウト図を示
す。本実施例においては、基本セルの一種であるバス選
択回路＆リピータ１５が、他の基本セル３のグループ間
に配置される。このセルでは、リピータ本体とＳＲＡＭ
セルとが半導体基板表面に形成されその上層にトランス
ファゲートであるＴＦＴが形成される。本実施例におい
ては、基本セル３間にバス選択回路＆リピータ１５が挿
入されたことによりその分は面積が犠牲となるが、信号
の遅延ばらつきがなくなることにより、高速なプログラ
マブルデバイスを作ることが可能になる。また、この実
施例では、基本セル３においてはＳＲＡＭからの信号を
配線選択部のみに入力するようにしているので、ＳＲＡ
Ｍからの配線の引き回しが容易となり、またＳＲＡＭ配
置の自由度も増している。このため、ＳＲＡＭを基本セ
ル間で共有することも可能になっている。
す。本実施例においては、基本セルの一種であるバス選
択回路＆リピータ１５が、他の基本セル３のグループ間
に配置される。このセルでは、リピータ本体とＳＲＡＭ
セルとが半導体基板表面に形成されその上層にトランス
ファゲートであるＴＦＴが形成される。本実施例におい
ては、基本セル３間にバス選択回路＆リピータ１５が挿
入されたことによりその分は面積が犠牲となるが、信号
の遅延ばらつきがなくなることにより、高速なプログラ
マブルデバイスを作ることが可能になる。また、この実
施例では、基本セル３においてはＳＲＡＭからの信号を
配線選択部のみに入力するようにしているので、ＳＲＡ
Ｍからの配線の引き回しが容易となり、またＳＲＡＭ配
置の自由度も増している。このため、ＳＲＡＭを基本セ
ル間で共有することも可能になっている。
【００３０】［第６の実施例］図２２は、本発明の第６
の実施例の基本セルたるニューロンの構成を示すブロッ
ク図である。上述した各実施例では、本発明をプログラ
マブル素子に適応した例について説明したが、本発明は
ディジタルニューロデバイスについても適応することが
できる。本実施例のニューロン１９は、図２２に示すよ
うに、重みメモリ１６、積和演算器１７、判定器１８、
ＳＲＡＭ５および入力スイッチ９ａにより構成される。
ここで、重みメモリ１６、積和演算器１７、判定器１８
が論理ゲート部を構成し、シナプス結合部に当たる部分
が入力スイッチ部となる。ニューロン間共通信号バス１
０ｂより入力スイッチ９ａを介して積和演算器１７に入
力された信号は、重みメモリ１６の記憶内容に基づいて
重み付けがなされた後、積算される。判定器１８は、積
和演算器１７の演算結果と入力スイッチ９ａを介して取
り込まれた閾値とを比較して判定信号を出力する。その
判定信号は共通信号バス１０ｂに出力される外、重みメ
モリ１６にフィードバックされて重みメモリの記憶デー
タの変更に利用される。
の実施例の基本セルたるニューロンの構成を示すブロッ
ク図である。上述した各実施例では、本発明をプログラ
マブル素子に適応した例について説明したが、本発明は
ディジタルニューロデバイスについても適応することが
できる。本実施例のニューロン１９は、図２２に示すよ
うに、重みメモリ１６、積和演算器１７、判定器１８、
ＳＲＡＭ５および入力スイッチ９ａにより構成される。
ここで、重みメモリ１６、積和演算器１７、判定器１８
が論理ゲート部を構成し、シナプス結合部に当たる部分
が入力スイッチ部となる。ニューロン間共通信号バス１
０ｂより入力スイッチ９ａを介して積和演算器１７に入
力された信号は、重みメモリ１６の記憶内容に基づいて
重み付けがなされた後、積算される。判定器１８は、積
和演算器１７の演算結果と入力スイッチ９ａを介して取
り込まれた閾値とを比較して判定信号を出力する。その
判定信号は共通信号バス１０ｂに出力される外、重みメ
モリ１６にフィードバックされて重みメモリの記憶デー
タの変更に利用される。
【００３１】デジタルニューロデバイスは、全結合型に
した方が、すなわち、ニューロン間を全て配線にて接続
する方が、自由度が増し、プログラミングが楽になる
が、配線を全結合するのは配線が輻輳しチップ面積が大
きくなる問題がある。しかし、本発明においてはスイッ
チが配線層間に配置されていることにより配線の輻輳を
緩和してシナプスのための配線層を形成することができ
た。この際に、全結合のシナプスの重みをすべて重みメ
モリで記憶するのは事実上不可能なので、スイッチ部
は、重みを記憶するシナプスの選択に使用される。この
ように本発明はプログラマブル素子だけでなく、スイッ
チを多用するＬＳＩであれば、どのようなものにも適用
できる。さらには、現在はトランスファゲートを多用し
ないＬＳＩを多用するように論理を組み替えて適用する
ことも可能である。
した方が、すなわち、ニューロン間を全て配線にて接続
する方が、自由度が増し、プログラミングが楽になる
が、配線を全結合するのは配線が輻輳しチップ面積が大
きくなる問題がある。しかし、本発明においてはスイッ
チが配線層間に配置されていることにより配線の輻輳を
緩和してシナプスのための配線層を形成することができ
た。この際に、全結合のシナプスの重みをすべて重みメ
モリで記憶するのは事実上不可能なので、スイッチ部
は、重みを記憶するシナプスの選択に使用される。この
ように本発明はプログラマブル素子だけでなく、スイッ
チを多用するＬＳＩであれば、どのようなものにも適用
できる。さらには、現在はトランスファゲートを多用し
ないＬＳＩを多用するように論理を組み替えて適用する
ことも可能である。
【００３２】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を変更しない範囲内において適宜の変更が可能
なものである。例えば、トランスファゲートをＴＦＴに
よって構成するのに代えシリコン基板上にＳＯＩ構造を
形成しここにトランスファゲートを形成するようにして
もよい。また、ＴＦＴを２つ乃至それ以上の層に分けて
形成するようにしてもよい。また、実施例ではＳＲＡＭ
セルを分散配置していたがこの方式に代え集中配置する
ようにしてもよい。さらに、ＳＲＡＭをＤＲＡＭ、ＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ（フラッシュメモリを含
む）に置き換えることもできる。また、ＴＦＴの活性層
となるポリシリコン膜の結晶性を向上させるための熱処
理は、レーザ光を照射することにより行うこともでき
る。そのようにする場合にはＴＦＴの下層の配線層はＡ
ｌ系材料を用いて形成してもよい。
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を変更しない範囲内において適宜の変更が可能
なものである。例えば、トランスファゲートをＴＦＴに
よって構成するのに代えシリコン基板上にＳＯＩ構造を
形成しここにトランスファゲートを形成するようにして
もよい。また、ＴＦＴを２つ乃至それ以上の層に分けて
形成するようにしてもよい。また、実施例ではＳＲＡＭ
セルを分散配置していたがこの方式に代え集中配置する
ようにしてもよい。さらに、ＳＲＡＭをＤＲＡＭ、ＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ（フラッシュメモリを含
む）に置き換えることもできる。また、ＴＦＴの活性層
となるポリシリコン膜の結晶性を向上させるための熱処
理は、レーザ光を照射することにより行うこともでき
る。そのようにする場合にはＴＦＴの下層の配線層はＡ
ｌ系材料を用いて形成してもよい。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
信号間のスイッチとなっているトランスファゲートを選
択的に３次元化することにより、配線に付く寄生容量を
格段に小さくすることが可能になり、プログラマブルデ
バイスやニューロデバイスの動作高速化を実現すること
ができる。さらに、トランスファゲートを選択的に３次
元化したことにより、リーク電流を増大させたり発熱問
題を引き起こしたりすることなくチップ面積を縮小する
ことが可能になり、チップ当たりに搭載可能な基本セル
やニューロンを増やすことができ、プログラマブル素子
やニューロデバイスの適用範囲を広げることができる。
信号間のスイッチとなっているトランスファゲートを選
択的に３次元化することにより、配線に付く寄生容量を
格段に小さくすることが可能になり、プログラマブルデ
バイスやニューロデバイスの動作高速化を実現すること
ができる。さらに、トランスファゲートを選択的に３次
元化したことにより、リーク電流を増大させたり発熱問
題を引き起こしたりすることなくチップ面積を縮小する
ことが可能になり、チップ当たりに搭載可能な基本セル
やニューロンを増やすことができ、プログラマブル素子
やニューロデバイスの適用範囲を広げることができる。
【図１】 本発明の第１の実施例の概略レイアウト図。
【図２】 本発明の第１の実施例のブロック図。
【図３】 本発明の第１の実施例の部分回路図。
【図４】 本発明の第１の実施例の部分回路図。
【図５】 本発明の第１の実施例の断面図。
【図６】 本発明の第１の実施例の一製造方法を示す工
程順の断面図（その１）。
程順の断面図（その１）。
【図７】 本発明の第１の実施例の一製造方法を示す工
程順の断面図（その２）。
程順の断面図（その２）。
【図８】 本発明の第１の実施例の一製造方法の一製造
工程段階における部分平面図。
工程段階における部分平面図。
【図９】 本発明の第１の実施例の他の製造方法を示す
工程順の断面図（その１）。
工程順の断面図（その１）。
【図１０】 本発明の第１の実施例の他の製造方法を示
す工程順の断面図（その１）。
す工程順の断面図（その１）。
【図１１】 本発明の第１の実施例の一製造工程段階に
おける部分平面図。
おける部分平面図。
【図１２】 本発明の第２の実施例の断面図とレイアウ
ト図。
ト図。
【図１３】 本発明の第２の実施例の一製造方法を示す
工程順の断面図（その１）。
工程順の断面図（その１）。
【図１４】 本発明の第２の実施例の一製造方法を示す
工程順の断面図（その２）。
工程順の断面図（その２）。
【図１５】 本発明の第２の実施例の他の製造方法を示
す工程順の断面図（その１）。
す工程順の断面図（その１）。
【図１６】 本発明の第２の実施例の他の製造方法を示
す工程順の断面図（その２）。
す工程順の断面図（その２）。
【図１７】 本発明の第３の実施例の部分回路図。
【図１８】 本発明の第３の実施例において用いられる
ＴＦＴの断面図。
ＴＦＴの断面図。
【図１９】 本発明の第４の実施例における基本セルの
ブロック図。
ブロック図。
【図２０】 本発明の第５の実施例の要部回路図。
【図２１】 本発明の第５の実施例のレイアウト図。
【図２２】 本発明の第６の実施例の基本セルのブロッ
ク図。
ク図。
【図２３】 従来例のレイアウト図。
【図２４】 従来例の断面図。
１ チップ ２ 入出力パッド ３、３1 、３2 、３3 、…、３N 基本セル ４ 論理ゲート部 ５ ＳＲＡＭ ５ａ、５ｂ、５ｃ ＳＲＡＭセル ６ プログラマブル論理ゲート ６ａ 固定論理ゲート ７ 配線選択部 ８ 配線間スイッチ ９ 入出力スイッチ ９ａ 入力スイッチ １０ 基本セル間信号バス １０1 Ｙ方向信号バス １０2 Ｘ方向信号バス １０ａ 論理ゲートグループ共通信号バス １０ｂ ニューロン間共通信号バス １１ スイッチ部 １２ レベル変換器 １３ インバータ １４ 出力バッファ １５ バス選択回路＆リピータ １６ 重みメモリ １７ 積和演算器 １８ 判定器 １９ ニューロン ２１ ｐ型シリコン基板 ２２ ｎ型ウェル ２３ 素子分離酸化膜 ２４、２５ ゲート電極 ２６ ｎ型拡散層 ２７ ｐ型拡散層 ２８ 層間絶縁膜 ２９ 第１導電性プラグ ３０ 第１層配線 ３１ 第２導電性プラグ ３２ 第２層配線 ３３ 第３導電性プラグ ３４ ｐ型ポリシリコン膜 ３４ａ ノンドープポリシリコン膜 ３５ ゲート電極 ３５ａ ｎ型ポリシリコンゲート ３６ ｎ型ポリシリコン膜 ３７ 第４導電性プラグ ３８ 第３層配線 ３９ 第５導電性プラグ ４０ 第４層配線 ４１ バリアメタル層 ４２ シリコン酸化膜 １０１ シリコン基板 １０２、１０３ ｐ型ウェル １１１〜１１５ 層間絶縁膜 Ｑｅ ｎチャネルエンハンスメント型ＴＦＴ Ｑｄ ｎチャネルデプレション型ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA01 AB03 AC01 CB01 CB07 5F064 AA08 BB02 BB12 BB26 BB40 CC09 DD05 DD14 EE23 EE43 FF36 5F110 AA02 AA30 BB03 BB13 CC02 GG22
Claims (23)
- 【請求項１】 少なくとも一部の素子が半導体基板の表
面部分に形成された複数の機能ブロックと、前記複数の
機能ブロック間の接続経路を変更することのできる１な
いし複数のトランスファゲートと、を備える半導体集積
回路装置において、前記トランスファゲートの少なくと
も一部は前記半導体基板上に絶縁膜を介して形成されて
いることを特徴とする半導体集積回路装置。 - 【請求項２】 前記複数の機能ブロックの中の少なくと
も一つは、その機能ブロック内にその論理を変更するこ
とのできる１ないし複数のトランスファゲートを備え、
該トランスファゲートの少なくとも一部は前記半導体基
板上に絶縁膜を介して形成されていることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 基本セルが、機能ブロックと、複数の機
能ブロック間の接続経路を変更することのできるトラン
スファゲートを有するトランスファゲートブロックと、
を有して構成されており、前記基本セルが複数個マトリ
ックス状に配置されていることを特徴とする請求項１ま
たは２記載の半導体集積回路装置。 - 【請求項４】 前記トランスファゲートブロック内の前
記トランスファゲートが、配線間の配線接続スイッチ、
および／または、基本セルへの入出力の接続スイッチを
構成していることを特徴とする請求項３記載の半導体集
積回路装置。 - 【請求項５】 前記基本セルが、ニューロンを構成して
おり、当該基本セルに含まれるトランスファゲートがシ
ナプス結合部を構成していることを特徴とする請求項３
記載の半導体集積回路装置。 - 【請求項６】 機能ブロック間を接続する配線内にリピ
ータが挿入されていることを特徴とする請求項１〜５の
何れかに記載の半導体集積回路装置。 - 【請求項７】 前記リピータには、配線を選択するトラ
ンスファゲートが付設されていることを特徴とする請求
項６記載の半導体集積回路装置。 - 【請求項８】 前記リピータは、リピータの本体を構成
するバッファアンプを機能ブロックとして半導体基板上
に有し、その上層に前記トランスファゲートを有して基
本セルとして構成されていることを特徴とする請求項７
記載の半導体集積回路装置。 - 【請求項９】 前記半導体基板と前記トランスファゲー
トとの間に下層配線層が形成され、前記トランスファゲ
ート上に上層配線層が形成されていることを特徴とする
請求項１〜８の何れかに記載の半導体集積回路装置。 - 【請求項１０】 前記下層配線層が第１層および第２層
配線により構成され、前記下層配線層が第３層および第
４層配線により構成されていることを特徴とする請求項
９記載の半導体集積回路装置。 - 【請求項１１】 前記トランスファゲートの導通・非導
通を制御する素子が、半導体集積回路装置内に内蔵され
た、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭまたはＥ
ＥＰＲＯＭの内の何れかのメモリセルであることを特徴
とする請求項１〜１０の何れかに記載の半導体集積回路
装置。 - 【請求項１２】 前記トランスファゲートの導通・非導
通を制御する素子がＳＲＡＭまたはＤＲＡＭの内の何れ
かであって、当該半導体集積回路装置内には前記ＳＲＡ
ＭまたはＤＲＡＭの電源投入時の初期状態を規制するＲ
ＯＭ、ＥＰＲＯＭまたはＥＥＰＲＯＭの内の何れかが更
に内蔵されていることを特徴とする請求項１〜１０の何
れかに記載の半導体集積回路装置。 - 【請求項１３】 前記トランスファゲートの導通・非導
通を制御するＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭ
またはＥＥＰＲＯＭは、制御の対象であるトランスファ
ゲート毎にその下層に分散配置されていることを特徴と
する請求項１１または１２記載の半導体集積回路装置。 - 【請求項１４】 論理演算を行い少なくともその一部が
半導体基板の表面部分に形成された複数の論理回路と、
前記論理回路間にあって配線を接・断することができか
つ前記論理回路が論理演算実行中であるときには導通・
非導通が切り替わることのないトランスファゲートと、
を含む半導体集積回路装置において、前記トランスファ
ゲートの少なくとも一部は前記半導体基板上に絶縁膜を
介して形成されていることを特徴とする半導体集積回路
装置。 - 【請求項１５】 半導体基板上に絶縁膜を介して形成さ
れた前記トランスファゲートは、薄膜トランジスタ（Ｔ
ＦＴ）によって構成されていることを特徴とする請求項
１〜１４の何れかに記載の半導体集積回路装置。 - 【請求項１６】 前記薄膜トランジスタの全部または一
部は、チャネル電流が垂直方向に流れる縦型薄膜トラン
ジスタによって構成されていることを特徴とする請求項
１５記載の半導体集積回路装置。 - 【請求項１７】 前記薄膜トランジスタは、ｎチャネル
エンハンスメント型トランジスタ、ｎチャネルデプレシ
ョン型トランジスタ、ｐチャネルエンハンスメント型ト
ランジスタまたはｐチャネルデプレション型トランジス
タの中の何れか１種で構成されていることを特徴とする
請求項１５または１６記載の半導体集積回路装置。 - 【請求項１８】 前記薄膜トランジスタのチャネル領域
には不純物が故意には添加されていないことを特徴とす
る請求項１５〜１７の何れかに記載の半導体集積回路装
置。 - 【請求項１９】 少なくとも一部の素子が半導体基板の
表面部分に形成された複数の機能ブロックと、前記半導
体基板上に絶縁膜を介して形成された、前記複数の機能
ブロック間の接続を変更することのできる１ないし複数
のトランスファゲートと、を備える半導体集積回路装置
の駆動方法であって、前記トランスファゲートの制御ゲ
ートに、半導体基板の表面部分に形成された素子を駆動
するために供給される電源電圧の電位と接地電位との電
位差より大きい電位差を有する２つの電圧の内の何れか
を印加して該トランスファゲートの導通・非導通を制御
することを特徴とする半導体集積回路装置の駆動方法。 - 【請求項２０】 前記電源電圧の電位と接地電位との電
位差より大きい電位差を有する２つの電圧の一方が電源
電圧より大電圧の昇圧電圧であって他方が接地電圧であ
ることを特徴とする請求項１９記載の半導体集積回路装
置の駆動方法。 - 【請求項２１】 前記電源電圧の電位と接地電位との電
位差より大きい電位差を有する２つの電圧の一方が電源
電圧であり他方が電源電圧とは極性の異なる符号反転電
圧であることを特徴とする請求項１９記載の半導体集積
回路装置の駆動方法。 - 【請求項２２】 前記昇圧電圧または前記符号反転電圧
が当該半導体集積回路装置内において形成される電圧で
あることを特徴とする請求項２０または２１記載の半導
体集積回路装置の駆動方法。 - 【請求項２３】 前記トランスファゲートが、薄膜トラ
ンジスタであることを特徴とする請求項１９〜２２の何
れかに記載の半導体集積回路装置の駆動方法。
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|---|---|
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