JP3486725B2 - 可変論理集積回路 - Google Patents
可変論理集積回路Info
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Mathematical Physics (AREA)
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- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには回路間の配線接続を変更可能な可変論理集積
回路に適用して有効な技術に関し、例えば利用者が任意
に論理を構成可能なプログラマブル論理ＬＳＩ（大規模
集積回路）に利用して有効な技術に関する。
術さらには回路間の配線接続を変更可能な可変論理集積
回路に適用して有効な技術に関し、例えば利用者が任意
に論理を構成可能なプログラマブル論理ＬＳＩ（大規模
集積回路）に利用して有効な技術に関する。
【０００２】上記プログラマブル論理ＬＳＩは、ＦＰＧ
Ａ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）やＦＰＬＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）等を含む。
Ａ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）やＦＰＬＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）等を含む。
【０００３】
【従来の技術】従来、ユーザがプログラム可能な論理Ｌ
ＳＩとして、例えば図２９に示すようなＦＰＧＡが知ら
れている。図２９のＦＰＧＡは、利用者が任意の論理機
能を選択可能な論理ブロックＰＬＢと、左右および上下
の論理ブロック間に配置されたクロスポイントスイッチ
ＣＰＳと、斜め方向の論理ブロック間に配置されたスイ
ッチマトリックスＳＭＸとにより構成されていた。論理
ブロックＰＢＬ内にはＳＲＡＭ（Static Random Access
Memory）またはＲＯＭあるいはヒューズ等が配置さ
れ、外部からこの情報（“１”または“０”あるいは
“導通”または“非導通”）を設定することにより論理
ブロックの論理機能をプログラムすることができる。
ＳＩとして、例えば図２９に示すようなＦＰＧＡが知ら
れている。図２９のＦＰＧＡは、利用者が任意の論理機
能を選択可能な論理ブロックＰＬＢと、左右および上下
の論理ブロック間に配置されたクロスポイントスイッチ
ＣＰＳと、斜め方向の論理ブロック間に配置されたスイ
ッチマトリックスＳＭＸとにより構成されていた。論理
ブロックＰＢＬ内にはＳＲＡＭ（Static Random Access
Memory）またはＲＯＭあるいはヒューズ等が配置さ
れ、外部からこの情報（“１”または“０”あるいは
“導通”または“非導通”）を設定することにより論理
ブロックの論理機能をプログラムすることができる。
【０００４】また、論理ブロック間の配線は予めパター
ンが形成されており、配線間の接続の有り／なしをクロ
スポイントスイッチＣＰＳやスイッチマトリックスＳＭ
Ｘを介して設定する。クロスポイントスイッチＣＰＳや
スイッチマトリックスＳＭＸ内には、論理ブロックと同
様にＳＲＡＭが配置され、外部からこの情報（“１”ま
たは“０”）を設定することにより論理ブロック間の配
線パターンをプログラムすることができる。このような
ＦＰＧＡは例えば情報処理学会（InformationProcessin
g Sociaty of Japan）の学会誌「情報処理」Ｖｏｌ．３
５，Ｎｏ．６，ｐｐ５０５−５１０，１９９４に記載さ
れている。
ンが形成されており、配線間の接続の有り／なしをクロ
スポイントスイッチＣＰＳやスイッチマトリックスＳＭ
Ｘを介して設定する。クロスポイントスイッチＣＰＳや
スイッチマトリックスＳＭＸ内には、論理ブロックと同
様にＳＲＡＭが配置され、外部からこの情報（“１”ま
たは“０”）を設定することにより論理ブロック間の配
線パターンをプログラムすることができる。このような
ＦＰＧＡは例えば情報処理学会（InformationProcessin
g Sociaty of Japan）の学会誌「情報処理」Ｖｏｌ．３
５，Ｎｏ．６，ｐｐ５０５−５１０，１９９４に記載さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、図２９
のＦＰＧＡは、論理ブロックＰＬＢの占有面積に比較し
て各論理ブロック間を任意に接続するためのクロスポイ
ントスイッチＣＰＳおよびスイッチマトリックスＳＭＸ
の占有面積が大きいため、チップサイズが同一論理規模
のゲートアレイに比べて増大し、歩留まりが低下すると
いう問題点がある。
のＦＰＧＡは、論理ブロックＰＬＢの占有面積に比較し
て各論理ブロック間を任意に接続するためのクロスポイ
ントスイッチＣＰＳおよびスイッチマトリックスＳＭＸ
の占有面積が大きいため、チップサイズが同一論理規模
のゲートアレイに比べて増大し、歩留まりが低下すると
いう問題点がある。
【０００６】また、図２９のＦＰＧＡにおいては、クロ
スポイントスイッチＣＰＳおよびスイッチマトリックス
ＳＭＸを介して任意の論理ブロック間を接続する際に、
配線上のスイッチの数が多いため、ブロック間で伝達さ
れる信号の遅延時間が長くなり、動作速度の向上が困難
であるという問題点がある。
スポイントスイッチＣＰＳおよびスイッチマトリックス
ＳＭＸを介して任意の論理ブロック間を接続する際に、
配線上のスイッチの数が多いため、ブロック間で伝達さ
れる信号の遅延時間が長くなり、動作速度の向上が困難
であるという問題点がある。
【０００７】この発明の目的は、論理ブロックの占有面
積に比較して配線領域の占有面積が少なくチップサイズ
を低減可能な可変論理集積回路を提供することにある。
積に比較して配線領域の占有面積が少なくチップサイズ
を低減可能な可変論理集積回路を提供することにある。
【０００８】この発明の他の目的は、論理ブロック間の
接続配線上のスイッチ数を減らして信号伝搬遅延時間の
小さな可変配線接続技術を提供し、もって高速動作可能
な可変論理集積回路を実現することにある。
接続配線上のスイッチ数を減らして信号伝搬遅延時間の
小さな可変配線接続技術を提供し、もって高速動作可能
な可変論理集積回路を実現することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、可変論理ブロックとスイッチマ
トリックスとをチェッカーフラッグ状に配置するととも
に、多層配線技術を適用して可変論理ブロック上方にブ
ロック間接続用配線領域を設けることにより、可変論理
ブロックの占有面積に対するスイッチマトリックスの占
有面積の割合を減らし、もってチップサイズの低減を図
るようにしたものである。
トリックスとをチェッカーフラッグ状に配置するととも
に、多層配線技術を適用して可変論理ブロック上方にブ
ロック間接続用配線領域を設けることにより、可変論理
ブロックの占有面積に対するスイッチマトリックスの占
有面積の割合を減らし、もってチップサイズの低減を図
るようにしたものである。
【００１２】また、論理ブロック間接続用配線と、可変
論理ブロックとスイッチマトリックス間接続用配線を、
同層の配線で形成するとともに、可変論理ブロックおよ
びスイッチマトリックスを構成する回路内配線をブロッ
ク間接続用配線よりも下層の配線層で形成することでチ
ップサイズの低減を図るようにした。
論理ブロックとスイッチマトリックス間接続用配線を、
同層の配線で形成するとともに、可変論理ブロックおよ
びスイッチマトリックスを構成する回路内配線をブロッ
ク間接続用配線よりも下層の配線層で形成することでチ
ップサイズの低減を図るようにした。
【００１３】また、可変論理集積回路を、可変論理ブロ
ックとスイッチマトリックスのみにより構成し、クロス
ポイントスイッチを省略することにより、論理ブロック
間の接続配線上のスイッチ数を減らして信号伝搬遅延時
間を低減し、もって高速動作可能な可変論理集積回路を
実現するようにした。
ックとスイッチマトリックスのみにより構成し、クロス
ポイントスイッチを省略することにより、論理ブロック
間の接続配線上のスイッチ数を減らして信号伝搬遅延時
間を低減し、もって高速動作可能な可変論理集積回路を
実現するようにした。
【００１４】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１５】図１には、本発明に係る可変論理集積回路
としてのプログラマブル論理ＬＳＩのレイアウトの一実
施例が示されている。
としてのプログラマブル論理ＬＳＩのレイアウトの一実
施例が示されている。
【００１６】図１において、符号ＳＵＢで示されている
のは単結晶シリコンのような１個の半導体基板（チッ
プ）、ＰＬＢは外部から論理機能を変更可能な可変論理
ブロック、ＳＭＸは外部から配線間接続状態を変更可能
な可変配線回路としてのスイッチマトリックスで、可変
論理ブロックＰＬＢとスイッチマトリックスＳＭＸは２
次元方向すなわちＸ，Ｙ座標におけるＸ方向（横方向）
とＹ方向（縦方向）に、互い違いすなわち全体としてチ
ェッカーフラッグ模様をなすように配置されている。
のは単結晶シリコンのような１個の半導体基板（チッ
プ）、ＰＬＢは外部から論理機能を変更可能な可変論理
ブロック、ＳＭＸは外部から配線間接続状態を変更可能
な可変配線回路としてのスイッチマトリックスで、可変
論理ブロックＰＬＢとスイッチマトリックスＳＭＸは２
次元方向すなわちＸ，Ｙ座標におけるＸ方向（横方向）
とＹ方向（縦方向）に、互い違いすなわち全体としてチ
ェッカーフラッグ模様をなすように配置されている。
【００１７】そして、上記可変論理ブロックＰＬＢおよ
びスイッチマトリックスＳＭＸのアレイの２辺（図では
左辺および上辺）に沿って、上記可変論理ブロックＰＬ
ＢおよびスイッチマトリックスＳＭＸ内に設けられてい
るメモリセル（後述）を選択してデータを書き込むため
のＸデコーダ回路Ｘ−ＤＥＣとＹデコーダ＆書込み回路
Ｙ−ＤＥＣ＆ＷＤＲが設けられ、さらにこれらの回路を
囲むようにチップの周縁に沿って入出力バッファセルＩ
ＯＢが配置されている。入出力バッファセルＩＯＢはそ
のほとんどが上記可変論理ブロックおよびスイッチマト
リックスにより構成された論理回路に対する入出力信号
を扱うものであるが、一部の入出力バッファセルＩＯＣ
は上記Ｘデコーダ回路Ｘ−ＤＥＣやＹデコーダ＆書込み
回路Ｙ−ＤＥＣ＆ＷＤＲに対する入力信号を扱う回路と
して使用される。
びスイッチマトリックスＳＭＸのアレイの２辺（図では
左辺および上辺）に沿って、上記可変論理ブロックＰＬ
ＢおよびスイッチマトリックスＳＭＸ内に設けられてい
るメモリセル（後述）を選択してデータを書き込むため
のＸデコーダ回路Ｘ−ＤＥＣとＹデコーダ＆書込み回路
Ｙ−ＤＥＣ＆ＷＤＲが設けられ、さらにこれらの回路を
囲むようにチップの周縁に沿って入出力バッファセルＩ
ＯＢが配置されている。入出力バッファセルＩＯＢはそ
のほとんどが上記可変論理ブロックおよびスイッチマト
リックスにより構成された論理回路に対する入出力信号
を扱うものであるが、一部の入出力バッファセルＩＯＣ
は上記Ｘデコーダ回路Ｘ−ＤＥＣやＹデコーダ＆書込み
回路Ｙ−ＤＥＣ＆ＷＤＲに対する入力信号を扱う回路と
して使用される。
【００１８】本実施例の可変論理ＬＳＩにおいては、多
層配線技術を適用して可変論理ブロックＰＬＢおよびス
イッチマトリックスＳＭＸの上方にそれぞれ配線領域が
設けられる。上記Ｘデコーダ回路Ｘ−ＤＥＣとＹデコー
ダ＆書込み回路Ｙ−ＤＥＣ＆ＷＤＲから可変論理ブロッ
クＰＬＢおよびスイッチマトリックスＳＭＸ内に設けら
れているメモリセル（後述）までの信号線（ワード線お
よびデータ線）は、可変論理ブロックおよびスイッチマ
トリックスの上方に設けられた上記配線領域を利用して
形成される。
層配線技術を適用して可変論理ブロックＰＬＢおよびス
イッチマトリックスＳＭＸの上方にそれぞれ配線領域が
設けられる。上記Ｘデコーダ回路Ｘ−ＤＥＣとＹデコー
ダ＆書込み回路Ｙ−ＤＥＣ＆ＷＤＲから可変論理ブロッ
クＰＬＢおよびスイッチマトリックスＳＭＸ内に設けら
れているメモリセル（後述）までの信号線（ワード線お
よびデータ線）は、可変論理ブロックおよびスイッチマ
トリックスの上方に設けられた上記配線領域を利用して
形成される。
【００１９】図２７に上記メモリセルへのデータ書込み
系の回路構成例を示す。特に制限されないがこのデータ
書込み系は、論理ＬＳＩの本来の動作とは別個にシステ
ムのイニシャライズ時等に動作される。このような論理
ＬＳＩの通常動作とメモリセル書込み動作とは、例えば
チップ外部からモード切替え制御端子に供給される制御
信号ＷＭによって切り替えられる。この制御信号ＷＭが
メモリセル書込みモードを示すとき、外部から入力され
ているアドレス信号ＡＤＲがアドレス入力バッファ回路
ＡＩＢに取り込まれ、Ｘデコーダ回路Ｘ−ＤＥＣとＹデ
コーダ回路Ｙ−ＤＥＣに供給されてデコードされる。
系の回路構成例を示す。特に制限されないがこのデータ
書込み系は、論理ＬＳＩの本来の動作とは別個にシステ
ムのイニシャライズ時等に動作される。このような論理
ＬＳＩの通常動作とメモリセル書込み動作とは、例えば
チップ外部からモード切替え制御端子に供給される制御
信号ＷＭによって切り替えられる。この制御信号ＷＭが
メモリセル書込みモードを示すとき、外部から入力され
ているアドレス信号ＡＤＲがアドレス入力バッファ回路
ＡＩＢに取り込まれ、Ｘデコーダ回路Ｘ−ＤＥＣとＹデ
コーダ回路Ｙ−ＤＥＣに供給されてデコードされる。
【００２０】Ｘデコード回路Ｘ−ＤＥＣは入力されたＸ
アドレス信号に応じて、Ｘデコーダ回路Ｘ−ＤＥＣから
上記可変論理ブロックおよびスイッチマトリックスのア
レイ部ＰＬＢ＆ＳＭＸに向かって延設されている複数の
ワード線ＷＬのうちの１本を選択レベルにする。Ｙデコ
ーダ回路Ｙ−ＤＥＣのデコード出力は書込み回路ＷＤＲ
に供給され、書込み回路ＷＤＲはＹデコーダ回路Ｙ−Ｄ
ＥＣから上記可変論理ブロックおよびスイッチマトリッ
クスのアレイ部ＰＬＢ＆ＳＭＸに向かって延設されてい
る複数のデータ線ＤＬのうちの例えば１本を選択すると
ともにそのとき外部からデータ入力バッファ回路ＤＩＢ
を介して入力されているデータ情報（“１”または
“０”）に応じて、選択されたデータ線ＤＬをハイレベ
ルまたはロウレベルにする。
アドレス信号に応じて、Ｘデコーダ回路Ｘ−ＤＥＣから
上記可変論理ブロックおよびスイッチマトリックスのア
レイ部ＰＬＢ＆ＳＭＸに向かって延設されている複数の
ワード線ＷＬのうちの１本を選択レベルにする。Ｙデコ
ーダ回路Ｙ−ＤＥＣのデコード出力は書込み回路ＷＤＲ
に供給され、書込み回路ＷＤＲはＹデコーダ回路Ｙ−Ｄ
ＥＣから上記可変論理ブロックおよびスイッチマトリッ
クスのアレイ部ＰＬＢ＆ＳＭＸに向かって延設されてい
る複数のデータ線ＤＬのうちの例えば１本を選択すると
ともにそのとき外部からデータ入力バッファ回路ＤＩＢ
を介して入力されているデータ情報（“１”または
“０”）に応じて、選択されたデータ線ＤＬをハイレベ
ルまたはロウレベルにする。
【００２１】なお、ＩＯＢは可変論理ブロックおよびス
イッチマトリックスによって構成される本来の論理部に
対する入出力信号のバッファ回路である。この入出力バ
ッファ回路ＩＯＢと上記アドレスバッファ回路ＡＩＢお
よびデータ入力バッファ回路ＤＩＢは、図１に示されて
いる入出力バッファセルＩＯＣによって構成される。
イッチマトリックスによって構成される本来の論理部に
対する入出力信号のバッファ回路である。この入出力バ
ッファ回路ＩＯＢと上記アドレスバッファ回路ＡＩＢお
よびデータ入力バッファ回路ＤＩＢは、図１に示されて
いる入出力バッファセルＩＯＣによって構成される。
【００２２】次に、上記可変論理ブロックＰＬＢの具体
例を図２（Ａ）を用いて説明する。なお、図２（Ａ）の
可変論理ブロックは、メモリセルを８個有する３入力論
理の一例である。
例を図２（Ａ）を用いて説明する。なお、図２（Ａ）の
可変論理ブロックは、メモリセルを８個有する３入力論
理の一例である。
【００２３】図２（Ａ）において、ＭＣ１〜ＭＣ８は各
々メモリセルであり、図２の可変論理ブロックは、これ
らのメモリセルの記憶値を共通の出力ノードｎ0に伝達
するため、 ピラミッド状に構築された信号伝送手段と
してのＭＯＳ（Metal Oxide Semiconductor）トランス
ファゲート対ＰＴ１〜ＰＴ４；ＰＴ５，ＰＴ６およびＰ
Ｔ７と、共通出力ノードｎ0に接続され た出力インバー
タＩＮＶ４と、入力信号ＩＮｃに基づいて上記ＭＯＳト
ランスファゲート対ＰＴ１〜ＰＴ４を制御する信号を形
成するインバータＩＮＶ１と、入力信号ＩＮｂに基づい
て上記ＭＯＳトランスファゲート対ＰＴ５，ＰＴ６を制
御する信号を形成するインバータＩＮＶ２と、入力信号
ＩＮａに基づいて上記ＭＯＳトランスファゲート対ＰＴ
７を制御する信号を形成するインバータＩＮＶ３とによ
り構成されている。
々メモリセルであり、図２の可変論理ブロックは、これ
らのメモリセルの記憶値を共通の出力ノードｎ0に伝達
するため、 ピラミッド状に構築された信号伝送手段と
してのＭＯＳ（Metal Oxide Semiconductor）トランス
ファゲート対ＰＴ１〜ＰＴ４；ＰＴ５，ＰＴ６およびＰ
Ｔ７と、共通出力ノードｎ0に接続され た出力インバー
タＩＮＶ４と、入力信号ＩＮｃに基づいて上記ＭＯＳト
ランスファゲート対ＰＴ１〜ＰＴ４を制御する信号を形
成するインバータＩＮＶ１と、入力信号ＩＮｂに基づい
て上記ＭＯＳトランスファゲート対ＰＴ５，ＰＴ６を制
御する信号を形成するインバータＩＮＶ２と、入力信号
ＩＮａに基づいて上記ＭＯＳトランスファゲート対ＰＴ
７を制御する信号を形成するインバータＩＮＶ３とによ
り構成されている。
【００２４】ＭＯＳトランスファゲート対ＰＴ１〜ＰＴ
６，インバータＩＮＶ１〜ＩＮＶ４は、ＭＯＳＦＥＴ
（MOS Field Effect Transistor）あるいはＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）で構成される。図５を用いて後述するが、Ｍ
ＯＳトランスファゲート対ＰＴ１〜ＰＴ６のそれぞれは
１対のｎチャネルＭＯＳＦＥＴ Ｑｎで構成され、イン
バータＩＮＶ１〜ＩＮＶ４はそれぞれｎチャネルＭＩＳ
ＦＥＴ Ｑｎ1とｐチャネルＭＩＳＦＥＴ Ｑｐ1とで構
成される。
６，インバータＩＮＶ１〜ＩＮＶ４は、ＭＯＳＦＥＴ
（MOS Field Effect Transistor）あるいはＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）で構成される。図５を用いて後述するが、Ｍ
ＯＳトランスファゲート対ＰＴ１〜ＰＴ６のそれぞれは
１対のｎチャネルＭＯＳＦＥＴ Ｑｎで構成され、イン
バータＩＮＶ１〜ＩＮＶ４はそれぞれｎチャネルＭＩＳ
ＦＥＴ Ｑｎ1とｐチャネルＭＩＳＦＥＴ Ｑｐ1とで構
成される。
【００２５】この実施例の可変論理ブロックＰＬＢは、
上記のように構成されているため、各メモリセルＭＣ１
〜ＭＣ８へ記憶させるデータ（“１”または“０”）の
組合せに応じて、ＮＯＲ論理あるいはＡＮＤ論理など２
５６通りの論理機能を実現することができる。
上記のように構成されているため、各メモリセルＭＣ１
〜ＭＣ８へ記憶させるデータ（“１”または“０”）の
組合せに応じて、ＮＯＲ論理あるいはＡＮＤ論理など２
５６通りの論理機能を実現することができる。
【００２６】さらに、上記メモリセルＭＣ１〜ＭＣ８
は、それぞれ例えば図２（Ｂ）に示すようにゲートがワ
ード線ＷＬに接続されドレインがデータ線ＤＬに接続さ
れた選択用のＭＯＳＦＥＴ Ｑｓと、互いの入力端子と
出力端子とが結合された一対のＣＭＯＳ（Complementar
y MOS）インバータからなるラッチ回路ＬＴと、このラ
ッチ回路ＬＴの他方の入出力ノードに接続された出力用
インバータＩＮＶ０とにより構成されている。
は、それぞれ例えば図２（Ｂ）に示すようにゲートがワ
ード線ＷＬに接続されドレインがデータ線ＤＬに接続さ
れた選択用のＭＯＳＦＥＴ Ｑｓと、互いの入力端子と
出力端子とが結合された一対のＣＭＯＳ（Complementar
y MOS）インバータからなるラッチ回路ＬＴと、このラ
ッチ回路ＬＴの他方の入出力ノードに接続された出力用
インバータＩＮＶ０とにより構成されている。
【００２７】この実施例のメモリセルを使用した場合、
上記ワード線ＷＬをハイレベルに立ち上げてＭＯＳＦＥ
Ｔ Ｑｓをオンさせてデータ線ＤＬからデータを供給す
ることにより、所望のデータ（“１”または“０”）を
書き込んで当該可変論理ブロックの論理を一義的に設定
してやることができる。この論理の設定は、システムの
立ち上がり時に行なわれるイニシャライズ等によって行
なうようにすればよい。メモリセルとしてＳＲＡＭ等の
スタティック型のものを用いた場合には、イニシャライ
ズごとに各可変論理ブロックに設定する論理を変えるこ
とにより、当該論理ＬＳＩに異なる機能を持たせること
ができるようになる。
上記ワード線ＷＬをハイレベルに立ち上げてＭＯＳＦＥ
Ｔ Ｑｓをオンさせてデータ線ＤＬからデータを供給す
ることにより、所望のデータ（“１”または“０”）を
書き込んで当該可変論理ブロックの論理を一義的に設定
してやることができる。この論理の設定は、システムの
立ち上がり時に行なわれるイニシャライズ等によって行
なうようにすればよい。メモリセルとしてＳＲＡＭ等の
スタティック型のものを用いた場合には、イニシャライ
ズごとに各可変論理ブロックに設定する論理を変えるこ
とにより、当該論理ＬＳＩに異なる機能を持たせること
ができるようになる。
【００２８】可変論理ブロックを構成するメモリセル
は、図２（Ｂ）に示すようなスタティック型のものに限
定されず、ＥＰＲＯＭ（Erasable Programmable Read O
nly Memory）を構成するＦＡＭＯＳ（Floating Gate Av
alanche Injection MOSFET）、Ｆｌａｓｈメモリ等のＥ
ＥＰＲＯＭ（Electrically Erasable Programable Read
Only Memory）やヒューズ素子を使用するようにしても
良い。
は、図２（Ｂ）に示すようなスタティック型のものに限
定されず、ＥＰＲＯＭ（Erasable Programmable Read O
nly Memory）を構成するＦＡＭＯＳ（Floating Gate Av
alanche Injection MOSFET）、Ｆｌａｓｈメモリ等のＥ
ＥＰＲＯＭ（Electrically Erasable Programable Read
Only Memory）やヒューズ素子を使用するようにしても
良い。
【００２９】図３には、図２（Ａ）に示されている可変
論理ブロックＰＬＢを構成するメモリセルＭＣ１〜ＭＣ
８として図２（Ｂ）に示すようなスタティック型のもの
を使用した場合におけるメモリセルへのデータの書込み
のためのワード線およびデータ線を含んだより具体的な
回路の構成例を示す。特に制限されないが、８個のメモ
リセルは２列に配置され、各列に対応してワード線ＷＬ
１，ＷＬ２が配設されているとともに、これらのワード
線と直交する方向に４本のデータ線ＤＬ１〜ＤＬ４が配
設され、各データ線ＤＬ１〜ＤＬ４にはメモリセルＭＣ
が２つずつ接続されている。以下、同一のデータ線に接
続された２つのメモリセルをペアと称する。
論理ブロックＰＬＢを構成するメモリセルＭＣ１〜ＭＣ
８として図２（Ｂ）に示すようなスタティック型のもの
を使用した場合におけるメモリセルへのデータの書込み
のためのワード線およびデータ線を含んだより具体的な
回路の構成例を示す。特に制限されないが、８個のメモ
リセルは２列に配置され、各列に対応してワード線ＷＬ
１，ＷＬ２が配設されているとともに、これらのワード
線と直交する方向に４本のデータ線ＤＬ１〜ＤＬ４が配
設され、各データ線ＤＬ１〜ＤＬ４にはメモリセルＭＣ
が２つずつ接続されている。以下、同一のデータ線に接
続された２つのメモリセルをペアと称する。
【００３０】前述したように、ＬＳＩチップ上には複数
個の可変論理ブロックＰＬＢおよびスイッチマトリック
スＳＭＸがチェッカーフラッグ状に配置されており、各
ワード線ＷＬにはワード線方向に配置されている複数の
可変論理ブロックＰＬＢおよびスイッチマトリックスＳ
ＭＸ内の対応するメモリセルＭＣの選択用ＭＯＳＦＥＴ
Ｑｓのゲート端子が共通に接続されているとともに、
各データ線ＤＬにはデータ線方向に配置されている複数
の可変論理ブロックＰＬＢおよびスイッチマトリックス
ＳＭＸ内の対応するメモリセルの選択用ＭＯＳＦＥＴ
Ｑｓのドレイン端子が共通に接続されている。スイッチ
マトリックスＳＭＸ内のメモリセルについては後に説明
する。
個の可変論理ブロックＰＬＢおよびスイッチマトリック
スＳＭＸがチェッカーフラッグ状に配置されており、各
ワード線ＷＬにはワード線方向に配置されている複数の
可変論理ブロックＰＬＢおよびスイッチマトリックスＳ
ＭＸ内の対応するメモリセルＭＣの選択用ＭＯＳＦＥＴ
Ｑｓのゲート端子が共通に接続されているとともに、
各データ線ＤＬにはデータ線方向に配置されている複数
の可変論理ブロックＰＬＢおよびスイッチマトリックス
ＳＭＸ内の対応するメモリセルの選択用ＭＯＳＦＥＴ
Ｑｓのドレイン端子が共通に接続されている。スイッチ
マトリックスＳＭＸ内のメモリセルについては後に説明
する。
【００３１】なお、各データ線ＤＬの端には、特に制限
されないが、データ線のハイインピーダンス時すなわち
非選択時にデータ線電位がノイズによって変動してメモ
リセルに誤ったデータが書き込まれるのを防止するた
め、プルアップ用のＭＯＳＦＥＴが接続されるとよい。
されないが、データ線のハイインピーダンス時すなわち
非選択時にデータ線電位がノイズによって変動してメモ
リセルに誤ったデータが書き込まれるのを防止するた
め、プルアップ用のＭＯＳＦＥＴが接続されるとよい。
【００３２】図４には、上記可変論理ブロックＰＬＢの
レイアウトの一例の概略を、図５にはそのＭＯＳ配置の
レイアウトを、また図６にはその詳細なレイアウト（図
５に配線を加えたレイアウト）を、さらに図７には可変
論理ブロックの上方を配線領域として利用した場合にお
ける上空配線のレイアウト（図５に上空配線を加えたレ
イアウト）例を示す。図７に示されている格子状の配線
Ｍ３，Ｍ４が上空配線であり、このうち横方向の配線Ｍ
３は３層目のメタル配線層によって、また縦方向の配線
Ｍ４は４層目のメタル配線層によって構成されている。
配線Ｍ３，Ｍ４で構成される上空配線には、例えば後述
するブロック間接続用の配線Ｕ１，Ｕ２；Ｒ１，Ｒ２；
Ｓ１，Ｓ２；Ｌ１，Ｌ２、長距離用スイッチマトリック
ス間接続用配線Ｆ１，Ｆ２が形成される。
レイアウトの一例の概略を、図５にはそのＭＯＳ配置の
レイアウトを、また図６にはその詳細なレイアウト（図
５に配線を加えたレイアウト）を、さらに図７には可変
論理ブロックの上方を配線領域として利用した場合にお
ける上空配線のレイアウト（図５に上空配線を加えたレ
イアウト）例を示す。図７に示されている格子状の配線
Ｍ３，Ｍ４が上空配線であり、このうち横方向の配線Ｍ
３は３層目のメタル配線層によって、また縦方向の配線
Ｍ４は４層目のメタル配線層によって構成されている。
配線Ｍ３，Ｍ４で構成される上空配線には、例えば後述
するブロック間接続用の配線Ｕ１，Ｕ２；Ｒ１，Ｒ２；
Ｓ１，Ｓ２；Ｌ１，Ｌ２、長距離用スイッチマトリック
ス間接続用配線Ｆ１，Ｆ２が形成される。
【００３３】符号ＶＤＤおよびＶＳＳが付されているの
は電源ラインである。なお、ＶＤＤには例えば電源電圧
３〜５Ｖ、ＶＳＳには例えば電源電圧よりも低い電位で
ある基準電圧０Ｖが印加されている。図６に示されてい
るように、上記可変論理ブロックＰＬＢは、後述するよ
うに１層目メタル配線層Ｍ１，２層目メタル配線層Ｍ２
で結線され、回路が構成される。この実施例において
は、３つの入力信号ＩＮａ，ＩＮｂ，ＩＮｃが入力され
る端子が、可変論理ブロックＰＬＢの上、右および下の
３箇所にそれぞれ設けられている。
は電源ラインである。なお、ＶＤＤには例えば電源電圧
３〜５Ｖ、ＶＳＳには例えば電源電圧よりも低い電位で
ある基準電圧０Ｖが印加されている。図６に示されてい
るように、上記可変論理ブロックＰＬＢは、後述するよ
うに１層目メタル配線層Ｍ１，２層目メタル配線層Ｍ２
で結線され、回路が構成される。この実施例において
は、３つの入力信号ＩＮａ，ＩＮｂ，ＩＮｃが入力され
る端子が、可変論理ブロックＰＬＢの上、右および下の
３箇所にそれぞれ設けられている。
【００３４】一方、この実施例の可変論理ブロックＰＬ
Ｂは左側に出力端子ＯＵＴを備え、この出力端子ＯＵＴ
から論理結果を示す信号を出力できるように構成されて
いる。入出力端子（ＩＮａ，ＩＮｂ，ＩＮｃ，ＯＵＴ）
は、配線Ｍ３，Ｍ４を介して配線Ｍ１，Ｍ２で結線され
る可変論理ブロックＰＬＢに接続される。このように実
施例の可変配線ブロックＰＬＢは、３方向から入力され
た信号の論理結果を１方向に送出するものであるが、入
力信号が入ってくる方向および信号を出力する方向は図
６に示すものに限定されるものでない。例えば、可変論
理ブロックＰＬＢの上下左右にそれぞれ出力端子を設け
て、４方向に論理結果を示す信号を出力できるように構
成してもよい。
Ｂは左側に出力端子ＯＵＴを備え、この出力端子ＯＵＴ
から論理結果を示す信号を出力できるように構成されて
いる。入出力端子（ＩＮａ，ＩＮｂ，ＩＮｃ，ＯＵＴ）
は、配線Ｍ３，Ｍ４を介して配線Ｍ１，Ｍ２で結線され
る可変論理ブロックＰＬＢに接続される。このように実
施例の可変配線ブロックＰＬＢは、３方向から入力され
た信号の論理結果を１方向に送出するものであるが、入
力信号が入ってくる方向および信号を出力する方向は図
６に示すものに限定されるものでない。例えば、可変論
理ブロックＰＬＢの上下左右にそれぞれ出力端子を設け
て、４方向に論理結果を示す信号を出力できるように構
成してもよい。
【００３５】なお、図６のレイアウトにおいては、ワー
ド線ＷＬ１，ＷＬ２および横方向の電源ラインＶＤＤ，
ＶＳＳは１層目のメタル配線層Ｍ１で形成され、データ
線ＤＬ１〜ＤＬ４および縦方向の電源ラインＶＤＤ，Ｖ
ＳＳは２層目のメタル配線層Ｍ２で形成されている。さ
らに、上記入出力端子（ＩＮａ，ＩＮｂ，ＩＮｃ，ＯＵ
Ｔ）に接続された配線のうち横方向の配線は３層目のメ
タル配線層Ｍ３により形成され、ハッチングが施されて
いる縦方向の配線は４層目のメタル配線層Ｍ４によって
形成されている。また、図６には、図２におけるメモリ
セルＭＣ１からデータを読み出す場合の信号の出力経路
が、符号Ｄｏｕｔで示されている。なお、メモリセルＭ
Ｃ１の出力は、後述する図８（Ａ），（Ｂ）のＭｏｕｔ
に対応する。
ド線ＷＬ１，ＷＬ２および横方向の電源ラインＶＤＤ，
ＶＳＳは１層目のメタル配線層Ｍ１で形成され、データ
線ＤＬ１〜ＤＬ４および縦方向の電源ラインＶＤＤ，Ｖ
ＳＳは２層目のメタル配線層Ｍ２で形成されている。さ
らに、上記入出力端子（ＩＮａ，ＩＮｂ，ＩＮｃ，ＯＵ
Ｔ）に接続された配線のうち横方向の配線は３層目のメ
タル配線層Ｍ３により形成され、ハッチングが施されて
いる縦方向の配線は４層目のメタル配線層Ｍ４によって
形成されている。また、図６には、図２におけるメモリ
セルＭＣ１からデータを読み出す場合の信号の出力経路
が、符号Ｄｏｕｔで示されている。なお、メモリセルＭ
Ｃ１の出力は、後述する図８（Ａ），（Ｂ）のＭｏｕｔ
に対応する。
【００３６】図８（Ｂ）には、上記可変論理ブロックＰ
ＬＢ（図６）から図２（Ｂ）の構成のメモリセルをペア
で抽出してそのレイアウト（Ｍ１とＭ２に対応）を示し
てある。すなわち、図５に示すように、ＭＣ１とＭＣ２
がペアであり、ＭＣ３とＭＣ４がペアであり、ＭＣ５と
ＭＣ６がペアであり、ＭＣ７とＭＣ８がペアである。図
８（Ｂ）の等価回路を図８（Ａ）に示す。図８（Ｂ）お
よび図５に示すようにペアをなすメモリセルのレイアウ
トパターンは左右対称的な形状とされている。各構成素
子のうち、符号ＭＮ０が付されているのは選択用ＭＯＳ
ＦＥＴ Ｑｓ、ＭＰ１，ＭＰ２が付されているのはラッ
チＬＴを構成するＰチャネルＭＯＳＦＥＴ、ＭＮ１，Ｍ
Ｎ２が付されているのはラッチＬＴを構成するＮチャネ
ルＭＯＳＦＥＴ、ＭＰ３，ＭＮ３が付されているのは出
力用インバータＩＮＶ０を構成するＭＯＳＦＥＴであ
る。出力用インバータＩＮＶｏの出力がＭｏｕｔであ
る。また、ハッチングが施されているのは、ＭＯＳＦＥ
Ｔのゲート電極となるポリシリコン層であり、配線Ｍ１
で構成されるワード線ＷＬ１，ＷＬ２に接続される。Ｍ
ＯＳＦＥＴのソース、ドレイン領域は半導体基板内に形
成された拡散層によって構成される。ペアをなすメモリ
セルは、同一のデータ線ＤＬに接続されるので、選択用
ＭＯＳＦＥＴ Ｑｓ，ＭＮ０は共通の拡散層を有する。
また、ＭＮ１，ＭＮ２，ＭＮ３，ＭＰ１，ＭＰ２，ＭＰ
３も同様に共通の拡散層を有し、その拡散層に電源ライ
ンが接続される。ＭＮ１，ＭＮ２，ＭＮ３，ＭＰ１，Ｍ
Ｐ２，ＭＰ３間の接続は配線層Ｍ１，Ｍ２を介して行わ
れる。また、図６に示すように、メモリセルＭＣ１〜Ｍ
Ｃ８、インバータＩＮＶ１〜ＩＮＶ４間の結線は、配線
層Ｍ１，Ｍ２を介して行われ、可変論理ブロックが構成
される。さらに、図５に示すように、ＮチャネルＭＯＳ
ＦＥＴはＰｗｅｌｌ（Ｐウェル）、ＮチャネルＭＯＳＦ
ＥＴはＮｗｅｌｌ（Ｎウェル）に形成される。
ＬＢ（図６）から図２（Ｂ）の構成のメモリセルをペア
で抽出してそのレイアウト（Ｍ１とＭ２に対応）を示し
てある。すなわち、図５に示すように、ＭＣ１とＭＣ２
がペアであり、ＭＣ３とＭＣ４がペアであり、ＭＣ５と
ＭＣ６がペアであり、ＭＣ７とＭＣ８がペアである。図
８（Ｂ）の等価回路を図８（Ａ）に示す。図８（Ｂ）お
よび図５に示すようにペアをなすメモリセルのレイアウ
トパターンは左右対称的な形状とされている。各構成素
子のうち、符号ＭＮ０が付されているのは選択用ＭＯＳ
ＦＥＴ Ｑｓ、ＭＰ１，ＭＰ２が付されているのはラッ
チＬＴを構成するＰチャネルＭＯＳＦＥＴ、ＭＮ１，Ｍ
Ｎ２が付されているのはラッチＬＴを構成するＮチャネ
ルＭＯＳＦＥＴ、ＭＰ３，ＭＮ３が付されているのは出
力用インバータＩＮＶ０を構成するＭＯＳＦＥＴであ
る。出力用インバータＩＮＶｏの出力がＭｏｕｔであ
る。また、ハッチングが施されているのは、ＭＯＳＦＥ
Ｔのゲート電極となるポリシリコン層であり、配線Ｍ１
で構成されるワード線ＷＬ１，ＷＬ２に接続される。Ｍ
ＯＳＦＥＴのソース、ドレイン領域は半導体基板内に形
成された拡散層によって構成される。ペアをなすメモリ
セルは、同一のデータ線ＤＬに接続されるので、選択用
ＭＯＳＦＥＴ Ｑｓ，ＭＮ０は共通の拡散層を有する。
また、ＭＮ１，ＭＮ２，ＭＮ３，ＭＰ１，ＭＰ２，ＭＰ
３も同様に共通の拡散層を有し、その拡散層に電源ライ
ンが接続される。ＭＮ１，ＭＮ２，ＭＮ３，ＭＰ１，Ｍ
Ｐ２，ＭＰ３間の接続は配線層Ｍ１，Ｍ２を介して行わ
れる。また、図６に示すように、メモリセルＭＣ１〜Ｍ
Ｃ８、インバータＩＮＶ１〜ＩＮＶ４間の結線は、配線
層Ｍ１，Ｍ２を介して行われ、可変論理ブロックが構成
される。さらに、図５に示すように、ＮチャネルＭＯＳ
ＦＥＴはＰｗｅｌｌ（Ｐウェル）、ＮチャネルＭＯＳＦ
ＥＴはＮｗｅｌｌ（Ｎウェル）に形成される。
【００３７】次に図９〜図１３を用いて、スイッチマト
リックスＳＭＸの一実施例について説明する。図９はス
イッチマトリックスＳＭＸの一実施例を示す概念図であ
る。この実施例のスイッチマトリックスＳＭＸは、一端
が隣接する可変論理ブロックＰＬＢの入出力端子に接続
される入出力用配線ＵＳ，ＲＳ，ＳＳ，ＬＳが各辺から
内部に向かって延設されているとともに、図の縦方向と
横方向に沿ってスイッチマトリックスを隔てた論理ブロ
ック間接続用の配線Ｕ１，Ｕ２；Ｒ１，Ｒ２；Ｓ１，Ｓ
２；Ｌ１，Ｌ２がそれぞれ２本ずつ内部に向かって延設
されている。入出力用配線ＵＳ，ＲＳ，ＳＳ，ＬＳは、
スイッチマトリックスＳＭＸと可変論理ブロックＰＬＢ
との間を接続する可変論理ブロック−スイッチマトリッ
クス間接続用配線を構成する。
リックスＳＭＸの一実施例について説明する。図９はス
イッチマトリックスＳＭＸの一実施例を示す概念図であ
る。この実施例のスイッチマトリックスＳＭＸは、一端
が隣接する可変論理ブロックＰＬＢの入出力端子に接続
される入出力用配線ＵＳ，ＲＳ，ＳＳ，ＬＳが各辺から
内部に向かって延設されているとともに、図の縦方向と
横方向に沿ってスイッチマトリックスを隔てた論理ブロ
ック間接続用の配線Ｕ１，Ｕ２；Ｒ１，Ｒ２；Ｓ１，Ｓ
２；Ｌ１，Ｌ２がそれぞれ２本ずつ内部に向かって延設
されている。入出力用配線ＵＳ，ＲＳ，ＳＳ，ＬＳは、
スイッチマトリックスＳＭＸと可変論理ブロックＰＬＢ
との間を接続する可変論理ブロック−スイッチマトリッ
クス間接続用配線を構成する。
【００３８】上記論理ブロック間接続用配線のうち、Ｕ
１，Ｒ１，Ｓ１，Ｌ１の交点およびＵ２，Ｒ２，Ｓ２，
Ｌ２の交点にはそれらの配線間を選択的に接続可能なパ
ススイッチＰＳ１，ＰＳ２が設けられている。図１０に
示すように、パススイッチＰＳ１によりＵ１，Ｒ１，Ｓ
１，Ｌ１の任意の２点間の接続（破線）を選択すること
ができる。この接続は、後述するように、パススイッチ
ＰＳ１内のメモリセルの情報を“１”または“０”に設
定することによって接続，非接続を選択することで行わ
れる。図１１に示すように、パススイッチＰＳ２により
Ｕ２，Ｒ２，Ｓ２，Ｌ２の任意の２点間の接続（破線）
を選択することができる。
１，Ｒ１，Ｓ１，Ｌ１の交点およびＵ２，Ｒ２，Ｓ２，
Ｌ２の交点にはそれらの配線間を選択的に接続可能なパ
ススイッチＰＳ１，ＰＳ２が設けられている。図１０に
示すように、パススイッチＰＳ１によりＵ１，Ｒ１，Ｓ
１，Ｌ１の任意の２点間の接続（破線）を選択すること
ができる。この接続は、後述するように、パススイッチ
ＰＳ１内のメモリセルの情報を“１”または“０”に設
定することによって接続，非接続を選択することで行わ
れる。図１１に示すように、パススイッチＰＳ２により
Ｕ２，Ｒ２，Ｓ２，Ｌ２の任意の２点間の接続（破線）
を選択することができる。
【００３９】図９および図１２に示すように、上記入出
力用配線ＵＳと論理ブロック間接続用の配線Ｒ２，Ｒ１
との交点にはパススイッチＰＳ１１，ＰＳ１２がそれぞ
れ設けられ、入出力用配線ＳＳと論理ブロック間接続用
の配線Ｒ２，Ｒ１との交点にはパススイッチＰＳ１３，
ＰＳ１４がそれぞれ設けられる。入出力用配線ＵＳと論
理ブロック間接続用の配線Ｌ２，Ｌ１との交点にはパス
スイッチＰＳ１５，ＰＳ１６がそれぞれ設けられ、入出
力用配線ＳＳと論理ブロック間接続用の配線Ｌ２，Ｌ１
との交点にはパススイッチＰＳ１７，ＰＳ１８がそれぞ
れ設けられる。また入出力用配線ＲＳと論理ブロック間
接続用の配線Ｓ２，Ｓ１；Ｕ２，Ｕ１との交点にはパス
スイッチＰＳ２１，ＰＳ２２，ＰＳ２３，ＰＳ２４がそ
れぞれ設けられ、入出力用配線ＬＳと論理ブロック間接
続用の配線Ｓ２，Ｓ１；Ｕ１，Ｕ２との交点にはパスス
イッチＰＳ２５，ＰＳ２６，ＰＳ２７，ＰＳ２８がそれ
ぞれ設けられている。なお、図９に示されている各配線
は実際の配線形状を示すものでなく、パススイッチを設
ける配線同士を分かりやすくするため抽象的に表したも
のである。図１３に上記パススイッチＰＳによって選択
的に接続可能なパスを破線で示す。
力用配線ＵＳと論理ブロック間接続用の配線Ｒ２，Ｒ１
との交点にはパススイッチＰＳ１１，ＰＳ１２がそれぞ
れ設けられ、入出力用配線ＳＳと論理ブロック間接続用
の配線Ｒ２，Ｒ１との交点にはパススイッチＰＳ１３，
ＰＳ１４がそれぞれ設けられる。入出力用配線ＵＳと論
理ブロック間接続用の配線Ｌ２，Ｌ１との交点にはパス
スイッチＰＳ１５，ＰＳ１６がそれぞれ設けられ、入出
力用配線ＳＳと論理ブロック間接続用の配線Ｌ２，Ｌ１
との交点にはパススイッチＰＳ１７，ＰＳ１８がそれぞ
れ設けられる。また入出力用配線ＲＳと論理ブロック間
接続用の配線Ｓ２，Ｓ１；Ｕ２，Ｕ１との交点にはパス
スイッチＰＳ２１，ＰＳ２２，ＰＳ２３，ＰＳ２４がそ
れぞれ設けられ、入出力用配線ＬＳと論理ブロック間接
続用の配線Ｓ２，Ｓ１；Ｕ１，Ｕ２との交点にはパスス
イッチＰＳ２５，ＰＳ２６，ＰＳ２７，ＰＳ２８がそれ
ぞれ設けられている。なお、図９に示されている各配線
は実際の配線形状を示すものでなく、パススイッチを設
ける配線同士を分かりやすくするため抽象的に表したも
のである。図１３に上記パススイッチＰＳによって選択
的に接続可能なパスを破線で示す。
【００４０】上記各パススイッチＰＳは、それぞれ１方
向にのみ接続可能なものと、６方向に接続可能なものと
がある。図１４にはそのうち代表的なパススイッチＰＳ
の具体的構成例が示されている。図１４（Ａ）に示され
ているのは論理ブロック間接続用配線の交点に設けられ
ている６方向に接続可能なパススイッチの構成例であ
り、直交する４つの信号線間に接続された６つのスイッ
チＭＯＳＦＥＴＳＷ１〜ＳＷ６とそれらのゲートに接続
された６つのメモリセルＭＣ１１〜ＭＣ１６とによって
構成されている。図９のパススイッチのうちＰＳ１とＰ
Ｓ２がこれに相当する。残りのパススイッチは２方向に
のみ接続可能なパススイッチであり、図１４（Ｂ）に示
されているように、直交する２つの信号線間に接続され
たスイッチＭＯＳＦＥＴ ＳＷとそのゲートに接続され
たメモリセルＭＣとによって構成されている。図９と対
応させると明らかなように、この実施例のスイッチマト
リックスＳＭＸは、２８個のスイッチＭＯＳＦＥＴ Ｓ
Ｗ１〜ＳＷ６，ＳＷと２８個のメモリセルＭＣを備えて
いる。なお、後に図１９〜図２４を用いて説明するよう
に、各スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ６，ＳＷはｎ
チャネルＭＯＳＦＥＴＭＮ３で構成される。
向にのみ接続可能なものと、６方向に接続可能なものと
がある。図１４にはそのうち代表的なパススイッチＰＳ
の具体的構成例が示されている。図１４（Ａ）に示され
ているのは論理ブロック間接続用配線の交点に設けられ
ている６方向に接続可能なパススイッチの構成例であ
り、直交する４つの信号線間に接続された６つのスイッ
チＭＯＳＦＥＴＳＷ１〜ＳＷ６とそれらのゲートに接続
された６つのメモリセルＭＣ１１〜ＭＣ１６とによって
構成されている。図９のパススイッチのうちＰＳ１とＰ
Ｓ２がこれに相当する。残りのパススイッチは２方向に
のみ接続可能なパススイッチであり、図１４（Ｂ）に示
されているように、直交する２つの信号線間に接続され
たスイッチＭＯＳＦＥＴ ＳＷとそのゲートに接続され
たメモリセルＭＣとによって構成されている。図９と対
応させると明らかなように、この実施例のスイッチマト
リックスＳＭＸは、２８個のスイッチＭＯＳＦＥＴ Ｓ
Ｗ１〜ＳＷ６，ＳＷと２８個のメモリセルＭＣを備えて
いる。なお、後に図１９〜図２４を用いて説明するよう
に、各スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ６，ＳＷはｎ
チャネルＭＯＳＦＥＴＭＮ３で構成される。
【００４１】上記メモリセルＭＣ１１〜ＭＣ１６は、前
記可変論理ブロックＰＬＢで用いられているメモリセル
（図３参照）とほぼ同一の構成のもの（図１４（Ｃ）参
照）であり、異なるのは出力用インバータＩＮＶ０を有
していない点のみである。
記可変論理ブロックＰＬＢで用いられているメモリセル
（図３参照）とほぼ同一の構成のもの（図１４（Ｃ）参
照）であり、異なるのは出力用インバータＩＮＶ０を有
していない点のみである。
【００４２】この実施例のスイッチマトリックスＳＭＸ
は、接続配線の各交点に設けられているパススイッチＰ
Ｓ内のメモリセルＭＣ１１〜ＭＣ１６のいずれかデータ
を書き込むと、データの書き込まれたメモリセルに対応
したスイッチＭＯＳＦＥＴがオン状態にされることによ
って、それぞれ許容された方向（複数方向も可能）に信
号を伝達できるように構成されている。
は、接続配線の各交点に設けられているパススイッチＰ
Ｓ内のメモリセルＭＣ１１〜ＭＣ１６のいずれかデータ
を書き込むと、データの書き込まれたメモリセルに対応
したスイッチＭＯＳＦＥＴがオン状態にされることによ
って、それぞれ許容された方向（複数方向も可能）に信
号を伝達できるように構成されている。
【００４３】図１５には、可変論理ブロックＰＬＢおよ
びスイッチマトリックスＳＭＸがチェッカーフラッグ状
に配置されたアレイの一部を拡大した図１（Ｂ）に相当
する部分の構成を示す。図１６は、図１５における可変
論理ブロックＰＬＢの入出力端子（ＩＮａ，ＩＮｂ，Ｉ
Ｎｃ，ＩＮｄ）とスイッチマトリックスＳＭＸとの接続
関係を示す図である。図１３に示すようにパススイッチ
ＰＳによって配線ＵＳ，ＲＳ，ＳＳ，ＬＳ，Ｕ１，Ｕ
２，Ｓ１，Ｓ２，Ｒ１，Ｒ２，Ｌ１，Ｌ２間が接続可能
である。図１５，図１６に示すように、基本的には、ス
イッチマトリックスＳＭＸの論理ブロック間接続用配線
Ｕ１，Ｕ２；Ｒ１，Ｒ２；Ｓ１，Ｓ２；Ｌ１，Ｌ２は可
変論理ブロックＰＬＢを挟んで他のスイッチマトリック
スＳＭＸの論理ブロック間接続用の配線Ｕ１，Ｕ２；Ｒ
１，Ｒ２；Ｓ１，Ｓ２；Ｌ１，Ｌ２と連続するように構
成される。このような構成において、例えば可変論理ブ
ロックＰＬＢ２とＰＬＢ４とを接続したい場合には、ス
イッチマトリックスＳＭＸ２内のパススイッチＰＳ２２
とスイッチマトリックスＳＭＸ４内のパススイッチ２７
がオン状態になるように対応するメモリセルにデータ
（“１”または“０”）を書き込む。これによって、可
変論理ブロックＰＬＢ２から出力された信号を、２つの
パススイッチを介するだけで可変論理ブロックＰＬＢ４
に入力させることができる。
びスイッチマトリックスＳＭＸがチェッカーフラッグ状
に配置されたアレイの一部を拡大した図１（Ｂ）に相当
する部分の構成を示す。図１６は、図１５における可変
論理ブロックＰＬＢの入出力端子（ＩＮａ，ＩＮｂ，Ｉ
Ｎｃ，ＩＮｄ）とスイッチマトリックスＳＭＸとの接続
関係を示す図である。図１３に示すようにパススイッチ
ＰＳによって配線ＵＳ，ＲＳ，ＳＳ，ＬＳ，Ｕ１，Ｕ
２，Ｓ１，Ｓ２，Ｒ１，Ｒ２，Ｌ１，Ｌ２間が接続可能
である。図１５，図１６に示すように、基本的には、ス
イッチマトリックスＳＭＸの論理ブロック間接続用配線
Ｕ１，Ｕ２；Ｒ１，Ｒ２；Ｓ１，Ｓ２；Ｌ１，Ｌ２は可
変論理ブロックＰＬＢを挟んで他のスイッチマトリック
スＳＭＸの論理ブロック間接続用の配線Ｕ１，Ｕ２；Ｒ
１，Ｒ２；Ｓ１，Ｓ２；Ｌ１，Ｌ２と連続するように構
成される。このような構成において、例えば可変論理ブ
ロックＰＬＢ２とＰＬＢ４とを接続したい場合には、ス
イッチマトリックスＳＭＸ２内のパススイッチＰＳ２２
とスイッチマトリックスＳＭＸ４内のパススイッチ２７
がオン状態になるように対応するメモリセルにデータ
（“１”または“０”）を書き込む。これによって、可
変論理ブロックＰＬＢ２から出力された信号を、２つの
パススイッチを介するだけで可変論理ブロックＰＬＢ４
に入力させることができる。
【００４４】さらに、図１７および図１８に示すよう
に、入出力用配線ＵＳ，ＲＳ，ＳＳ，ＬＳ同士の各交点
にもパススイッチＰＳ３１，ＰＳ３２，ＰＳ３３，ＰＳ
３４を設け、これを図１５，図１６に示す隣接する論理
ブロック間の接続用に利用するように構成しても良い。
このようなパススイッチＰＳ３１，ＰＳ３２，ＰＳ３
３，ＰＳ３４を設けることにより、斜め方向に隣接する
論理ブロック間を１つのパススイッチＰＳ３１，ＰＳ３
２，ＰＳ３３，ＰＳ３４のみで接続することが可能とな
る。なお、図１８に、図１７に示すパススイッチＰＳに
よって選択的に接続可能なパスを破線で示す。図１８に
おいて、パススイッチＰＳ３１，ＰＳ３２，ＰＳ３３，
ＰＳ３４によるパス（破線）以外は図１３と同じであ
る。
に、入出力用配線ＵＳ，ＲＳ，ＳＳ，ＬＳ同士の各交点
にもパススイッチＰＳ３１，ＰＳ３２，ＰＳ３３，ＰＳ
３４を設け、これを図１５，図１６に示す隣接する論理
ブロック間の接続用に利用するように構成しても良い。
このようなパススイッチＰＳ３１，ＰＳ３２，ＰＳ３
３，ＰＳ３４を設けることにより、斜め方向に隣接する
論理ブロック間を１つのパススイッチＰＳ３１，ＰＳ３
２，ＰＳ３３，ＰＳ３４のみで接続することが可能とな
る。なお、図１８に、図１７に示すパススイッチＰＳに
よって選択的に接続可能なパスを破線で示す。図１８に
おいて、パススイッチＰＳ３１，ＰＳ３２，ＰＳ３３，
ＰＳ３４によるパス（破線）以外は図１３と同じであ
る。
【００４５】図２１には、図９，図１４に示すスイッチ
マトリックスＳＭＸのレイアウト（２層目のメタル配線
層まで）の一例を、図１９にはその回路位置のレイアウ
トを、図２０にはＭＯＳ配置のレイアウトを示す。また
図２２には図２１に３層目および４層目からなる入出力
用配線ＵＳ，ＲＳ，ＳＳ，ＬＳおよび論理ブロック間接
続用配線Ｕ１，Ｕ２；Ｒ１，Ｒ２；Ｓ１，Ｓ２；Ｌ１，
Ｌ２を付加したレイアウトを、さらに図２３にはスイッ
チマトリックスＳＭＸの上空配線を付加したレイアウト
の例を示す。
マトリックスＳＭＸのレイアウト（２層目のメタル配線
層まで）の一例を、図１９にはその回路位置のレイアウ
トを、図２０にはＭＯＳ配置のレイアウトを示す。また
図２２には図２１に３層目および４層目からなる入出力
用配線ＵＳ，ＲＳ，ＳＳ，ＬＳおよび論理ブロック間接
続用配線Ｕ１，Ｕ２；Ｒ１，Ｒ２；Ｓ１，Ｓ２；Ｌ１，
Ｌ２を付加したレイアウトを、さらに図２３にはスイッ
チマトリックスＳＭＸの上空配線を付加したレイアウト
の例を示す。
【００４６】図２１のレイアウトにおいては、ワード線
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４および横方向の電源ラ
インＶＤＤ，ＶＳＳは１層目のメタル配線層Ｍ１で形成
され、データ線ＤＬ１〜ＤＬ７および縦方向の電源ライ
ンＶＤＤ，ＶＳＳは２層目のメタル配線層Ｍ２で形成さ
れている。
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４および横方向の電源ラ
インＶＤＤ，ＶＳＳは１層目のメタル配線層Ｍ１で形成
され、データ線ＤＬ１〜ＤＬ７および縦方向の電源ライ
ンＶＤＤ，ＶＳＳは２層目のメタル配線層Ｍ２で形成さ
れている。
【００４７】この実施例においては、図１６，図２２に
示すように、パススイッチに接続される図９の配線Ｒ
２，ＲＳ，Ｒ１，Ｌ２，Ｌ１，ＬＳは３層目のメタル配
線層Ｍ３によって、また縦方向の配線Ｕ１，ＵＳ，Ｕ
２，Ｓ１，ＳＳ，Ｓ２は４層目のメタル配線層Ｍ４によ
って構成されている。そしてこれらの配線は、図２１に
示されているように、スイッチマトリックスの中央に形
成されている１層目（横方向）のメタル配線層Ｍ１およ
び２層目（縦方向）のメタル配線層Ｍ２からなる内部接
続線Ｓ２〜Ｓ１によって、図２４を用いて後述するパス
スイッチとなるＭＯＳＦＥＴ ＭＮ３の拡散層に結合さ
れるようになっている。
示すように、パススイッチに接続される図９の配線Ｒ
２，ＲＳ，Ｒ１，Ｌ２，Ｌ１，ＬＳは３層目のメタル配
線層Ｍ３によって、また縦方向の配線Ｕ１，ＵＳ，Ｕ
２，Ｓ１，ＳＳ，Ｓ２は４層目のメタル配線層Ｍ４によ
って構成されている。そしてこれらの配線は、図２１に
示されているように、スイッチマトリックスの中央に形
成されている１層目（横方向）のメタル配線層Ｍ１およ
び２層目（縦方向）のメタル配線層Ｍ２からなる内部接
続線Ｓ２〜Ｓ１によって、図２４を用いて後述するパス
スイッチとなるＭＯＳＦＥＴ ＭＮ３の拡散層に結合さ
れるようになっている。
【００４８】すなわち、図９，図１４に示すパススイッ
チＰＳは、配線Ｍ１，Ｍ２により結線され、配線Ｍ３で
構成されるＲ２，ＲＳ，Ｒ１，Ｌ２，ＬＳ，Ｌ１および
配線Ｍ４で構成されるＵ１，ＵＳ，Ｕ２，Ｓ１，ＳＳ，
Ｓ２は、配線Ｍ２，Ｍ１を介して、図２４を用いて後述
するパススイッチとなるＭＯＳＦＥＴ ＭＮ３の拡散層
に接続される。一方、図２，図６に示されているよう
に、入出力配線ＬＳ，ＵＳ，ＳＳは、可変論理ブロック
ＰＬＢにおいてインバータＩＮＶ１〜ＩＮＶ３を構成す
るＭＯＳＦＥＴ Ｑｎ1，Ｑｐ1のゲート電極Ｇに電気的
に接続されるとともに、入出力配線ＲＳは、可変論理ブ
ロックＰＬＢにおいてインバータＩＮＶ４を構成するＭ
ＯＳＦＥＴ Ｑｎ1，Ｑｐ1のソースドレイン領域である
拡散層に接続される。
チＰＳは、配線Ｍ１，Ｍ２により結線され、配線Ｍ３で
構成されるＲ２，ＲＳ，Ｒ１，Ｌ２，ＬＳ，Ｌ１および
配線Ｍ４で構成されるＵ１，ＵＳ，Ｕ２，Ｓ１，ＳＳ，
Ｓ２は、配線Ｍ２，Ｍ１を介して、図２４を用いて後述
するパススイッチとなるＭＯＳＦＥＴ ＭＮ３の拡散層
に接続される。一方、図２，図６に示されているよう
に、入出力配線ＬＳ，ＵＳ，ＳＳは、可変論理ブロック
ＰＬＢにおいてインバータＩＮＶ１〜ＩＮＶ３を構成す
るＭＯＳＦＥＴ Ｑｎ1，Ｑｐ1のゲート電極Ｇに電気的
に接続されるとともに、入出力配線ＲＳは、可変論理ブ
ロックＰＬＢにおいてインバータＩＮＶ４を構成するＭ
ＯＳＦＥＴ Ｑｎ1，Ｑｐ1のソースドレイン領域である
拡散層に接続される。
【００４９】また、スイッチマトリックスＳＭＸの上方
を通過する上空配線は、図２３に示すように、格子状に
形成されており、このうち横方向の配線Ｍ３は３層目の
メタル配線層Ｍ３によって、また縦方向の配線Ｍ４は４
層目のメタル配線層Ｍ４によって構成されている。配線
層Ｍ３，Ｍ４で構成される上空配線には、後述する長距
離用スイッチマトリックス間接続用配線Ｆ１，Ｆ２が形
成される。
を通過する上空配線は、図２３に示すように、格子状に
形成されており、このうち横方向の配線Ｍ３は３層目の
メタル配線層Ｍ３によって、また縦方向の配線Ｍ４は４
層目のメタル配線層Ｍ４によって構成されている。配線
層Ｍ３，Ｍ４で構成される上空配線には、後述する長距
離用スイッチマトリックス間接続用配線Ｆ１，Ｆ２が形
成される。
【００５０】前述したように、この実施例のスイッチマ
トリックスＳＭＸは、２８個のスイッチＭＯＳＦＥＴ
ＳＷ，ＳＷ１〜ＳＷ６と２８個のメモリセルＭＣを備え
ており、図１９〜図２１に示すように、２８個のうち半
数の１４個は上部にまた残りの１４個は下部に配置され
ている。しかも、１４個のメモリセルＭＣは図３に示さ
れているのと同様に、そのうち半数がワード線ＷＬ１に
また残りがワード線ＷＬ２に接続されている。さらに、
ワード線ＷＬ１に接続されているメモリセルとＷＬ２に
接続されているメモリセルとが共通のデータ線ＤＬ〜Ｄ
Ｌ７のいずれかに接続されてペアをなしている。
トリックスＳＭＸは、２８個のスイッチＭＯＳＦＥＴ
ＳＷ，ＳＷ１〜ＳＷ６と２８個のメモリセルＭＣを備え
ており、図１９〜図２１に示すように、２８個のうち半
数の１４個は上部にまた残りの１４個は下部に配置され
ている。しかも、１４個のメモリセルＭＣは図３に示さ
れているのと同様に、そのうち半数がワード線ＷＬ１に
また残りがワード線ＷＬ２に接続されている。さらに、
ワード線ＷＬ１に接続されているメモリセルとＷＬ２に
接続されているメモリセルとが共通のデータ線ＤＬ〜Ｄ
Ｌ７のいずれかに接続されてペアをなしている。
【００５１】図２４（Ｂ）には、ペアをなす２８個のメ
モリセルＭＣのうち１つのペアとそれによってオン、オ
フ制御される２つのスイッチＭＯＳＦＥＴ ＳＷ，ＳＷ
１〜ＳＷ６を抽出してそのレイアウトを示してある。図
２４（Ａ）は図２４（Ｂ）に対応する１つのメモリセル
と１つのスイッチＭＯＳＦＥＴ ＳＷ，ＳＷ１〜ＳＷ６
を示す等価回路である。図２４（Ａ）に示すようにペア
をなすメモリセルのレイアウトパターンは左右対称的な
形状とされている。図２４（Ａ），（Ｂ）に示すように
各構成素子のうち、符号ＭＮ０が付されているのは選択
用ＮチャネルＭＯＳＦＥＴ Ｑｓ、ＭＰ１，ＭＰ２が付
されているのはラッチＬＴを構成するＰチャネルＭＯＳ
ＦＥＴ、ＭＮ１，ＭＮ２が付されているのはラッチＬＴ
を構成するＮチャネルＭＯＳＦＥＴ、ＭＮ３が付されて
いるのはパススイッチＳＷ，ＳＷ１〜ＳＷ６としてのＭ
ＯＳＦＥＴである。また、ハッチングが施されているの
は、ＭＯＳＦＥＴのゲート電極Ｇとなるポリシリコン層
である。符号ＶＤＤおよびＶＳＳが付されているのは電
源ラインである。
モリセルＭＣのうち１つのペアとそれによってオン、オ
フ制御される２つのスイッチＭＯＳＦＥＴ ＳＷ，ＳＷ
１〜ＳＷ６を抽出してそのレイアウトを示してある。図
２４（Ａ）は図２４（Ｂ）に対応する１つのメモリセル
と１つのスイッチＭＯＳＦＥＴ ＳＷ，ＳＷ１〜ＳＷ６
を示す等価回路である。図２４（Ａ）に示すようにペア
をなすメモリセルのレイアウトパターンは左右対称的な
形状とされている。図２４（Ａ），（Ｂ）に示すように
各構成素子のうち、符号ＭＮ０が付されているのは選択
用ＮチャネルＭＯＳＦＥＴ Ｑｓ、ＭＰ１，ＭＰ２が付
されているのはラッチＬＴを構成するＰチャネルＭＯＳ
ＦＥＴ、ＭＮ１，ＭＮ２が付されているのはラッチＬＴ
を構成するＮチャネルＭＯＳＦＥＴ、ＭＮ３が付されて
いるのはパススイッチＳＷ，ＳＷ１〜ＳＷ６としてのＭ
ＯＳＦＥＴである。また、ハッチングが施されているの
は、ＭＯＳＦＥＴのゲート電極Ｇとなるポリシリコン層
である。符号ＶＤＤおよびＶＳＳが付されているのは電
源ラインである。
【００５２】ＭＯＳＦＥＴ Ｑｓ，ＭＰ１，ＭＰ２，Ｍ
Ｎ１，ＭＮ２とワード線ＷＬ、データ線ＤＬ間は、配線
Ｍ１，Ｍ２により結線されてメモリセルＭＣが構成さ
れ、メモリセルＭＣ，スイッチＭＯＳＦＥＴ ＭＮ３間
は配線Ｍ１，Ｍ２により結線されてスイッチマトリック
スが構成される。図２８に本発明の実施例の要部の断面
図を示す。図２８中左側はスイッチマトリックスＳＭＸ
形成領域、右側は可変論理ブロックＰＬＢ形成領域を示
す。同図は、一例としてパススイッチＰＳ２１のＭＯＳ
ＦＥＴ ＳＷを示している。スイッチＭＯＳＦＥＴ Ｓ
Ｗのソース・ドレイン領域は拡散層１０，１２で形成さ
れ、拡散層１０は配線層Ｍ３で形成される入出力用配線
ＲＳに電気的に接続され、拡散層１２は配線層Ｍ４で形
成される可変論理ブロック間接続用配線Ｓ２に電気的に
接続される。入出力用配線ＲＳは、インバータＩＮＶ４
のＭＯＳＦＥＴ Ｑｎ1の拡散層２０に接続される。拡
散層２０，２２は、ＭＯＳＦＥＴ Ｑｎ1のソース・ド
レイン領域を形成する。符号３０，３２，３４，３６，
３８は層間絶縁膜であり、例えば酸化シリコン膜で形成
される。配線Ｍ１，Ｍ２，Ｍ３，Ｍ４は、例えばアルミ
ニウム合金膜あるいはタングステン膜またはＴｉＮ膜と
の積層膜で構成される。
Ｎ１，ＭＮ２とワード線ＷＬ、データ線ＤＬ間は、配線
Ｍ１，Ｍ２により結線されてメモリセルＭＣが構成さ
れ、メモリセルＭＣ，スイッチＭＯＳＦＥＴ ＭＮ３間
は配線Ｍ１，Ｍ２により結線されてスイッチマトリック
スが構成される。図２８に本発明の実施例の要部の断面
図を示す。図２８中左側はスイッチマトリックスＳＭＸ
形成領域、右側は可変論理ブロックＰＬＢ形成領域を示
す。同図は、一例としてパススイッチＰＳ２１のＭＯＳ
ＦＥＴ ＳＷを示している。スイッチＭＯＳＦＥＴ Ｓ
Ｗのソース・ドレイン領域は拡散層１０，１２で形成さ
れ、拡散層１０は配線層Ｍ３で形成される入出力用配線
ＲＳに電気的に接続され、拡散層１２は配線層Ｍ４で形
成される可変論理ブロック間接続用配線Ｓ２に電気的に
接続される。入出力用配線ＲＳは、インバータＩＮＶ４
のＭＯＳＦＥＴ Ｑｎ1の拡散層２０に接続される。拡
散層２０，２２は、ＭＯＳＦＥＴ Ｑｎ1のソース・ド
レイン領域を形成する。符号３０，３２，３４，３６，
３８は層間絶縁膜であり、例えば酸化シリコン膜で形成
される。配線Ｍ１，Ｍ２，Ｍ３，Ｍ４は、例えばアルミ
ニウム合金膜あるいはタングステン膜またはＴｉＮ膜と
の積層膜で構成される。
【００５３】この実施例を適用した場合、上記ワード線
をハイレベルに立ち上げてＭＯＳＦＥＴ Ｑｓをオンさ
せて対応するデータ線からデータを供給することによ
り、所望のデータをメモリセル（ラッチ）に書き込んで
配線間の信号伝送方向を一義的に設定してやることがで
きる。この信号伝送方向の設定は、システムの立ち上が
り時に行なわれるイニシャライズ等によって行なうよう
にすればよい。メモリセルとしてスタティック型のもの
を用いた場合には、イニシャライズごとに各スイッチマ
トリックスにおける信号伝送方向の設定を変えることに
より、当該論理ＬＳＩに異なる機能を持たせることがで
きるようになる。パススイッチをオン状態にするかオフ
状態にするか設定するためのデータを記憶するメモリセ
ルは、実施例のようなスタティック型のもの（ＳＲＡ
Ｍ）に限定されず、ＥＰＲＯＭを構成するＦＡＭＯＳ、
フラッシュメモリ等のＥＥＰＲＯＭやヒューズ素子を使
用して構成するようにしても良い。
をハイレベルに立ち上げてＭＯＳＦＥＴ Ｑｓをオンさ
せて対応するデータ線からデータを供給することによ
り、所望のデータをメモリセル（ラッチ）に書き込んで
配線間の信号伝送方向を一義的に設定してやることがで
きる。この信号伝送方向の設定は、システムの立ち上が
り時に行なわれるイニシャライズ等によって行なうよう
にすればよい。メモリセルとしてスタティック型のもの
を用いた場合には、イニシャライズごとに各スイッチマ
トリックスにおける信号伝送方向の設定を変えることに
より、当該論理ＬＳＩに異なる機能を持たせることがで
きるようになる。パススイッチをオン状態にするかオフ
状態にするか設定するためのデータを記憶するメモリセ
ルは、実施例のようなスタティック型のもの（ＳＲＡ
Ｍ）に限定されず、ＥＰＲＯＭを構成するＦＡＭＯＳ、
フラッシュメモリ等のＥＥＰＲＯＭやヒューズ素子を使
用して構成するようにしても良い。
【００５４】次に、長距離配線用スイッチマトリックス
と、それを用いた長距離接続方法について説明する。
と、それを用いた長距離接続方法について説明する。
【００５５】本実施例において長距離配線用スイッチマ
トリックスとは、半導体チップ上において比較的離れた
位置にある論理ブロック間を接続するために設けられて
いるスイッチマトリックスであって、その構成としては
前述した隣接論理ブロック間接続用のスイッチマトリッ
クス（図９）と同一としても良いし、あるいは図９に示
されているパススイッチ以外に長距離接続用パススイッ
チを付加した構成としても良い。また、図９に示されて
いる構成のスイッチマトリックスを長距離用とし、図１
７に示されている構成のスイッチマトリックスを隣接も
しくは近距離用として用いるようにしても良い。なお、
比較的離れた位置とは、縦または横方向に２つ以上のス
イッチマトリックスＳＭＸを介して可変論理ブロック間
を接続する場合を含むものである。
トリックスとは、半導体チップ上において比較的離れた
位置にある論理ブロック間を接続するために設けられて
いるスイッチマトリックスであって、その構成としては
前述した隣接論理ブロック間接続用のスイッチマトリッ
クス（図９）と同一としても良いし、あるいは図９に示
されているパススイッチ以外に長距離接続用パススイッ
チを付加した構成としても良い。また、図９に示されて
いる構成のスイッチマトリックスを長距離用とし、図１
７に示されている構成のスイッチマトリックスを隣接も
しくは近距離用として用いるようにしても良い。なお、
比較的離れた位置とは、縦または横方向に２つ以上のス
イッチマトリックスＳＭＸを介して可変論理ブロック間
を接続する場合を含むものである。
【００５６】ここでは、一例として、図９に示されてい
る構成のスイッチマトリックスを長距離用および短距離
用として用いて論理ＬＳＩを構成する場合を例にとって
図２５を用いて説明する。図２５において、マトリック
スパターンを構成する一つ一つの四角形はスイッチマト
リックスまたは可変論理ブロックを表しており、前述し
たように、可変論理ブロックとスイッチマトリックスは
互いにチェッカーフラッグ状に配置されている。
る構成のスイッチマトリックスを長距離用および短距離
用として用いて論理ＬＳＩを構成する場合を例にとって
図２５を用いて説明する。図２５において、マトリック
スパターンを構成する一つ一つの四角形はスイッチマト
リックスまたは可変論理ブロックを表しており、前述し
たように、可変論理ブロックとスイッチマトリックスは
互いにチェッカーフラッグ状に配置されている。
【００５７】しかも、この実施例においては、図２５の
ハッチングを施してある位置に配置されている可変論理
ブロックを長距離用スイッチマトリックスＳＭＸｆに置
き換えるようにしている。長距離用スイッチマトリック
スＳＭＸｆに関しては、長距離用スイッチマトリックス
同士が、可変論理ブロックおよび近距離用スイッチマト
リックスの上方に形成された３層目および４層目のメタ
ル配線層Ｍ３，Ｍ４からなる長距離用スイッチマトリッ
クス間接続用配線Ｆ１，Ｆ２（上空配線）によって互い
に接続される。これによって、長距離用スイッチマトリ
ックスＳＭＸｆ間にはパススイッチが存在しないことに
なり、パススイッチを経由することによる信号の遅延を
減らすことができる。なお、配線Ｆ１は３層目メタル配
線層Ｍ３で構成され、配線Ｆ２は４層目メタル配線層Ｍ
４で構成される。
ハッチングを施してある位置に配置されている可変論理
ブロックを長距離用スイッチマトリックスＳＭＸｆに置
き換えるようにしている。長距離用スイッチマトリック
スＳＭＸｆに関しては、長距離用スイッチマトリックス
同士が、可変論理ブロックおよび近距離用スイッチマト
リックスの上方に形成された３層目および４層目のメタ
ル配線層Ｍ３，Ｍ４からなる長距離用スイッチマトリッ
クス間接続用配線Ｆ１，Ｆ２（上空配線）によって互い
に接続される。これによって、長距離用スイッチマトリ
ックスＳＭＸｆ間にはパススイッチが存在しないことに
なり、パススイッチを経由することによる信号の遅延を
減らすことができる。なお、配線Ｆ１は３層目メタル配
線層Ｍ３で構成され、配線Ｆ２は４層目メタル配線層Ｍ
４で構成される。
【００５８】一方、近距離用スイッチマトリックスＳＭ
Ｘは、図１５に示されているように可変論理ブロックを
１つだけ隔てたもの同士が、可変論理ブロックの上方に
形成された３層目および４層目のメタル配線層からなる
上空配線Ｕ１，Ｕ２，Ｓ１，Ｓ２，Ｒ１，Ｒ２，Ｌ１，
Ｌ２，ＬＳ，ＵＳ，ＲＳ，ＳＳによって互いに接続され
る。そして、上記長距離用スイッチマトリックスＳＭＸ
ｆとこれに隣接する近距離用スイッチマトリックスＳＭ
Ｘとは、例えばそれぞれの入出力用配線ＵＳ，ＲＳ，Ｓ
Ｓ，ＬＳ同士が接続される。具体的には、長距離用スイ
ッチマトリックスＳＭＸｆの入出力用配線ＵＳはこれに
隣接する近距離用スイッチマトリックスＳＭＸの入出力
用配線ＳＳに接続され、ＲＳはＬＳに、ＳＳはＵＳに、
ＬＳはＲＳにそれぞれ接続される。このように接続がな
された長距離用スイッチマトリックスＳＭＸｆ内のパス
スイッチのうち適当なものをオン状態に設定してやるこ
とによって、短距離接続用配線から長距離接続用配線へ
の乗り換えが可能となる。
Ｘは、図１５に示されているように可変論理ブロックを
１つだけ隔てたもの同士が、可変論理ブロックの上方に
形成された３層目および４層目のメタル配線層からなる
上空配線Ｕ１，Ｕ２，Ｓ１，Ｓ２，Ｒ１，Ｒ２，Ｌ１，
Ｌ２，ＬＳ，ＵＳ，ＲＳ，ＳＳによって互いに接続され
る。そして、上記長距離用スイッチマトリックスＳＭＸ
ｆとこれに隣接する近距離用スイッチマトリックスＳＭ
Ｘとは、例えばそれぞれの入出力用配線ＵＳ，ＲＳ，Ｓ
Ｓ，ＬＳ同士が接続される。具体的には、長距離用スイ
ッチマトリックスＳＭＸｆの入出力用配線ＵＳはこれに
隣接する近距離用スイッチマトリックスＳＭＸの入出力
用配線ＳＳに接続され、ＲＳはＬＳに、ＳＳはＵＳに、
ＬＳはＲＳにそれぞれ接続される。このように接続がな
された長距離用スイッチマトリックスＳＭＸｆ内のパス
スイッチのうち適当なものをオン状態に設定してやるこ
とによって、短距離接続用配線から長距離接続用配線へ
の乗り換えが可能となる。
【００５９】ここで一例として、図２５に符号Ａが付さ
れている可変論理ブロックと符号Ｂが付されている可変
論理ブロックとを長距離用スイッチマトリックスＳＭＸ
ｆを利用して接続する場合について説明する。先ず、接
続しようとする可変論理ブロックＡを、これと長距離用
スイッチマトリックスＳＭＸｆとに隣接している短距離
用スイッチマトリックスＳＭＸｎに接続する。次に、可
変論理ブロックＡが接続された短距離用スイッチマトリ
ックスＳＭＸｎと長距離用スイッチマトリックスＳＭＸ
ｆとを接続する。同様に可変論理ブロックＢについて
も、一旦隣接している近距離用スイッチマトリックスＳ
ＭＸｎに接続し、その近距離用スイッチマトリックスを
それに最も近い位置にある長距離用スイッチマトリック
スＳＭＸｆに接続してから、長距離用スイッチマトリッ
クスＳＭＸｆ同士を接続することによって、可変論理ブ
ロックＡとＢとを接続する。
れている可変論理ブロックと符号Ｂが付されている可変
論理ブロックとを長距離用スイッチマトリックスＳＭＸ
ｆを利用して接続する場合について説明する。先ず、接
続しようとする可変論理ブロックＡを、これと長距離用
スイッチマトリックスＳＭＸｆとに隣接している短距離
用スイッチマトリックスＳＭＸｎに接続する。次に、可
変論理ブロックＡが接続された短距離用スイッチマトリ
ックスＳＭＸｎと長距離用スイッチマトリックスＳＭＸ
ｆとを接続する。同様に可変論理ブロックＢについて
も、一旦隣接している近距離用スイッチマトリックスＳ
ＭＸｎに接続し、その近距離用スイッチマトリックスを
それに最も近い位置にある長距離用スイッチマトリック
スＳＭＸｆに接続してから、長距離用スイッチマトリッ
クスＳＭＸｆ同士を接続することによって、可変論理ブ
ロックＡとＢとを接続する。
【００６０】なお、上記実施例では、可変論理ブロック
の幾つかを長距離用スイッチマトリックスに置き換える
ような形で配置した場合を説明したが、長距離用スイッ
チマトリックスに関しては近距離用スイッチマトリック
スの幾つかを長距離用スイッチマトリックスに置き換え
るような形で配置してもよい。図２６にはそのような置
き替えを行なった場合の長距離接続の例が示されてい
る。
の幾つかを長距離用スイッチマトリックスに置き換える
ような形で配置した場合を説明したが、長距離用スイッ
チマトリックスに関しては近距離用スイッチマトリック
スの幾つかを長距離用スイッチマトリックスに置き換え
るような形で配置してもよい。図２６にはそのような置
き替えを行なった場合の長距離接続の例が示されてい
る。
【００６１】この実施例においては、図２６のハッチン
グを施してあるブロック位置に配置されているスイッチ
マトリックスＳＭＸｆを長距離用として用いるものであ
る。スイッチマトリックスのうちハッチングが施されて
いないものは近距離用のスイッチマトリックスであり、
それらは図１５に示されているように可変論理ブロック
を１つだけ隔てたもの同士が、可変論理ブロックの上方
に形成された３層目および４層目のメタル配線層Ｍ３，
Ｍ４からなる上空配線Ｕ１，Ｕ２，Ｓ１，Ｓ２，Ｒ１，
Ｒ２，Ｌ１，Ｌ２，ＬＳ，ＵＳ，ＲＳ，ＳＳによって互
いに接続される。
グを施してあるブロック位置に配置されているスイッチ
マトリックスＳＭＸｆを長距離用として用いるものであ
る。スイッチマトリックスのうちハッチングが施されて
いないものは近距離用のスイッチマトリックスであり、
それらは図１５に示されているように可変論理ブロック
を１つだけ隔てたもの同士が、可変論理ブロックの上方
に形成された３層目および４層目のメタル配線層Ｍ３，
Ｍ４からなる上空配線Ｕ１，Ｕ２，Ｓ１，Ｓ２，Ｒ１，
Ｒ２，Ｌ１，Ｌ２，ＬＳ，ＵＳ，ＲＳ，ＳＳによって互
いに接続される。
【００６２】また、長距離用スイッチマトリックスＳＭ
Ｘｆに関しては、長距離用スイッチマトリックス同士
が、可変論理ブロックおよび近距離用スイッチマトリッ
クスの上方に形成された３層目および４層目のメタル配
線層Ｍ３，Ｍ４からなる上空配線Ｆ１，Ｆ２によって互
いに接続される。これによって、長距離用スイッチマト
リックス間にはパススイッチが存在しないことになり、
パススイッチを経由することによる信号の遅延を減らす
ことができる。
Ｘｆに関しては、長距離用スイッチマトリックス同士
が、可変論理ブロックおよび近距離用スイッチマトリッ
クスの上方に形成された３層目および４層目のメタル配
線層Ｍ３，Ｍ４からなる上空配線Ｆ１，Ｆ２によって互
いに接続される。これによって、長距離用スイッチマト
リックス間にはパススイッチが存在しないことになり、
パススイッチを経由することによる信号の遅延を減らす
ことができる。
【００６３】一例として、図２６に符号Ａが付されてい
る可変論理ブロックと符号Ｂが付されている可変論理ブ
ロックとを長距離用スイッチマトリックスＳＭＸｆを利
用して接続する場合について説明する。接続しようとす
る可変論理ブロックがＡのように長距離用スイッチマト
リックスＳＭＸｆに隣接している場合には可変論理ブロ
ックＡを長距離用スイッチマトリックスＳＭＸｆに直接
接続する。一方、接続しようとする可変論理ブロックが
Ｂのように長距離用スイッチマトリックスＳＭＸｆと離
れている場合には、一旦可変論理ブロックＢを隣接して
いる近距離用スイッチマトリックスＳＭＸｎに接続し、
その近距離用スイッチマトリックスをそれに最も近い位
置にある長距離用スイッチマトリックスに接続してか
ら、長距離用スイッチマトリックス同士を接続すること
によって、可変論理ブロックＡとＢとを接続する。
る可変論理ブロックと符号Ｂが付されている可変論理ブ
ロックとを長距離用スイッチマトリックスＳＭＸｆを利
用して接続する場合について説明する。接続しようとす
る可変論理ブロックがＡのように長距離用スイッチマト
リックスＳＭＸｆに隣接している場合には可変論理ブロ
ックＡを長距離用スイッチマトリックスＳＭＸｆに直接
接続する。一方、接続しようとする可変論理ブロックが
Ｂのように長距離用スイッチマトリックスＳＭＸｆと離
れている場合には、一旦可変論理ブロックＢを隣接して
いる近距離用スイッチマトリックスＳＭＸｎに接続し、
その近距離用スイッチマトリックスをそれに最も近い位
置にある長距離用スイッチマトリックスに接続してか
ら、長距離用スイッチマトリックス同士を接続すること
によって、可変論理ブロックＡとＢとを接続する。
【００６４】以上説明したように、上記実施例は、可変
論理ブロックＰＬＢとスイッチマトリックスＳＭＸとを
チェッカーフラッグ状に配置するとともに、多層配線技
術を適用して可変論理ブロック上方にブロック間接続用
配線領域を設けるようにしたので、論理ブロックの占有
面積に対するスイッチマトリックスの占有面積の割合を
減らし、チップサイズの低減を図ることができるという
効果がある。
論理ブロックＰＬＢとスイッチマトリックスＳＭＸとを
チェッカーフラッグ状に配置するとともに、多層配線技
術を適用して可変論理ブロック上方にブロック間接続用
配線領域を設けるようにしたので、論理ブロックの占有
面積に対するスイッチマトリックスの占有面積の割合を
減らし、チップサイズの低減を図ることができるという
効果がある。
【００６５】すなわち、図２９に示されている従来のＦ
ＰＧＡのように、論理部が可変論理ブロックとスイッチ
マトリックスとクロスポイントスイッチとからなる場合
には、可変論理ブロックの一辺の長さがＬＬで、スイッ
チマトリックスの一辺の長さがＬＳであるとすると、１
つの論理ブロック当たりの面積は、（ＬＬ＋ＬＳ）×
（ＬＬ＋ＬＳ）で表される。一方、本願発明の論理ＬＳ
Ｉにおける１つの論理ブロック当たりの面積は、２×Ｍ
ａｘ（ＬＬ，ＬＳ）2で表される。ここでＭａｘ（ Ｌ
Ｌ，ＬＳ）2はＬＬまたはＬＳのうち長い方の２乗を意
味する。仮に、ＬＬ＝ ＬＳであるとすると、従来のＦ
ＰＧＡにおける１論理ブロック当たりの面積は４×ＬＬ
2であり、本願発明の論理ＬＳＩにおける１論理ブロッ
ク当たりの面積は ２×ＬＬ2となるので、従来のＦＰＧ
Ａに比べて論理部の面積が約１／２に低減 されること
が分かる。また、論理ブロック間配線Ｕ１，Ｕ２，Ｓ
１，Ｓ２，Ｒ１，Ｒ２，Ｌ１，Ｌ２と、入出力用配線Ｌ
Ｓ，ＵＳ，ＲＳ，ＳＳとを配線層Ｍ３，Ｍ４からなる上
空配線で構成し、可変論理ブロックＰＬＢおよびスイッ
チマトリックスＳＭＸを上空配線よりも下層の配線層Ｍ
１，Ｍ２で結線することによりチップサイズを低減する
ことができる。
ＰＧＡのように、論理部が可変論理ブロックとスイッチ
マトリックスとクロスポイントスイッチとからなる場合
には、可変論理ブロックの一辺の長さがＬＬで、スイッ
チマトリックスの一辺の長さがＬＳであるとすると、１
つの論理ブロック当たりの面積は、（ＬＬ＋ＬＳ）×
（ＬＬ＋ＬＳ）で表される。一方、本願発明の論理ＬＳ
Ｉにおける１つの論理ブロック当たりの面積は、２×Ｍ
ａｘ（ＬＬ，ＬＳ）2で表される。ここでＭａｘ（ Ｌ
Ｌ，ＬＳ）2はＬＬまたはＬＳのうち長い方の２乗を意
味する。仮に、ＬＬ＝ ＬＳであるとすると、従来のＦ
ＰＧＡにおける１論理ブロック当たりの面積は４×ＬＬ
2であり、本願発明の論理ＬＳＩにおける１論理ブロッ
ク当たりの面積は ２×ＬＬ2となるので、従来のＦＰＧ
Ａに比べて論理部の面積が約１／２に低減 されること
が分かる。また、論理ブロック間配線Ｕ１，Ｕ２，Ｓ
１，Ｓ２，Ｒ１，Ｒ２，Ｌ１，Ｌ２と、入出力用配線Ｌ
Ｓ，ＵＳ，ＲＳ，ＳＳとを配線層Ｍ３，Ｍ４からなる上
空配線で構成し、可変論理ブロックＰＬＢおよびスイッ
チマトリックスＳＭＸを上空配線よりも下層の配線層Ｍ
１，Ｍ２で結線することによりチップサイズを低減する
ことができる。
【００６６】また、上記実施例においては可変論理集積
回路を、可変論理ブロックとスイッチマトリックスＳＭ
Ｘのみにより構成したので、クロスポイントスイッチを
省略することにより、論理ブロック間の接続配線上のス
イッチ数を減らして信号伝搬遅延時間を低減することが
でき、これによって高速動作可能な可変論理集積回路を
実現することができるという効果がある。
回路を、可変論理ブロックとスイッチマトリックスＳＭ
Ｘのみにより構成したので、クロスポイントスイッチを
省略することにより、論理ブロック間の接続配線上のス
イッチ数を減らして信号伝搬遅延時間を低減することが
でき、これによって高速動作可能な可変論理集積回路を
実現することができるという効果がある。
【００６７】さらに、上記実施例で説明したように、ス
イッチマトリックスを構成するメモリセルと可変論理ブ
ロックを構成するメモリセルとに同一タイプのメモリセ
ルを使用すれば、スイッチマトリックスと可変論理ブロ
ックとに類似性を持たせることができるため、レイアウ
トパターンを設計する際に一方の設計データを他方の設
計に利用することができ、レイアウト設計が容易になる
という効果がある。
イッチマトリックスを構成するメモリセルと可変論理ブ
ロックを構成するメモリセルとに同一タイプのメモリセ
ルを使用すれば、スイッチマトリックスと可変論理ブロ
ックとに類似性を持たせることができるため、レイアウ
トパターンを設計する際に一方の設計データを他方の設
計に利用することができ、レイアウト設計が容易になる
という効果がある。
【００６８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば可変
論理ブロックは図２のような回路構成に限定されるもの
でなく論理が可変であればどのような回路形式であって
もよい。また、上記実施例を４層のメタル配線層で説明
したが、これに限らず、５層以上の多層配線構造であっ
ても良い。さらに、多層配線構造はメタル配線層のみに
限らず、メタル以外の材料で構成しても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば可変
論理ブロックは図２のような回路構成に限定されるもの
でなく論理が可変であればどのような回路形式であって
もよい。また、上記実施例を４層のメタル配線層で説明
したが、これに限らず、５層以上の多層配線構造であっ
ても良い。さらに、多層配線構造はメタル配線層のみに
限らず、メタル以外の材料で構成しても良い。
【００６９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００７０】すなわち、論理ブロックの占有面積に対す
るスイッチマトリックスの占有面積の割合を減らし、チ
ップサイズの低減を図ることができる。
るスイッチマトリックスの占有面積の割合を減らし、チ
ップサイズの低減を図ることができる。
【００７１】また、論理ブロック間の接続配線上のスイ
ッチ数を減らして信号伝搬遅延時間を低減することがで
き、これによって高速動作可能な可変論理集積回路を実
現することができる。
ッチ数を減らして信号伝搬遅延時間を低減することがで
き、これによって高速動作可能な可変論理集積回路を実
現することができる。
【図１】本発明に係るプログラマブル論理ＬＳＩの一例
を示すブロック図である。
を示すブロック図である。
【図２】図２（Ａ）は可変論理ブロックの一実施例を示
す回路図、図２（Ｂ）は可変論理ブロックを構成するメ
モリセルの一例を示す回路図である。
す回路図、図２（Ｂ）は可変論理ブロックを構成するメ
モリセルの一例を示す回路図である。
【図３】可変論理ブロックを構成するメモリセルへの信
号結線例を示す構成図である。
号結線例を示す構成図である。
【図４】可変論理ブロックの回路位置のレイアウト例を
示す概略配置図である。
示す概略配置図である。
【図５】可変論理ブロックの素子配置のレイアウト例を
示す概略配置図である。
示す概略配置図である。
【図６】可変論理ブロックのレイアウトの一例を示す平
面図である。
面図である。
【図７】可変論理ブロックの上空配線を含めたレイアウ
トの一例を示す平面図である。
トの一例を示す平面図である。
【図８】可変論理ブロックを構成するメモリセルのレイ
アウトの一例を示す平面図である。
アウトの一例を示す平面図である。
【図９】プログラマブル論理ＬＳＩを構成するスイッチ
マトリックスの一実施例を示す回路構成図である。
マトリックスの一実施例を示す回路構成図である。
【図１０】図９のスイッチマトリックスにおける接続例
を示す回路構成図である。
を示す回路構成図である。
【図１１】図９のスイッチマトリックスにおける接続例
を示す回路構成図である。
を示す回路構成図である。
【図１２】図９のスイッチマトリックスにおける接続例
を示す回路構成図である。
を示す回路構成図である。
【図１３】図９のスイッチマトリックスにおける接続例
を示す回路構成図である。
を示す回路構成図である。
【図１４】図９のスイッチマトリックスを構成するパス
スイッチの一例を示す回路図である。
スイッチの一例を示す回路図である。
【図１５】スイッチマトリックスおよび可変論理ブロッ
クの接続の仕方を示す回路図である。
クの接続の仕方を示す回路図である。
【図１６】スイッチマトリックスの入出力端子と可変論
理ブロックの入出力端子との接続関係を示す回路図であ
る。
理ブロックの入出力端子との接続関係を示す回路図であ
る。
【図１７】スイッチマトリックスの他の構成例を示す回
路図である。
路図である。
【図１８】図１７のスイッチマトリックスにおける接続
例を示す回路構成図である。
例を示す回路構成図である。
【図１９】図１７のスイッチマトリックスの回路位置の
レイアウト例を示す概略配置図である。
レイアウト例を示す概略配置図である。
【図２０】図１７のスイッチマトリックスの素子配置の
レイアウト例を示す概略配置図である。
レイアウト例を示す概略配置図である。
【図２１】スイッチマトリックスの具体的なレイアウト
（２層目のメタル配線層まで）の一例を示す平面図であ
る。
（２層目のメタル配線層まで）の一例を示す平面図であ
る。
【図２２】スイッチマトリックスの入出力信号線を含ん
だレイアウトの一例を示す平面図である。
だレイアウトの一例を示す平面図である。
【図２３】スイッチマトリックスの上空配線を含んだレ
イアウトの一例を示す平面図である。
イアウトの一例を示す平面図である。
【図２４】スイッチマトリックスを構成するメモリセル
のレイアウトの一例を示す平面図である。
のレイアウトの一例を示す平面図である。
【図２５】本発明を適用したプログラマブル論理ＬＳＩ
における長距離配線接続仕方を示す概念図である。
における長距離配線接続仕方を示す概念図である。
【図２６】長距離配線接続仕方の他の例を示す概念図で
ある。
ある。
【図２７】可変論理ブロックおよびスイッチマトリック
スを構成するメモリセルへのデータ書込み回路の一例を
示す回路図である。
スを構成するメモリセルへのデータ書込み回路の一例を
示す回路図である。
【図２８】スイッチマトリックス形成領域および可変論
理ブロック形成領域の具体的な構造の一例を示す断面図
である。
理ブロック形成領域の具体的な構造の一例を示す断面図
である。
【図２９】従来のプログラマブル論理ＬＳＩの一例を示
すブロック図である。
すブロック図である。
ＳＵＢ 半導体チップ
ＰＬＢ 可変論理ブロック
ＳＭＸ スイッチマトリックス
ＩＯＣ 入出力バッファセル
ＭＣ１〜ＭＣ８ メモリセル
ＷＬ ワード線
ＤＬ データ線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/62
H01L 21/822
H01L 27/04
G06F 17/50
H03K 19/173
Claims (18)
- 【請求項１】 論理機能を変更可能に構成された複数の
可変論理ブロックと、配線接続を変更可能に構成された
複数の可変配線回路とが、半導体基板上に形成され、 前記複数の可変論理ブロックと前記複数の可変配線回路
は第１方向及び前記第１方向に直交する第２方向に配置
され、 前記可変論理ブロックと前記可変配線回路は、下層配線
層で回路素子間が結線され、 前記下層配線層の上層に上層配線層が形成され、 前記上層配線層は、前記第１方向に延在する第１配線と
前記第２方向に延在する第２配線とを有し、 前記第２配線は前記第１配線と異なる配線層で形成さ
れ、 前記上層配線層は、前記可変論理ブロック及び前記可変
配線回路上を延在するように形成され、 前記可変配線回路は前記可変論理ブロックと前記上層配
線層とに電気的に接続され、 前記可変論理ブロック間の接続は、前記上層配線層と前
記可変配線回路とにより行われる可変論理集積回路。 - 【請求項２】 請求項１において、 前記上層配線層は、離れた位置にある可変論理ブロック
間の接続を行うための長距離接続用配線を有する可変論
理集積回路。 - 【請求項３】 請求項１において、 前記可変論理ブロックは、複数個のメモリセルと、該メ
モリセルに記憶されたデータを入力信号に応じて選択的
に出力端子に伝達する信号伝達手段とを有する可変論理
集積回路。 - 【請求項４】 請求項３において、 前記上層配線層は、前記メモリセルを選択したりデータ
を書き込むための信号を供給するための配線を有する可
変論理集積回路。 - 【請求項５】 請求項１において、 前記可変配線回路は、メモリセルと、該メモリセルに記
憶されたデータに応じて任意の信号線間に設けられたス
イッチ手段を選択的にオンさせて信号を伝達可能にする
複数のパススイッチとを有する可変論理集積回路。 - 【請求項６】 請求項５において、前記上層配線層は、
前記メモリセルを選択したりデータを書き込むための信
号を供給するための配線を有する可変論理集積回路。 - 【請求項７】 請求項５において、 前記信号線は、隣接する可変論理ブロックとの間で信号
を入出力するための信号、又は他の可変配線回路と接続
するための信号を伝達する可変論理集積回路。 - 【請求項８】 請求項１において、 前記可変論理ブロック及び可変配線回路は、同一の構成
のメモリセルを有する可変論理集積回路。 - 【請求項９】 請求項１において、 前記可変配線回路として、隣接する可変論理ブロック間
を接続する短距離接続用可変配線回路と、離れた位置に
ある可変論理ブロック間を接続する長距離接続用可変配
線回路とが設けられる可変論理集積回路。 - 【請求項１０】 請求項９において、 前記長距離接続用可変配線回路は、可変論理ブロックが
配置されるべき領域に設けられる可変論理集積回路。 - 【請求項１１】 請求項１において、 前記可変配線回路内のメモリセル及び可変論理ブロック
内のメモリセルにデータの書込みを行うためのデータ書
込み回路を有し、 該データ書込み回路の動作の有効または無効にするため
の制御信号を入力可能な制御端子が設けられる可変論理
集積回路。 - 【請求項１２】 請求項１において、 前記下層配線層は、第３配線と、前記第３配線と異なる
配線層で形成された第４配線とを有する可変論理集積回
路。 - 【請求項１３】 論理機能を変更可能に構成された複数
の可変論理ブロックと、配線接続を変更可能に構成され
た複数の可変配線回路とを有する可変論理集積回路であ
って、 前記可変論理ブロックと前記可変配線回路は、下層配線
層で回路素子間が結線され、 前記下層配線層の上層に上層配線層が形成され、 前記上層配線層は、第１方向に延在する第１配線と、前
記第１方向に直交する第２方向に延在する第２配線とを
有し、 前記第２配線は前記第１配線と異なる配線層で形成さ
れ、 前記上層配線層は、前記可変論理ブロック及び前記可変
配線回路上を延在するように形成され、 前記可変配線回路は前記可変論理ブロックと前記上層配
線層とに電気的に接続され、 前記可変論理ブロック間の接続は、前記上層配線層と前
記可変配線回路とにより行われ、 前記上層配線層は、離れた位置にある可変論理ブロック
間を接続する長距離接続用配線と、隣接する可変論理ブ
ロック間を接続する短距離接続用配線とを有する可変論
理集積回路。 - 【請求項１４】 請求項１３において、 前記第１配線と第２配線の夫々は、長距離接続用配線と
短距離接続用配線とを有する可変論理集積回路。 - 【請求項１５】 請求項１４において、 前記下層配線層は、第３配線と、前記第３配線と異なる
配線層で形成された第４配線とを有する可変論理集積回
路。 - 【請求項１６】 論理機能を変更可能に構成された複数
の可変論理手段と、配線接続を変更可能に構成された複
数の可変配線手段とを有する可変論理集積回路であっ
て、 前記可変論理手段と前記可変配線手段は、下層配線層で
回路素子間が結線され、 前記下層配線層の上層に上層配線層が形成され、 前記上層配線層は、第１方向に延在する第１配線と、前
記第１方向に直交する第２方向に延在する第２配線とを
有し、 前記第２配線は前記第１配線と異なる配線層で形成さ
れ、 前記上層配線層は、前記可変論理手段及び前記可変配線
手段上を延在するように形成され、 前記上層配線層は、離れた位置にある可変論理手段間を
接続する長距離接続用配線と、隣接する可変論理手段間
を接続する短距離接続用配線とを有する可変論理集積回
路。 - 【請求項１７】 請求項１５において、 前記第１配線と第２配線の夫々は、長距離接続用配線と
短距離接続用配線とを有する可変論理集積回路。 - 【請求項１８】 請求項１６において、 前記下層配線層は、第３配線と、前記第３配線と異なる
配線層で形成された第４配線とを有する可変論理集積回
路。
Priority Applications (3)
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|---|---|---|---|
| JP30873395A JP3486725B2 (ja) | 1995-11-28 | 1995-11-28 | 可変論理集積回路 |
| US08/747,339 US5825203A (en) | 1995-11-28 | 1996-11-12 | Variable logic integrated circuit device having connections through switch matrix and top layers for inter-cell connections |
| KR1019960056600A KR100446854B1 (ko) | 1995-11-28 | 1996-11-22 | 가변논리집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30873395A JP3486725B2 (ja) | 1995-11-28 | 1995-11-28 | 可変論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148440A JPH09148440A (ja) | 1997-06-06 |
| JP3486725B2 true JP3486725B2 (ja) | 2004-01-13 |
Family
ID=17984637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30873395A Expired - Fee Related JP3486725B2 (ja) | 1995-11-28 | 1995-11-28 | 可変論理集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5825203A (ja) |
| JP (1) | JP3486725B2 (ja) |
| KR (1) | KR100446854B1 (ja) |
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