JP3579068B2 - 論理回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置及びこの記憶装置の記憶内容に応じてプログラム可能な論理回路に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表的なものとして、従来では、図５に示すように２個のＣＭＯＳインバータＩ1、Ｉ2と、２個のトランスファゲート用のＮチャネルＭＯＳトランジスタＮ1、Ｎ2とからなるランダム・アクセス・メモリセル（以下、ＲＡＭセルと称する）を複数個設けてマトリクス状に配置したものが良く知られている。
【０００３】
また、図６は図５のＲＡＭセル中の２個のＣＭＯＳインバータＩ１ 、Ｉ２ を具体化した回路図であり、それぞれＰチャネルとＮチャネルのＭＯＳトランジスタで構成されている。なお、図５及び図６において、ＷＬはＲＡＭセルを選択するためのワード線であり、ＢＬ、／ＢＬはＲＡＭセルに対する書き込みデータもしくはＲＡＭセルからの読み出しデータが伝達されるビット線である。
【０００４】
ここで、図５のＲＡＭセルの動作の概略を説明する。
ＲＡＭセルからデータを読み出すか、ＲＡＭセルにデータを書き込むか、いずれかの動作を行う場合、ワード線ＷＬを論理１にする。すると、ＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ がオン状態になり、２個のインバータＩ１ 、Ｉ２ がビット線ＢＬ、／ＢＬにそれぞれ接続される。読み出しの場合は２個のインバータＩ１ 、Ｉ２ の出力がビット線ＢＬ、／ＢＬにそれぞれ伝達され、図示しないセンス回路でビット線の電位差が検出される。書き込みの場合には、ビット線ＢＬ、／ＢＬに相補的なデータが図示しない書き込み回路から与えられる。また、書き込みも読み出しも行わないときにワード線ＷＬは論理０にしておく。
【０００５】
図５のような構成のＲＡＭセルを多数、マトリクス状（行列状）に配置することによって半導体記憶装置が構成される。図７はこの半導体記憶装置の概略的な構成を示すブロック図であり、ＲＡＭセル５０はロー・デコーダ５１とカラム・デコーダ５２により選択され、選択されたＲＡＭセル５０に対するデータの読み出し及び書き込みがセンス回路／書き込み回路５３によって行われる。
【０００６】
この半導体記憶装置では、外部アドレスに応じてロー・デコーダ５１により横一列分のＲＡＭセルが、外部アドレスに応じてカラム・デコーダ５２により縦一行分のＲＡＭセルがそれぞれ選択されることにより１個のＲＡＭセル５０が選択され、この選択されたＲＡＭセル５０に対するデータの書き込みもしくは選択されたＲＡＭセル５０からのデータ読み出しがセンス回路／書き込み回路５３で行われる。
【０００７】
一方、上記のような半導体記憶装置を内蔵し、この記憶装置の記憶データによって論理回路を制御するという集積回路が開発、実用化されている。このような集積回路は一般にプログラマブル論理回路と称されている。
【０００８】
図８はＣＭＯＳ型の２入力ＮＡＮＤ回路を論理回路として用いたプログラマブル論理回路の従来の構成を示すものであり、プログラマブル論理回路セル１個分が図示されている。なお、実際のプログラマブル論理回路ではこのような回路セルが多数設けられ、これらがマトリクス状に配置されている。
【０００９】
図８の回路では４個のＲＡＭセル５０−１ 〜５０−４ が示されており、その他に論理回路として１個の２入力ＮＡＮＤゲート回路６１が設けられ、このＮＡＮＤゲート回路６１の入力ノードと出力ノードには上記４個のＲＡＭセル５０−１ 〜５０−４ の記憶データに応じて制御されるスイッチ用のＮチャネルＭＯＳトランジスタ６２〜６７が接続されている。また、ＷＬ及びＢＬ、／ＢＬはＲＡＭセルに関係したワード線及びビット線である。また、Ａ、Ｂ、Ｂ′、Ｃ、Ｃ′及びＤはそれぞれ論理回路に関係した配線である。例えば、Ａは横方向の長距離配線、Ｂ、Ｂ′は縦方向の短距離配線、Ｃ、Ｃ′は縦方向の短距離配線、Ｄは縦方向の長距離配線である。
【００１０】
ここで、短距離配線とは隣接するプログラマブル論理回路セルどうしを接続するものを、長距離配線とは隣接するプログラマブル論理回路セルよりも遠く離れたところに存在するプログラマブル論理回路セルとの接続を行うものをそれぞれいう。なお、配線ＢとＢ´、ＣとＣ´はそれぞれ隣接した２個のプログラマブル論理回路セル間で接続されている。
【００１１】
上記ワード線ＷＬ及び配線Ａ、Ｃ、Ｃ′はそれぞれ第１層目の金属（例えばアルミニウム）配線層を用いて構成され、ビット線ＢＬ、／ＢＬ及び配線Ｂ、Ｂ′、Ｄはそれぞれ第２層目の金属（例えばアルミニウム）配線層を用いて構成されている。
【００１２】
図９は上記図８のプログラマブル論理回路セルからＮＡＮＤゲート回路６１及びこのＮＡＮＤゲート回路６１の入力ノード側に接続されたスイッチ用のＮチャネルＭＯＳトランジスタ６１〜６４を抜き出して示したものである。
【００１３】
図１０は上記図８の回路を集積化した場合に１本のワード線ＷＬに接続され、互いに隣接した２個のＲＡＭセルの一部の構成を示すパターン平面図である。図中、太い実線で示した部分は前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のソース、ドレイン領域となる拡散領域７１である。また、前記ビット線ＢＬ、／ＢＬ及び配線Ｂ、Ｂ′、Ｄ（配線Ｂ′、Ｄは図示せず）は第１層目のアルミニウム配線層を用いて構成されており、ワード線ＷＬは図中、小丸を付した第２層目のアルミニウム配線層を用いて構成されている。また、図中、前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のゲート電極７２は、図中、左下がりの斜線を付した多結晶シリコン配線層を用いて構成されている。そして、ビット線ＢＬ、／ＢＬは、図中、右下がりの破線による斜線を付したコンタクト７３を介して上記各拡散領域７１に接続されている。また、ワード線ＷＬと各ゲート電極７２との相互接続は、第２層目のアルミニウム配線層からなるワード線ＷＬと第１層目のアルミニウム配線層とをビア・コンタクト７４を介して接続し、さらに第１層目のアルミニウム配線層と多結晶シリコン配線層からなるゲート電極７２とをコンタクト７５を介して接続することにより行われる。なお、図中の回路部分とはプログラマブル論理回路セルの他の部分が形成される領域を示している。
【００１４】
【発明が解決しようとする課題】
上記のように記憶回路と論理回路とを混在させた場合、論理回路を設けたことによりレイアウト上の制約が増加する。つまり、集積度を大きくするためにはＲＡＭセル上にも配線を配置しなければならない。この配線は本来、ＲＡＭセルには必要のないものであるため、従来のＲＡＭセルのパターンをそのまま用いると配線のための領域が不足する。そして、前記図１０のパターン平面図に示すように、各プログラマブル論理回路セルでは図中の縦方向にビット線ＢＬ、／ＢＬ及び配線Ｂもしくは配線Ｄからなる３本の配線を設ける必要があるため、各セルの図１０中の横方向における寸法が大きなものとなる。この結果、チップ面積の増加及びそれによる歩留りの低下を招き、ひいては製造コストの大幅な増大につながる。
【００１５】
この発明は上記のような事情を考慮してなされたものであり、その目的は従来に比べてチップ面積の増大を防止することができると共に歩留まり良く製造できる論理回路を提供することである。
【００１７】
【課題を解決するための手段】
この発明の論理回路は、それぞれ相補な一対のデータを記憶する第１乃至第４の記憶回路セルを含む行列状に配置された複数の記憶回路セルと、上記複数の記憶回路セルをアクセスするための信号が伝達される複数の信号線からなる記憶回路アクセス線と、上記複数の記憶回路セルに対する書き込みデータ及び各記憶回路セルからの読み出しデータが伝達される複数の信号線からなるデータ線と、第１乃至第５の配線と、第１、第２の入力ノード及び出力ノードを有し、出力ノードが上記第５の配線に接続された論理ゲート回路と、ソース、ドレイン間が上記第１の配線と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記第１の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第１のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第２の配線と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記第１の記憶回路セルに記憶された相補な一対のデータの他方がゲートに供給される第２のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第３の配線と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記第２の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第３のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第４の配線と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記第２の記憶回路セルに記憶された相補な一対のデータの他方がゲートに供給される第４のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第１の配線と上記第５の配線との間に挿入され、上記第３の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第５のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第４の配線と上記第５の配線との間に挿入され、上記第４の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第６のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が電源電位と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記論理ゲート回路の出力ノードの信号がゲートに供給される第１のＰチャネルＭＯＳトランジスタと、ソース、ドレイン間が電源電位と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記論理ゲート回路の出力ノードの信号がゲートに供給される第２のＰチャネルＭＯＳトランジスタとを具備したことを特徴とする。
【００１９】
【作用】
この発明の論理回路では、第１乃至第６のＮチャネルＭＯＳトランジスタを設けることにより、記憶回路セルの記憶内容に応じてプログラム可能な論理回路を構成することができる。
【００２０】
【実施例】
以下、図面を参照してこの発明を実施例により説明する。
図１はこの発明の一実施例に係るプログラマブル論理回路で使用されるプログラマブル論理回路セル１個分の構成を示す回路図である。
【００２１】
図中、一点鎖線で囲まれた領域１０はプログラマブル論理回路セル１個分を示している。図示のように各プログラマブル論理回路セルには、それぞれ前記図４の場合と同様に、ＣＭＯＳインバータＩ１ 、Ｉ２ 及びＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ からなる４個のＲＡＭセル５０−１ 〜５０−４ が設けられている。これら４個のＲＡＭセル５０−１ 〜５０−４ は、図示しない他のプログラマブル論理回路セル内のＲＡＭセルと共にマトリクス状に配置されている。
【００２２】
また、各プログラマブル論理回路セル毎に、４本のワード線ＷＬｍ０，ＷＬｍ１、ＷＬ（ｍ＋１）０，ＷＬ（ｍ＋１）１と２組の配線ＡとＣ、Ｃ′が図中の横方向（列方向）に延長して設けられている。さらに２本のビット線ＢＬ（ｎ−１） ，ＢＬｎ と２組の配線Ｂ、Ｂ′とＤが図中の縦方向（行方向）に延長して設けられている。なお、図では隣接したプログラマブル論理回路セルのビット線ＢＬ（ｎ＋１） も図示されている。上記配線Ａ、Ｂ、Ｂ′、Ｃ、Ｃ′、Ｄはそれぞれ従来と同じ配線である。
【００２３】
ここで、上記４個のＲＡＭセル５０−１ 〜５０−４ のうち、同一列に配置された２個のＲＡＭセル５０−１ 〜５０−２ の一方のＲＡＭセル５０−１ は上記ワード線ＷＬｍ０に接続され、他方のＲＡＭセル５０−２ は上記ワード線ＷＬｍ１に接続されている。同様に同一列に配置された２個のＲＡＭセル５０−３ 、５０−４ の一方のＲＡＭセル５０−３ は上記ワード線ＷＬ（ｍ＋１）０に接続され、他方のＲＡＭセル５０−４ は上記ワード線ＷＬ（ｍ＋１）１に接続されている。すなわち、同一列で互いに隣り合う２個のＲＡＭセルについては２本のワード線のうちのそれぞれ異なるワード線が接続される。
【００２４】
また、上記４個のＲＡＭセル５０−１ 〜５０−４ のうち、同一行に配置された２個のＲＡＭセル５０−１ 、５０−３ は上記ビット線ＢＬ（ｎ−１） とＢＬｎ に接続されている。さらに、同一行に配置された２個のＲＡＭセル５０−２ 、５０−４ は上記ビット線ＢＬｎ とＢＬ（ｎ＋１） に接続されている。すなわち、各ＲＡＭセルにはそれぞれ２本のビット線が接続されるが、同一列で互いに隣り合う２個のＲＡＭセルに関してはその２本のうち１本のビット線は共通にされている。
【００２５】
さらに、各プログラマブル論理回路セル毎に、論理回路としてＣＭＯＳ型の２入力ＮＡＮＤゲート回路１１が設けられている。そして、このＮＡＮＤゲート回路１１の一方の入力ノード１２と上記配線Ａとの間には、上記ＲＡＭセル５０−１ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１３のソース、ドレイン間が挿入されている。上記入力ノード１２と上記配線Ｂとの間には、上記ＲＡＭセル５０−１ の他方の記憶データであるインバータＩ２ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１４のソース、ドレイン間が挿入されている。上記ＮＡＮＤゲート回路１１の他方の入力ノード１５と上記配線Ｃとの間には、上記ＲＡＭセル５０−３ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１６のソース、ドレイン間が挿入されている。上記入力ノード１５と上記配線Ｄとの間には、上記ＲＡＭセル５０−３ の他方の記憶データであるインバータＩ２ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１７のソース、ドレイン間が挿入されている。
【００２６】
上記ＮＡＮＤゲート回路１１の出力ノード１８は上記配線Ｃ′に接続されている。上記出力ノード１８と上記配線Ａとの間には、上記ＲＡＭセル５０−２ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１９のソース、ドレイン間が挿入されている。上記出力ノード１８と上記配線Ｄとの間には、上記ＲＡＭセル５０−４ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ２０のソース、ドレイン間が挿入されている。
【００２７】
また、上記ＮＡＮＤゲート回路１１の一方の入力ノード１２と電源電位（論理１に相当）との間にはＰチャネルＭＯＳトランジスタ２１のソース、ドレイン間が、他方の入力ノード１５と電源電位との間にはＰチャネルＭＯＳトランジスタ２２のソース、ドレイン間がそれぞれ挿入されており、両ＭＯＳトランジスタ２１、２２のゲートは共にＮＡＮＤゲート回路１１の出力ノード１８に接続されている。
【００２８】
上記配線のうち、各ワード線はＭＯＳトランジスタのゲート電極と同じ配線、例えば多結晶シリコン配線層を用いて構成され、各ビット線、配線Ｂ、Ｂ′、Ｄはそれぞれ第１層目の金属（例えばアルミニウム）配線層を用いて構成され、さらに配線Ａ、Ｃ、Ｃ′はそれぞれ第２層目の金属（例えばアルミニウム）配線層を用いて構成されている。なお、従来と同様に配線Ｂ、Ｂ′Ｄを第２層目の金属配線層で、配線Ａ、Ｃ、Ｃ′を第１層目の金属配線層で構成してもよい。
【００２９】
また、上記ＲＡＭセル５０−１ 〜５０−４ は、従来と同様に、前記図７に示すように、ロー・デコーダ５１、カラム・デコーダ５２、センス回路／書き込み回路５３と共に半導体記憶装置を構成している。
【００３０】
図２は複数のプログラマブル論理回路セルがマトリクス状態に配置されたプログラマブル論理回路において、ある列で隣接して設けられている４個のＲＡＭセル５０−（ｎ−１） 、５０−ｎ 、５０−（ｎ＋１） 、５０−（ｎ＋２） を抜き出して示している。また、図３は、図１のプログラマブル論理回路セルから論理回路を抜き出して示している。
【００３１】
さらに、図４は上記図１の回路を集積化した場合に１対のワード線ＷＬｍ０、ＷＬｍ１に接続され、互いに隣接した２個のＲＡＭセルの一部の構成を示すパターン平面図である。図中、太い実線で示した部分は前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のソース、ドレイン領域となる拡散領域７１である。また、前記ビット線ＢＬｎ 、ＢＬ（ｎ＋１） 、…及び配線Ｂ、Ｂ′、Ｄは第１層目のアルミニウム配線層を用いて構成されており、ワード線ＷＬｍ０、ＷＬｍ１、…はそれぞれ図中、小丸を付した第２層目のアルミニウム配線層を用いて構成されている。また、図中、前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のゲート電極７２は、図中、左下がりの斜線を付した多結晶シリコン配線層を用いて構成されている。そして、ビット線ＢＬｎ 、ＢＬ（ｎ＋１） 、…は、図中、右下がりの破線による斜線を付したコンタクト７３を介して上記各拡散領域７１に接続されている。また、ワード線ＷＬｍ０、ＷＬｍ１、…と各ゲート電極７２との相互接続は、第２層目のアルミニウム配線層からなるワード線と第１層目のアルミニウム配線層とをビア・コンタクト７４を介して接続し、さらに第１層目のアルミニウム配線層と多結晶シリコン配線層からなるゲート電極７２とをコンタクト７５を介して接続することにより行われる。なお、図中の回路部分とはこの場合もプログラマブル論理回路セルの他の部分が形成される領域を示している。
【００３２】
次に上記のように構成されたプログラマブル論理回路の動作を説明する。まず、各ＲＡＭセルに対するデータの書き込み動作及び各ＲＡＭセルからの読み出し動作は次のようにして行われる。
【００３３】
すなわち、図２において、ＲＡＭセルの各列毎に２本ずつ設けられている２本のワード線ＷＬｍ０、ＷＬｍ１のうち例えばＷＬｍ０を論理１にする。このとき、このワード線ＷＬｍ０で選択されるＲＡＭセル５０−（ｎ−１） 、５０−（ｎ＋１） に接続されているそれぞれ各２本のビット線ＢＬ（ｎ−２） とＢＬ（ｎ−１） 、ＢＬｎ とＢＬ（ｎ＋１） が前記カラム・デコーダ５２で選ばれ、読み出しみ時であれば、ＲＡＭセル５０−（ｎ−１） 、５０−（ｎ＋１） のデータがビット線ＢＬ（ｎ−２） とＢＬ（ｎ−１） 、ＢＬｎ とＢＬ（ｎ＋１） を通じて読み出しされ、書き込み時であれば、同じビット線を介して各データがＲＡＭセル５０−（ｎ−１） 、５０−（ｎ＋１） に書き込まれる。
【００３４】
次に２本のワード線ＷＬｍ０、ＷＬｍ１のうちＷＬｍ１を論理１にする。このとき、このワード線ＷＬｍ１で選択されるＲＡＭセル５０−ｎ 、５０−（ｎ＋２） に接続されているそれぞれ各２本のビット線ＢＬ（ｎ−１） とＢＬｎ 、ＢＬ（ｎ＋１） とＢＬ（ｎ＋２） が前記カラム・デコーダ５２で選ばれ、読み出しみ時であれば、これらＲＡＭセル５０−ｎ 、５０−（ｎ−２） のデータが対応するビット線ＢＬ（ｎ−１） とＢＬｎ 、ＢＬ（ｎ＋１） とＢＬ（ｎ＋２） それぞれを通じて読み出しされ、書き込み時であれば、同じビット線を介して各データがＲＡＭセルに書き込まれる。なお、２本のワード線ＷＬｍ０、ＷＬｍ１のうちどちらを先に論理１に設定してもよい。
【００３５】
このようにすると、ＲＡＭセル１個当たりのビット線の本数は実質的に１本となり、従来の２本のビット線を個別に持つＲＡＭセルとほぼ同じ面積で、図中の縦方向に延長された配線を１本余分に設けることができる。この余分に設ける配線として前記の配線Ｂ、Ｂ′もしくは配線Ｄのいずれかとすれば、図４のパターンにおける横方向の寸法を、前記図１０に示す従来例の場合よりも配線１本分だけ短くすることができる。また、図１０中の縦方向では２本のワード線を通しても１個のセルの寸法は従来と変わらない。このため、多数のセルを集積化する際にチップ面積の増大を防止することができると共に歩留り良く製造をすることができる。
【００３６】
次に、各ＲＡＭセルに対するデータの書き込み後に、ＲＡＭセルの記憶データによって論理回路を制御する際の動作を説明する。いま、例えば図１の回路セルにおいて、ＲＡＭセル５０−１ 、５０−３ でそれぞれ一方の記憶データであるインバータＩ１ の出力が論理１、ＲＡＭセル５０−２ 、５０−４ でそれぞれ一方の記憶データであるインバータＩ１ の出力が論理０となるようにデータが記憶されているといる。このとき、図３においてＭＯＳトランジスタ１３、１６がそれぞれオンし、ＭＯＳトランジスタ１４、１７がそれぞれオフするため、配線ＡとＣの信号がＮＡＮＤゲート回路１１に供給され、このＮＡＮＤゲート回路１１の出力が配線Ｃ′を介して隣接するプログラマブル論理回路セルに供給される。
【００３７】
また、ＲＡＭセル５０−１ 、５０−３ でそれぞれ他方の記憶データであるインバータＩ２ の出力が論理１、ＲＡＭセル５０−２ 、５０−４ でそれぞれ一方の記憶データであるインバータＩ１ の出力が論理０となるようにデータが記憶されている場合には、図３においてＭＯＳトランジスタ１４、１７がそれぞれオンし、ＭＯＳトランジスタ１３、１６がそれぞれオフするため、配線ＢとＤの信号がＮＡＮＤゲート回路１１に供給され、このＮＡＮＤゲート回路１１の出力が配線Ｃ′を介して隣接するプログラマブル論理回路セルに供給される。
【００３８】
このようにして各ＲＡＭセルの記憶データに応じてＮＡＮＤゲート回路１１に対する入力と出力が変更され、プログラマブル論理回路全体で所望の機能が得られるように回路設定することができる。
【００３９】
ところで、前記図９に示す従来回路では、本発明の図３の回路中のＰチャネルＭＯＳトランジスタ２１、２２に相当するものは設けられていない。図９中の各ＮチャネルＭＯＳトランジスタ６２、６３、６４、６５は配線Ａ、Ｂ、Ｃ、Ｄに伝達される信号を選択してＮＡＮＤゲート回路６１に供給する。そして論理１の信号が通過するとき、この信号電位がＮチャネルＭＯＳトランジスタのバックゲート・バイアス効果により低下することが知られている。電位が下がったとしても論理的には１であるため、ＮＡＮＤゲート回路６１には所定の出力が得られる。しかし、ＣＭＯＳ型のＮＡＮＤゲート回路６１を構成するＰチャネル及びＮチャネルのＭＯＳトランジスタのゲートには電源電位よりも低下した信号電位が供給されるので、完全にオフ状態となるべきはずのＰチャネルＭＯＳトランジスタに電流が流れる場合がある。このとき、ＮチャネルのＭＯＳトランジスタはオン状態なので、電源と接地との間に貫通電流が流れ、消費電流が非常に大きなものとなる。
【００４０】
この発明による図３の回路では、ＮＡＮＤゲート回路１１の入力ノード１２、１５と電源電位との間にＰチャネルＭＯＳトランジスタ２１、２２が挿入されており、そのゲートにはＮＡＮＤゲート回路１１の出力ノード１８の信号が供給されている。いま、例えばＮチャネルＭＯＳトランジスタ１３を介してＮＡＮＤゲート回路１１の一方の入力ノード１２に電源電位よりも低下した論理１の信号電位が供給されたとする。このとき、ＮＡＮＤゲート回路１１の出力ノード１８の信号は論理は０となり、この信号がゲートに入力するＰチャネルＭＯＳトランジスタ２１はオン状態になり、ＮＡＮＤゲート回路１１の一方の入力ノード１２の信号電位は電源電位まで持ち上げられる。従って、従来のようなＮＡＮＤゲート回路における貫通電流は発生せず、従来に比べて消費電流を削減することができる。
【００４１】
なお、この発明は上記実施例に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記実施例では１本のビット線を２個のＲＡＭセルで共有する場合について説明したが、さらに３個以上のＲＡＭセルで１本のビット線を共有させるようにしてもよい。
【００４２】
さらにこの発明は１個のＲＡＭセルに複数のビット線対を持つ記憶装置、例えばデュアル・ポートＲＡＭ等の半導体記憶装置にも実施が可能であることはいうまでもない。また、その他、連想メモリ、マイクロコンピュータに内蔵されるレジスタ回路等の記憶装置、さらにはロジック回路を含まないＲＡＭセルマトリクスそのものにも実施することができる。
【００４３】
【発明の効果】
以上説明したようにこの発明によれば、従来に比べて１セル当りのサイズを縮小でき、これによりチップ面積の増大を防止することができると共に歩留まり良く製造できる論理回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るプログラマブル論理回路で使用されるプログラマブル論理回路セル１個分の構成を示す回路図。
【図２】上記実施例のプログラマブル論理回路においてある列で隣接して設けられている複数のＲＡＭセルを抜き出して示す図。
【図３】図１のプログラマブル論理回路セルから論理回路を抜き出して示す図。
【図４】図１のプログラマブル論理回路を集積化した際の一部のパターン平面図。
【図５】ランダム・アクセス・メモリセル（ＲＡＭセル）の回路図。
【図６】図５のランダム・アクセス・メモリセルの一部を具体化して示す回路図。
【図７】図５のＲＡＭセルを多数マトリクス状に配置して構成される半導体記憶装置のブロック図。
【図８】従来のプログラマブル論理回路セルの回路図。
【図９】図８の回路から一部を抜き出して示す図。
【図１０】図８のプログラマブル論理回路を集積化した際の一部のパターン平面図。
【符号の説明】
５０−１ 〜５０−４ ，５０−（ｎ−１） ，５０−ｎ ，５０−（ｎ＋１） ，５０−（ｎ＋２） …ＲＡＭセル、ＷＬｍ０，ＷＬｍ１，ＷＬ（ｍ＋１）０，ＷＬ（ｍ＋１）１…ワード線、Ａ，Ｂ，Ｂ′，Ｃ，Ｃ′，Ｄ…配線、ＢＬ（ｎ−２） ，ＢＬ（ｎ−１） ，ＢＬｎ ，ＢＬ（ｎ＋１） ，ＢＬ（ｎ＋２） …ビット線、１１…２入力ＮＡＮＤゲート回路、１３，１４，１６，１７，１９，２０…ＮチャネルＭＯＳトランジスタ、２１，２２…ＰチャネルＭＯＳトランジスタ。
【産業上の利用分野】
この発明は半導体記憶装置及びこの記憶装置の記憶内容に応じてプログラム可能な論理回路に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表的なものとして、従来では、図５に示すように２個のＣＭＯＳインバータＩ1、Ｉ2と、２個のトランスファゲート用のＮチャネルＭＯＳトランジスタＮ1、Ｎ2とからなるランダム・アクセス・メモリセル（以下、ＲＡＭセルと称する）を複数個設けてマトリクス状に配置したものが良く知られている。
【０００３】
また、図６は図５のＲＡＭセル中の２個のＣＭＯＳインバータＩ１ 、Ｉ２ を具体化した回路図であり、それぞれＰチャネルとＮチャネルのＭＯＳトランジスタで構成されている。なお、図５及び図６において、ＷＬはＲＡＭセルを選択するためのワード線であり、ＢＬ、／ＢＬはＲＡＭセルに対する書き込みデータもしくはＲＡＭセルからの読み出しデータが伝達されるビット線である。
【０００４】
ここで、図５のＲＡＭセルの動作の概略を説明する。
ＲＡＭセルからデータを読み出すか、ＲＡＭセルにデータを書き込むか、いずれかの動作を行う場合、ワード線ＷＬを論理１にする。すると、ＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ がオン状態になり、２個のインバータＩ１ 、Ｉ２ がビット線ＢＬ、／ＢＬにそれぞれ接続される。読み出しの場合は２個のインバータＩ１ 、Ｉ２ の出力がビット線ＢＬ、／ＢＬにそれぞれ伝達され、図示しないセンス回路でビット線の電位差が検出される。書き込みの場合には、ビット線ＢＬ、／ＢＬに相補的なデータが図示しない書き込み回路から与えられる。また、書き込みも読み出しも行わないときにワード線ＷＬは論理０にしておく。
【０００５】
図５のような構成のＲＡＭセルを多数、マトリクス状（行列状）に配置することによって半導体記憶装置が構成される。図７はこの半導体記憶装置の概略的な構成を示すブロック図であり、ＲＡＭセル５０はロー・デコーダ５１とカラム・デコーダ５２により選択され、選択されたＲＡＭセル５０に対するデータの読み出し及び書き込みがセンス回路／書き込み回路５３によって行われる。
【０００６】
この半導体記憶装置では、外部アドレスに応じてロー・デコーダ５１により横一列分のＲＡＭセルが、外部アドレスに応じてカラム・デコーダ５２により縦一行分のＲＡＭセルがそれぞれ選択されることにより１個のＲＡＭセル５０が選択され、この選択されたＲＡＭセル５０に対するデータの書き込みもしくは選択されたＲＡＭセル５０からのデータ読み出しがセンス回路／書き込み回路５３で行われる。
【０００７】
一方、上記のような半導体記憶装置を内蔵し、この記憶装置の記憶データによって論理回路を制御するという集積回路が開発、実用化されている。このような集積回路は一般にプログラマブル論理回路と称されている。
【０００８】
図８はＣＭＯＳ型の２入力ＮＡＮＤ回路を論理回路として用いたプログラマブル論理回路の従来の構成を示すものであり、プログラマブル論理回路セル１個分が図示されている。なお、実際のプログラマブル論理回路ではこのような回路セルが多数設けられ、これらがマトリクス状に配置されている。
【０００９】
図８の回路では４個のＲＡＭセル５０−１ 〜５０−４ が示されており、その他に論理回路として１個の２入力ＮＡＮＤゲート回路６１が設けられ、このＮＡＮＤゲート回路６１の入力ノードと出力ノードには上記４個のＲＡＭセル５０−１ 〜５０−４ の記憶データに応じて制御されるスイッチ用のＮチャネルＭＯＳトランジスタ６２〜６７が接続されている。また、ＷＬ及びＢＬ、／ＢＬはＲＡＭセルに関係したワード線及びビット線である。また、Ａ、Ｂ、Ｂ′、Ｃ、Ｃ′及びＤはそれぞれ論理回路に関係した配線である。例えば、Ａは横方向の長距離配線、Ｂ、Ｂ′は縦方向の短距離配線、Ｃ、Ｃ′は縦方向の短距離配線、Ｄは縦方向の長距離配線である。
【００１０】
ここで、短距離配線とは隣接するプログラマブル論理回路セルどうしを接続するものを、長距離配線とは隣接するプログラマブル論理回路セルよりも遠く離れたところに存在するプログラマブル論理回路セルとの接続を行うものをそれぞれいう。なお、配線ＢとＢ´、ＣとＣ´はそれぞれ隣接した２個のプログラマブル論理回路セル間で接続されている。
【００１１】
上記ワード線ＷＬ及び配線Ａ、Ｃ、Ｃ′はそれぞれ第１層目の金属（例えばアルミニウム）配線層を用いて構成され、ビット線ＢＬ、／ＢＬ及び配線Ｂ、Ｂ′、Ｄはそれぞれ第２層目の金属（例えばアルミニウム）配線層を用いて構成されている。
【００１２】
図９は上記図８のプログラマブル論理回路セルからＮＡＮＤゲート回路６１及びこのＮＡＮＤゲート回路６１の入力ノード側に接続されたスイッチ用のＮチャネルＭＯＳトランジスタ６１〜６４を抜き出して示したものである。
【００１３】
図１０は上記図８の回路を集積化した場合に１本のワード線ＷＬに接続され、互いに隣接した２個のＲＡＭセルの一部の構成を示すパターン平面図である。図中、太い実線で示した部分は前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のソース、ドレイン領域となる拡散領域７１である。また、前記ビット線ＢＬ、／ＢＬ及び配線Ｂ、Ｂ′、Ｄ（配線Ｂ′、Ｄは図示せず）は第１層目のアルミニウム配線層を用いて構成されており、ワード線ＷＬは図中、小丸を付した第２層目のアルミニウム配線層を用いて構成されている。また、図中、前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のゲート電極７２は、図中、左下がりの斜線を付した多結晶シリコン配線層を用いて構成されている。そして、ビット線ＢＬ、／ＢＬは、図中、右下がりの破線による斜線を付したコンタクト７３を介して上記各拡散領域７１に接続されている。また、ワード線ＷＬと各ゲート電極７２との相互接続は、第２層目のアルミニウム配線層からなるワード線ＷＬと第１層目のアルミニウム配線層とをビア・コンタクト７４を介して接続し、さらに第１層目のアルミニウム配線層と多結晶シリコン配線層からなるゲート電極７２とをコンタクト７５を介して接続することにより行われる。なお、図中の回路部分とはプログラマブル論理回路セルの他の部分が形成される領域を示している。
【００１４】
【発明が解決しようとする課題】
上記のように記憶回路と論理回路とを混在させた場合、論理回路を設けたことによりレイアウト上の制約が増加する。つまり、集積度を大きくするためにはＲＡＭセル上にも配線を配置しなければならない。この配線は本来、ＲＡＭセルには必要のないものであるため、従来のＲＡＭセルのパターンをそのまま用いると配線のための領域が不足する。そして、前記図１０のパターン平面図に示すように、各プログラマブル論理回路セルでは図中の縦方向にビット線ＢＬ、／ＢＬ及び配線Ｂもしくは配線Ｄからなる３本の配線を設ける必要があるため、各セルの図１０中の横方向における寸法が大きなものとなる。この結果、チップ面積の増加及びそれによる歩留りの低下を招き、ひいては製造コストの大幅な増大につながる。
【００１５】
この発明は上記のような事情を考慮してなされたものであり、その目的は従来に比べてチップ面積の増大を防止することができると共に歩留まり良く製造できる論理回路を提供することである。
【００１７】
【課題を解決するための手段】
この発明の論理回路は、それぞれ相補な一対のデータを記憶する第１乃至第４の記憶回路セルを含む行列状に配置された複数の記憶回路セルと、上記複数の記憶回路セルをアクセスするための信号が伝達される複数の信号線からなる記憶回路アクセス線と、上記複数の記憶回路セルに対する書き込みデータ及び各記憶回路セルからの読み出しデータが伝達される複数の信号線からなるデータ線と、第１乃至第５の配線と、第１、第２の入力ノード及び出力ノードを有し、出力ノードが上記第５の配線に接続された論理ゲート回路と、ソース、ドレイン間が上記第１の配線と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記第１の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第１のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第２の配線と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記第１の記憶回路セルに記憶された相補な一対のデータの他方がゲートに供給される第２のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第３の配線と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記第２の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第３のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第４の配線と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記第２の記憶回路セルに記憶された相補な一対のデータの他方がゲートに供給される第４のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第１の配線と上記第５の配線との間に挿入され、上記第３の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第５のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が上記第４の配線と上記第５の配線との間に挿入され、上記第４の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第６のＮチャネルＭＯＳトランジスタと、ソース、ドレイン間が電源電位と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記論理ゲート回路の出力ノードの信号がゲートに供給される第１のＰチャネルＭＯＳトランジスタと、ソース、ドレイン間が電源電位と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記論理ゲート回路の出力ノードの信号がゲートに供給される第２のＰチャネルＭＯＳトランジスタとを具備したことを特徴とする。
【００１９】
【作用】
この発明の論理回路では、第１乃至第６のＮチャネルＭＯＳトランジスタを設けることにより、記憶回路セルの記憶内容に応じてプログラム可能な論理回路を構成することができる。
【００２０】
【実施例】
以下、図面を参照してこの発明を実施例により説明する。
図１はこの発明の一実施例に係るプログラマブル論理回路で使用されるプログラマブル論理回路セル１個分の構成を示す回路図である。
【００２１】
図中、一点鎖線で囲まれた領域１０はプログラマブル論理回路セル１個分を示している。図示のように各プログラマブル論理回路セルには、それぞれ前記図４の場合と同様に、ＣＭＯＳインバータＩ１ 、Ｉ２ 及びＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ からなる４個のＲＡＭセル５０−１ 〜５０−４ が設けられている。これら４個のＲＡＭセル５０−１ 〜５０−４ は、図示しない他のプログラマブル論理回路セル内のＲＡＭセルと共にマトリクス状に配置されている。
【００２２】
また、各プログラマブル論理回路セル毎に、４本のワード線ＷＬｍ０，ＷＬｍ１、ＷＬ（ｍ＋１）０，ＷＬ（ｍ＋１）１と２組の配線ＡとＣ、Ｃ′が図中の横方向（列方向）に延長して設けられている。さらに２本のビット線ＢＬ（ｎ−１） ，ＢＬｎ と２組の配線Ｂ、Ｂ′とＤが図中の縦方向（行方向）に延長して設けられている。なお、図では隣接したプログラマブル論理回路セルのビット線ＢＬ（ｎ＋１） も図示されている。上記配線Ａ、Ｂ、Ｂ′、Ｃ、Ｃ′、Ｄはそれぞれ従来と同じ配線である。
【００２３】
ここで、上記４個のＲＡＭセル５０−１ 〜５０−４ のうち、同一列に配置された２個のＲＡＭセル５０−１ 〜５０−２ の一方のＲＡＭセル５０−１ は上記ワード線ＷＬｍ０に接続され、他方のＲＡＭセル５０−２ は上記ワード線ＷＬｍ１に接続されている。同様に同一列に配置された２個のＲＡＭセル５０−３ 、５０−４ の一方のＲＡＭセル５０−３ は上記ワード線ＷＬ（ｍ＋１）０に接続され、他方のＲＡＭセル５０−４ は上記ワード線ＷＬ（ｍ＋１）１に接続されている。すなわち、同一列で互いに隣り合う２個のＲＡＭセルについては２本のワード線のうちのそれぞれ異なるワード線が接続される。
【００２４】
また、上記４個のＲＡＭセル５０−１ 〜５０−４ のうち、同一行に配置された２個のＲＡＭセル５０−１ 、５０−３ は上記ビット線ＢＬ（ｎ−１） とＢＬｎ に接続されている。さらに、同一行に配置された２個のＲＡＭセル５０−２ 、５０−４ は上記ビット線ＢＬｎ とＢＬ（ｎ＋１） に接続されている。すなわち、各ＲＡＭセルにはそれぞれ２本のビット線が接続されるが、同一列で互いに隣り合う２個のＲＡＭセルに関してはその２本のうち１本のビット線は共通にされている。
【００２５】
さらに、各プログラマブル論理回路セル毎に、論理回路としてＣＭＯＳ型の２入力ＮＡＮＤゲート回路１１が設けられている。そして、このＮＡＮＤゲート回路１１の一方の入力ノード１２と上記配線Ａとの間には、上記ＲＡＭセル５０−１ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１３のソース、ドレイン間が挿入されている。上記入力ノード１２と上記配線Ｂとの間には、上記ＲＡＭセル５０−１ の他方の記憶データであるインバータＩ２ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１４のソース、ドレイン間が挿入されている。上記ＮＡＮＤゲート回路１１の他方の入力ノード１５と上記配線Ｃとの間には、上記ＲＡＭセル５０−３ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１６のソース、ドレイン間が挿入されている。上記入力ノード１５と上記配線Ｄとの間には、上記ＲＡＭセル５０−３ の他方の記憶データであるインバータＩ２ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１７のソース、ドレイン間が挿入されている。
【００２６】
上記ＮＡＮＤゲート回路１１の出力ノード１８は上記配線Ｃ′に接続されている。上記出力ノード１８と上記配線Ａとの間には、上記ＲＡＭセル５０−２ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ１９のソース、ドレイン間が挿入されている。上記出力ノード１８と上記配線Ｄとの間には、上記ＲＡＭセル５０−４ の一方の記憶データであるインバータＩ１ の出力がゲートに供給されるＮチャネルＭＯＳトランジスタ２０のソース、ドレイン間が挿入されている。
【００２７】
また、上記ＮＡＮＤゲート回路１１の一方の入力ノード１２と電源電位（論理１に相当）との間にはＰチャネルＭＯＳトランジスタ２１のソース、ドレイン間が、他方の入力ノード１５と電源電位との間にはＰチャネルＭＯＳトランジスタ２２のソース、ドレイン間がそれぞれ挿入されており、両ＭＯＳトランジスタ２１、２２のゲートは共にＮＡＮＤゲート回路１１の出力ノード１８に接続されている。
【００２８】
上記配線のうち、各ワード線はＭＯＳトランジスタのゲート電極と同じ配線、例えば多結晶シリコン配線層を用いて構成され、各ビット線、配線Ｂ、Ｂ′、Ｄはそれぞれ第１層目の金属（例えばアルミニウム）配線層を用いて構成され、さらに配線Ａ、Ｃ、Ｃ′はそれぞれ第２層目の金属（例えばアルミニウム）配線層を用いて構成されている。なお、従来と同様に配線Ｂ、Ｂ′Ｄを第２層目の金属配線層で、配線Ａ、Ｃ、Ｃ′を第１層目の金属配線層で構成してもよい。
【００２９】
また、上記ＲＡＭセル５０−１ 〜５０−４ は、従来と同様に、前記図７に示すように、ロー・デコーダ５１、カラム・デコーダ５２、センス回路／書き込み回路５３と共に半導体記憶装置を構成している。
【００３０】
図２は複数のプログラマブル論理回路セルがマトリクス状態に配置されたプログラマブル論理回路において、ある列で隣接して設けられている４個のＲＡＭセル５０−（ｎ−１） 、５０−ｎ 、５０−（ｎ＋１） 、５０−（ｎ＋２） を抜き出して示している。また、図３は、図１のプログラマブル論理回路セルから論理回路を抜き出して示している。
【００３１】
さらに、図４は上記図１の回路を集積化した場合に１対のワード線ＷＬｍ０、ＷＬｍ１に接続され、互いに隣接した２個のＲＡＭセルの一部の構成を示すパターン平面図である。図中、太い実線で示した部分は前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のソース、ドレイン領域となる拡散領域７１である。また、前記ビット線ＢＬｎ 、ＢＬ（ｎ＋１） 、…及び配線Ｂ、Ｂ′、Ｄは第１層目のアルミニウム配線層を用いて構成されており、ワード線ＷＬｍ０、ＷＬｍ１、…はそれぞれ図中、小丸を付した第２層目のアルミニウム配線層を用いて構成されている。また、図中、前記トランスファゲート用のＮチャネルＭＯＳトランジスタＮ１ 、Ｎ２ のゲート電極７２は、図中、左下がりの斜線を付した多結晶シリコン配線層を用いて構成されている。そして、ビット線ＢＬｎ 、ＢＬ（ｎ＋１） 、…は、図中、右下がりの破線による斜線を付したコンタクト７３を介して上記各拡散領域７１に接続されている。また、ワード線ＷＬｍ０、ＷＬｍ１、…と各ゲート電極７２との相互接続は、第２層目のアルミニウム配線層からなるワード線と第１層目のアルミニウム配線層とをビア・コンタクト７４を介して接続し、さらに第１層目のアルミニウム配線層と多結晶シリコン配線層からなるゲート電極７２とをコンタクト７５を介して接続することにより行われる。なお、図中の回路部分とはこの場合もプログラマブル論理回路セルの他の部分が形成される領域を示している。
【００３２】
次に上記のように構成されたプログラマブル論理回路の動作を説明する。まず、各ＲＡＭセルに対するデータの書き込み動作及び各ＲＡＭセルからの読み出し動作は次のようにして行われる。
【００３３】
すなわち、図２において、ＲＡＭセルの各列毎に２本ずつ設けられている２本のワード線ＷＬｍ０、ＷＬｍ１のうち例えばＷＬｍ０を論理１にする。このとき、このワード線ＷＬｍ０で選択されるＲＡＭセル５０−（ｎ−１） 、５０−（ｎ＋１） に接続されているそれぞれ各２本のビット線ＢＬ（ｎ−２） とＢＬ（ｎ−１） 、ＢＬｎ とＢＬ（ｎ＋１） が前記カラム・デコーダ５２で選ばれ、読み出しみ時であれば、ＲＡＭセル５０−（ｎ−１） 、５０−（ｎ＋１） のデータがビット線ＢＬ（ｎ−２） とＢＬ（ｎ−１） 、ＢＬｎ とＢＬ（ｎ＋１） を通じて読み出しされ、書き込み時であれば、同じビット線を介して各データがＲＡＭセル５０−（ｎ−１） 、５０−（ｎ＋１） に書き込まれる。
【００３４】
次に２本のワード線ＷＬｍ０、ＷＬｍ１のうちＷＬｍ１を論理１にする。このとき、このワード線ＷＬｍ１で選択されるＲＡＭセル５０−ｎ 、５０−（ｎ＋２） に接続されているそれぞれ各２本のビット線ＢＬ（ｎ−１） とＢＬｎ 、ＢＬ（ｎ＋１） とＢＬ（ｎ＋２） が前記カラム・デコーダ５２で選ばれ、読み出しみ時であれば、これらＲＡＭセル５０−ｎ 、５０−（ｎ−２） のデータが対応するビット線ＢＬ（ｎ−１） とＢＬｎ 、ＢＬ（ｎ＋１） とＢＬ（ｎ＋２） それぞれを通じて読み出しされ、書き込み時であれば、同じビット線を介して各データがＲＡＭセルに書き込まれる。なお、２本のワード線ＷＬｍ０、ＷＬｍ１のうちどちらを先に論理１に設定してもよい。
【００３５】
このようにすると、ＲＡＭセル１個当たりのビット線の本数は実質的に１本となり、従来の２本のビット線を個別に持つＲＡＭセルとほぼ同じ面積で、図中の縦方向に延長された配線を１本余分に設けることができる。この余分に設ける配線として前記の配線Ｂ、Ｂ′もしくは配線Ｄのいずれかとすれば、図４のパターンにおける横方向の寸法を、前記図１０に示す従来例の場合よりも配線１本分だけ短くすることができる。また、図１０中の縦方向では２本のワード線を通しても１個のセルの寸法は従来と変わらない。このため、多数のセルを集積化する際にチップ面積の増大を防止することができると共に歩留り良く製造をすることができる。
【００３６】
次に、各ＲＡＭセルに対するデータの書き込み後に、ＲＡＭセルの記憶データによって論理回路を制御する際の動作を説明する。いま、例えば図１の回路セルにおいて、ＲＡＭセル５０−１ 、５０−３ でそれぞれ一方の記憶データであるインバータＩ１ の出力が論理１、ＲＡＭセル５０−２ 、５０−４ でそれぞれ一方の記憶データであるインバータＩ１ の出力が論理０となるようにデータが記憶されているといる。このとき、図３においてＭＯＳトランジスタ１３、１６がそれぞれオンし、ＭＯＳトランジスタ１４、１７がそれぞれオフするため、配線ＡとＣの信号がＮＡＮＤゲート回路１１に供給され、このＮＡＮＤゲート回路１１の出力が配線Ｃ′を介して隣接するプログラマブル論理回路セルに供給される。
【００３７】
また、ＲＡＭセル５０−１ 、５０−３ でそれぞれ他方の記憶データであるインバータＩ２ の出力が論理１、ＲＡＭセル５０−２ 、５０−４ でそれぞれ一方の記憶データであるインバータＩ１ の出力が論理０となるようにデータが記憶されている場合には、図３においてＭＯＳトランジスタ１４、１７がそれぞれオンし、ＭＯＳトランジスタ１３、１６がそれぞれオフするため、配線ＢとＤの信号がＮＡＮＤゲート回路１１に供給され、このＮＡＮＤゲート回路１１の出力が配線Ｃ′を介して隣接するプログラマブル論理回路セルに供給される。
【００３８】
このようにして各ＲＡＭセルの記憶データに応じてＮＡＮＤゲート回路１１に対する入力と出力が変更され、プログラマブル論理回路全体で所望の機能が得られるように回路設定することができる。
【００３９】
ところで、前記図９に示す従来回路では、本発明の図３の回路中のＰチャネルＭＯＳトランジスタ２１、２２に相当するものは設けられていない。図９中の各ＮチャネルＭＯＳトランジスタ６２、６３、６４、６５は配線Ａ、Ｂ、Ｃ、Ｄに伝達される信号を選択してＮＡＮＤゲート回路６１に供給する。そして論理１の信号が通過するとき、この信号電位がＮチャネルＭＯＳトランジスタのバックゲート・バイアス効果により低下することが知られている。電位が下がったとしても論理的には１であるため、ＮＡＮＤゲート回路６１には所定の出力が得られる。しかし、ＣＭＯＳ型のＮＡＮＤゲート回路６１を構成するＰチャネル及びＮチャネルのＭＯＳトランジスタのゲートには電源電位よりも低下した信号電位が供給されるので、完全にオフ状態となるべきはずのＰチャネルＭＯＳトランジスタに電流が流れる場合がある。このとき、ＮチャネルのＭＯＳトランジスタはオン状態なので、電源と接地との間に貫通電流が流れ、消費電流が非常に大きなものとなる。
【００４０】
この発明による図３の回路では、ＮＡＮＤゲート回路１１の入力ノード１２、１５と電源電位との間にＰチャネルＭＯＳトランジスタ２１、２２が挿入されており、そのゲートにはＮＡＮＤゲート回路１１の出力ノード１８の信号が供給されている。いま、例えばＮチャネルＭＯＳトランジスタ１３を介してＮＡＮＤゲート回路１１の一方の入力ノード１２に電源電位よりも低下した論理１の信号電位が供給されたとする。このとき、ＮＡＮＤゲート回路１１の出力ノード１８の信号は論理は０となり、この信号がゲートに入力するＰチャネルＭＯＳトランジスタ２１はオン状態になり、ＮＡＮＤゲート回路１１の一方の入力ノード１２の信号電位は電源電位まで持ち上げられる。従って、従来のようなＮＡＮＤゲート回路における貫通電流は発生せず、従来に比べて消費電流を削減することができる。
【００４１】
なお、この発明は上記実施例に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記実施例では１本のビット線を２個のＲＡＭセルで共有する場合について説明したが、さらに３個以上のＲＡＭセルで１本のビット線を共有させるようにしてもよい。
【００４２】
さらにこの発明は１個のＲＡＭセルに複数のビット線対を持つ記憶装置、例えばデュアル・ポートＲＡＭ等の半導体記憶装置にも実施が可能であることはいうまでもない。また、その他、連想メモリ、マイクロコンピュータに内蔵されるレジスタ回路等の記憶装置、さらにはロジック回路を含まないＲＡＭセルマトリクスそのものにも実施することができる。
【００４３】
【発明の効果】
以上説明したようにこの発明によれば、従来に比べて１セル当りのサイズを縮小でき、これによりチップ面積の増大を防止することができると共に歩留まり良く製造できる論理回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るプログラマブル論理回路で使用されるプログラマブル論理回路セル１個分の構成を示す回路図。
【図２】上記実施例のプログラマブル論理回路においてある列で隣接して設けられている複数のＲＡＭセルを抜き出して示す図。
【図３】図１のプログラマブル論理回路セルから論理回路を抜き出して示す図。
【図４】図１のプログラマブル論理回路を集積化した際の一部のパターン平面図。
【図５】ランダム・アクセス・メモリセル（ＲＡＭセル）の回路図。
【図６】図５のランダム・アクセス・メモリセルの一部を具体化して示す回路図。
【図７】図５のＲＡＭセルを多数マトリクス状に配置して構成される半導体記憶装置のブロック図。
【図８】従来のプログラマブル論理回路セルの回路図。
【図９】図８の回路から一部を抜き出して示す図。
【図１０】図８のプログラマブル論理回路を集積化した際の一部のパターン平面図。
【符号の説明】
５０−１ 〜５０−４ ，５０−（ｎ−１） ，５０−ｎ ，５０−（ｎ＋１） ，５０−（ｎ＋２） …ＲＡＭセル、ＷＬｍ０，ＷＬｍ１，ＷＬ（ｍ＋１）０，ＷＬ（ｍ＋１）１…ワード線、Ａ，Ｂ，Ｂ′，Ｃ，Ｃ′，Ｄ…配線、ＢＬ（ｎ−２） ，ＢＬ（ｎ−１） ，ＢＬｎ ，ＢＬ（ｎ＋１） ，ＢＬ（ｎ＋２） …ビット線、１１…２入力ＮＡＮＤゲート回路、１３，１４，１６，１７，１９，２０…ＮチャネルＭＯＳトランジスタ、２１，２２…ＰチャネルＭＯＳトランジスタ。
Claims (3)
- それぞれ相補な一対のデータを記憶する第１乃至第４の記憶回路セルを含む行列状に配置された複数の記憶回路セルと、
上記複数の記憶回路セルをアクセスするための信号が伝達される複数の信号線からなる記憶回路アクセス線と、
上記複数の記憶回路セルに対する書き込みデータ及び各記憶回路セルからの読み出しデータが伝達される複数の信号線からなるデータ線と、
第１乃至第５の配線と、
第１、第２の入力ノード及び出力ノードを有し、出力ノードが上記第５の配線に接続された論理ゲート回路と、
ソース、ドレイン間が上記第１の配線と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記第１の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第１のＮチャネルＭＯＳトランジスタと、
ソース、ドレイン間が上記第２の配線と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記第１の記憶回路セルに記憶された相補な一対のデータの他方がゲートに供給される第２のＮチャネルＭＯＳトランジスタと、
ソース、ドレイン間が上記第３の配線と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記第２の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第３のＮチャネルＭＯＳトランジスタと、
ソース、ドレイン間が上記第４の配線と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記第２の記憶回路セルに記憶された相補な一対のデータの他方がゲートに供給される第４のＮチャネルＭＯＳトランジスタと、
ソース、ドレイン間が上記第１の配線と上記第５の配線との間に挿入され、上記第３の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第５のＮチャネルＭＯＳトランジスタと、
ソース、ドレイン間が上記第４の配線と上記第５の配線との間に挿入され、上記第４の記憶回路セルに記憶された相補な一対のデータの一方がゲートに供給される第６のＮチャネルＭＯＳトランジスタと、
ソース、ドレイン間が電源電位と上記論理ゲート回路の第１の入力ノードとの間に挿入され、上記論理ゲート回路の出力ノードの信号がゲートに供給される第１のＰチャネルＭＯＳトランジスタと、
ソース、ドレイン間が電源電位と上記論理ゲート回路の第２の入力ノードとの間に挿入され、上記論理ゲート回路の出力ノードの信号がゲートに供給される第２のＰチャネルＭＯＳトランジスタと
を具備したことを特徴とする論理回路。 - 前記複数の記憶回路セルのうち、行方向で互いに隣り合う２つの記憶回路セルについては異なる前記記憶回路アクセス線が接続される請求項１記載の論理回路。
- 前記複数の記憶回路セルのうち、列方向で互いに隣り合う２つの記憶回路セルについては同一の前記データ線が接続される請求項１記載の論理回路。
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