KR100546297B1 - 반도체 집적회로 - Google Patents

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Abstract

반도체 집적회로가 제공된다. 반도체 집적회로는, 복수의 메모리 셀 어레이 블록을 구비하고 데이터입출력버스라인을 통해 입력되는 데이터를 입출력버스라인에 전달하는 입출력구동회로를 구비하며 최소한 두개의 서로 다른 메모리 셀 어레이 블록이 하나의 입출력버스라인을 공유하여 서로 다른 데이터입출력버스라인들을 통해 입력되는 데이터를 공유하는 입출력버스라인을 통해 해당 메모리 셀 어레이 블록에 전달하는 반도체 집적회로에 있어서, 입출력구동회로는, 서로 다른 데이터입출력버스라인을 통해 입력되는 데이터를 하나의 입출력구동기를 사용하여 공유된 입출력버스라인에 전달하는 입출력구동부를 포함하여, 전체 칩의 면적을 상당히 감축시킬 수 있는 이점이 있다.
DDR, SRAM, 입출력, 라인, 구동회로

Description

반도체 집적회로{Semiconductor integrated circuit}
도 1은 종래의 반도체 메모리 장치를 도시한 도면이다.
도 2는 도 1에서 제3 입출력구동기와 제4 입출력구동기의 상세도를 도시한 도면이다.
도 3은 본 발명에 의한 반도체 집적회로에 있어서 입출력버스라인을 공유하는 입출력 구동부를 도시한 도면이다.
도 4는 도 3에 도시된 입출력 구동부의 상세도를 도시한 도면이다.
본 발명은 반도체 집적회로에 관한 것으로, 특히 칩의 면적을 줄일 수 있는 입출력 구동회로를 구비한 반도체 집적회로에 관한 것이다.
대용량의 데이터를 처리할 수 있는 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory, 이하, DRAM이라 함)중 16M 비트 이상의 메모리 용량을 갖는 대부분의 싱글 데이터 레이트(SDR: single data rate)와 더블 데이터 레이트(DDR: double data rate) 싱크로너스 DRAM에서는 데이터가 저장되는 장소인 메모리 셀들의 집합체인 메모리 셀 어레이 블록으로 나누어 구성하고 있다. 상기와 같이 메모 리 셀 어레이 블록으로 나뉘어져 구성된 구조에서는 메모리 셀 어레이 블록과 외부와의 데이터 입출력을 위한 경로를 위해, 두 블록이 서로 공유할 수 있도록 입출력 라인 버스를 배치하고 모든 입출력라인버스들이 공유하는 데이터입출력버스라인을 배치하는 구성이 일반적으로 많이 사용된다. 외부에서 어드레스가 인가되어 행(로우)과 열(컬럼)이 정해지면, 데이터입출력버스라인과 입출력버스라인을 통해, 선택된 메모리 셀에서 데이터를 읽어 낼 수도 있고, 선택된 메모리 셀에 데이터를 저장할 수도 있다.
도 1에 도시된 종래의 반도체 메모리 장치는, 4개의 셀 어레이 블록(11, 12, 13, 14)과 6개의 입출력구동기(IOD1, IOD2, IOD3, IOD4, IOD5, IOD6)를 구비하며, 셀 어레이 블록 사이와 양쪽 끝에 입출력버스라인(IOL1, IOL2, IOL3, IOL4, IOL5)을 구비한다.
상기와 같이 구성된 종래의 반도체 메모리 장치에 있어서, 외부에서 동시에 두 개의 데이터가 전달되어 저장되고, 내부적으로는 서로 인접하지 않은 두 개의 메모리 셀 어레이 블록인 제1 셀 어레이 블록(11)과 제3 셀 어레이 블록(13)이 동시에 선택되어 데이터를 저장하는 쓰기 동작이 수행된다고 가정하자. 동시에 두 개의 셀 어레이 블록이 활성화되므로 외부와의 데이터 전달을 위한 데이터입출력버스 라인은 두 개가 필요하다.
제1 데이터입출력버스라인(DIOL1)을 통해 전달되는 데이터(D0)는 제1 및 제2 입출력구동기(IOD1, IOD2)를 통해 제1 및 제2 입출력버스라인(IOL1, IOL2)으로 전달되어 제1 셀 어레이 블록(11)의 선택된 메모리 셀에 저장된다. 그리고, 제2 데이 터입출력버스라인(DIOL2)을 통해 전달되는 데이터(D1)는 제4 및 제5 입출력구동기(IOD4, IOD5)를 통해 제3 및 제4 입출력버스라인(IOL3, IOL4)으로 전달되어 제3 셀 어레이 블록(13)의 선택된 메모리 셀에 저장된다.
한편, 제2 셀 어레이 블록(12)과 제4 셀 어레이 블록(14)이 선택되어 데이터를 저장한다면, 제1 데이터입출력버스라인(DIOL1)을 통해 전달되는 데이터(D0)는 제2 및 제3 입출력구동기(IOD2, IOD3)를 통해 제2 및 제3 입출력버스라인(IOL2, IOL3)으로 전달되어 제2 셀 어레이 블록(12)의 선택된 메모리 셀에 저장된다. 그리고, 제2 데이터입출력버스라인(DIOL2)을 통해 전달되는 데이터(D1)는 제5 및 제6 입출력구동기(IOD5, IOD6)를 통해 제4 및 제5 입출력버스라인(IOL4, IOL5)으로 전달되어 제4 셀 어레이 블록(14)의 선택된 메모리 셀에 저장된다.
상기한 바와 같이 다른 입출력버스라인은 언제나 동일한 데이터입출력버스라인에서 데이터를 전달받지만, 제3 입출력버스라인(IOL3)은 선택되는 셀 어레이 블록에 따라 제1 데이터입출력버스라인(DIOL1)에서 데이터를 받거나 제2 데이터입출력버스라인(DIOL2)에서 데이터를 전달받는다.
도 2는 도 1에 도시된 참조부호 15에 표시된 부분의 상세도로서, 제3 및 제4 입출력구동기(IOD3, IOD4)는 하나의 입출력버스라인인 제3 입출력버스라인(IOL3)을 선택적으로 구동하도록 구성된다. 제2 셀 어레이 블록(12)이 선택되면 제2블록선택신호(BS2)와 데이터 전송 인에이블신호(DTE)가 활성화되어 제3 입출력구동기(IOD3)가 동작하게 되고, 제3 셀 어레이 블록(13)이 선택되면 제3블록선택신호(BS3)와 데이터 전송 인에이블신호(DTE)가 활성화되어 제4 입출력구동기(IOD4)가 동작하게 된 다.
하지만, 종래의 반도체 메모리 장치에서는, 상기와 같이 하나의 입출력버스라인을 구동하기 위해서 두 개의 입출력구동기를 사용하므로, 칩의 면적이 커지게 되고 레이 아웃이 어려워지는 문제가 발생한다.
본 발명이 이루고자하는 기술적 과제는, 칩의 면적을 줄일 수 있는 입출력 구동회로를 구비한 반도체 집적회로를 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 집적회로는, 복수의 메모리 셀 어레이 블록을 구비하고 데이터입출력버스라인을 통해 입력되는 데이터를 입출력버스라인에 전달하는 입출력구동회로를 구비하며 최소한 두개의 서로 다른 메모리 셀 어레이 블록이 하나의 입출력버스라인을 공유하여 서로 다른 데이터입출력버스라인들을 통해 입력되는 데이터를 상기 공유하는 입출력버스라인을 통해 해당 메모리 셀 어레이 블록에 전달하는 반도체 집적회로에 있어서, 상기 입출력구동회로는, 서로 다른 데이터입출력버스라인을 통해 입력되는 데이터를 하나의 입출력구동기를 사용하여 상기 공유된 입출력버스라인에 전달하는 입출력구동부를 포함한다.
상기 입출력구동부는, 상기 서로 다른 데이터입출력버스라인을 통해 입력되는 데이터를 메모리 셀 어레이 블록 선택신호에 따라 각각 출력하는 복수의 스위칭부 및 상기 스위칭부의 출력을 입력하여 데이터 전송 인에이블 신호에 따라 상기 입출력버스라인에 전달하기 위한 입출력구동기를 포함하는 것이 바람직하다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 반도체 집적회로에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 의한 반도체 집적회로에 있어서 입출력버스라인을 공유하는 입출력구동부를 도시한 것으로, 서로 다른 두 개의 데이터입출력버스라인들(30, 32)을 통해 입력되는 데이터(D0, D1)를 각각 블록선택신호(BS2, BS3)에 따라 출력하는 제1스위칭부(SW1)와 제2스위칭부(SW2) 및 제1스위칭부(SW1)와 제2스위칭부(SW2)의 출력을 입력하여 데이터전송인에이블신호(DTE: data transfer enable)에 따라 공유하는 입출력버스라인(34)에 전달하는 입출력구동기(IOD)를 구비한다.
도 3에 도시된 바와 같이 본 발명의 실시예에 의한 반도체 집적회로에서 입출력버스라인을 공유하는 입출력구동부는, 하나의 입출력구동기(IOD)를 사용하며, 데이터입출력버스라인(30, 32)을 통해 전달되는 두 개의 데이터(D0, D1)는 어드레스 정보에 의한 메모리 셀 블록 선택신호(BS2, BS3)에 따라 동작하는 제1스위칭부(SW1)와 제2스위칭부(SW2)를 통해 선택된다. 제1스위칭부(SW1)와 제2스위칭부(SW2)의 동작을 제어하는 메모리 셀 블록 선택신호(BS2, BS3)는, 입출력버스라인(34)을 공유하는 셀 어레이 블록이 동시에 선택되지는 않기 때문에 하나만이 활성화된다. 따라서, 두 개의 입력 데이터(D0, D1)중 선택된 하나의 데이터만이 데이터전송인에이블신호(DTE)가 활성화될 때 입출력구동기(IOD)가 동작하여 입출력라인(34)으로 전달되어 해당 메모리 셀 어레이 블록의 선택된 메모리 셀에 저장된다.
도 4는 도 3에 도시된 입출력구동부의 상세회로도이다. 제1스위칭부(SW1)와 제2스위칭부(SW2)는 NMOS/PMOS트랜지스터로 구성된 패스 게이트로 되어 있으며, 입출력구동기(IOD)는 낸드게이트(44, 47), 반전기(45, 48, 49), 노어게이트(46), PMOS트랜지스터(50, 52) 및 NMOS트랜지스터(51, 53)를 구비한다.
각각의 데이터입출력버스라인(30, 32)으로부터 인가되는 데이터(D0, D1)는 반전기(40, 42)를 각각 거쳐 제1 및 제2 스위칭부(SW1, SW2)로 전달되는 데, 제1 및 제2 스위칭부(SW1, SW2)는 각각 메모리 셀 어레이 블록선택신호(BS2, BS2B, BS3, BS3B)에 의해 동작이 제어된다. BS23은 입출력버스라인(34)을 공유하는 제2 셀 어레이블록과 제3 셀 어레이블록중 하나가 선택되면 활성화된다. 데이터전송인에이블신호(DTE)는 데이터입출력버스라인(30, 32)으로 원하는 데이터가 전달된 후에, 입출력구동기(IOD)를 동작시켜 입출력버스라인(34)으로 데이터를 전달할 수 있도록 제어하는 신호로서, 입출력구동기(IOD)는 BS23과 데이터전송인에이블신호(DTE)가 모두 활성화되어야만 동작한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 의한 반도체 집적회로는, 입출력라인을 공유하는 입출력구동부가 스위치 로직을 사용하고 단 하나의 입출력구동기만을 사용하므 로, 전체 칩의 면적을 상당히 감축시킬 수 있으며, 특히, 입출력라인의 수가 많아질수록 더욱더 칩면적을 감축시킬 수 있는 이점이 있다.

Claims (2)

  1. 복수의 메모리 셀 어레이 블록을 구비하고 데이터입출력버스라인을 통해 입력되는 데이터를 입출력버스라인에 전달하는 입출력구동회로를 구비하며 최소한 두개의 서로 다른 메모리 셀 어레이 블록이 하나의 입출력버스라인을 공유하여 서로 다른 데이터입출력버스라인들을 통해 입력되는 데이터를 상기 공유하는 입출력버스라인을 통해 해당 메모리 셀 어레이 블록에 전달하는 반도체 집적회로에 있어서,
    상기 입출력구동회로는, 서로 다른 데이터입출력버스라인을 통해 입력되는 데이터를 하나의 입출력구동기를 사용하여 상기 공유된 입출력버스라인에 전달하는 입출력구동부를 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 입출력구동부는, 상기 서로 다른 데이터입출력버스라인을 통해 입력되는 데이터를 메모리 셀 어레이 블록 선택신호에 따라 각각 출력하는 복수의 스위칭부 및 상기 스위칭부의 출력을 입력하여 데이터 전송 인에이블 신호에 따라 상기 입출력버스라인에 전달하기 위한 입출력구동기를 포함하는 것을 특징으로 하는 반도체 집적회로.
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