JPH1084092A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH1084092A
JPH1084092A JP8237885A JP23788596A JPH1084092A JP H1084092 A JPH1084092 A JP H1084092A JP 8237885 A JP8237885 A JP 8237885A JP 23788596 A JP23788596 A JP 23788596A JP H1084092 A JPH1084092 A JP H1084092A
Authority
JP
Japan
Prior art keywords
transistor
nmos
pmos
transistors
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP8237885A
Other languages
English (en)
Inventor
Muneaki Maeno
宗昭 前野
Yutaka Tanaka
豊 田中
Yukinori Uchino
幸則 内野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8237885A priority Critical patent/JPH1084092A/ja
Priority to EP97115105A priority patent/EP0828295A3/en
Priority to US08/922,024 priority patent/US5978301A/en
Priority to TW086112694A priority patent/TW445635B/zh
Priority to KR1019970046104A priority patent/KR100299738B1/ko
Publication of JPH1084092A publication Critical patent/JPH1084092A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 集積度を向上できるゲートアレイ方式の半導
体集積回路を提供する。 【解決手段】 ２つのＮＭＯＳトランジスタＭ２、Ｍ３
と１つのＰＭＯＳトランジスタＭ１を１つのベーシック
セル上で構成し、３トランジスタＤＲＡＭを実現する。
この３トランジスタＤＲＡＭを複数配置してメモリを構
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ方式
の半導体集積回路に関するもので、特にゲートアレイで
ＤＲＡＭを用いた半導体集積回路に関する。
【０００２】
【従来の技術】従来からセミカスタムＩＣ、特にゲート
アレイ方式による半導体メモリ集積回路の開発が行われ
てきたが、このゲートアレイにおけるメモリセルは６ト
ランジスタのＳＲＡＭで構成されていた。これは６トラ
ンジスタＳＲＡＭはＣＭＯＳのみで構成でき、回路の安
定性も優れていたためである。
【０００３】ここで図１０、１１、１２を用いて、従来
のゲートアレイ方式による６トランジスタＳＲＡＭの回
路構成を説明する。図１０は、ゲートアレイにおけるメ
モリセルを構成するための基本となるベーシックセルの
パターン図である。このベーシックセルは、ＮＭＯＳ領
域１１とＰＭＯＳ領域１３から成り、それぞれの領域に
はゲート領域１５が２つずつ並列配置されている。すな
わち、１つのベーシックセルから２つのＮＭＯＳトラン
ジスタと２つのＰＭＯＳトランジスタを構成することが
できる。
【０００４】この様なベーシックセルを用いて、図１１
のような６トランジスタＳＲＡＭのメモリセルを構成す
るには、図１２で示すように２つのベーシックセルを必
要とし、Ｎ１１、Ｎ１２、Ｎ１３の３つのＮＭＯＳトラ
ンジスタと、Ｐ１１、Ｐ１２、Ｐ１３の３つのＰＭＯＳ
トランジスタから実現されている。従来のゲートアレイ
方式による半導体集積回路のメモリは、この様な構成に
よる６トランジスタＳＲＡＭのメモリセルが複数配置さ
れていた。
【０００５】なお、図中ＷＢ、ＲＢ、ＷＷ、ＲＷの各信
号は、それぞれＷｒｉｔｅ Ｂｉｔ、Ｒｅａｄ Ｂｉ
ｔ、Ｗｒｉｔｅ Ｗｏｒｄ、Ｒｅａｄ Ｗｏｒｄを意味
するものである。
【０００６】
【発明が解決しようとする課題】図１２で示したよう
に、従来のゲートアレイ方式による半導体集積回路のメ
モリは６トランジスタＳＲＡＭで実現していたので、３
つのＮＭＯＳトランジスタと３つのＰＭＯＳトランジス
タを構成するために２つのベーシックセルが必要であっ
た。このため、集積度を上げることが出来ずメモリ容量
を大きくするのに限界があった。また、トランジスタが
６つ必要なために配線が複雑になり、その分製造が難し
くなるという欠点があった。
【０００７】本発明はこの様な従来の事情に鑑みて成さ
れたものであり、その目的は、ベーシックセル上で３ト
ランジスタＤＲＡＭを構成してメモリを実現させること
により、集積度を上げることができる半導体集積回路を
提供することにある。
【０００８】
【課題を解決するための手段】上述した目的を達成する
ため、本発明の第１の発明の特徴は、ゲートアレイ方式
の半導体集積回路において、ベーシックセルが複数配置
された論理回路構成領域で、ＮＭＯＳトランジスタのみ
で構成された３トランジスタＤＲＡＭが複数段配置され
ているＮＭＯＳメモリセルのブロックと、ＰＭＯＳトラ
ンジスタのみで構成された３トランジスタＤＲＡＭが複
数段配置されているＰＭＯＳメモリセルのブロックとが
交互に配置されていることにある。
【０００９】この第１の発明によれば、３トランジスタ
ＤＲＡＭをＮＭＯＳトランジスタのみ、およびＰＭＯＳ
トランジスタのみで構成しているので、ベーシックセル
のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの列が
交互に並んでいることを利用でき、無駄な領域が無くな
るため、メモリ容量を大きくできる。
【００１０】第２の発明の特徴は、ゲートアレイ方式の
半導体集積回路において、ベーシックセルが複数配置さ
れた論理回路構成領域で、２つのＮＭＯＳトランジスタ
と１つのＰＭＯＳトランジスタ、あるいは１つのＮＭＯ
Ｓトランジスタと２つのＰＭＯＳトランジスタで構成さ
れた３トランジスタＤＲＡＭが複数配置されていること
にある。
【００１１】この第２の発明によれば、１つのベーシッ
クセルで３トランジスタＤＲＡＭを構成できると共に、
ベーシックセルのＮＭＯＳトランジスタ、ＰＭＯＳトラ
ンジスタの例が交互に配置されている構成を利用できる
ため、集積度を上げ、メモリ容量を大きくできる。
【００１２】第３の発明の特徴は、ゲートアレイ方式の
半導体集積回路において、ベーシックセルが複数配置さ
れた論理回路構成領域で、２つのＮＭＯＳトランジスタ
と１つのＰＭＯＳトランジスタ、あるいは１つのＮＭＯ
Ｓトランジスタと２つのＰＭＯＳトランジスタで構成さ
れた３トランジスタＤＲＡＭと、該３トランジスタＤＲ
ＡＭにゲート接続された他のＮＭＯＳトランジスタある
いはＰＭＯＳトランジスタとからなるメモリセルが複数
配置されていることにある。
【００１３】この第３の発明によれば、ベーシックセル
上で３トランジスタＤＲＡＭを構成し、他のＮＭＯＳト
ランジスタあるいはＰＭＯＳトランジスタをゲート接続
しているので、ベーシックセルのＮＭＯＳトランジス
タ、ＰＭＯＳトランジスタが交互に配置されている構成
を利用でき、ゲート容量を利用して電荷を保持する効果
を強化できる。
【００１４】第４の発明の特徴は、ゲートアレイ方式の
半導体集積回路において、ベーシックセルが複数配置さ
れた論理回路構成領域で、２つのＮＭＯＳトランジスタ
と１つのＰＭＯＳトランジスタで構成された３トランジ
スタＤＲＡＭと、該３トランジスタＤＲＡＭにゲート・
ドレイン接続された他の１つのＰＭＯＳトランジスタと
からなるメモリセル、あるいは論理回路構成領域で１つ
のＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタ
で構成された３トランジスタＤＲＡＭと、該３トランジ
スタＤＲＡＭにゲート・ドレイン接続された他のＮＭＯ
Ｓトランジスタとからなるメモリセルが複数配置されて
いることにある。
【００１５】この第４の発明によれば、１つのベーシッ
クセルで３トランジスタＤＲＡＭを構成でき、残り１つ
のトランジスタをゲート・ドレイン接続しているので、
ベーシックセルのＮＭＯＳトランジスタ、ＰＭＯＳトラ
ンジスタが交互に配置されている構成を利用でき、ゲー
ト容量とドレイン容量の両方を利用して電荷の蓄えを強
化できる。
【００１６】第５の発明の特徴は、ゲートアレイ方式の
半導体集積回路において、ベーシックセルが複数配置さ
れた論理回路構成領域で、２つのＮＭＯＳトランジスタ
と１つのＰＭＯＳトランジスタ、あるいは１つのＮＭＯ
Ｓトランジスタと２つのＰＭＯＳトランジスタで構成さ
れた３トランジスタＤＲＡＭと、該３トランジスタＤＲ
ＡＭのうちの１つのトランジスタに並列接続された他の
ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタと
からなるメモリセルが複数配置されていることにある。
【００１７】この第５の発明によれば、ベーシックセル
上で３トランジスタＤＲＡＭを構成し、他のＮＭＯＳト
ランジスタあるいはＰＭＯＳトランジスタを３トランジ
スタのうちの１つに並列接続しているので、ベーシック
セルのＮＭＯＳトランジスタ、ＰＭＯＳトランジスタが
交互に配置されている構成を利用でき、接続されたトラ
ンジスタの駆動能力を強化できる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。本発明の第１実施形態を図１を用いて
説明する。図１は、本発明のゲートアレイ方式による半
導体集積回路の構成の簡略を示す平面図であり、半導体
チップ１の中央部に第１実施形態の特徴となるベーシッ
クセルが複数配置されている論理回路構成領域３が、そ
の周辺部にはＩ／Ｏ領域５が配置されている。論理回路
構成領域３には、ＮＭＯＳメモリセルのブロックＮ１、
Ｎ２…とＰＭＯＳメモリセルのブロックＰ１、Ｐ２…と
が交互に配置されている。
【００１９】これらＮＭＯＳメモリセルのブロックとＰ
ＭＯＳメモリセルのブロックは、図１０で示したような
ベーシックセルが複数配置されている論理回路構成領域
に配置されており、ＮＭＯＳメモリセルのブロックには
ＮＭＯＳトランジスタのみで３トランジスタＤＲＡＭが
構成され、ＰＭＯＳメモリセルのブロックにはＰＭＯＳ
トランジスタのみで３トランジスタＤＲＡＭが構成され
ている。これにより、ＮＭＯＳトランジスタ、ＰＭＯＳ
トランジスタが交互に配置されている論理回路構成領域
を有効に利用できるため従来の６トランジスタＳＲＡＭ
に比べて集積度を向上させることができる。
【００２０】本発明の第２実施形態を図２、図３を用い
て説明する。図２のような３トランジスタＤＲＡＭを、
ベーシックセルで実現したものが図３で示すメモリセル
である。図３から分かるように、この３トランジスタＤ
ＲＡＭは、２つのＮＭＯＳトランジスタＭ２、Ｍ３と１
つのＰＭＯＳトランジスタＭ１で構成されており、１つ
のベーシックセルのみで実現可能である。このように構
成される３トランジスタＤＲＡＭを複数配置することに
より、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタが
交互に配置されている論理回路構成領域を有効に利用で
き、６トランジスタを使用したＳＲＡＭに比べて集積度
を上ることができるため、メモリ容量の大きい半導体集
積回路を提供できる。
【００２１】なお、図中ＷＢ、ＲＢ、ＷＷ、ＲＷの各信
号は、それぞれＷｒｉｔｅ Ｂｉｔ、Ｒｅａｄ Ｂｉ
ｔ、Ｗｒｉｔｅ Ｗｏｒｄ、Ｒｅａｄ Ｗｏｒｄを意味
するものである。また、図３では２つのＮＭＯＳトラン
ジスタと１つのＰＭＯＳトランジスタで３トランジスタ
ＤＲＡＭを構成した場合を示したが、これと逆に１つの
ＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタで
３トランジスタＤＲＡＭを構成することも可能なもので
ある。
【００２２】本発明の第３実施形態を図４、図５を用い
て説明する。図４は図２で示した３トランジスタＤＲＡ
Ｍに、さらにトランジスタＭ４をゲート接続させたもの
である。このゲート接続により、ゲート容量を利用した
電荷の蓄えの強化が可能となる。図４のような回路構成
を、ベーシックセル上で実現したものが図５で示すメモ
リセルである。
【００２３】図５において、Ｍ２、Ｍ３およびＭ１につ
いては、ベーシックセル上で実現され、２つのＮＭＯＳ
トランジスタと１つのＰＭＯＳトランジスタで構成され
ている。さらに他の１つのＮＭＯＳトランジスタＭ４
が、ゲート接続されている。このように構成されるメモ
リセルを複数配置することにより、ＮＭＯＳトランジス
タ、ＰＭＯＳトランジスタが交互に配置されている論理
回路構成領域を利用でき、トランジスタＭ４のゲート容
量を利用して電荷を保持する効果が強化された半導体集
積回路を提供できる。
【００２４】なお、１つのＮＭＯＳトランジスタと２つ
のＰＭＯＳトランジスタで３トランジスタＤＲＡＭを構
成することも可能であり、かつゲート接続させるトラン
ジスタＭ４を他の１つのＰＭＯＳトランジスタで構成す
ることも可能なものである。
【００２５】本発明の第４実施形態を図６、図７を用い
て説明する。第３実施形態ではトランジスタＭ４をゲー
ト接続させてゲート容量のみを電荷の蓄えに使用させて
いるが、第４実施形態では図６で示すようにトランジス
タＭ５をゲート・ドレイン接続させることにより、ゲー
ト容量に加えてドレイン容量も利用して電荷の蓄えを強
化させている。
【００２６】図６のような回路構成を、ベーシックセル
上で実現したものが図７で示すメモリセルである。図７
において、Ｍ２、Ｍ３およびＭ１については、図３と同
様に１つのベーシックセルのみで実現され、２つのＮＭ
ＯＳトランジスタと１つのＰＭＯＳトランジスタで構成
されている。さらに残り１つのＰＭＯＳトランジスタＭ
５がゲート・ドレイン接続されている。このように１つ
のベーシックセルのみで構成されるメモリセルを複数配
置することにより、ＮＭＯＳトランジスタ、ＰＭＯＳト
ランジスタが交互に配置されている論理回路構成領域を
有効に利用でき、トランジスタＭ５のゲート容量とドレ
イン容量の両方を利用して電荷の保持効果が強化された
半導体集積回路を提供できる。
【００２７】なお、１つのＮＭＯＳトランジスタと２つ
のＰＭＯＳトランジスタで３トランジスタＤＲＡＭを構
成し、ゲート・ドレイン接続させるトランジスタＭ５を
残り１つのＮＭＯＳトランジスタで構成することも可能
なものである。
【００２８】本発明の第５実施形態を図８、図９を用い
て説明する。図８は図２で示した３トランジスタＤＲＡ
Ｍのうちの１つのトランジスタＭ２に、トランジスタＭ
６を並列接続させたものである。この並列接続により、
電荷を保持するトランジスタＭ２の駆動能力を強化させ
ることができる。図８のような回路構成を、ベーシック
セル上で実現したものが図９で示すメモリセルである。
【００２９】図９から分かるように、３トランジスタＤ
ＲＡＭは、２つのＮＭＯＳトランジスタＭ２、Ｍ３と１
つのＰＭＯＳトランジスタＭ１で構成されており、さら
に他の１つのＮＭＯＳトランジスタＭ６がＮＭＯＳトラ
ンジスタＭ２に並列接続されている。このように構成さ
れるメモリセルを複数配置することにより、ＮＭＯＳト
ランジスタ、ＰＭＯＳトランジスタが交互に配置されて
いる論理回路構成領域を有効に利用でき、トランジスタ
Ｍ６でトランジスタＭ２の駆動能力が強化された半導体
集積回路を提供できる。
【００３０】なお、１つのＮＭＯＳトランジスタと２つ
のＰＭＯＳトランジスタで３トランジスタＤＲＡＭを構
成することも可能であり、かつ並列接続させるトランジ
スタＭ６を他の１つのＰＭＯＳトランジスタで構成する
ことも可能なものである。
【００３１】
【発明の効果】以上、詳説したように本発明の半導体集
積回路を用いれば、３トランジスタＤＲＡＭを構成して
メモリを実現させているので、トランジスタ数が少なく
て済むため、集積度を向上させることができ、メモリ容
量を大きくできる。さらにゲート容量やドレイン容量を
利用した電荷の蓄えの強化や、トランジスタの駆動能力
の強化も可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における構成の簡略を示
す平面図。
【図２】本発明の第２実施形態におけるＤＲＡＭの回路
図。
【図３】本発明の第２実施形態におけるＤＲＡＭのメモ
リセル図。
【図４】本発明の第３実施形態におけるＤＲＡＭの回路
図。
【図５】本発明の第３実施形態におけるＤＲＡＭのメモ
リセル図。
【図６】本発明の第４実施形態におけるＤＲＡＭの回路
図。
【図７】本発明の第４実施形態におけるＤＲＡＭのメモ
リセル図。
【図８】本発明の第５実施形態におけるＤＲＡＭの回路
図。
【図９】本発明の第５実施形態におけるＤＲＡＭのメモ
リセル図。
【図１０】メモリセルを構成するためのベーシックセル
のパターン図
【図１１】６トランジスタＳＲＡＭの回路図。
【図１２】従来のベーシックセル上で構成する６トラン
ジスタＳＲＡＭのメモリセル図。
【符号の説明】
１ 半導体チップ ３ 論理回路構成領域 ５ Ｉ／Ｏ領域 Ｍ１，Ｍ５ ＰＭＯＳトランジスタ Ｍ２，Ｍ３，Ｍ４，Ｍ６ ＮＭＯＳトランジスタ ＷＢ Ｗｒｉｔｅ Ｂｉｔ ＲＢ Ｒｅａｄ Ｂｉｔ ＷＷ Ｗｒｉｔｅ Ｗｏｒｄ ＲＷ Ｒｅａｄ Ｗｏｒｄ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ゲートアレイ方式の半導体集積回路にお
    いて、ベーシックセルが複数配置された論理回路構成領
    域で、ＮＭＯＳトランジスタのみで構成された３トラン
    ジスタＤＲＡＭが複数段配置されているＮＭＯＳメモリ
    セルのブロックと、ＰＭＯＳトランジスタのみで構成さ
    れた３トランジスタＤＲＡＭが複数段配置されているＰ
    ＭＯＳメモリセルのブロックとが交互に配置されている
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 ゲートアレイ方式の半導体集積回路にお
    いて、ベーシックセルが複数配置された論理回路構成領
    域で、２つのＮＭＯＳトランジスタと１つのＰＭＯＳト
    ランジスタ、あるいは１つのＮＭＯＳトランジスタと２
    つのＰＭＯＳトランジスタで構成された３トランジスタ
    ＤＲＡＭが複数配置されていることを特徴とする半導体
    集積回路。
  3. 【請求項３】 ゲートアレイ方式の半導体集積回路にお
    いて、ベーシックセルが複数配置された論理回路構成領
    域で、２つのＮＭＯＳトランジスタと１つのＰＭＯＳト
    ランジスタ、あるいは１つのＮＭＯＳトランジスタと２
    つのＰＭＯＳトランジスタで構成された３トランジスタ
    ＤＲＡＭと、 該３トランジスタＤＲＡＭにゲート接続された他のＮＭ
    ＯＳトランジスタあるいはＰＭＯＳトランジスタとから
    なるメモリセルが複数配置されていることを特徴とする
    半導体集積回路。
  4. 【請求項４】 ゲートアレイ方式の半導体集積回路にお
    いて、ベーシックセルが複数配置された論理回路構成領
    域で、２つのＮＭＯＳトランジスタと１つのＰＭＯＳト
    ランジスタで構成された３トランジスタＤＲＡＭと、該
    ３トランジスタＤＲＡＭにゲート・ドレイン接続された
    他のＰＭＯＳトランジスタとからなるメモリセル、 あるいは論理回路構成領域で１つのＮＭＯＳトランジス
    タと２つのＰＭＯＳトランジスタで構成された３トラン
    ジスタＤＲＡＭと、該３トランジスタＤＲＡＭにゲート
    ・ドレイン接続された他のＮＭＯＳトランジスタとから
    なるメモリセルが複数配置されていることを特徴とする
    半導体集積回路。
  5. 【請求項５】 ゲートアレイ方式の半導体集積回路にお
    いて、ベーシックセルが複数配置された論理回路構成領
    域で、２つのＮＭＯＳトランジスタと１つのＰＭＯＳト
    ランジスタ、あるいは１つのＮＭＯＳトランジスタと２
    つのＰＭＯＳトランジスタで構成された３トランジスタ
    ＤＲＡＭと、 該３トランジスタＤＲＡＭのうちの１つのトランジスタ
    に並列接続された他のＮＭＯＳトランジスタあるいはＰ
    ＭＯＳトランジスタとからなるメモリセルが複数配置さ
    れていることを特徴とする半導体集積回路。
JP8237885A 1996-09-09 1996-09-09 半導体集積回路 Abandoned JPH1084092A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP8237885A JPH1084092A (ja) 1996-09-09 1996-09-09 半導体集積回路
EP97115105A EP0828295A3 (en) 1996-09-09 1997-09-01 Gate array LSI
US08/922,024 US5978301A (en) 1996-09-09 1997-09-02 Gate array LSI
TW086112694A TW445635B (en) 1996-09-09 1997-09-03 Semiconductor integrated circuit
KR1019970046104A KR100299738B1 (ko) 1996-09-09 1997-09-08 반도체 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8237885A JPH1084092A (ja) 1996-09-09 1996-09-09 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH1084092A true JPH1084092A (ja) 1998-03-31

Family

ID=17021871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8237885A Abandoned JPH1084092A (ja) 1996-09-09 1996-09-09 半導体集積回路

Country Status (5)

Country Link
US (1) US5978301A (ja)
EP (1) EP0828295A3 (ja)
JP (1) JPH1084092A (ja)
KR (1) KR100299738B1 (ja)
TW (1) TW445635B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011093003A1 (en) * 2010-01-29 2011-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574786B1 (en) * 2000-07-21 2003-06-03 Aeroflex UTMC Microelectronics Systems, Inc. Gate array cell generator using cadence relative object design
CN101960583B (zh) 2009-02-17 2014-05-07 松下电器产业株式会社 半导体装置、基本单元以及半导体集成电路
KR20140092537A (ko) * 2013-01-16 2014-07-24 삼성전자주식회사 메모리 셀 및 이를 포함하는 메모리 장치
KR20160094117A (ko) * 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 플래시 메모리 소자
US11062739B2 (en) * 2019-06-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip having memory and logic cells

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS639132A (ja) * 1986-06-30 1988-01-14 Toshiba Corp マスタ−スライス型半導体集積回路装置
JPH02133961A (ja) * 1988-11-14 1990-05-23 Nec Corp 半導体集積回路装置
JPH0383375A (ja) * 1989-08-25 1991-04-09 Sony Corp 半導体装置
JPH04246858A (ja) * 1991-02-01 1992-09-02 Nec Ic Microcomput Syst Ltd ゲートアレイ方式の半導体集積回路装置
GB9223226D0 (en) * 1992-11-05 1992-12-16 Algotronix Ltd Improved configurable cellular array (cal ii)
JPH06187777A (ja) * 1992-12-16 1994-07-08 Hitachi Ltd シリアルアクセスメモリ
KR100300638B1 (ko) * 1993-03-16 2001-11-22 가나이 쓰도무 고속반도체기억장치및그것을사용한데이타처리시스템
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JPH09120693A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011093003A1 (en) * 2010-01-29 2011-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2013016836A (ja) * 2010-01-29 2013-01-24 Semiconductor Energy Lab Co Ltd 半導体記憶装置

Also Published As

Publication number Publication date
EP0828295A3 (en) 2001-06-13
EP0828295A2 (en) 1998-03-11
KR19980024416A (ko) 1998-07-06
US5978301A (en) 1999-11-02
KR100299738B1 (ko) 2001-09-22
TW445635B (en) 2001-07-11

Similar Documents

Publication Publication Date Title
US6600671B2 (en) Reduced area sense amplifier isolation layout in a dynamic RAM architecture
US4903344A (en) Semiconductor memory device with staggered sense amplifiers
US5781468A (en) Semiconductor memory device comprising two kinds of memory cells operating in different access speeds and methods of operating and manufacturing the same
US5517038A (en) Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration
KR20090105968A (ko) 시모스 에스램/롬 통합 비트 셀
US10453522B2 (en) SRAM with stacked bit cells
JP2004508654A (ja) 隠れリフレッシュをサポートするデュアルポートセルを有する半導体メモリ
US6737685B2 (en) Compact SRAM cell layout for implementing one-port or two-port operation
US7541655B2 (en) Semiconductor device and wiring method for semiconductor device
US4779231A (en) Gate array arrangement in complementary metal-oxide-semiconductor technology
KR960002816B1 (ko) 반도체 메모리 셀
JPH1084092A (ja) 半導体集積回路
US6504788B1 (en) Semiconductor memory with improved soft error resistance
JPH03285352A (ja) ダイナミック型半導体記憶装置
US6011711A (en) SRAM cell with p-channel pull-up sources connected to bit lines
JP3579068B2 (ja) 論理回路
JPH06140592A (ja) 半導体装置
US7257011B2 (en) Semiconductor memory having twisted bit line architecture
US4924440A (en) MOS gate array devices
JP6096271B2 (ja) 半導体装置
US20070241370A1 (en) Semiconductor memory device
US20230389258A1 (en) Integrated circuit including static random access memory device
JP2720104B2 (ja) 半導体集積回路装置のメモリセル回路
JPS5972742A (ja) マスタスライスｌｓｉのマスタ方法
KR930008077B1 (ko) Sog형 게이트 어레이용 sram셀

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040525

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20040721