KR20090105968A - 시모스 에스램/롬 통합 비트 셀 - Google Patents

시모스 에스램/롬 통합 비트 셀 Download PDF

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pass transistor
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KR1020097016867A
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데니스 레이 밀러
엠디 하피주르 라흐만
모하메드 에하스널 카비르
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브이엔에스 포트폴리오 엘엘씨
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Abstract

메모리 셀(30)이 제공되는바, 상기 메모리 셀은 비트 감지라인과 부비트(bitnot) 감지라인, 그리고 랜덤 억세스 메모리(RAM) 워드라인(50)과 판독 전용 메모리(ROM) 워드라인(52)을 포함한다. 상기 메모리 셀은 정적 RAM(SRAM) 비트 셀(32)과 ROM 비트 셀(34)을 포함한다. SRAM 비트 셀은 상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 그리고 상기 RAM 워드라인 상의 신호에 응답한다. ROM 비트 셀은 상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 그리고 상기 ROM 워드라인 상의 신호에 응답한다. 상기 ROM 비트 셀은, 제 1 ROM 패스 트랜지스터(38a), 제 2 ROM 패스 트랜지스터(38b), 상기 제 1 ROM 패스 트랜지스터가 전압 라인과 접지 라인 중 어느 하나에 연결되도록 영구적으로 프로그래밍하는 제 1 노드, 그리고 상기 제 2 ROM 패스 트랜지스터가 상기 전압 라인과 상기 접지 라인 중 어느 하나에 연결되도록 영구적으로 프로그래밍하는 제 2 노드(44)를 포함한다.
SRAM, ROM, 통합 셀, 레이아웃, 풋프린트, 주변회로 공유

Description

시모스 에스램/롬 통합 비트 셀{CMOS SRAM/ROM UNIFIED BIT CELL}
본 발명은 메모리 셀, 이러한 메모리 셀들을 다수개 포함하여 구성된 메모리 디바이스, 그리고 정보 저장 및 검색(retrieval) 시스템에 관한 것이다.
현재의 메모리 설계에서, 정적 랜덤 억세스 메모리(static random access memory : SRAM) 블록과 판독 전용 메모리(read only memory : ROM) 블록은 완전히 분리된 어레이들 내에 위치하는 것이 일반적이다. 이들 어레이들은 물리적으로 서로 근접하고 있지 않으며 그리고 같은 기본 셀 레이아웃을 공유하지 않는다. 그 결과, 이들 SRAM 블록들과 ROM 블록들은 별도의 어드레스 디코딩 회로, 출력 감지 및 멀티플렉싱 회로, 그리고 타이밍 회로를 갖는 것이 전형적이다. 이러한 것의 몇몇 부정적인 공통 결론(common adverse consequence)은, 전체 회로 복잡도를 증가시키며, 풋프린트 및 전력 소모와 소산(dissipation)을 증가시킨다.
SRAM 블록과 ROM 블록들이 공통 어드레스 디코딩 회로를 이용하거나 또는 감지 증폭기를 공유하는 설계들이 이제 등장하고 있다. 비교적 최근에는, 몇몇 설계는 동일한 기본 셀 레이아웃에서 SRAM 블록과 ROM 블록들을 물리적으로 근접하게 통합한다. 하지만, 이들 초창기 통합 설계들은 많은 문제점들을 여전히 가지고 있다.
예를 들어, Liaw 등에 의한 미국등록특허(US 6,826,073)(이하에서는, Liaw '073 특허라 한다)에는, 7-트랜지스터 ROM 회로와 통상적인 6-트랜지스터 SRAM 회로를 더한 조합 셀(combination cell)이 개시되어 있다. 불행하게도 그 결과는 많은 제한들을 갖는다. 예컨대, 결과적인 메모리 셀은, 하나의 워드라인; SRAM 기능을 위한 하나의 비트라인 및 하나의 부비트(bitnot) 라인(즉, 통상적인 차등 배열(differential arrangement)); 그리고 ROM 기능을 위한 제 3 비트라인을 또한 갖는다. Liaw '073 특허의 하나의 워드라인이 인에이블되는 때에, SRAM 기능 및 ROM 기능 둘다가 함께 액세스되며, 그리고 그 둘의 저장 상태들이 세개의 비트라인들 양단에 나타난다. 따라서, 상기 구조는 "다운 스트림(down stream)" 회로에 해당하며, 이는 RAM 또는 ROM 이 판독되었는지를 구분(sort out)하기 위해서 필수적으로 제공 및 이용되는 것이다.
통합 비트 셀 설계의 또 다른 일례가, You 등에 의한 미국등록특허(US 6,128,218)(이하에서는 You '218 특허라 한다)에 개시되어 있다. 상기 특허에는 통상적인 6-트랜지스터 SRAM 회로와 4-트랜지스터 ROM 회로를 포함하는 하이브리드 메모리 디바이스가 개시되어 있다. 또한, You '218 특허에는 6-트랜지스터 SRAM 회로와 6-트랜지스터 2×ROM 셀이 개시되어 있지만, 이는 본 출원과는 상관없다. 전통적인 방법을 따르기 때문에(따라서, Liaw '073 특허와는 달리), You '218 특허는 SRAM 기능 및 ROM 기능 둘다를 위해서, 차등 비트라인 및 부비트(bitnot) 라인 배열만을 적용하고 있다. You '218 특허는 SRAM 기능을 위해서 RAM 워드라인을 이용하고 있지만, ROM 기능을 위해서는 ROM 워드라인 및 ROM 활성화(activation) 라인 둘다를 이용한다. 따라서, You '218 특허는 통상적인 2-트랜지스터 ROM 셀에서 이용되는 것보다 적어도 2배 이상의 트랜지스터들을 이용하고 있으며 그리고 이러한 유형의 셀들을 이용하는 것은, 매우 복잡한 "업 스트림(up stream)" 어드레스 디코딩 회로를 요구한다.
따라서, 간단하며 통상적인 비트라인 및 워드라인 구조를 이용하고 또한, 개별적인 SRAM 셀 및 ROM 셀 해결책의 트랜지스터 개수보다 트랜지스터 개수를 증가시키지 않으면서도, 같은 기본 셀 레이아웃 내에 물리적으로 통합시킬 수 있는 효율적인 통합 SRAM/ROM 셀에 대한 요구가 여전히 존재한다.
본 발명의 목적은 SRAM/ROM 통합 비트 셀을 제공하는 것이다.
본 발명의 일 양상은 메모리 셀을 제공하는바, 이는 비트 감지라인과 부비트(bitnot) 감지라인; 랜덤 억세스 메모리(RAM) 워드라인과 판독 전용 메모리(ROM) 워드라인; 상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 그리고 상기 RAM 워드라인 상의 신호에 응답하는 정적 RAM(SRAM) 비트 셀; 상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 그리고 상기 ROM 워드라인 상의 신호에 응답하는 ROM 비트 셀을 포함하여 구성되며, 그리고 상기 ROM 비트 셀은, 제 1 ROM 패스 트랜지스터, 제 2 ROM 패스 트랜지스터, 상기 제 1 ROM 패스 트랜지스터가 전압 라인과 접지 라인 중 어느 하나에 연결되도록 영구적으로 프로그래밍하는 제 1 노드 및 상기 제 2 ROM 패스 트랜지스터가 상기 전압 라인과 상기 접지 라인 중 어느 하나에 연결되도록 영구적으로 프로그래밍하는 제 2 노드를 포함한다.
간단히 말해서, 본 발명의 일실시예는 통합 메모리 셀에 관한 것이다. 비트 및 부비트 감지라인, 그리고 판독 전용 메모리(ROM) 워드라인 뿐만 아니라 랜덤 억세스 메모리(RAM) 워드라인도 제공된다. 통합 메모리 셀은, 정적 RAM(SRAM) 비트 셀과 ROM 비트 셀을 통합한다. SRAM 비트 셀은 비트 감지라인과 부비트 감지라인 사이에 접속되며, 그리고 RAM 워드라인 상의 신호에 응답한다. 또한, ROM 비트 셀은 비트 감지라인과 부비트 감지라인 사이에 접속되며, 그리고 ROM 워드라인 상의 신호에 응답한다. 특히, 상기 ROM 비트 셀은, 제 1 ROM 패스 트랜지스터와 상기 제 1 ROM 패스 트랜지스터를 전압 라인 또는 접지 라인 중 어느 하나에 연결하도록 영구히(permanently) 프로그래밍하는 제 1 노드를 포함한다. 또한, 상기 ROM 비트 셀은, 제 2 ROM 패스 트랜지스터와 상기 제 2 ROM 패스 트랜지스터를 전압 라인 또는 접지 라인 중 어느 하나에 연결하도록 영구히(permanently) 프로그래밍하는 제 2 노드를 포함한다.
본 발명의 다른 실시예는 메모리 셀을 제공하는바, 이는 메모리 셀의 메모리 상태를 차등적으로 감지하기 위한 비트 감지 수단 및 부비트 감지 수단; 메모리 셀의 RAM 비트 저장을 액세스하기 위한 랜던 억세스 메모리(RAM) 액세스 수단; 메모리 셀의 ROM 비트 저장을 액세스하기 위한 판독 전용 메모리(ROM) 액세스 수단; 메모리 셀의 상기 RAM 비트 저장을 제공하기 위한 정적 RAM(SRAM) 비트 저장 수단; 그리고 메모리 셀의 상기 ROM 비트 저장을 제공하기 위한 정적 ROM 비트 저장 수단을 포함하며, 여기서 상기 SRAM 비트 저장 수단은 상기 비트 감지 수단라인과 부비트 감지 수단 사이에 접속되며 그리고 상기 RAM 액세스 수단에 응답한다. 그리고, 상기 ROM 비트 저장 수단은 상기 비트 감지 수단라인과 부비트 감지 수단 사이에 접속되며 그리고 상기 ROM 액세스 수단에 응답한다. 상기 ROM 비트 저장 수단은, 제 1 ROM 패스 트랜지스터, 제 2 ROM 패스 트랜지스터, 상기 제 1 ROM 패스 트랜지스터를 전압 라인 또는 접지 라인 중 어느 하나에 연결하도록 영구히(permanently) 프로그래밍하는 제 1 프로그래밍 수단 그리고 상기 제 2 ROM 패스 트랜지스터를 전압 라인 또는 접지 라인 중 어느 하나에 연결하도록 영구히 프로그래밍하는 제 2 프로그래밍 수단을 포함한다.
상기 SRAM 비트 저장 수단은 통상적인 6-트랜지스터 타입의 RAM 회로를 포함할 수도 있다.
상기 SRAM 비트 저장 수단은 제 1 RAM 패스 트랜지스터와 제 2 RAM 패스 트랜지스터를 포함할 수도 있으며, 여기서 상기 제 1 ROM 패스 트랜지스터, 제 2 ROM 패스 트랜지스터, 제 1 RAM 패스 트랜지스터 그리고 제 2 RAM 패스 트랜지스터는 실질적으로 동일하다.
상기 제 1 RAM 패스 트랜지스터, 제 2 RAM 패스 트랜지스터, 제 1 ROM 패스 트랜지스터 그리고 제 2 ROM 패스 트랜지스터는 공통 웰 영역을 공유할 수 있다. 상기 제 1 RAM 패스 트랜지스터와 제 1 ROM 패스 트랜지스터는 상기 비트 감지라인에 연결하기 위한 제 1 공통 연결 수단을 공유할 수 있다. 그리고, 상기 제 2 RAM 패스 트랜지스터와 제 2 ROM 패스 트랜지스터는 상기 부비트 감지라인에 연결하기 위한 제 2 공통 연결 수단을 공유할 수 있다. 본 발명의 일실시예에서, 상기 제 1 RAM 패스 트랜지스터, 제 2 RAM 패스 트랜지스터, 제 1 ROM 패스 트랜지스터 그리고 제 2 ROM 패스 트랜지스터는 n형 금속 산화물 반도체(nMOS) 디바이스이며; 상기 웰 영역은 p-웰 또는 p형 물질의 p-기판 영역이며; 그리고 상기 제 1 공통 연결 수단은 상기 제 1 RAM 패스 트랜지스터의 드레인과 상기 제 1 ROM 패스 트랜지스터의 드레인을 연결하며; 그리고 상기 제 2 공통 연결 수단은 상기 제 2 RAM 패스 트랜지스터의 드레인과 상기 제 2 ROM 패스 트랜지스터의 드레인을 연결한다.
본 발명의 일실시예에서, 상기 제 1 프로그래밍 수단은, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 1 ROM 패스 트랜지스터의 소정단자를 연결하도록 프로그램적으로 부가된(programmatically added) 제 1 비아(via)를 포함하고; 상기 제 2 프로그래밍 수단은, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 2 ROM 패스 트랜지스터의 소정단자를 연결하도록 프로그램적으로 부가된 제 2 비아를 포함하며; 그리고 상기 제 1 프로그래밍 수단은 상기 제 1 ROM 패스 트랜지스터를 상기 전압 라인에 연결하고 상기 제 2 프로그래밍 수단은 상기 제 2 ROM 패스 트랜지스터를 상기 접지 라인에 연결하여 상기 ROM 비트 저장 수단을 제 1 유효 메모리 상태로 프로그래밍하며, 또는 상기 제 1 프로그래밍 수단은 상기 제 1 ROM 패스 트랜지스터를 상기 접지 라인에 연결하고 상기 제 2 프로그래밍 수단은 상기 제 2 ROM 패스 트랜지스터를 상기 전압 라인에 연결하여 상기 ROM 비트 저장 수단을 제 2 유효 메모리 상태로 프로그래밍한다. 상기 제 1 ROM 패스 트랜지스터와 상기 제 2 ROM 패스 트랜지스터는 n형 금속 산화물 반도체(nMOS) 디바이스이며, 여기서 상기 제 1 ROM 패스 트랜지스터의 상기 소정단자는 소스이며 그리고 상기 제 2 ROM 패스 트랜지스터의 상기 소정단자는 소스이다.
본 발명의 일실시예에서, 상기 제 1 프로그래밍 수단은, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 1 ROM 패스 트랜지스터의 소정단자를 연결하도록 프로그램적으로 부가된(programmatically added) 제 1 전도성 스트랩(strap)를 포함하고; 상기 제 2 프로그래밍 수단은, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 2 ROM 패스 트랜지스터의 소정단자를 연결하도록 프로그램적으로 부가된 제 2 전도성 스트랩을 포함하며; 그리고 상기 제 1 프로그래밍 수단은 상기 제 1 ROM 패스 트랜지스터를 상기 전압 라인에 연결하고 상기 제 2 프로그래밍 수단은 상기 제 2 ROM 패스 트랜지스터를 상기 접지 라인에 연결하여 상기 ROM 비트 저장 수단을 제 1 유효 메모리 상태로 프로그래밍하며, 또는 상기 제 1 프로그래밍 수단은 상기 제 1 ROM 패스 트랜지스터를 상기 접지 라인에 연결하고 상기 제 2 프로그래밍 수단은 상기 제 2 ROM 패스 트랜지스터를 상기 전압 라인에 연결하여 상기 ROM 비트 저장 수단을 제 2 유효 메모리 상태로 프로그래밍한다. 상기 제 1 ROM 패스 트랜지스터와 상기 제 2 ROM 패스 트랜지스터는 n형 금속 산화물 반도체(nMOS) 디바이스이며, 여기서 상기 제 1 ROM 패스 트랜지스터의 상기 소정단자는 소스이며 그리고 상기 제 2 ROM 패스 트랜지스터의 상기 소정단자는 소스이다.
또한, 본 발명은 다수의 메모리 셀들을 포함하여 이루어진 메모리 디바이스를 제공하는바, 각각의 셀은 비트 감지라인과 부비트 감지라인; 랜덤 억세스 메모리(RAM) 워드라인과 판독 전용 메모리(ROM) 워드라인; 상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 상기 RAM 워드라인 상의 신호에 응답하는 정적 RAM(SRAM) 비트 셀; 상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 상기 ROM 워드라인 상의 신호에 응답하는 정적 ROM 비트 셀을 포함하며, 상기 ROM 비트 셀은 제 1 ROM 패스 트랜지스터, 제 2 ROM 패스 트랜지스터, 전압 라인과 접지 라인 중 어느 하나에 상기 제 1 ROM 패스 트랜지스터가 연결되도록 영구적으로 프로그래밍하는 제 1 노드 그리고 상기 전압 라인과 상기 접지 라인 중 어느 하나에 상기 제 2 ROM 패스 트랜지스터가 연결되도록 영구적으로 프로그래밍하는 제 2 노드를 포함한다. 일실시예에서, 상기 메모리 셀들 N개로 이루어진 블록은 하나의 비트 감지라인과 하나의 부비트 감지라인을 공통으로 가지며 그리고 N개의 RAM 워드라인들 각각과 N개의 ROM 워드라인들 각각을 갖는다.
본 발명의 일실시예에 따른 메모리 디바이스는 다수의 블록들을 포함하며, 각각의 블록은 N개의 상기 메모리 셀을 포함한다. N개의 메모리 셀들로 이루어진 각각의 블록은 하나의 비트 감지라인과 하나의 부비트 감지라인을 공통으로 가지며 그리고 N개의 RAM 워드라인들과 N개의 ROM 워드라인들을 각각 갖는다. 상기 N개의 RAM 워드라인들과 N개의 ROM 워드라인들은 이들 모든 블록들에 대해서 공통이다.
본 발명은 또한 정보 저장 및 검색 시스템을 제공하는바, 이는 메모리 디바이스, 각각의 블록들에 대한 감지 증폭기들 그리고 상기 RAM 워드라인들과 ROM 워드라인들에 연결된 디코더를 포함한다. 상기 정보 저장 및 검색 시스템은 RAM 비트 셀과 ROM 비트 셀 둘다에 공통인 타이밍 회로를 가질 수도 있다.
현재까지 알려진 본 발명의 최적 실시모드에 관한 설명과 본 명세서에서 설명되고 그리고 첨부된 도면들에 예시된 바와 같은 바람직한 실시예의 산업상 이용가능성에 비추어 볼때, 본 발명의 여타의 양상들 및 장점들은 해당 기술분야의 당업자들에게 명백해질 것이다.
첨부된 도면들과 이에 관한 다음의 상세한 설명으로부터 본 발명의 목적 및 장점들이 명백해질 것이다.
도1은 예시적인 집적회로 응용예에서 마이크로프로세서에 의해 이용되는, 본 발명의 일실시예에 따른 판독 전용 랜덤 액세스 메모리(read only random access memory : RORAM)에 대한 블록도이다.
도2는 본 발명에 따른 SRAM/ROM 비트 셀을 예시한 도면으로서, 도1의 RORAM에서 이용되는 하나의 셀을 도시한 것이다.
도3은 도2의 SRAM/ROM 비트 셀에 대한 또 다른 개략도로서, 좀더 상세한 내용을 보여주며 그리고 발명자의 바람직한 실시예를 제공한다.
도4는 도3에 도시된 SRAM/ROM 비트 셀 실시예의 물리적인 레이아웃 도면이다.
도5는 도2의 SRAM/ROM 비트 셀을 다수개 포함하는 N×6 어레이를 도시한 개략도이다.
도6은 도5의 N×6 어레이의 세개를 포함하는 N×18 블록을 도시한 개략도로서 통상적인 주변회로도 도시되어 있다.
도7은 주변회로 뿐만 아니라 네개의 64×18 블록들을 포함하는 512×18 메모리(예컨대, 각각이 도6의 N×18 블록을 4개 포함하는 세트를 포함함, 여기서 N은 64임)를 도시한 개략도이다.
본 발명의 도면들에서 유사한 참조번호들은 유사하거나 비슷한 구성요소 또는 단계들을 나타낸다.
본 발명의 바람직한 실시예는 CMOS SRAM/ROM 통합 비트 셀이다. 다양한 도면들에서 예시된 바와 같이, 특히 도2 내지 도4에 예시된 바와같이, 본 발명의 바람직한 실시예는 일반 참조 문자 30에 의해 표시된다.
도1은 예시적인 집적회로 응용예(14)에서 마이크로프로세서(12)에 의해 이용되는, 본 발명의 일실시예에 따른 판독 전용 랜덤 액세스 메모리(read only random access memory : RORAM 10)에 대한 블록도이다. 상기 RORAM(10)과 마이크로프로세서(12)는 제어 신호 버스(16), 데이터 신호 버스(18) 그리고 어드레스 신호 버스(20)를 통해 통신한다.
도2는 본 발명에 따른 SRAM/ROM 비트 셀(30)을 예시한 도면으로서, 즉 도1의 RORAM(10)에서 이용되는 하나의 셀을 도시한 것이다. SRAM/ROM 비트 셀(30)은 SRAM 비트 셀(32)을 포함하는바, 일반적으로 이는 통상적인 6 트랜지스터 타입(도3 및 도4 참조)이 될 수 있다. 또한, SRAM/ROM 비트 셀(30)은 ROM 비트 셀(34)을 포함하는바, 이는 도시된 바와 같이(도3 및 도4) 통상적인 2 트랜지스터 타입이 될 수 있다.
특히, SRAM 비트 셀(32)은 패스 트랜지스터들(36a, 36b)를 포함하며 그리고 ROM 비트 셀(34)은 패스 트랜지스터들(38a, 38b)을 포함하는바, 이는 도시된 바와 같다. 여기서, 패스 트랜지스터들(36a, 36b, 38a, 38b)은 본질적으로 서로 동일하다. 하지만, ROM 비트 셀(34)의 패스 트랜지스터들(38a, 38b)의 경우, 비트 프로그래밍을 위해서 프로그래밍 노드(44)에서 Vdd/Vss(40) 또는 접지(42)에 스트랩된다. 따라서, SRAM 비트 셀(32)과 ROM 비트 셀(34)의 물리적 레이아웃은 실질적으로 동일하다. 상기 SRAM 비트 셀(32)과 ROM 비트 셀(34)은 비트 감지라인(46)(BL) 및 부비트 감지라인(48)(BLN)에 공통으로 연결되며, 그리고 고유 RAM 워드라인(50)과 고유 ROM 워드라인(52)이 도시된 바와 같이 제공된다.
배경기술 부분에서 설명된 바와 같이, 전통적으로, RAM형 메모리는 필요한 주변회로들을 가지고 있으며 그리고 ROM형 메모리는 필요한 주변회로들을 별도로 가지고 있다. 본 발명의 발명자들이 관찰한 바에 따르면, 이러한 것은 매우 불합리한 것이며 그리고 예컨대, 회로 풋프린트(footprint), 재료, 전력 및 리던던시를 처리하는 설계 자원을 낭비하는 것이다.
도3은 좀더 상세한 내용이 개시되어 있는 SRAM/ROM 비트 셀(30)의 다른 개요도로서, 본 발명의 발명자들의 바람직한 실시예에 따른 것이다. 해당 기술분야의 당업자라면, 도3의 개요도가 도2에 도시된 개념적인 도면의 직접적인 연장(straightforward extension)에 해당한다는 점을 능히 이해할 것이다. 점선 블록은 SRAM/ROM 비트 셀(30), SRAM 비트 셀(32) 및 ROM 비트 셀(34)을 나타낸다. 또한, 정적 랜덤 억세스 메모리 비트 셀(SRAM 비트 셀 : 32)은 판독 전용 메모리 비트 셀(ROM 비트 셀 : 34)과 결합되며 그리고 이들 셀들은 공통 데이터 비트라인(비트 감지라인 (46)(BL))과 그것의 상보적인 데이터 부비트 라인(부비트 감지라 인(48)(BLN))을 공유한다. 상기 비트 감지라인(46)과 부비트 감지라인(48)은 상이한 비트라인을 형성한다. SRAM/ROM 비트 셀(30)이 판독되는 때에, RAM 워드라인(50) 또는 ROM 워드라인(52) 중 어느 하나를 인에이블시킴으로써, 비트 감지라인(46)에서의 고전압과 부비트 감지라인(48)에서의 저전압은 이진 1 값을 나타낼 것이다. 이와 반대로, 비트 감지라인(46)에서의 저전압과 부비트 감지라인(48)에서의 고전압은 이진 0 값을 나타낼 것이다. 또한, 비트 감지라인(46)에서의 저전압과 부비트 감지라인(48)에서의 고전압이 이진 1 값을 표현하게 하고, 그리고 이와 반대로 비트 감지라인(46)에서의 고전압과 부비트 감지라인(48)에서의 저전압이 이진 0 값을 표현하게 함으로써, 이진 1 값과 이진 0 값이 표현될 수도 있다.
도4는 도3에 도시된 SRAM/ROM 비트 셀(30)의 일실시예에 대한 물리적인 레이아웃 도면이다. 도4에서 실선 블록은 SRAM/ROM 비트 셀(30), SRAM 비트 셀(32) 및 ROM 비트 셀(34)을 나타내며, 그리고 공통 p-기판 또는 p-웰 영역(60)을 또한 나타낸다. 상기 p-웰 영역(60)은, 공통 드레인(62)을 공유하는 패스 트랜지스터들(36a, 38a)에 대한 nMOS 일례를 포함하는바, 상기 공통 드레인(62)은 비트 감지라인(46)에 연결된다. 또한, 상기 p-웰 영역(60)은, 공통 드레인(64)을 공유하는 패스 트랜지스터들(36b, 38b)에 대한 nMOS 일례를 포함하는바, 상기 공통 드레인(64)은 부비트 감지라인(48)에 연결된다. 비트 셀들(32, 34)을 이러한 배치로 결합함으로써, 물리적인 메모리 레이아웃을 작게 할 수 있다.
nMOS 트랜지스터(66, 68)와 pMOS 트랜지스터(70, 72)는 SRAM 비트 셀(32)에 대한 래치를 구성한다. nMOS 패스 트랜지스터(36a, 36b)들은, SRAM 비트 셀(32)이 판독 또는 기입되는 때에 상기 SRAM 비트 셀(32)을 비트 감지라인(46) 및 부비트 감지라인(48)에 연결하는데 이용되는 패스 트랜지스터들이다. 트랜지스터들(36a, 36b, 66, 68, 70, 72)의 이러한 구성은, 통상적인(classic) 6 트랜지스터("6T") 정적 랜덤 억세스 메모리("SRAM") 비트 셀이다.
SRAM/ROM 비트 셀(30)의 SRAM 비트 셀(32)은, 폴리실리콘 RAM 워드라인(50)에게 소정 전압을 인가함으로써, 마이크로프로세서(도1)에 의해서 판독된다.
이러한 것은 nMOS 패스 트랜지스터(36a)를 턴온시키는바, nMOS 패스 트랜지스터(36a)는 SRAM 비트 셀(32)(트랜지스터 66, 68, 70, 72)에 존재하는 전압값으로 비트 감지라인(46)을 구동하며, 상기 SRAM 비트 셀(32)은 nMOS 트랜지스터(66) 또는 pMOS 트랜지스터(70) 중 어느 하나에 의해서 구동된다. 그리고 이러한 것은 nMOS 패스 트랜지스터(36b)를 턴온시키는바, nMOS 패스 트랜지스터(36b)는 SRAM 비트 셀(32)(트랜지스터 66, 68, 70, 72)에 존재하는 전압값으로 부비트 감지라인(48)을 구동하며, 상기 SRAM 비트 셀(32)은 nMOS 트랜지스터(68) 또는 pMOS 트랜지스터(72) 중 어느 하나에 의해서 구동된다.
SRAM/ROM 비트 셀(30)의 ROM 비트 셀(34)은 소정 전압을 폴리실리콘 ROM 워드라인(52)에 인가함으로써 마이크로프로세서(도1)에 의해서 판독된다. 이는 nMOS 패스 트랜지스터(38a)를 턴온시키며, nMOS 패스 트랜지스터(38a)는 Vdd/Vss(40) 또는 접지전압(42) 중 어느 하나의 전압값으로 비트 감지라인(46)을 구동한다. 또한, nMOS 패스 트랜지스터(38b)를 턴온시키며, nMOS 패스 트랜지스터(38b)는 접지전압(42) 또는 Vdd/Vss(40) 중 어느 하나의 전압값(이 전압값은 비트 감지라인46 을 구동하는 전압과는 반대이다)으로 부비트 감지라인(48)을 구동한다.
ROM 비트 셀(34)을 특정 데이터 값으로 프로그래밍하는 하나의 방법은, 비아들(vias)을 이용하여, nMOS 패스 트랜지스터들(38a, 38b)의 소스들로부터 각각의 Vdd/Vss(40) 및 접지(42)까지를 물리적 레이아웃에 이미 제공되어 있는 금속 스트랩들로 연결하는 것이다. 예를 들어, ROM 비트 셀(34)을 1 이라는 데이터 값으로 프로그래밍하기 위해서는, nMOS 패스 트랜지스터(38a)의 소스(74)가 금속 스트랩(76)에 연결되는바, 따라서 비아(78)가 추가되어 금속 스트랩(76)을 Vdd/Vss(40)에 연결한다. 이와 유사하게, nMOS 패스 트랜지스터(38b)의 소스(80)는 금속 스트랩(82)에 연결되는바, 따라서 비아(84)가 추가되어 금속 스트랩(82)을 접지(42)에 연결한다. 이와 반대로, 만일 ROM 비트 셀(34)을 0 이라는 데이터 값으로 프로그래밍하기 위해서는, 상기 소스(74)는 금속 스트랩(86)에 연결되며, 따라서 비아(88)가 추가되어 금속 스트랩(86)을 접지(42)에 연결한다. 그리고 이와 유사하게, nMOS 패스 트랜지스터(38b)의 소스(80)는 금속 스트랩(90)에 연결되는바, 따라서 비아(92)가 추가되어 금속 스트랩(90)을 Vdd/Vss(40)에 연결한다.
ROM 비트 셀(34)을 소정 데이터 값으로 프로그래밍하는 대안적인 방법은, 물리적 레이아웃에 이미 제공되어 있는, 비아들(78, 84, 88, 92)의 일례들을 구비한 특별한 금속 스트랩들(76, 82, 86, 90)을 삽입하는 것을 이용할 수 있다. 예를 들어, ROM 비트 셀(34)이 데이터 값 1로 프로그래밍된다면, 금속 스트랩(76)이 삽입되어 nMOS 패스 트랜지스터(38a)의 소스(74)를 Vdd/Vss(40)에 연결하며, 그리고 금속 스트랩(82)이 삽입되어 nMOS 패스 트랜지스터(38b)의 소스(80)를 접지(42)에 연 결한다.
도5는 도2의 SRAM/ROM 비트 셀(30)을 다수개 포함하는 N×6 어레이(100)를 예시한 개략도이다. 본 명세서를 통해 알 수 있는 바와 같이, 본 발명에 따른 SRAM/ROM 비트 셀(30)로 구성된 메모리들의 주요 장점은, 각각의 SRAM 비트 셀(32)들과 ROM 비트 셀(34)들이 주변회로를 공유할 수 있다는 점이다. 상기 N×6 어레이(100)는 공통 어드레스 디코더(102)와 공통 감지 증폭기(104)를 공유한다.
도6은 N×18 블록(130)을 예시한 개략도로서, N×18 블록(130)은 도5의 N×6 어레이(100)를 3개 포함하며, 뿐만 아니라 공통 어드레스 디코더(102)와 3개의 감지 증폭기 블록들(132)을 포함한다. 예컨대, 각각의 증폭기 블록은 도5의 감지 증폭기(104) 6개로 이루어진 세트를 포함한다.
또한, 도6에는 회로 리던던시(circuit redundancy)를 감소시키는 것이 예시되어 있다. 동일한 물리적 SRAM/ROM 비트 셀(30) 내에서, SRAM 비트 셀(32)과 ROM 비트 셀(34)을 갖기 때문에, 제어 회로들이 간단해진다. 예를 들면, SRAM 비트 셀(32)과 ROM 비트 셀(34) 양자에 대한 판독 억세스 시간이 동일하기 때문에, 둘다를 공급해주는 타이밍 회로는 하나만 있어도 된다(즉, 공통 어드레스 디코더 102 내에). 종래기술과는 달리, 본 발명의 SRAM/ROM 비트 셀(30)이 이용되는 경우, 메모리 억세스 결과들은, 어레이 버스(134) 및 블록 버스(136) 상에 동기화되어 나타날 것이다.
도7은 512×18 메모리(160)를 예시한 개략도로서, 512×18 메모리(160)는 4개의 64×18 블록들(162)(예컨대, 그 각각은 도6의 N×18 블록들(130)을 4개 포함 하며, 여기서 N은 64이다), 2개의 어드레스 디코더(164), 감지 증폭 유닛(166)을 포함하며 그리고 64×18 블록(162) 각각에 대해서 y-mux 회로(168)를 포함한다. 여기서 중요한 포인트는, 매우 큰 메모리들이 SRAM/ROM 비트 셀(30)을 이용하여 용이하게 구성될 수 있다는 점인데, 이는 회로 복잡도 감소, 풋프린트 감소, 전력 소모 감소 등등과 같은 본 발명의 SRAM/ROM 비트 셀(30)이 제공하는 장점들을 증대시킨다.
비록, 다양한 실시예들이 설명되었지만, 이들 실시예들은 단지 일례로서 제공되었다는 점을 유의해야 하며, 본 발명의 범위는 앞서 설명된 예시적인 실시예들 중 임의의 것에 의해서 제한되어서는 않된다. 대신에, 본 발명의 범위는 오직 다음의 청구항들 및 그 등가물들에 따라 정의되어야 한다.

Claims (15)

  1. 메모리 셀로서,
    비트 감지라인과 부비트(bitnot) 감지라인;
    랜덤 억세스 메모리(RAM) 워드라인과 판독 전용 메모리(ROM) 워드라인;
    상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 그리고 상기 RAM 워드라인 상의 신호에 응답하는 정적 RAM(SRAM) 비트 셀;
    상기 비트 감지라인과 부비트 감지라인 사이에 접속되며 그리고 상기 ROM 워드라인 상의 신호에 응답하는 ROM 비트 셀
    을 포함하여 구성되며, 그리고
    상기 ROM 비트 셀은,
    제 1 ROM 패스 트랜지스터, 제 2 ROM 패스 트랜지스터, 상기 제 1 ROM 패스 트랜지스터가 전압 라인과 접지 라인 중 어느 하나에 연결되도록 영구적으로 프로그래밍하는 제 1 노드, 그리고 상기 제 2 ROM 패스 트랜지스터가 상기 전압 라인과 상기 접지 라인 중 어느 하나에 연결되도록 영구적으로 프로그래밍하는 제 2 노드를 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 SRAM 비트 셀은 래치, 제 1 RAM 패스 트랜지스터 그리고 제 2 RAM 패스 트랜지스터를 포함하는 것을 특징으로 하는 메모리 셀.
  3. 제2항에 있어서,
    상기 제 1 RAM 패스 트랜지스터, 제 2 RAM 패스 트랜지스터, 제 1 ROM 패스 트랜지스터 그리고 제 2 ROM 패스 트랜지스터는 실질적으로 동일한 것을 특징으로 하는 메모리 셀.
  4. 제3항에 있어서,
    상기 제 1 RAM 패스 트랜지스터, 제 2 RAM 패스 트랜지스터, 제 1 ROM 패스 트랜지스터 그리고 제 2 ROM 패스 트랜지스터는 공통 웰 영역을 공유하는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서,
    상기 제 1 RAM 패스 트랜지스터와 제 1 ROM 패스 트랜지스터는 상기 비트 감지라인으로의 제 1 공통 연결 단자를 공유하며; 그리고
    상기 제 2 RAM 패스 트랜지스터와 제 2 ROM 패스 트랜지스터는 상기 부비트 감지라인으로의 제 2 공통 연결 단자를 공유하는 것을 특징으로 하는 메모리 셀.
  6. 제5항에 있어서,
    상기 제 1 RAM 패스 트랜지스터, 제 2 RAM 패스 트랜지스터, 제 1 ROM 패스 트랜지스터 그리고 제 2 ROM 패스 트랜지스터는 n형 금속 산화물 반도체(nMOS) 디 바이스이며;
    상기 웰 영역은 p-웰 또는 p형 물질의 p-기판 영역이며;
    상기 제 1 공통 연결 단자는 상기 제 1 RAM 패스 트랜지스터의 드레인과 상기 제 1 ROM 패스 트랜지스터의 드레인을 연결하며; 그리고
    상기 제 2 공통 연결 단자는 상기 제 2 RAM 패스 트랜지스터의 드레인과 상기 제 2 ROM 패스 트랜지스터의 드레인을 연결하는 것을 특징으로 하는 메모리 셀.
  7. 제1항에 있어서,
    상기 제 1 노드는, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 1 ROM 패스 트랜지스터의 단자를 연결하도록 프로그램적으로 부가된(programmatically added) 제 1 비아(via)를 포함하고;
    상기 제 2 노드는, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 2 ROM 패스 트랜지스터의 단자를 연결하도록 프로그램적으로 부가된 제 2 비아를 포함하며; 그리고
    상기 제 1 노드는 상기 전압 라인에 연결되고 상기 제 2 노드는 상기 접지 라인에 연결되어 상기 ROM 비트 셀을 제 1 유효 메모리 상태로 프로그래밍하며, 또는 상기 제 1 노드는 상기 접지 라인에 연결되고 상기 제 2 노드는 상기 전압 라인에 연결되어 상기 ROM 비트 셀을 제 2 유효 메모리 상태로 프로그래밍하는 것을 특징으로 하는 메모리 셀.
  8. 제7항에 있어서,
    상기 제 1 ROM 패스 트랜지스터와 상기 제 2 ROM 패스 트랜지스터는 n형 금속 산화물 반도체(nMOS) 디바이스이며; 그리고
    상기 제 1 ROM 패스 트랜지스터의 상기 단자는 소스이며 그리고 상기 제 2 ROM 패스 트랜지스터의 상기 단자는 소스인 것을 특징으로 하는 메모리 셀.
  9. 제1항에 있어서,
    상기 제 1 노드는, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 1 ROM 패스 트랜지스터의 단자를 연결하도록 프로그램적으로 부가된(programmatically added) 제 1 전도성 스트랩(strap)를 포함하고;
    상기 제 2 노드는, 상기 전압 라인과 상기 접지 라인중 어느 하나에 상기 제 2 ROM 패스 트랜지스터의 단자를 연결하도록 프로그램적으로 부가된 제 2 전도성 스트랩을 포함하며; 그리고
    상기 제 1 노드는 상기 전압 라인에 연결되고 상기 제 2 노드는 상기 접지 라인에 연결되어 상기 ROM 비트 셀을 제 1 유효 메모리 상태로 프로그래밍하며, 또는 상기 제 1 노드는 상기 접지 라인에 연결되고 상기 제 2 노드는 상기 전압 라인에 연결되어 상기 ROM 비트 셀을 제 2 유효 메모리 상태로 프로그래밍하는 것을 특징으로 하는 메모리 셀.
  10. 제9항에 있어서,
    상기 제 1 ROM 패스 트랜지스터와 상기 제 2 ROM 패스 트랜지스터는 n형 금속 산화물 반도체(nMOS) 디바이스이며; 그리고
    상기 제 1 ROM 패스 트랜지스터의 상기 단자는 소스이며 그리고 상기 제 2 ROM 패스 트랜지스터의 상기 단자는 소스인 것을 특징으로 하는 메모리 셀.
  11. 선행하는 청구항들 중 어느 한 항에 따른 메모리 셀을 다수개 포함하여 구성되는 메모리 디바이스.
  12. 제11항에 있어서,
    상기 메모리 셀들 N개로 이루어진 하나의 블록은, 하나의 비트 감지라인과 하나의 부비트 감지라인을 공통으로 가지며 그리고 N개의 RAM 워드라인들과 N개의 ROM 워드라인들을 갖는 것을 특징으로 하는 메모리 디바이스.
  13. 제11항에 있어서,
    상기 메모리 디바이스는 상기 메모리 셀들 N개로 이루어진 각각의 블록들을 다수개 포함하며, 상기 N개의 메모리 셀들로 이루어진 각각의 블록은 하나의 비트 감지라인과 하나의 부비트 감지라인을 공통으로 가지며 그리고 N개의 RAM 워드라인들과 N개의 ROM 워드라인들을 가지며, 상기 N개의 RAM 워드라인들과 상기 N개의 ROM 워드라인들은 상기 모든 블록들에 대해 공통되는 것을 특징으로 하는 메모리 디바이스.
  14. 정보 저장 및 검색(retrieval) 시스템으로서,
    청구항 제13항에 따른 메모리 디바이스;
    각각의 블록들에 대한 감지 증폭기; 그리고
    RAM 워드라인들 및 ROM 워드라인들에 연결된 어드레스 디코더를 포함하는 정보 저장 및 검색 시스템.
  15. 제14항에 있어서,
    RAM 비트 셀들과 ROM 비트 셀들 둘다에 공통인 타이밍 회로를 갖는 것을 특징으로 하는 정보 저장 및 검색 시스템.
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