TW200834580A - CMOS SRAM/ROM unified bit cell - Google Patents

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TW200834580A
TW200834580A TW096150267A TW96150267A TW200834580A TW 200834580 A TW200834580 A TW 200834580A TW 096150267 A TW096150267 A TW 096150267A TW 96150267 A TW96150267 A TW 96150267A TW 200834580 A TW200834580 A TW 200834580A
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TW
Taiwan
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line
rom
transfer gate
bit
gate transistor
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Application number
TW096150267A
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English (en)
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Dennis Ray Miller
Mohammad Hafijur Rahman
Mohammad Ehsanul Kabir
Original Assignee
Technology Properties Ltd
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Description

200834580 ， 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體單元、一記憶體裝置包括 上述記憶體單元，以及一資訊存儲與檢索系統。 【先前技術】
一般而言，目前的記憶體設計係將靜態隨機存取記憶 體（SRAM)區塊與唯讀記憶體（R〇M)區塊分 2 立的陣列中。實體上，上述陣列互不相鄰並且不 個基本單元電路。因此，上述SRAM區塊與_區塊各自 擁有獨立的位址解碼t路、輸出感應與多重傳輸電路以及 時序電路。’然而，上述電路設計將會造成增加電路複雜 度、針腳以及電力的消耗與浪費的反效果。 本發明提出的SRAM與_區塊使用相同的位址解碼 電路或共享❹彳放大器、。相對於目前的設計，目前部份設 計使謂與麵區塊實體上相#，整合於相同的基本單 元電路上。然而’這些整合設計仍然有許多缺點。 …例如’由Llaw等人提出的美國專利字號6, 826, m(此 後稱 Li aw ‘073 )揾屮了 λ, Α 以紅出了一結合元件，係將一 體SRAM電路上加上一 +雪曰舰 凡、电日日 七電日日體ROM電路。但是，上述 計仍有許多限制。例如， σ 妁如，上述記憶體單元有一單一字元 線、一位元線盘一非全； 。隹子70線以運作SRAM功能（即傳統差動 裝置），並且更右一筮一/ 弟二位兀線以運作ROM功能。當Liaw 073的上述單一 ^ 兀線啟動時，SRAM和R〇M兩者的功能
3019-9329-PF 200834580 會-起被存；¢1，並且兩纟的存儲狀態由上述三個位元線表 不。接者上述存儲狀態變為下游電路（downstre⑽ dixuitry)以挑選出被讀取的ram* r〇m。 另一個整合位元單元設計的例子係由You等人提出的 美國專利字號6, 128,218(此後稱Yqu ‘ 218)。其揭露— 混合式記憶體裝置包括一傳統六電晶冑襲電路與一四 電日日to ROM電路（y〇u 218同時也揭露一六電晶體$編 與六電晶體兩倍_單元，但與本發明沒有相關，因此不 在此I述）。按照慣例，不同轸Uaw，〇73，Y〇u，2以僅 使用一差動位元⑷fferentlal blt)與一反相位元線來運 =SRAM功迠與R〇M功能。因此，相較於傳統雙電晶體r⑽ =元，YQU’ 218使用至少兩倍的電晶體，並且此種形式的 單元而要複雜的上游（Up stream)位址解碼電路。 ^總而言之，相對於分離SRAM單元與ROM單元的電路 设!^使用的電晶體數量，在不增加電晶體總數量並且使 用間早與傳統位元與字元線排程的條件下，有效地於實體 上將SRAM/_整合於同—相同的基本單元電路是必須的。 【發明内容】 本發明實施例揭露一 SRAM/R〇M整合位元單元。 本發明之一實施例揭露一記憶體單元，包括一位元感 應線與、反相位兀感應線、一隨機讀取記憶體（“Μ )字 凡線、一唯讀記憶體（R〇M)字元線，一靜態RM (sram) 位元單元、一 _位元單元。上&漏位元單元輕接於
3019-9329-PF 7 200834580 上述位元感應線與上述反相位元感應線之間，並且回應上 L RAM字το線上之—信號。上述議位元單元_接於上述 位元感應線與上沭$ h A - A & Μ οα 乩夂相位π感應線之間，並且回應上述 ROM字元線上之_彳士缺 ^ , 冲 ^ 仏唬。再者，上述ROM位元單元包括一 第ROM傳达閘電晶體、一第二R〇M傳送間電晶體、一第 -節點與-第二節點。上述第—節點連接上述[傳送閑 電晶體以及一電壓線與—接地線其中之一。上述第二節點 連接上述第二傳送閘電晶體以及上述電壓線與上述接地 線其中之一。 簡而言之，本發明之一實施例揭露一整合記憶體單 元。提供多個位元感應線、多個反相位元感應線、一隨機 存取記憶體（RAM)字元線以及一唯讀記憶體（r〇m)字元 ，。上述整合記憶體單元整合了 一靜態ram(sram)位元 單元與一 ROM位元單元。上述SRAM位元單元耦接於上述 位70感應線與上述反相位元感應線之間，並且回應上述 RAM字元線上之一信號。上述腦位元單元亦輕接於上述 位兀感應線與上述反相位元.感應線之間，並且回應上述 R〇M字元線之一信號。上述ROM位元單元更包括_第1 r〇m 傳送閘電晶體與一第一節點，上述第一節點連接上述第一 ROM傳送閘電晶體以及一電壓線與一接地線其中之一。上 述ROM位元單元更包括一第二R〇M傳送閘電晶體與一第二 節點，上述第二節點連接上述第二R〇M傳送閘電晶體至上 述電壓線與上述接地線其中之一。 本發明另一實施例揭露一記憶體單元，上述記憶體單 3019-9329-PF 8 200834580 7L包括位元感應I置、反相位元感應裝置、隨機讀取記憶 體（RAM)存取裝置、唯讀記憶體（_)存取裝置、靜態 RAM (SRAM)位元存儲裝置以及R〇M位元存儲裝置。上述 位兀感應裝置與上述反相位元感應裝置係用以分別感應 上述記憶體單元之一記憶體狀態。上述隨機讀取記憶體存 取裝置係用以存取上述記憶體單元的一 RAM位元存儲。上 述唯讀記憶體存取裝置係用以存取上述記憶體單元之一 ROM位元存儲。上述靜態RAM位元存儲裝置係用以提供上 述記憶體單元之上述RAM位元存儲，其中，上述ram位元 存儲裝置_接於上述位元感應裝置與上述反相位元感應 裝置之間，並且回應上述RAM讀取裝置。上述R〇M位元存 儲1置係用以提供上述記憶體單元之上述R〇M位元存儲， 其中，上述ROM位元存儲裝置係用以提供上述記憶體單元 的上述ROM位元存儲，#中，上述_位元存儲裝置係耦 接於上述位感應裝置與上述反相位元感應裝置之間，並且 回應上述ROM讀取裝置。上述rqm位元存儲裝置包括一第 一 ROM傳送閘電晶體、一第二Rqm傳送閘電晶體、一第一 編私方法與一第二編程方法。上述第一編程方法係用以編 程上述第一 R0M傳送閘電晶體以及一電壓線與一接地線其 中之一的連接。上述第二編程方法係用以編程上述第二 ROM傳送閘電晶體以及上述電壓線與上述接地線其中之一 的連接。 上述SRAM位το存儲裝置可包括一傳統六電晶體型 RAM電路。 3019-9329-PF 9 200834580 上述SRAM位tl存儲裝置可包括一第一 RAM傳送閘電 晶體與一第二RAM傳送閘電晶體，其中，上述第一 RM傳
送閘電晶體、上述第二RAM傳送閘電晶體、上述第一 R〇M 傳送閘電晶體與上述第二R0M傳送閘電晶體本質上係相同 的0 (, 上述第一 RAM傳送閘電晶體、上述第二RAM傳送閘電 晶、上述第一 R0M傳送閘電晶體以及上述第二r〇m傳送閘 電晶體共享一拼區域。上述第—議傳送閘電晶體與上述 第一 ROM傳送閘電晶體共享一第一端點以連接至上述位元 感應線；以及上述第二RAM傳送閘電晶體與上述第二 傳送閘電晶體共享-第二端點以連#至上&反相位元感 應線。在-實施例+，上述第一 RAM傳送閘電晶體、上述 第二副傳送閘電晶體、上述第—應傳送閘電晶體以及 ^述第二_傳送閘電晶體係N型金氧半電晶μ (_) 裝置^L㈣區域係ρ型材料之—ρ制或ρ型基底區域； 上述第-端點連接至上述第一 RAM傳送閘電晶體之一沒極 與上述第一 ROM傳送閘電晶體之一汲極；以及上述第二端 點連接至上述第二RAM傳送閘電晶體之一汲極與上述第二 ROM傳送閘電晶體之一汲極。 一 、在「實施例中，上述第—編程方法包括一第一通道以 連接上述第—RQM傳送閘電晶體的—端以及上述電壓線與 2接地線其中之一；以及上述第二編程方法包括一第二 〉、以連接上述第二R〇M傳送閘電晶體的-端以及上述電 壓線與上述接地線其中之一 /、T 上述弟一編程方法因
3019-9329-PF 10 200834580 此與上述電壓線連接，上述第二編程方法因此與上述接地 ，連接，以編程上述R0M位元單元有一第—有效記憶體狀 態，或者，上述第一編程方法因此與上述接地線連接，上 述第二編程方法因此與上述電壓線連接，以編程上述 2元單元有一第二有效記憶體狀態。上述第一 ROM傳送閘 電晶體與上述第二R0M傳送閘電晶體係N型金氧半電晶體 (NM0S);以及上述第一 R〇M傳送閘電晶體之上述端係一 源極以及上述第二R0M傳送閘電晶體之上述端係一源極。 上述第一編程方法包括一第一導電金屬帶（討) 以連接上述第一 R0M傳送閘電晶體之一端以及上述電壓線 與上述接地線兩者之一；以及上述第二編程方法包括—第 二導電金屬帶以連接上述第二R〇M傳送閘電晶體之一端以 及上述電壓線與上述接地線其中之一；其中，上述第一編 程方法因此與上述電壓線連接’上述第二編程方法因此與 上述接地線連接，以編程上述R〇M位元單元有一第一有效 記憶體狀態’或者，上述第一編程方法因此與上述接地線 連接，上述第二編程方法因此與上述電壓線連接，以編程 上述ROM位元單元有一第二有效記憶體狀態。上述第一 ROM傳达閑電晶體與上述第二傳送閘電晶體係n型金氧半 電晶體（麵S)装置；以及上述第一傳送閑電晶體之上述 端係-源極以及上述第〔傳送閘電晶體之上述端 才系 〇 本舍明之一貫施例提供了—種記憶體裝置包括多個 記憶體單元’每一記憶體單元包括一位元感應線、一反相 3019-9329-PF 11 200834580 位70感應線、一隨機讀取記憶體（RAM)字元線、一唯讀 §己憶體（刪）字^線、-靜態RAM (SRAM)位元單元與一 ROM位元單元。上述SRM位元單元耦接於上述位元線與上 述反相位兀感應線之間並且回應上述RAM字元線上之一信 唬上述位70單元耦接於上述位元線與上述反相位元 感應線之間，並且回應上述ROM字元線上之一信號。上述 ROM位元單元& # ^ 7 匕括一弟一 ROM傳送閘電晶體、一第二r〇m 傳送閘電晶體、一篦一銘軒你 哲一斤 、 弟即點與一弟二郎點。上述第一節點 連接上述第一傳送閘電晶體至一電壓線與一接地線其中 之-。上述第二節點連接上述第二傳送閘電晶體至上述電 壓線與上述接地線直中之一。力^ τ ^ 在一貝·施例中，每Ν個上述 δ己’丨思體單元為一區塊，上诚尸梯古 u m 兄上述區塊有一共同的單一位元感應 線、-共同的單-反相位元感應線、N個r錢字元線以及 N個ROM字元線。 貝轭例中’上述圮憶體裝置包括複數個區塊，每 -區塊包括N個上述記憶體單元，每一區塊有一共同的單 一位元感應線、一共同的單一斥
/、丨j日]早反相位兀感應線、n個RAM 字元線以及N個ROM字元線，i ψ，％女l ，、中所有上述區塊共用上 述N個_字元線與上述㈣^字元線。 本發明實施例提出一資旬在 貝爪存儲與檢索系統包括上述 圯憶體裝置、多個感測放大界 , 口口 U及一位址解碼器連接至上 述RAM與ROM字元線。其中，1 上述&塊各自包括多個上述 感測放大器。上述資訊存儲與 ，、你系糸統可包括一時序電 路，其中，上述RAM位元單元| p、+、dm 干兀興上述R0M位元單元共用上
3019-9329-PF 12 200834580 述時序電路。 【實施方式] 為讓本發明之上述和其他目的、特徵、和優點 顯易1*，下文特舉出較佳實施例，並配合所附 細說明如下： ％ 作坪 本么明之一較佳實施例揭冑—種1補式I氧丰雷曰 體（_)之SRAM/R〇M整合位元單元。本發明 : 施料參考圖示元件3G，如上述所列舉之第2至4圖所= j 1圖係使用於本發明範例整合電路應用14中一微 處理器12中之一唯讀隨機存取記憶體（R0RAM 1〇)之方塊 =。上述R0RAM 10與上述微處理器' 12經由一控制信號匯 /瓜排16、一貝料信號匯流排18與一位址信號匯流排20 做溝通。 第2圖係本發明實施例之SRAM/R0M位元單元3〇之示 意圖。SRAM/娜位元單元3Q係第丨圖讀AMi()中之一單 元。SRAM/R0M位元單元30包括一 SRAM位元單元32，其 中’ SRAM位π單το 32可以係-傳統六電晶體的形式（參考 第3圖與第4圖）。SRAM/R0M位元單元3〇更包括一^^ 位元單元3\’其t ROM位元單元34可為一傳統雙電晶體 的形式’如第3圖與第4圖所示。 SRAM位το單元32更包括傳送閘電晶體36a_b(如圖所 示）以及ROM位元單元34更包括傳送閘電晶體38a_b(如圖 所示）。上述傳送閑電晶體36a—b、38a_b本質上是相同的， 3019-9329-PF 13 200834580 只是在位元編程時，R〇M位元單元34的傳送閘電晶體 38a-b於編程節點44會被鎖定在電源VDD 40或接地GND 42。因此，上述實體電路中，SRAM位元單元32與R〇M位 元單元34本質上相同。SRAM位元單元32與ROM位元單元 34通卓連接至一位元感應線bl 4 6與一反相位元感應線 BLN48,並且提供一 RAM字元線5〇與一 R〇M字元線52(如 圖所示）。
如先刚技術中所論，RAM形式記憶體照慣例有其所需 之週邊電路，並且R0M形式記憶體也有其所需之週邊電 路。本發明§忍為這樣的設計是不合邏輯且相當浪費的，例 如’電路針腳、材料、電力以及設計資源都會有冗贅的情 況發生。 '
第3圖係本發明較佳實施例之SRAM/R0M位元單元30 的示意圖。熟知此項技藝人士可以得知第3圖為第2圖之 延伸。虛線方塊顯示SRAM/R〇M位元單元3〇、sram位元單 兀32與_位凡單元34。此外，一靜態隨機存取記憶體 位元單元(SRAM位元單元32)與一唯讀記憶體位元單元 (ROM位元單元34)連接，並且上述單元共享—資料位元線 (上述位元感I線BL 46)與其互補資料反相位元線(上述 反相位元感應線BLN 48)。上述位元感應線乩46與上述 一一感應線bln 48形成-差動位元線。當sram/r〇m 位7"單元3〇被讀取，藉由啟動上述膽字元線5G或上述 _字①線52 ’於上述位元感應線孔46的—高壓與於上 迷反相位元感應線則48 # —低壓將會代表—二位元值 3019-9329-PF 14 200834580 1相反地’於上述位元感應線BL 46的一低壓與於上述 反相位兀感應線BLN 48的一高壓將會代表一二位元值〇。 上述二位元值1與二位元值〇的表示法也可以藉由於上述 位元感應線BL 46的一低壓與於上述反相位元感應線bln 48的一高壓來代表二位元值1，相反地，於上述位元感應 線BL 46的一高壓與於上述反相位元感應線bln 48的一 低壓來代表二位元值〇。 第4圖係第3圖中SRAM/R0M位元單元30實施例的實 體電路圖。實線區塊顯示SRAM/R0M位元單元30、SRAM位 兀單兀32、ROM位元單元34，以及第4圖所示之一共同的 ?型基底或P型阱區域60。上述P型拼區域60包括上述 傳迗閘電晶體36a與38a之NM0S實例，其中，上述傳送 閘電阳體36a與38a共享一汲極62，且上述汲極連接 至上述位兀感應線BL 46。並且，上述p型阱6〇也包括上 述傳送閘電晶體36b與38b之NM0S實例，其中，上述傳 达閘電晶體36b舆38b共享一汲極64，且上述汲極64連 接至上述位元感應線BLN 48。本裝置結合上述位元單元 3 2與3 4得到一較小的實體記憶體電路。 對上述SRAM位元單元32而言，上述nm〇s電晶體6β 與68以及PM0S電晶體7〇與72包啭一問鎖器。上述M〇s 傳送閘電晶體36a與38a係用以當上述SRAM位元單元32 被讀取或寫入時，將上述SRAM位元單元32連接至上述位 元感應線BL 46與上述反相位元感應線BLN 48。電晶體 3 6a b、66、68、70與72的結構係典型六晶體（6T )靜態 3019-9329-pf 200834580 隨機讀取記憶體（SRAM)位元單元。 上述U處理斋12 (第1圖）經由供給一電壓至上述多 晶矽RAM字元線50讀取上述srm/r〇m位元單元3〇的上 述SRAM位兀單元32。此動作開啟上述NM〇s傳送閘電晶體 36a ’上述NM0S傳送閘電晶體36a以上述SRM位元單元 32 (電晶豸66、68、70與72)所呈現的電屢值驅動上述 位tl感應線BL 46。上述SRAM位元單元32是由上述NM〇s 電晶體66或上述画電晶體7G驅動。上述NMQS傳送閘 電晶體36b開啟以上述SRAM位元單元32(電晶體66、6卜 70入72)所壬現的電壓值驅動上述反相位元感應線 48。上述SRAM位元單元32是由上述NM〇s電晶體68或上 述PM0S電晶體72驅動。 a曰 上述微處理器12(第1圖）經由供給一電壓至上述多 矽RAM字元線52讀取上述SRAM/R〇M位元單元3〇的上 述ROM位元單元34。此動作開啟上述NM〇s傳送閘電晶體 38a，上述M0S傳送閘電晶體38a以電源VDD 4〇或接地 GND 42的電壓值驅動上述位元感應線BL 46，並且開啟上 述NM0S傳送閘電晶體38a，相反於驅動上述位元感應線 BL 46,上述NM0S傳送閉電晶體38a以接地gnd 42或電 源VDD 40的電壓值驅動上述反相位元感應線bln 48。 編程上述ROM位元單元34至一特定資料值的一種方 法係利用通道將上述實體電路所提供的金屬帶自上述 匪os傳送閘電晶體38a—b的源極分別連接至電源vdd 4〇 與接地GND 42。舉例來說，如果上述R〇M位元單元^是 3019-9329-PF 16 200834580 被編程為資料值1，則上述NM0S傳送閘電晶體38a的源極 74要連接至一金屬帶76，所以加入一通道以連接上述 金屬贡76至電源VDD 40。相同地，上述NM0S傳送閘電晶 體38b的源極80要連接至一金屬帶82，所以加入一通道 84以連接上述金屬帶82至接地GND 42。相反地，如果上 述ROM位元單元34係被編程為資料值〇，源極74則要連 接至一金屬帶86，所以加入一通道88以連接上述金屬帶 86至接地GND 42。相同地，上述NM0S傳送閘電晶體38b 的源極80也要連接至一金屬帶9〇，所以加入一通道92 以連接上述金屬帶90至電源VDD 40。 另一個編程上述ROM位元單元34為一資料值的方法 係將特定的上述金屬帶76、82、86與90插入已存在上述 實體電路中的上述通道78、84、88與92的實體。舉例來 說，如果上述ROM位元單元34被編程為一資料值1，則於 上述金屬帶76插入上述特定通道以連接上述NM〇s傳送閘 電晶體38a的源極74與電源VDD 40，並且於上述金屬帶 82插入上述特定金屬帶以連接上述NM〇s傳送閘電晶體 3 8b的源極80與接地GND 42。 第5圖係一 Nx6陣列1〇〇的示意圖。上述陣列1〇〇包 括多個第2圖中的SRAM/R0M位元單元30。由此可以發現， 使用上述SRAM/R0M位元單元30建構記憶體的主要好處是 上述SRAM位元單元32與上述R0M位元單元34可以共享 週邊的電路。上述Nx6陣列1 〇〇共享同一個位址解碼器1〇2 與同一個感測放大器1 〇 4。 3019-9329-PF 17 200834580 第6圖係一 Nxl8區塊130的示意圖。上述區塊i3〇 包括二個弟5圖的N X 6陣列1 〇 〇。同一個位址解碼哭1 〇 2 以及二個感測放大器區塊1 3 2 (即每一個感測放大器區塊 包括六個弟5圖的感測放大器1 〇 4 )。 Μ吋有上述SRAM位 〆 第6圖更顯示冗贅電路的減少 元單元32與ROM位元單元34於同一個實體SRAM/R〇M位 元單位30中簡化了其他的控制電路。舉例來說，既然上 述SRM位元單位32與R0M位元單位34兩者的讀料間 是相同的，則僅需提供—個時序電路給兩纟（亦即上述同 一個位址解碼器102)。不同於先前技術，當使用上述 SRAM/RGM位元單元3G存取記憶體將可以使卩車龍流排 1 3 4與區塊匯流排1 3 6同步。 第7圖係一 512xl28記憶體16〇的示意圖。上述記憶 體16。包括四個64xl8區塊162 (亦即當，64，每_區塊 包括四個第6圖的j\fx 18區塊1 3 (Π 、Λ〇σ ^ ^ )兩個位址解碼器164 以及母早一 64x18區塊lfi?力紅 ^ , γ , ^ 鬼162包括一感測放大器單元166與 Y夕工電路168。這裡所 <住所要凸顯的重點是 SRAM/R0M位元單元3〇可 述 間早地建構大型記憶髀， 點是上述SRAM/議位元單元30減少了電路㈣库 與電力耗費等等。 是雜度、針腳 本發明雖以較佳實施例揭示如上，秋非 本發明的範圍，任何熟習此項技…、用以限定 精神和範㈣，當㈣些 ^ 不脫離本發明之 保護範圍當視後附之申請專利^與潤飾，因此本發明之 月寻利靶圍所界定者為準。
3019-9329-PF 200834580 【圖式簡單說明】 弟1圖為本發明實施例之唯讀隨機讀取記憶體⑽腿） 的方塊圖，其應用於本發明實施例之整合電路應用中的微 處理器。 第2圖為第1圖之R〇RAM中之SRAM/R〇M位元單元 示意圖。 第3圖為第2圖中SRAM/R0M位元單元的另一較佳實 施例的示意圖。 第4圖為第3圖中SRAM/R0M位元單元之一實施例的 實體電路圖。 第5圖為Nx6陣列的示意圖，其包括多個第2圖的 SRAM/R0M位元單元。 第6圖為Nxl8區塊的示意圖，如同一般週邊電路， 其包括二個第5圖的N X 6陣列。 第7圖為一 51 2xi8記憶體的示意圖，如同週邊電路， 其包括四個64x18區塊（亦即當N = 64時，每個區塊包括 四個第6圖的Νχ18區塊）。 【主要元件符號說明】
10 R0RAM 12微處理器 14整合電路應用 1 6控制信號匯流排 1 8資料信號匯流排 3019-9329-PF 19 200834580 20位址信號匯流排 30 SRAM/R0M位元單元 32 SRAM位元單元 34 ROM位元單元 36a-b傳送閘電晶體 38a-b傳送閘電晶體
40電源VDD
42接地GND 44編程節點
46位元感應線BL
48反相位元感應線BLN 50 RAM字元線 52 ROM字元線 60 P型阱區域 62汲極 64汲極 66 NM0S電晶體 68 PM0S電晶體 70 NM0S電晶體 72 PM0S電晶體 74源極 76金屬帶 78通道 80源極
3019-9329-PF 20 200834580 8 2金屬帶 84通道 86金屬帶 88通道 9 0金屬帶 9 2通道 1 0 0 N X 6陣列 102位址解碼器 104感測放大器 130 Nxl8 區塊 132感測放大器區塊 134陣列匯流排 136區塊匯流排 1 60 51 2x1 8記憶體 1 62 64x1 8 區塊 164位址解碼器 166感測放大器單元 168 Y多工電路 3019-9329-PF 21

Claims (1)

  1. 200834580 十、申請專利範圍： 1 · 種3己憶體單元，包括： 一位元感應線與一反相位元感應線； -隨機存取記憶體（RAM)字元線與一唯讀記憶體 (ROM)字元線； 一靜態Ram(sram)位元單元，輕接於上述位元感應 線與上述反相位元感應線之間，並且回應上述M字元線 上之一信號；以及 一 ROM位兀早χ，轉接於上述位元感應線與上述反相 位π感應線之間，並且回應上述R〇M字元線上之一芦號， 上述ROM位元單元包括·· 一第一 ROM傳送閘電晶體； 一弟一 ROM傳送閘電晶體； 一第一節點，用以連接上述第一 R0M傳送閘電晶體以 及一電壓線與一接地線其中之一；以及 -第二節點’用以連接上述第^ r〇m傳送間電晶體以 及上述電壓線與上述接地線其中之一。 2.如申請專利範圍第1項之記憶體單元，其甲，上述 SRAM位元單元包括一閃鎖器、一第一 _傳送閘電晶體以 及一第二RAM傳送閘電晶體。 3_如申請專利範圍第2項之記憶體單元，其中，上述 第-議傳送閘電晶體、上述第2議傳送閘電晶體、上 述第- ROM傳送閘電晶體以及上述第^議傳送閘電晶體 本質上係相同的。 ^ 3019-9329-PF 22 200834580 4.如申請專利範圍第3項之記憶體單元，其中，上述 第一 RAM傳送閘電晶體、上述第二ram傳送閘電晶體、上 述第一 ROM傳送閘電晶體以及上述第二rOM傳送閘電晶體 共享一阱區域。
    5·如申請專利範圍第4項之記憶體單元，其中，上述 第一 RAM傳送閘電晶體與上述第一；傳送閘電晶體共享 一第一端點連接至上述位元感應線；以及上述第二RAM傳 运閘電晶體與上述第二R0M傳送閘電晶體共享一第二端點 至上述反相位元感應線。 6·如申請專利範圍第5項之記憶體單元，其中： 上述第一 RAM傳送閘電晶體、上述第二RAM傳送閘電 晶體、上述第一 R0M傳送閘電晶體以及上述第二RM傳送 閘電晶體係N型金氧半電晶體（NM〇s)裝置； 上述阱區域係P型材料之一 P型阱（p-well)區域或 P型基底（P-substrate)區域； 一 RAM傳送間電晶體之一 體之一汲極；以及 上述第一端點連接至上述第 汲極與上述第一 ROM傳送閘電晶 上述第二端點連接至上述第二RAM傳送閘電晶體之一 汲極與上述第二R0M傳送閘電晶體之一汲極。 7·如申請專利範圍帛1項之記憶體單元，其中：. 、、，上述第一節點包括一第一通道以連接上述第-厕傳 迗閘電晶體的一端以及上述電壓線與上述接 一端；以及 上述第二節點包括一 第二通道以連接上述第二ROM傳 3019-9329-PF 23 200834580 达閘電曰曰體的一端以及上述電壓線舆上述接地線之其 一端； 〆、 其中，上述第一節點因此與上述電壓線連接，上述第 二節^因此與上述接地線連接，以編程上述議位元單元 具有—第-有效記憶體狀態，或者，上述第一節點因此與 上述接地線連接，上述第二節點因此與上述電屡線連接， 以編程上述_位元單元具有一第二有效記憶體狀態。 8.如申請專利範圍第7項之記憶體單元，其中： 曰上述第一綱傳送閘電晶體與上述第二ROM傳送閘電 晶體係N型金氧半電晶體（NM〇s);以及 上述第- ROM傳送閉電晶體之上述端係一源極以及上 述弟二R0M傳送閘電晶體之上述端係—源極。 9.如申凊專利範圍第〗項之記憶體單元，其中·· 上述第一節點包括一第—導電金屬帶（STRAp)以連 接上述第一議傳送閘電晶體之-端以及上述電壓線與上 述接地線其中之一端；以及 上述第二節點包括-第二導電金屬帶以連接上述第 二ROM傳送間電晶體之一 4弟 it 而以及上述電壓線與上述接地線 兩者一端， 一八中上述第一即點因此與上述電壓線連接，上述第 二節點因此與上述接地線連接，以編程上述刪位元單元 tr第一有效記憶體狀態’或者，上述第-節點因此與 、V择地線連接’上述第：節點因此與上述㈣線連接， 以編程上述謹位元單元具有—第二有效記憶體狀態。 3019-932 9-PF 24 200834580 1〇.如申請專利範圍第9項之記憶體單元，其中： 上述第一 _傳送閘電晶體與上 ^ 一得送閘雷具雜 係N型金氧半電晶體（㈣)裝置；以及 上述第一傳送閘電晶體之上 ^ 义而1糸/原極以及上诫 弟二傳送閉電晶體之上述端係一源極。 11 · 一種記憶體裝置，包括多 述之記憶體單元。 L括夕個上迷中請專利範圍所 12.如申請專利範圍第11IM之記憶m， N個上述記憶體單元為-區％，上述區塊有-共同的單一 位：感應：、一共同的單一反相位元感應線、N個 兀線以及N個ROM字元線。 13·如申請專利範圍第11項之記憶體裝置，更包括： 複數個區塊，每一區嬙白杯M〆 匕塊包括N個上述記憶體單元，每 一區塊有一共同的單一位元感應線、— 一 /、冋的早一反相位 凡感應線、N個RAM字元線以及㈣_字元線，其中， 所有上述區塊共用•上述_ R⑽字元線與上述_議字 元線。 包括： 如申請專利範圍第1 3 14· 一種資訊存儲與檢索系統， 一記憶體裝置，上述記憶體裝置 項所述； 多個感測放大器；以及 一位址解碼器連接至上述RAM與R〇M字元線 1 5 ·如申請專利第 一時序電路，其中，上 14項之資訊存儲與檢索系統，包括 述RAM位兀單元與上述R〇M位元單 3019-9329-PF 25 200834580 元共用上述時序電路。
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