JP2000500927A

JP2000500927A - スタティック・メモリセル

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Publication number: JP2000500927A
Application number: JP10509153A
Authority: JP
Inventors: マニング、モンテ
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1995-08-21
Filing date: 1997-07-31
Publication date: 2000-01-25
Anticipated expiration: 2016-08-20
Also published as: JP2753897B2; EP0862992A4; WO1997006947A1; HK1016931A1; CN1200075A; CN1132738C; KR19990043980A; TW480279B; EP0862992A1

Abstract

(57)【要約】交差接続プルダウントランジスタ及び二重アクセス・トランジスタを有するスタティック・メモリセルが開示されている。このメモリセルは平行化された電流路が２つのプルダウン・トランジスタを介して形成されるように製作されている。単一ワード線が用いられて、メモリセルを相補ビット線に接続するアクセス・トランジスタを起動している。これらメモリセルは、平面視で、平行して形成された単一ワード線とプルダウン・トランジスタのゲートとを有している。

Description

【発明の詳細な説明】スタティック・メモリセル発明の技術分野本発明は、一般的には、メモリ装置に関し、特に本発明は単一ビット線を具備して製作されたスタティック・メモリセルを有するメモリ装置に関する。発明の背景スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、データ・ラッチとして動作するように設計されたスタティック・メモリセルを備える。これらのメモリセルは、典型的には、そうしたメモリセルを一対の相補ビット線の対に接続するアクセス・トランジスタを用いる。メモリセル・アクセス・トランジスタはワード線信号を用いて選択的に起動される。センス増幅器回路が用いられて、それらビット線間の電圧差分を検出する。典型的には、一対の交差接続されたプルダウン・トランジスタがアクセス・トランジスタに接続されて、データをラッチすべく用いられる。異なるスタティック・メモリセル集積回路レイアウトが使用されたが、これらセルは、プルダウン・トランジスタを通る非対称の電流路を有するか或は２つのワード線を必要としている。非対称メモリセルは、２次元的な侵害（encroachme nt）等のプロセス変数に対して不安定であると共に影響を受け易い傾向がある。２つのワード線を用いるメモリセルはより電気的に対称であるが、その第２ワード線に対して追加的なダイ面積を必要とする。上述した理由や、本明細書を読んで理解するに及んだ当業者には明らかとなるであろう下述の他の理由のために、当業界では、単一ワード線メモリセルと同様のダイ面積を要求する一方で、二重ワード線メモリセルの安定性を有するメモリセルの需要がある。発明の概要スタティック・メモリセルに関する上述の問題やその他の問題は本発明によって対処され、それは以下の明細書の説明を読んで検討することで理解されよう。スタティック・メモリセルは単一ワード線及び途切れていない連続したアクティブ領域を有するように説明されている。特に本発明は、ビット線に接続されたアクセス・トランジスタと、当該アクセス・トランジスタに接続されたプルダウン・トランジスタとを備えるスタティック・メモリセルを説明するものであり、該アクセス・トランジスタ各々が単一ワード線に接続されたゲートを有している。各プルダウン・トランジスタは、平面視で前記単一ワード線に本質的には平行して製作されたゲートを有する。代替実施例において、ＳＲＡＭセルは、第１ビット線に接続されたドレインと、単一ワード線に接続されたゲートとを有する第１アクセス・トランジスタを備えるものとして説明されている。このセルは、その第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、平面視で前記単一ワード線に平行して製作されたゲートとを有する第１プルダウン・トランジスタを含む。第２アクセス・トランジスタは、第２ビット線に接続されたドレインと、前記単一ワード線に接続されたゲートとを有するものとして提供されている。最後に、第２プルダウン・トランジスタは、前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、平面視で前記単一ワード線に平行して製作されたゲートとを有するものとして提供されている。他の実施例においてスタティック・ランダム・アクセス・メモリ装置は複数のスタティック・メモリセルから成るアレイを備えるものとして説明されている。これらスタティック・メモリセルは、第１電流路を画成すべく第１プルダウン・トランジスタに接続された第１アクセス・トランジスタと、前記第１電流路と実質的に同等な第２電流路を画成すべく第２プルダウン・トランジスタに接続された第２アクセス・トランジスタとを備える。このメモリは、外部プロセッサとの双方向データ通信のための複数のデータ通信路と、前記外部プロセッサによって提供されるアドレス信号をデコードして前記アレイにアクセスするアドレス・デコーダとを含む。更なる他の実施例において、ＳＲＡＭセルは、第１ビット線に接続されたドレインと、単一ワード線に接続されたゲートとを有して第１シリコン・アクティブ領域内に製作された第１アクセス・トランジスタを備えるものとして提供されている。第１プルダウン・トランジスタはその第１シリコン・アクティブ領域内に製作されて、前記第１アクセス・トランジスタのソースに接続されたドレインと、前記第１シリコン・アクティブ領域を通る第１電気的電流路を画成すべくバイアス電圧に接続されたソースとを有している。第２アクセス・トランジスタは、第２シリコン・アクティブ領域内に製作されて、第２ビット線に接続されたドレインと、前記単一ワード線に接続されたゲートとを有している。第２プルダウン・トランジスタは前記第２シリコン・アクティブ領域内に製作されて、前記第２アクセス・トランジスタのソースに接続されたドレインと、前記第１電気的電流路とは実質的に対称である、前記第２シリコン・アクティブ領域を通る第２電気的路を画成すべく前記バイアス電圧に接続されたソースとを有している。図面の簡単な説明図１は、本発明に係るメモリ装置のブロック線図である。図２は、基本的なスタティック・メモリセルの概略線図である。図３は、図２のスタティック・メモリセルのより詳細な概略線図である。図４は、先行技術に係るスタティック・メモリセルの平面図である。図５は、先行技術に係るスタティック・メモリセルの平面図である。図６は、本発明に係るスタティック・メモリセルの平面図である。図７は、図６のスタティック・メモリセルの断面図である。図８は、図６のスタティック・メモリセルの断面図である。発明の詳細な説明好適実施例の以下の詳細な説明において、本願の一部を形成すると共に、本発明が実施され得る特定の実施例が例示目的で示されている添付図面が参照される。これら実施例は充分詳細に説明されて、当業者がこの発明を実施できるように為されており、そして他の実施例が利用され得ること、また構造的、論理的、並びに、電気的な変更等が、本発明の精神及び範囲から逸脱することなく為され得ることが理解されるべきである。以下の詳細な説明は、それ故に、限定的意味合いで解釈されるべきではなく、そして本発明の範囲は添付の請求の範囲及び等価物で定義される。図１で参照されるように、基本的なスタティック・メモリ１０は当業界では既知なように、複数のスタティック・メモリセルから成る行及び列から構成されて、それら行及び列に対応する入力及び出力を有するメモリ・アレイ１２を含む。行デコーダ回路１４及び列デコーダ回路１６が提供されて、標準的なマイクロプロセッサ等の外部コントローラ２０によってもたらされるアドレスに応じてメモリ・アレイにアクセスしている。制御回路１８が提供されて、メモリ１０及び外部装置類間の同期性或は非同期性データ通信を制御している。バッファは、メモリ・アレイ１２との双方向データ通信用にデータ通信線（ＤＱ）に接続されている。理解して頂けるように、本発明の特定特徴又は構成に焦点を合わせるべくＳＲＡＭ１０の説明は簡略化されており、基本的なＳＲＡＭの全回路の詳細な説明であることが意図されていない。基本的ＳＲＡＭセル図２はスタティック・メモリセル２２の機能的概略図を示す。これらメモリセルは、共通ワード線３４を用いてアクセス・トランジスタ３０及び３２を活性化又は起動することによって相補的なビット線２６及び２８に接続され得るデータ・ラッチ２４として動作する。スタティック・メモリセルは図３に示されるように製作され得て、２つの交差接続されたプルダウン・トランジスタ３６及び３８を有する。データをメモリセルに書込むために、アクセス・トランジスタ３０及び３２はワード線３４に信号を提供することによって起動させられる。相補ビット線２６及び２８に提供される電圧は、そのラッチをそれらビット線に対応する状態に為すために充分である。もしメモリセルが対抗する論理状態のデータを保存又は記憶させられるのであれば、プルアップ抵抗４０及び４２を通るバイアス電流を過供給することによってビット線電圧はラッチ２４をトグルする。即ちもし、ワード線が高電位へ遷移する際にビット線２６が高電位であり且つビット線２８が低電位であれば、トランジスタ３８は起動され、トランジスタ３６はターン・オフされる。メモリセルを読取るために、アクセス・トランジスタは起動されて、プルダウン・トランジスタ３６及び３８をビット線２６及び２８に接続する。センス増幅器回路（不図示）が提供されて、これらビット線上に提供される差分電圧を検出して増幅する。理解されるように、ＳＲＡＭ１０は集積回路として製作され、最小メモリセル・レイアウトはメモリ密度を最大化することが望まれる。ＳＲＡＭセル設計ＳＲＡＭ素子は収縮し続けられて、様々なメモリセル設計が推進されてきた。１つの共通した設計はプルダウン・トランジスタを具備する単一ワード線メモリセルであり、該トランジスタがワード線に対して直交状態或は対角線（斜線）状態となって製作されているポリシリコン・ゲートを有している。このＳＲＡＭメモリセル設計の一例が図４の平面図で示されている。このメモリセルは、アクティブ領域５０及び５２を用いて製作された２つのアクセストランジスタを有する。各アクセス・トランジスタは、ビット線コンタクト（接点）５４及び５５を介してビット線（不図示）に接続されたドレイン区分を有する。各アクセス・トランジスタのゲートはポリシリコンの第１層（ポリ１）で製作されたワード線５６に接続されている。一方のプルダウン・トランジスタはアクティブ領域５３を用いて製作されている。第２のプルダウン・トランジスタはアクティブ領域５２を用いて製作されている。両プルダウン・トランジスタのゲート５８及び６０はポリ１で製作されている。平面視でこれらゲートがワード線に対して傾斜して製作されていることは、図４から明らかである。このＳＲＡＭメモリセルにおいて、第２プルダウン・トランジスタはＶＳＳ( 接地)から第２アクセス・トランジスタのソースへ向かう電流をゲートしている。よって、ＶＳＳからアクセス・トランジスタへ向かうそしてビット線コンタクト５５へ向かう電流の全てはアクティブ領域を介して運ばれる。第１プルダウン・トランジスタのアクティブ領域はアクティブ領域５０から分離しているので、そのドレインは埋設コンタクト６２に接続されている。この埋設コンタクトはポリ１層の領域６４に接続され、第２プルダウン・トランジスタのゲート５８を画成している。ポリシリコン・ゲート５８は２つの分離しているアクティブ領域５０及び５３を接続して、第１プルダウン・トランジスタの電流を掘り出された又は露出されたコンタクト６６へ運んで、次いでそこでアクセス・トランジスタを通過させてビット線コンタクト５４へ向かわせることができる。掘り出されたコンタクト６６はポリ１層５８をポリ６７の第２層を介してアクティブ領域５０に接続する。理解して頂けるように、抵抗４０及び４２或は薄膜トランジスタ（ＴＦＴ）等のプルアップ装置がＳＲＡＭセル（不図示）内に含められ、プルダウン装置上方に製作される。理解して頂けるように、電流は第１プルダウン・トランジスタを通過して、アクティブ領域５３内を出発するが、アクティブ領域５０へ戻る前に、埋設コンタクト６２、ゲート・ポリ５８、並びに、発掘されたコンタクト６６を通って進行しなければならない。ロット毎及びウェハー毎にプロセス変数が与えられたならば、両プルダウン・トランジスタの電流路に関連された寄生抵抗を符合させることは非常に難しい。１つのロットが、メモリセルの対称性を捨て、セル安定性を劣化して、より低い歩留まりを生じ得ることとなるように、高い発掘コンタクト抵抗を有し得る。このメモリセルの他の短所は、アクティブ領域５３に対して為され得る埋設コンタクト６２の点で、アクティブ領域パターンが２次元（２Ｄ）的なフィールド酸化物侵害の影響を非常に受け易いことである。よって、メモリセルがより小さい寸法へスケーリングされると、埋設コンタクトが貫通しなければならない相当より厚い酸化物を残存させる２つの側部からのフィールド酸化物侵害によって、このアクティブ領域先端が相当より小さくなる。上述のＳＲＡＭメモリセルに対する代替として、二重ワード線ＳＲＡＭメモリセルが導入された。図５の平面図で参照されるように、この二重（或はスピリット）ワード線メモリセルは、２つのプルダウン・トランジスタが実質的に同等となるように対称に製作されている。このメモリにおけるワード線は２つの分離ワード線６６及び６８に分裂又は分割（スピリット）されており、それらが同一信号を運ぶ。途切れていない連続的なアクティブ領域が用いられて、２つのビット線コンタクト領域７０及び７２をＶＳＳに接続することができる。第１アクセス・トランジスタはアクティブ領域区分７３及びアクティブ領域区分７４によって画成される。第１ワード線６６はポリ１層で製作される。第１プルダウン・トランジスタはアクティブ領域７４及び７６によって画成される。このプルダウン・トランジスタのゲート８０はポリ１層で製作される。同様に、第２アクセス・トランジスタはアクティブ領域区分７７及びアクティブ領域区分７８によって画成される。第２ワード線６８はポリ１層で製作される。第２プルダウン・トランジスタはアクティブ領域７８及び８２で画成される。この第２プルダウン・トランジスタのゲート８４はポリ１層で製作される。よって、ＶＳＳからビット線コンタクトへの電流は途切れていない連続的なアクティブ領域を流れ、内部セル・コンタクト或はゲート・ポリシリコンを流れない。この二重ビット線メモリセルは、そのセルの対称性のために、より小さなベータ比(アクセス・ドライブによって分割されたプルダウン・ドライブ)の使用を可能とした。しかしながら、他のワード線の追加によって、このメモリは同一設計ルールのためにより大きなセルを必要とする。単一ビット線平衡化ＳＲＡＭセル図６は、電流がＶＳＳからビット線コンタクトへ向け全体的にアクティブ領域内を流れるように製作された、本発明に係る単一ディジット線ＳＲＡＭメモリセルの平面図である。両プルダウン・トランジスタのゲートが共通ワード線に本質的には平行して製作されている。図６で参照されるように、スタティック・メモリセルは、それぞれがドレイン及びソース区分としてのアクティブ領域区分１００及び１０２を用いて製作された第１アクセス・トランジスタを有するように図示されている。ポリシリコン・ゲートは共通ワード線１１２として製作されており、該ワード線は第２アクセス・トランジスタのゲートをも形成している。第２アクセス・トランジスタは、連続的なアクティブ領域を用いて形成されたドレイン及びソース区分１０６，１０８によって画成されている。各アクセス・トランジスタのソースは対応するプルダウン・トランジスタに一体的に接続されている。第１アクセス・トランジスタのソースは、ドレイン区分として動作するアクティブ領域１０２、ソース区分として動作するアクティブ領域１０４、並びに、ポリシリコン・ゲート１１４によって画成される第１プルダウン・トランジスタのドレインに接続されている。同様に第２アクセス・トランジスタのソースは、ドレイン区分として動作するアクティブ領域１０８、ソース区分として動作するアクティブ領域１１０、並びに、ポリシリコン・ゲート１１６によって画成される第２プルダウン・トランジスタのドレインに接続されている。各プルダウン・トランジスタのソース区分は供給電圧、好ましくはＶＳＳに接続されている。理解して頂けるように、説明されたこれらの実施例において、プルダウン及びアクセス装置用のそうした装置類を用いたＳＲＡＭセルは、ＶｃｃがＶｓｓの代わりとされ、信号の極性が逆転されているｐ-チャネル装置を用いても同様に容易に構成され得る。プルダウン・トランジスタのドレイン１０２は、第２ポリシリコン層１１８及び２つのコンタクトを介して第２プルダウン・トランジスタ・ゲート・ポリ１１６に接続されている。ポリシリコンの第２層１１８は、当業者には既知であるように、自己整合コンタクト１２０を介してアクティブ領域区分１０２に接続されている。ゲート１１６はセル・コンタクト１２２を介して第２ポリシリコン層１１８に接続されている。第２プルダウン・トランジスタのドレイン１０８は、僅かにより大きい第２ポリシリコン層１２４及びセル・コンタクト１２６を介して第１プルダウン・トランジスタのゲート１１４に接続されている。同様に、第２ポリシリコン層１２４は自己整合コンタクト１２８を介してアクティブ領域１０８に接続されている。好ましくは自己整合コンタクト１３０が用いられて、アクティブ領域１００及び１０６をポリシリコンの第２層１３２に接続させ、それらが、続いて形成されるビット線コンタクト用のランディング・パッド(landingpa ds)としてのそれらの使用を通じて相補ビット線（不図示）に接続可能である。任意選択のポリシリコン第２層１３４が提供されて、プルダウン・トランジスタのソース区分に接続されたＶＳＳアクティブ領域をストラップする。当業者であれば理解して頂けるように、アクティブ領域区分１００，１０２，１０４，１０６，１０８，１１０は、ドーピングされたシリコンから成る複数区分を有する単一の途切れていない連続的なアクティブ領域から形成されている。これらの連続的なアクティブ領域は、以下に説明されるように図７及び図８でより容易に判明され得る。この構成において、アクティブ領域はストリップ状に整合されて、先行する単一ビット線メモリセル内に存在する２次元的侵害を低減する。プルダウン・トランジスタのゲートの、他のプルダウン・トランジスタのドレインに対する交差接続はセル・コンタクト及び相互接続ポリの第２レベルを用いて為される。この相互接続ポリは、単にプルダウン・ゲートを充電すべく用いられているので、相当量の電流を運ばない。それ故に、内部コンタクトの抵抗の可変性はセル安定性欠損を生じさせることがない。単一ワード線の使用はセルに必要とされる領域又は面積を大幅に削減するものの、セルの非常な対称性を依然として可能としている (誤整合に対する装置特性という意味で)。これは、ＶＳＳからビット線へ電流を運ぶ内部セル・コンタクトの削除によるものである。図７は、図６の７−７線に沿ってのメモリセルの簡略化された断面図である。単一のアクティブ領域１４０が第１プルダウン・トランジスタのソース区分１０４を、ビット線ポリ・コンタクト領域１３２に接続されている自己整合コンタクト１３０に接続していることを見ることができる。区分１０２は、コンタクト１２０、ポリ層１１８、並びに、セル・コンタクト１２２を介して、第２プルダウン・トランジスタのゲート１１６に接続されている。図８は、図６の８−８線に沿ってのメモリセルの簡略化された断面図である。単一アクティブ領域１４２は、ビット線ポリ・コンタクト領域１３２に接続されている自己整合コンタクト１３０に第２プルダウン・トランジスタのソース区分１１０を接続している。区分１０８は、コンタクト１２８、ポリ層１２４、並びに、セル・コンタクト１２６を介して第１プルダウン・トランジスタのゲート１１４に接続されている。図７及び図８は、本発明に係るメモリの１つの可能性ある製造を図示すべく意図された簡略化断面図である。他のタイプの素子でも、所望結果を達成すべく、以上に説明されたものと代替可能である。例えば、当業者には既知である他のコンタクトを自己整合コンタクト１３０の代わりに使用することができる。以上に説明されたセルは、プルダウン・ゲートをワード線に平行して形成することによってメモリ・チップ上の領域又は面積を最小化するものである。この構成において、隣接するセル・プルダウン・トランジスタ間のスペースは、Ｖｓｓからアクセス装置ソースへ向かうアクティブ領域路を提供する。アクセス／プルダウン装置の所与の一対の場合、ポリ／アクティブ領域パターンの構成はより小さな領域又は面積要件を提供することができない。ＳＲＡＭセルの現行技術では、セルのサイズはアクティブ領域及びポリ・パターンによって制限される。結論以上、単一ビット線のスタティック・メモリセルがアクセス・トランジスタに接続された２つのプルダウン・トランジスタを有するようにして説明された。ビット線コンタクト及び基準電位間の電流路が連続的なアクティブ領域区分を通って設けられるように、各プルダウン・トランジスタは製造される。平面視で、メモリセルは、共通ワード線に平行して製作されたプルダウン・トランジスタのゲートを有している。ここに特定の実施例が図示され説明されたが、当業者であれば理解して頂けるように、同一目的を達成すべく計算された任意の構成がこれら図示された特定実施例の代替となり得る。この出願は、本発明の任意の適合物或は変形物をも包含することが意図されている。例えば、異なる形状が個々の導電性層用として使用可能である。それ故に、この発明が請求項及びその等価物のみで制限されることが明らかに意図されている。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年７月２日（１９９８．７．２）【補正内容】請求の範囲１．平衡化ＳＲＡＭセルであって、第１ビット線に接続されたドレインと単一ワード線に接続されたゲートとを有する第１アクセス・トランジスタと、前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、第２ビット線に接続されたドレインと前記単一ワード線に接続されたゲートとを有する第２アクセス・トランジスタと、前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタ及び第２プルダウン・トランジスタが前記単一ワード線の同一側に配置されていることから成る第２プルダウン・トランジスタと、前記第１プルダウン・トランジスタがアクティブ領域の第１単一ストリップ内に製作され、前記第２プルダウン・トランジスタがアクティブ領域の第２単一ストリップ内に製作されていることと、を備える平衡化ＳＲＡＭセル。２．前記プルダウン・トランジスタ及びアクセス・トランジスタの各対を通る電流路が実質的に同等である、請求項１にＳＲＡＭセル。３．前記バイアス電圧がＶＳＳである、請求項１に記載のＳＲＡＭセル。４．前記単一ワード線が第１ポリシリコン層内に製作されている、請求項１に記載のＳＲＡＭセル。５．前記複数のプルダウン・トランジスタの前記ゲートが第１ポリシリコン層内に製作されている、請求項１に記載のＳＲＡＭセル。６．前記第１プルダウン・トランジスタに接続された第１プルアップ装置と、前記第２プルダウン・トランジスタに接続された第２プルアップ装置と、を更に備える、請求項１に記載のＳＲＡＭセル。７．前記第１及び第２プルアップ装置が薄膜トランジスタである、請求項６に記載のＳＲＡＭセル。８．外部プロセッサとの双方向データ通信用の複数のデータ通信路と、前記外部プロセッサによって提供されたアドレス信号をデコードして前記アレイにアクセスするアドレス・デコーダと、を備えるメモリ装置内に提供された請求項１に記載のＳＲＡＭセル。９．それぞれが前記単一ワード線に隣接して製作された、前記第１アクセス・トランジスタのソースに接触する第１自己整合コンタクトと、前記第２アクセス・トランジスタのソースに接触する第２自己整合コンタクトとを更に備える、請求項１に記載のＳＲＡＭセル。１０．前記第１アクセス・トランジスタ及び前記第１プルダウン・トランジスタがアクティブ領域の前記第１単一ストリップ内に製作されており、前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタがアクティブ領域の前記第２単一ストリップ内に製作されている、請求項に記載のＳＲＡＭセル。１１．ＳＲＡＭセルを製作する方法であって、単一ワード線を製作することと、第１アクセス・トランジスタ及び第１プルダウン・トランジスタをアクティブ領域の第１単一ストリップ内に製作し、前記第１プルダウン・トランジスタが、前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有することと、第２アクセス・トランジスタ及び第２プルダウン・トランジスタをアクティブ領域の第２単一ストリップ内に製作し、前記第２プルダウン・トランジスタが、前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有し、前記第１プルダウン・トランジスタ及び第２プルダウン・トランジスタが前記単一ワード線の同一側に配置されており、アクティブ領域である前記第１及び第２トリップが、前記プルダウン・トランジスタ及びアクセス・トランジスタの各対を通る電流路が実質的に同等となるように製作されていることと、を含むことを特徴とする方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＺＷ

Claims

【特許請求の範囲】１．スタティック・メモリセルであって、複数のビット線に接続されて、各々が単一ワード線に接続されたゲートを有する複数のアクセス・トランジスタと、前記複数のアクセス・トランジスタに接続されて、各々が前記単一ワード線と平面視で本質的には平行して製作されたゲートを有する複数のプルダウン・トランジスタと、を備えるスタティック・メモリセル。２．前記複数のプルダウン・トランジスタの各々が、前記複数のアクセス・トランジスタの内の対応する１つを伴って単一アクティブ領域内に製作されている、請求項１に記載のスタティック・メモリセル。３．前記複数のプルダウン・トランジスタの各々が前記複数のアクセス・トランジスタの対応する１つに接続されて、プルダウン・トランジスタ及びアクセス・トランジスタの各対を通る電流路が実質的に同等でとなる、請求項１に記載のスタティック・メモリセル。４．前記単一ワード線が第１ポリシリコン層内に製作されている、請求項１に記載のスタティック・メモリセル。５．前記複数のプルダウン・トランジスタの前記ゲートが第１ポリシリコン層内に製作されている、請求項１に記載のスタティック・メモリセル。６．前記複数のプルダウン・トランジスタに接続された複数のプルアップ装置を更に備える、請求項１に記載のスタティック・メモリセル。７．前記複数のプルアップ装置がプルアップ抵抗である、請求項１に記載のスタティック・メモリセル。８．ＳＲＡＭセルであって、第１ビット線に接続されたドレインと、単一ワード線に接続されたゲートとを有する第１アクセス・トランジスタと、前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、第２ビット線に接続されたドレインと、前記単一ワード線に接続されたゲートとを有する第２アクセス・トランジスタと、前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタと、を備えるＳＲＡＭセル。９．前記第１アクセス・トランジスタ及び前記第１プルダウン・トランジスタが単一アクティブ領域内に製作されている、請求項８に記載のＳＲＡＭセル。１０．前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタが単一アクティブ領域内に製作されている、請求項８に記載のＳＲＡＭセル。１１．前記第１アクセス・トランジスタ及び前記第１プルダウン・トランジスタが単一アクティブ領域内に製作されており、前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタが単一アクティブ領域内に製作されている、請求項８に記載のＳＲＡＭセル。１２．前記微意明日電圧がＶＳＳである、請求項８に記載のＳＲＡＭセル。１３．前記第１プルダウン・トランジスタに接続された第１プルアップ装置と、前記第２プルダウン・トランジスタに接続された第２プルアップ装置と、を更に備える、請求項８に記載のＳＲＡＭセル。１４．前記第１及び第２プルアップ装置が薄膜トランジスタである、請求項１３に記載のＳＲＡＭセル。１５．スタティック・ランダム・アクセス・メモリ装置であって、第１電流路を画成するように、第１プルダウン・トランジスタに接続された第１アクセス・トランジスタと、前記第１電流路と実質的に同等の第２電流路を画成するように、第２プルダウン・トランジスタに接続された第２アクセス・トランジスタとを具備する複数のスタティック・メモリセルから成るアレイと、外部プロセッサとの双方向データ通信のための複数のデータ通信路と、前記外部プロセッサによって提供されたアドレス信号をデコードして前記アレイにアクセスするアドレス・デコーダと、前記第１及び第２アクセス・トランジスタのゲートに接続された単一ワード線と、前記単一ワード線に平面視で平行して製作された第１及び第２プルダウン・トランジスタ・ゲートと、を備えるスタティック・ランダム・アクセス・メモリ装置。１６．前記第１アクセス・トランジスタ及び前記第１プルダウン・トランジスタが単一アクティブ領域内に製作されている、請求項１５に記載のスタティック・ランダム・アクセス・メモリ装置。１７．前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタが単一アクティブ領域内に製作されている、請求項１５に記載のスタティック・ランダム・アクセス・メモリ装置。１８．外部コントローラに接続された双方向データ通信線を更に備える、請求項１５に記載のスタティック・ランダム・アクセス・メモリ装置。１９．前記第１プルダウン・トランジスタに接続された第１プルアップ装置と、前記第２プルダウン・トランジスタに接続された第２プルアップ装置と、を更に備える、請求項１５に記載のスタティック・ランダム・アクセス・メモリ装置。２０．ＳＲＡＭセルであって、第１ビット線に接続されたドレインと、単一ワード線に接続されたゲートとを有する第１シリコン領域内に製作された第１アクセス・トランジスタと、前記第１アクセス・トランジスタのソースに接続されたドレインと、前記第１シリコン・アクティブ領域を通る第１電気的電流路を画成するように、バイアス電圧に接続されたソースとを有する、前記第１シリコン・アクティブ領域内に製作された第１プルダウン・トランジスタと、第２ビット線に接続されたドレインと、前記単一ワード線に接続されたゲートとを有する、第２シリコン・アクティブ領域内に製作された第２アクセス・トランジスタと、前記第２アクセス・トランジスタのソースに接続されたドレインと、前記第１電気的電流路と実質的に同等である前記第２シリコン・アクティブ領域を通る第２電気的電流路を画成するように、前記バイアス電圧に接続されたソースとを有する、前記第２シリコン・アクティブ領域内に製作された第２プルダウン・トランジスタと、を備えるＳＲＡＭセル。２１．前記単一ワード線がポリシリコンの第１層を用いて製作されている、請求項２０に記載のＳＲＡＭセル。２２．前記第１プルダウン・トランジスタのゲートと、前記第２プルダウン・トランジスタのゲートとが、ポリシリコンの第１層を用いて製作されている、請求項２０に記載のＳＲＡＭセル。２３．前記第１プルダウン・トランジスタの前記ドレインが前記第２プルダウン・トランジスタの前記ゲートに接続されている、請求項２２に記載のＳＲＡＭセル。２４．前記第１プルダウン・トランジスタの前記ドレインが、ポリシリコンの第２層を介して、前記第２プルダウン・トランジスタの前記ゲートに接続されている、請求項２３に記載のＳＲＡＭセル。２５．前記第２プルダウン・トランジスタの前記ドレインが前記第１プルダウン・トランジスタの前記ゲートに接続されている、請求項２２に記載のＳＲＡＭセル。２６．前記第２プルダウン・トランジスタの前記ドレインが、ポリシリコン第２層を介して、前記第１プルダウン・トランジスタの前記ゲートに接続されている、請求項２５に記載のＳＲＡＭセル。２７．前記第１プルダウン・トランジスタに接続された第１プルアップ装置と、前記第２プルダウン・トランジスタに接続された第２プルアップ装置と、を更に備える、請求項２０に記載のＳＲＡＭせる。２８．ＳＲＡＭセルであって、第１ビット線に接続されたドレインと、単一ワード線に接続されたゲートとを有する、第１シリコン・アクティブ領域内に製作された第１アクセス・トランジスタと、前記第１アクセス・トランジスタのソースに接続されたドレインと、前記第１シリコン・アクティブ領域を通る第１電気的電流路を画成するように、バイアス電圧に接続されたソースとを有する、前記第１シリコン・アクティブ領域内に製作された第１プルダウン・トランジスタと、前記第１プルダウン・トランジスタの前記ドレインに接続された第１プルアップ装置と、第２ビット線に接続されたドレインと、前記単一ワード線に接続されたゲートとを有する、第２シリコン・アクティブ領域内に製作された第２アクセス・トランジスタと、前記第２アクセス・トランジスタのソース及び前記第１プルダウン・トランジスタのゲートに接続されたドレインと、前記第１電気的電流路と実質的に対称な前記第２シリコン・アクティブ領域を通る第２電気的路を画成するように、前記バイアス電圧に接続されたソースとを有する、前記第２シリコン・アクティブ領域内に製作された第２プルダウン・トランジスタと、前記第２プルダウン・トランジスタの前記ドレインに接続された第２プルアップ装置と、を備えるＳＲＡＭセル。２９．集積回路スタティック・メモリセルであって、それぞれが単一ワード線に接続されたゲートを有して、第１及び第２ビット線に接続された第１及び第アクセス・トランジスタと、それぞれが前記単一ワード線に隣接して製作された、前記第１アクセス・トランジスタのソースに接触する第１自己整合コンタクトと、前記第２アクセス・トランジスタのソースに接触する第２自己整合コンタクトと、を備える集積回路スタティック・メモリセル。３０．集積回路ＳＲＡＭセルであって、第１プルダウン・トランジスタに接続された第１アクセス・トランジスタと、第２プルダウン・トランジスタに接続された第２アクセス・トランジスタと、を備え、前記第１アクセス・トランジスタ、第１プルダウン・トランジスタ、第２アクセス・トランジスタ、並びに、第２プルダウン・トランジスタが単一の連続的なアクティブ領域内に製作されていることから成る集積回路ＳＲＡＭセル。３１．集積回路ＳＲＡＭセルであって、第１アクティブ領域区分内に製作されたソース区分と、単一ワード線に接続されたゲートとを有する第１アクセス・トランジスタと、前記第１アクティブ領域区分内に製作されたドレイン区分を有する第１プルダウン・トランジスタと、第２アクティブ領域区分内に製作押されたソース区分と、前記単一ワード線に接続されたゲートとを有する第２アクセス・トランジスタと、前記第２アクティブ領域区分内に製作されたドレイン区分を有する第２プルダウン・トランジスタと、を備える集積回路ＳＲＡＭセル。