JPS61289598A - 読出専用半導体記憶装置 - Google Patents
読出専用半導体記憶装置Info
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- JPS61289598A JPS61289598A JP60131373A JP13137385A JPS61289598A JP S61289598 A JPS61289598 A JP S61289598A JP 60131373 A JP60131373 A JP 60131373A JP 13137385 A JP13137385 A JP 13137385A JP S61289598 A JPS61289598 A JP S61289598A
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- 239000011159 matrix material Substances 0.000 claims description 9
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は読出専用半導体記憶装置に関するもので、特に
マスクスライス方式で製造されるＣＭＯＳゲートアレイ
を構成する記ｔ［Ｈｉ２に使用されるものである。
マスクスライス方式で製造されるＣＭＯＳゲートアレイ
を構成する記ｔ［Ｈｉ２に使用されるものである。
ソフトウェア上で機能を変えるマイクロコンピュータと
ユーザのハード仕様に基づくカスタムメイドＬＳＩの中
間的色彩を持つものとしてゲートアレイが使用される。
ユーザのハード仕様に基づくカスタムメイドＬＳＩの中
間的色彩を持つものとしてゲートアレイが使用される。
これは、あらかじめチップ上に設けられた数百個〜数千
個のゲート回路ブロック間をユーザ仕様に基づいて結線
することにより所望のハードウェア機能を得ることがで
きるもので、単位セルを用意しておき、配線ｇＡ域にお
ける配線パターンを品種により変えることにより製造す
るマスタスライス方式により通常製造される。
個のゲート回路ブロック間をユーザ仕様に基づいて結線
することにより所望のハードウェア機能を得ることがで
きるもので、単位セルを用意しておき、配線ｇＡ域にお
ける配線パターンを品種により変えることにより製造す
るマスタスライス方式により通常製造される。
ところで最近のゲートアレイにおいては、従来ゲート列
間に設けられていた配線領域にもゲートをしきつめて全
面ゲートとし、素子密度を向上させてメモリ部を任意の
位置に組込むようにしたものが多い。またゲートの論理
はＲＯＭ （読出専用記憶装置）により実現される。
間に設けられていた配線領域にもゲートをしきつめて全
面ゲートとし、素子密度を向上させてメモリ部を任意の
位置に組込むようにしたものが多い。またゲートの論理
はＲＯＭ （読出専用記憶装置）により実現される。
第１１図に従来の読出専用半導体記憶装置に用いられる
ＯＲ型のＲＯＭの一例の回路図の一部を示す。これによ
ればソースが接地されたｎチャネルトランジスタＱ１１
．Ｑ１２．Ｑｌ ３．Ｑ２１・・・Ｑ２３．Ｑ３１・・
・Ｑ３３がマトリックス状に配置され、同一列にあるト
ランジスタのゲートに共通接続されたワード線ＷＬ１．
ＷＬ２．ＷＬ３が設けられると共に同一行にあるトラン
ジスタのドレインに共通接続されたビット線ＢＬ１．Ｂ
Ｌ２、Ｂ１０が設けられている。これらのビット線ＢＬ
１、Ｂ１０、Ｂ１０にはプリチャージ回路１にゲートが
接続され、ソースがＶＤＤにそれぞれ接続されたプリチ
ャージ用ｎチャネルトランジスタＱ１゜Ｑ２．Ｑ３のド
レインがそれぞれ接続されている。
ＯＲ型のＲＯＭの一例の回路図の一部を示す。これによ
ればソースが接地されたｎチャネルトランジスタＱ１１
．Ｑ１２．Ｑｌ ３．Ｑ２１・・・Ｑ２３．Ｑ３１・・
・Ｑ３３がマトリックス状に配置され、同一列にあるト
ランジスタのゲートに共通接続されたワード線ＷＬ１．
ＷＬ２．ＷＬ３が設けられると共に同一行にあるトラン
ジスタのドレインに共通接続されたビット線ＢＬ１．Ｂ
Ｌ２、Ｂ１０が設けられている。これらのビット線ＢＬ
１、Ｂ１０、Ｂ１０にはプリチャージ回路１にゲートが
接続され、ソースがＶＤＤにそれぞれ接続されたプリチ
ャージ用ｎチャネルトランジスタＱ１゜Ｑ２．Ｑ３のド
レインがそれぞれ接続されている。
またトランジスタＱｌ １．Ｑ２２．Ｑ３３においては
そのトレインとビット線とは切離されている。
そのトレインとビット線とは切離されている。
この回路においてはまずクロック信号によってプリチャ
ージ回路を作動させ各ビット線をハイ（Ｈ）レベルにし
ておき、ワード線を選択すると、ビット線に接続された
トランジスタがオンとなることによってそのビット線は
ロー（シ）レベルに引下げられるが、ドレインとピット
線間が切離されたトランジスタにおいてはこのような引
下げが生じないことにより所定の記憶出力がビット線に
現われることになる。したがってこの回路は同期型であ
って、プリチャージのクロックとワード線選択の入力ア
ドレス信号のタイミングを正確に調整しなければならな
い等の使用上の問題がある。
ージ回路を作動させ各ビット線をハイ（Ｈ）レベルにし
ておき、ワード線を選択すると、ビット線に接続された
トランジスタがオンとなることによってそのビット線は
ロー（シ）レベルに引下げられるが、ドレインとピット
線間が切離されたトランジスタにおいてはこのような引
下げが生じないことにより所定の記憶出力がビット線に
現われることになる。したがってこの回路は同期型であ
って、プリチャージのクロックとワード線選択の入力ア
ドレス信号のタイミングを正確に調整しなければならな
い等の使用上の問題がある。
第１２図は第１１図の回路をｎチャネルトランジスタを
二重丸、ｎチャネルトランジスタを一重丸、ゲートをこ
れらを貞通ずる線として表わした簡略図であって、以下
の説明においてはこの表現を用いるものとする。
二重丸、ｎチャネルトランジスタを一重丸、ゲートをこ
れらを貞通ずる線として表わした簡略図であって、以下
の説明においてはこの表現を用いるものとする。
第１３図は第１１図におけるプリチャージ回路とｎチャ
ネルトランジスタの代りにビット線を抵抗Ｒ１，Ｒ２，
Ｒ３によってそれぞれ常時プルアップするようにしたレ
ジオ型の従来例を示す回路図である。この場合にはビッ
ト線のプルアップはワード線の選択とは無関係に常時性
われているので非同期型であり、タイミング上の問題は
生じない一方で、アドレスを変化させる都度大きなりＣ
電流が流れてしまい消費電力が大きいという問題がある
。
ネルトランジスタの代りにビット線を抵抗Ｒ１，Ｒ２，
Ｒ３によってそれぞれ常時プルアップするようにしたレ
ジオ型の従来例を示す回路図である。この場合にはビッ
ト線のプルアップはワード線の選択とは無関係に常時性
われているので非同期型であり、タイミング上の問題は
生じない一方で、アドレスを変化させる都度大きなりＣ
電流が流れてしまい消費電力が大きいという問題がある
。
第１４図は従来ゲートアレイに使用されている他のＲＯ
Ｍの例を示す回路図であって、所定出力を発生させるた
めのトランジスタＱ１１．Ｑ２２゜Ｑ３３については従
来のようなドレインとビット線間の切離しの代りにソー
スをＶＤＤに接続するようにしており、非同期かつ低消
費電力のＲＯＭが得られるという特徴がある。
Ｍの例を示す回路図であって、所定出力を発生させるた
めのトランジスタＱ１１．Ｑ２２゜Ｑ３３については従
来のようなドレインとビット線間の切離しの代りにソー
スをＶＤＤに接続するようにしており、非同期かつ低消
費電力のＲＯＭが得られるという特徴がある。
この回路では出力が小さい丸め各ビット線に、ソースが
ｖＤＤに接続されたｎチャネルトランジスタと２段イン
バータより成る補償回路〈センスアップ）を経ることに
より、第１５図に示ずようにワード線選択後のビット線
における緩慢な電位上昇を出力線では急峻な立上りとな
るようにしている。
ｖＤＤに接続されたｎチャネルトランジスタと２段イン
バータより成る補償回路〈センスアップ）を経ることに
より、第１５図に示ずようにワード線選択後のビット線
における緩慢な電位上昇を出力線では急峻な立上りとな
るようにしている。
しかしながら、製造時のばらつきにより、ｎチャネルト
ランジスタの■Ｔ１１が高い方に、ｎチャネルトランジ
スタのｖ■■が低い方にばらついた場合、インバータの
回路■■１１が高くなる。したがって、ワード線の選択
によりソースがＶＤＤに接続されたｎチャネルトランジ
スタによって引上げられたビット線のハイレベルがイン
バータの回路ＶＴＨよりも低くなった場合には正常な動
作が行われないおそれがある。すなわち、この回路では
■１Ｈの範囲が限定されるため製造上のマージンが小さ
く量産性に乏しいという欠点がある。
ランジスタの■Ｔ１１が高い方に、ｎチャネルトランジ
スタのｖ■■が低い方にばらついた場合、インバータの
回路■■１１が高くなる。したがって、ワード線の選択
によりソースがＶＤＤに接続されたｎチャネルトランジ
スタによって引上げられたビット線のハイレベルがイン
バータの回路ＶＴＨよりも低くなった場合には正常な動
作が行われないおそれがある。すなわち、この回路では
■１Ｈの範囲が限定されるため製造上のマージンが小さ
く量産性に乏しいという欠点がある。
また、以上の３つのＲＯＭ回路では記憶素子をｎチャネ
ルトランジスタのみを用いて構成しているため、ＣＭＯ
Ｓゲートアレイにおいてはｎチャネルトランジスタが使
用されず素子使用効率が低いという問題がある。
ルトランジスタのみを用いて構成しているため、ＣＭＯ
Ｓゲートアレイにおいてはｎチャネルトランジスタが使
用されず素子使用効率が低いという問題がある。
本発明はこのような従来技術の問題点を解決するためな
されたもので、非同期かつ低消費電力で量産性にすぐれ
た半導体のＲＯＭ装置を提供することを目的とする。
されたもので、非同期かつ低消費電力で量産性にすぐれ
た半導体のＲＯＭ装置を提供することを目的とする。
（発明の概要）
上記目的達成のため、本発明にがかる読出専用半導体記
憶装置においては、一の入力により一の論理を出力する
一導電型トランジスタおよび一の入力により他の論理を
出力する逆導電型トランジスタの各１個により構成され
、かつマトリクス状に配列さ、れた複数のトランジスタ
対と、前記トランジスタ対の同一列のトランジスタを接
続する入力線と、前記トランジスタ対の同一行のトラン
ジスタを接続する出力線と、を備え、前記トランジスタ
対を構成する２つのトランジスタのうち一方のみが作動
することにより所定の論理出力を得るようにしており、
また第２の発明においてはシースどうし、ドレインどう
しが共通接続された一導電型トランジスタおよび逆導電
型トランジスタの各１個により構成され、かつマトリク
ス状に配列された複数のトランジスタ対と、前記トラン
ジスタ対の同一列のトランジスタを接続する入力線と、
前記トランジスタ対の同一行のトランジスタを接続する
出力線と、を備え、一の論理を出力する前記トランジス
タ対のソース共通接続点が一のレベル供給源に、逆の論
理を出力する前記トランジスタ対のソース共通接続点が
他のレベル供給源に接続されるようにしており、さらに
第３の発明においては一の入力により一の論理を出力す
る一導電型トランジスタおよび一の入力により他の論理
を出力する逆導電型トランジスタの各１個により構成さ
れ、かつマトリクス状に配列された複数のトランジスタ
対と、前記トランジスタ対の同一列のトランジスタを接
続する入力線と、前記トランジスタ対の同一行のトラン
ジスタを接続する出力線と、を備え、前記トランジスタ
対のうち一の論理を出力するトランジスタ対はソースど
うしおよびドレインどうしが共通接続されると共に、ソ
ース共通接続点が一のレベル供給源に、ドレイン共通接
続点が出力線にそれぞれ接続され、他の論理を出力する
トランジスタ対は出力線を他のレベルに引き下げる逆Ｓ
電型トランジスタのみが作動するようにしている。
憶装置においては、一の入力により一の論理を出力する
一導電型トランジスタおよび一の入力により他の論理を
出力する逆導電型トランジスタの各１個により構成され
、かつマトリクス状に配列さ、れた複数のトランジスタ
対と、前記トランジスタ対の同一列のトランジスタを接
続する入力線と、前記トランジスタ対の同一行のトラン
ジスタを接続する出力線と、を備え、前記トランジスタ
対を構成する２つのトランジスタのうち一方のみが作動
することにより所定の論理出力を得るようにしており、
また第２の発明においてはシースどうし、ドレインどう
しが共通接続された一導電型トランジスタおよび逆導電
型トランジスタの各１個により構成され、かつマトリク
ス状に配列された複数のトランジスタ対と、前記トラン
ジスタ対の同一列のトランジスタを接続する入力線と、
前記トランジスタ対の同一行のトランジスタを接続する
出力線と、を備え、一の論理を出力する前記トランジス
タ対のソース共通接続点が一のレベル供給源に、逆の論
理を出力する前記トランジスタ対のソース共通接続点が
他のレベル供給源に接続されるようにしており、さらに
第３の発明においては一の入力により一の論理を出力す
る一導電型トランジスタおよび一の入力により他の論理
を出力する逆導電型トランジスタの各１個により構成さ
れ、かつマトリクス状に配列された複数のトランジスタ
対と、前記トランジスタ対の同一列のトランジスタを接
続する入力線と、前記トランジスタ対の同一行のトラン
ジスタを接続する出力線と、を備え、前記トランジスタ
対のうち一の論理を出力するトランジスタ対はソースど
うしおよびドレインどうしが共通接続されると共に、ソ
ース共通接続点が一のレベル供給源に、ドレイン共通接
続点が出力線にそれぞれ接続され、他の論理を出力する
トランジスタ対は出力線を他のレベルに引き下げる逆Ｓ
電型トランジスタのみが作動するようにしている。
このため、非同ＩＩで低温Ｖ！電力かつ面積効率の良い
読出専用半導体記憶装置が得られる。
読出専用半導体記憶装置が得られる。
以下、図面を参照しながら本発明の実施例のいくつかを
詳細に説明する。
詳細に説明する。
第１図は本発明にがかる読出専用半導体記憶装置の構成
を示す回路回であって、マスタチップ上にｎチャネルト
ランジスタとｎチャネルトランジスタが交互に配列され
たＣＭＯ８ｍ成のマタススライス型ゲートアレイにおい
てＯＲ型のＲＯＭを形成したものである。これによれば
ｎチャネルトランジスタとｐチャネル上９２２２９８１
個を対にしてドレイン共通接続した上でビット線ＢＬに
接続し、同一列のｎチャネルト、ランジスタのゲートを
論理Ｗ１のワード線に、ｎチャネルトランジスタをその
否定論理Ｗ１のワード線に接続している。否定論理辺
は論ｌ！Ｉ！Ｗ１のワード線ＷＬからインバータを介し
て分岐させることにより得ている。各列において１″の
意味を持たせるトランジスタ対では、例えば第１行第１
列に見られるように、ｎチャネルトランジスタＮＱ１１
のソースはオーブンとなっているが、ｐチャネルトラン
ジスタＰＱ１１のソースは■Ｄｏに接続される。これに
対し、１１０”の意味を持たせるトランジスタ対では、
例えば第２行第１列および第３行第１列に見られるよう
に、ｎチャネルトランジスタＮＱ３１のソースは■、８
に接続され、ｐチャネルトランジスタＰＱ２１およびＰ
Ｑ３１のソースはオーブンとなっている。
を示す回路回であって、マスタチップ上にｎチャネルト
ランジスタとｎチャネルトランジスタが交互に配列され
たＣＭＯ８ｍ成のマタススライス型ゲートアレイにおい
てＯＲ型のＲＯＭを形成したものである。これによれば
ｎチャネルトランジスタとｐチャネル上９２２２９８１
個を対にしてドレイン共通接続した上でビット線ＢＬに
接続し、同一列のｎチャネルト、ランジスタのゲートを
論理Ｗ１のワード線に、ｎチャネルトランジスタをその
否定論理Ｗ１のワード線に接続している。否定論理辺
は論ｌ！Ｉ！Ｗ１のワード線ＷＬからインバータを介し
て分岐させることにより得ている。各列において１″の
意味を持たせるトランジスタ対では、例えば第１行第１
列に見られるように、ｎチャネルトランジスタＮＱ１１
のソースはオーブンとなっているが、ｐチャネルトラン
ジスタＰＱ１１のソースは■Ｄｏに接続される。これに
対し、１１０”の意味を持たせるトランジスタ対では、
例えば第２行第１列および第３行第１列に見られるよう
に、ｎチャネルトランジスタＮＱ３１のソースは■、８
に接続され、ｐチャネルトランジスタＰＱ２１およびＰ
Ｑ３１のソースはオーブンとなっている。
この回路においてワード線ＷＬＩが選択され、ｗ、−１
が入力されると０チヤネルトランジスタＮＱ２１および
ＮＱ３１はオンとなってビット線ＢＬ２およびＢ１０を
それぞれ接地レベルに引下げるが、ｗ、＝Ｏでオンとな
るｐチャネルトランジスタＰＱ１１はビットｌ１ｌＢＬ
１をＶＤＤレベルに引上げるため、ビット線ＢＬ１．Ｂ
Ｌ２．ＢＬ３にはそれぞれ１１″、“Ｏ”、０″のデー
タが出力されることになる。
が入力されると０チヤネルトランジスタＮＱ２１および
ＮＱ３１はオンとなってビット線ＢＬ２およびＢ１０を
それぞれ接地レベルに引下げるが、ｗ、＝Ｏでオンとな
るｐチャネルトランジスタＰＱ１１はビットｌ１ｌＢＬ
１をＶＤＤレベルに引上げるため、ビット線ＢＬ１．Ｂ
Ｌ２．ＢＬ３にはそれぞれ１１″、“Ｏ”、０″のデー
タが出力されることになる。
第２図は第１図の実施例においてソース側がオーブンと
なっているトランジスタ例えばＮＱｌｌ。
なっているトランジスタ例えばＮＱｌｌ。
ＰＱ２１．ＰＱ３１等のゲートもオーブンとした例であ
る。
る。
この例ではワード線は出力データ形成に寄与するトラン
ジスタのゲートのみに接続され、ワード線の負荷が軽減
されるため、ワード線選択動作の確実化を図ることがで
きる。
ジスタのゲートのみに接続され、ワード線の負荷が軽減
されるため、ワード線選択動作の確実化を図ることがで
きる。
第３図は本発明の他の実施例を示す回路図であって、各
トランジスタ対のうちのｎチャネルトランジスタのソー
スはＶＳＳに、ｎチャネルトランジスタのソースはＶ、
ｏに接続するようにし、特定の出力を発生させるトラン
ジスタと対になったトランジスタのドレイン側をオーブ
ンとするようにしている。
トランジスタ対のうちのｎチャネルトランジスタのソー
スはＶＳＳに、ｎチャネルトランジスタのソースはＶ、
ｏに接続するようにし、特定の出力を発生させるトラン
ジスタと対になったトランジスタのドレイン側をオーブ
ンとするようにしている。
例えば、第１列について見れば、１′の意味を持たせる
ｐチャネルトランジスタＰＱ１１と対になったｎチャネ
ルトランジスタＮＱ２１．ＮＱ３１とそれぞれ対になっ
たｐチャネルトランジスタＰＱ２１．ＰＱ３１について
はそれらのドレインはオーブンとなっている。ビット線
とトランジスタの接続においてはドレイン８但が存在し
、このドレイン８昌が読出速度に影響を与えることから
、ドレイン側をオーブンにすることは望ましい。
ｐチャネルトランジスタＰＱ１１と対になったｎチャネ
ルトランジスタＮＱ２１．ＮＱ３１とそれぞれ対になっ
たｐチャネルトランジスタＰＱ２１．ＰＱ３１について
はそれらのドレインはオーブンとなっている。ビット線
とトランジスタの接続においてはドレイン８但が存在し
、このドレイン８昌が読出速度に影響を与えることから
、ドレイン側をオーブンにすることは望ましい。
この場合、第４図に示すように、ドレインがオーブンに
されたトランジスタのゲートをオーブンとしてワード線
の負荷を減少するようにしてもよい。
されたトランジスタのゲートをオーブンとしてワード線
の負荷を減少するようにしてもよい。
第６図は第４図と同じ構成を有するＲＯＭの一部をマス
クチップ上で実現したものの一例を示す拡大平面図であ
って、対向するゲート電極１１゜１２およびこれらと交
差するｎ型不純物拡散領域１３によりｎチャネルトラン
ジスタＮＱＩ １およびＮＱＩ ２が、対向するゲー１
− Ｔｉ極１４，１５およびこれらと交差するｎ型不純
物拡散ｇＡ域１６によりｎチＶネルトランジスタＮＱ１
３およびＮＱ１４が、対向するゲート電極１７．１８お
よびこれらと交差するｎ型不純物拡散領域１９によりｐ
チャネルトランジスタＰＱＩＩおよびＰＱ１２が、対向
するゲート電極２０．２１およびこれらと交差するｎ型
不純物拡散領域２２によりｐチャネルトランジスタＰＱ
１３およびＰＱ１４がそれぞれ形成されている。またｎ
チャネルトランジスタ列上には■ ライン２３およびＷ
１ワード１２４が、Ｓ ｎチャネルトランジスタ列上にはＶＤＤライン２６およ
びＷ１ワード線２５が、画廊電型トランジスタのソース
領域上を通るように横方向にビット線２７ （ＢＬＩ）
、２８ （Ｂ１０）、２９ （Ｂ１０）、３０ （Ｂ１
０＞がそれぞれ配設されている。これらの配線と各領域
とはコンタクト孔を通じて接続され、逆にオーブン箇所
ではコンタクト孔が設けられていない。
クチップ上で実現したものの一例を示す拡大平面図であ
って、対向するゲート電極１１゜１２およびこれらと交
差するｎ型不純物拡散領域１３によりｎチャネルトラン
ジスタＮＱＩ １およびＮＱＩ ２が、対向するゲー１
− Ｔｉ極１４，１５およびこれらと交差するｎ型不純
物拡散ｇＡ域１６によりｎチＶネルトランジスタＮＱ１
３およびＮＱ１４が、対向するゲート電極１７．１８お
よびこれらと交差するｎ型不純物拡散領域１９によりｐ
チャネルトランジスタＰＱＩＩおよびＰＱ１２が、対向
するゲート電極２０．２１およびこれらと交差するｎ型
不純物拡散領域２２によりｐチャネルトランジスタＰＱ
１３およびＰＱ１４がそれぞれ形成されている。またｎ
チャネルトランジスタ列上には■ ライン２３およびＷ
１ワード１２４が、Ｓ ｎチャネルトランジスタ列上にはＶＤＤライン２６およ
びＷ１ワード線２５が、画廊電型トランジスタのソース
領域上を通るように横方向にビット線２７ （ＢＬＩ）
、２８ （Ｂ１０）、２９ （Ｂ１０）、３０ （Ｂ１
０＞がそれぞれ配設されている。これらの配線と各領域
とはコンタクト孔を通じて接続され、逆にオーブン箇所
ではコンタクト孔が設けられていない。
第７図は本発明の他の実施例を示す回路図であって、各
トランジスタ対においてソース側、ドレイン側とも共通
接続をしたトランスミッションゲ−トをなすようにし、
各トランジスタ対のドレイン側はビット線にそれぞれ接
続するようにしたものである。そしてこのトランジスタ
対が′１”を記憶するためにはそのソース共通接続点を
ＶＤＯに、１１０ Ｎを記憶するためには■８８にそれ
ぞれ接続するようにする。すなわち、第７図の第１列を
見ると“１″の意味を持たせるＮＱｌ １ ＰＱｌ １
のトランジスタ対ではソース共通接続点がＶＤＯに接続
され、“０″の意味を持たせるＮＱ２１とＰＯ２１、Ｎ
Ｑ３１とＰＯ３１のトランジスタ対ではソース共通接続
点は■８Ｓに接続される。このようなトランスミッショ
ンゲートではレベル伝達が完全であるため特にビット線
をＨレベルに引上げる際に有効であり、かつ双方向性で
あるという利点がある。
トランジスタ対においてソース側、ドレイン側とも共通
接続をしたトランスミッションゲ−トをなすようにし、
各トランジスタ対のドレイン側はビット線にそれぞれ接
続するようにしたものである。そしてこのトランジスタ
対が′１”を記憶するためにはそのソース共通接続点を
ＶＤＯに、１１０ Ｎを記憶するためには■８８にそれ
ぞれ接続するようにする。すなわち、第７図の第１列を
見ると“１″の意味を持たせるＮＱｌ １ ＰＱｌ １
のトランジスタ対ではソース共通接続点がＶＤＯに接続
され、“０″の意味を持たせるＮＱ２１とＰＯ２１、Ｎ
Ｑ３１とＰＯ３１のトランジスタ対ではソース共通接続
点は■８Ｓに接続される。このようなトランスミッショ
ンゲートではレベル伝達が完全であるため特にビット線
をＨレベルに引上げる際に有効であり、かつ双方向性で
あるという利点がある。
第８図は第７図に示した実施例の変形例であって、ビッ
ト″１１位を引上げるのに使用するトランジスタ対では
トランスミッションゲートを使用しているが、ビットａ
ｍ位を引下げるのに使用するトランジスタはｎチャネル
トランジスタのみとしたものであって、例えば第１列で
は０″の意味を持たせるためにｎチャネルトランジスタ
ＮＱ２１およびＮＱ３１のソースをＶ８ｓに接続するよ
うにしているが、これらと対になったｐチャネルトラン
ジスタＰＯ２１およびＰＯ２１のドレインはオーブンと
なっており、電位引下げには寄与しない。
ト″１１位を引上げるのに使用するトランジスタ対では
トランスミッションゲートを使用しているが、ビットａ
ｍ位を引下げるのに使用するトランジスタはｎチャネル
トランジスタのみとしたものであって、例えば第１列で
は０″の意味を持たせるためにｎチャネルトランジスタ
ＮＱ２１およびＮＱ３１のソースをＶ８ｓに接続するよ
うにしているが、これらと対になったｐチャネルトラン
ジスタＰＯ２１およびＰＯ２１のドレインはオーブンと
なっており、電位引下げには寄与しない。
この場合にも０”データ出力に寄与しないｎチャネルト
ランジスタのゲートもオーブンとしワード線の負荷を減
少させることができる。
ランジスタのゲートもオーブンとしワード線の負荷を減
少させることができる。
第１０図は第７図の実施例の一部を示す第９図の回路を
実際のマスタチップ上で実現したものの一例を示す拡大
平面図である。これによれば第６図の場合と全く同じマ
スタチップを用いているため、左半分のゲート１１，１
２，１４，１５、およびｎ型不純物拡散領ｔｉｉ！１３
．１６により形成される４つのｎチャネルトランジスタ
と、右半分のゲート１７，１８．２０．２１およびｐ型
不純物拡散領域１９．２２により形成される４つのｎチ
ャネルトランジスタについては同様である。このマスタ
チップ上にはワード線（Ｗｌ）３１、ＶＳｓライン３２
、’７ ） １ｍ （Ｗ２ ） ３３、ワード線（Ｗ
）３４、■ ライン３５、’７ ｔ’１ｉ（Ｗ２）３
６が縦方向に、ドレイン領域の上を通過するようにビッ
ト線３７（ＢＬｌ）、およびビット線３８ （ＢＬ２）
が横方向にそれぞれ異なった層に配設され、適当なコン
タクトをとることにより第９図の回路が実現される。
実際のマスタチップ上で実現したものの一例を示す拡大
平面図である。これによれば第６図の場合と全く同じマ
スタチップを用いているため、左半分のゲート１１，１
２，１４，１５、およびｎ型不純物拡散領ｔｉｉ！１３
．１６により形成される４つのｎチャネルトランジスタ
と、右半分のゲート１７，１８．２０．２１およびｐ型
不純物拡散領域１９．２２により形成される４つのｎチ
ャネルトランジスタについては同様である。このマスタ
チップ上にはワード線（Ｗｌ）３１、ＶＳｓライン３２
、’７ ） １ｍ （Ｗ２ ） ３３、ワード線（Ｗ
）３４、■ ライン３５、’７ ｔ’１ｉ（Ｗ２）３
６が縦方向に、ドレイン領域の上を通過するようにビッ
ト線３７（ＢＬｌ）、およびビット線３８ （ＢＬ２）
が横方向にそれぞれ異なった層に配設され、適当なコン
タクトをとることにより第９図の回路が実現される。
以上の実施例においては、ＯＲ型のＲＯＭとなっている
が、良く知られたＡＮＤ型のＲＯＭにも適用することが
できる。
が、良く知られたＡＮＤ型のＲＯＭにも適用することが
できる。
また、以上の実施例はゲートアレイの論理を実現するた
めのＲＯＭについて述べているが、ゲートアレイ中に組
込まれる記憶装置としてのＲＯＭや通常のＲＯＭにも本
発明を適用することができる。
めのＲＯＭについて述べているが、ゲートアレイ中に組
込まれる記憶装置としてのＲＯＭや通常のＲＯＭにも本
発明を適用することができる。
（発明の効果）
以上のように本発明によれば、各１個の一導電型トラン
ジスタおよび逆導電型トランジスタによるトランジスタ
対を複数個マトリックス状に形成し、これらの一導電型
トランジスタが一の記憶論理を出力し、逆導電型トラン
ジスタが他の記憶論理を出力するようにしているので、
スタティック動作となってプリチャージやクロック動作
を行う必要がない。また、Ｃ−ＭＯＳを基本としている
ため低消費電力であり、また出力線の引上げと引下げに
それぞれ適した特性のトランジスタを使用しているため
動作マージンが大きい。このため、製造時のマージンが
大きく歩留りも向上する。ざらにｎチャネルトランジス
タとｎチャネルトランジスタを同数個だけ使用するため
、素子使用率が高く、小面積で大容量のＲＯＭを構成で
きるため、低価格、高性能の読出専用半導体記憶装置を
提供できる。
ジスタおよび逆導電型トランジスタによるトランジスタ
対を複数個マトリックス状に形成し、これらの一導電型
トランジスタが一の記憶論理を出力し、逆導電型トラン
ジスタが他の記憶論理を出力するようにしているので、
スタティック動作となってプリチャージやクロック動作
を行う必要がない。また、Ｃ−ＭＯＳを基本としている
ため低消費電力であり、また出力線の引上げと引下げに
それぞれ適した特性のトランジスタを使用しているため
動作マージンが大きい。このため、製造時のマージンが
大きく歩留りも向上する。ざらにｎチャネルトランジス
タとｎチャネルトランジスタを同数個だけ使用するため
、素子使用率が高く、小面積で大容量のＲＯＭを構成で
きるため、低価格、高性能の読出専用半導体記憶装置を
提供できる。
また、２種のトランジスタをドレインおよびソースにお
いて共通接続したいわゆるトランスミッションゲートを
使用した本発明によれば、出力線を引上げる動作の確実
化、高速化を図ることができる。
いて共通接続したいわゆるトランスミッションゲートを
使用した本発明によれば、出力線を引上げる動作の確実
化、高速化を図ることができる。
第１図は本発明にがかる読出専用半導体記憶装置の一実
施例の一部を示す回路、第２図、第３図第４図はそれぞ
れ本発明の他の実施例を示す回路図、第５図は第４図と
同様の構成を示す回路図、第６図は第５図の回路をマス
タチップ上で実現した様子を示す拡大平面図、第７図は
トランジスタ対をトランスミッションゲート型にした本
発明の実施例を示す回路図、第８図はその変型例を示す
回路図、第９図は第７図と同様の構成を示す回路図、第
１０図は第９図の回路をマスタチップ上で実現した様子
を示す拡大平面図、第１１図は従来の同期型ＲＯＭ装置
を示す回路図、第１２図はその簡略図、第１３図は従来
のレシオ型ＲＯＭ装置を示す回路図、第１４図は従来の
補償回路を有するＲＯＭ装置を示す回路図、第１５図は
その過渡特性を示すグラフである。 １・・・プリチャージ回路、１１．１２．１４゜１５．
１７．１８，２０．２１・・・ゲート、１３゜１６・・
・ｎ型不純物拡散領域、１９．２２・・・ｎ型不純物拡
散領域、２３．３２・・・ｖｓｓライン、２４゜２５．
３１．３３．３４．３６・・・ワード線、２６゜、
３５・・・Ｖ、。ライン、２７．２８．２９．３０゜３
７．３８・・・ビット線。 ＮＱｌ １．ＮＱＩ ２．ＮＱＩ ３．ＮＱ２１・・・
ＮＱ２３．ＮＱ３１・・・ＮＱ３３・・・ｎチャネルト
ランジスタ、ＰＱＩ １．ＰＱｌ ２．ＰＱｌ３．ＰＱ
２１・・・ＰＱ２３．ＰＱ３１・・・ＰＱ３３・・・ｎ
チャネルトランジスタ、ＷＬＩ、ＷＬ２．ＷＬ３・・・
ワード線、ＢＬｌ、Ｂ１０．Ｂ１０・・・ビット線。 出願人代理人 猪 股 消 第１図 第３図 第４図
施例の一部を示す回路、第２図、第３図第４図はそれぞ
れ本発明の他の実施例を示す回路図、第５図は第４図と
同様の構成を示す回路図、第６図は第５図の回路をマス
タチップ上で実現した様子を示す拡大平面図、第７図は
トランジスタ対をトランスミッションゲート型にした本
発明の実施例を示す回路図、第８図はその変型例を示す
回路図、第９図は第７図と同様の構成を示す回路図、第
１０図は第９図の回路をマスタチップ上で実現した様子
を示す拡大平面図、第１１図は従来の同期型ＲＯＭ装置
を示す回路図、第１２図はその簡略図、第１３図は従来
のレシオ型ＲＯＭ装置を示す回路図、第１４図は従来の
補償回路を有するＲＯＭ装置を示す回路図、第１５図は
その過渡特性を示すグラフである。 １・・・プリチャージ回路、１１．１２．１４゜１５．
１７．１８，２０．２１・・・ゲート、１３゜１６・・
・ｎ型不純物拡散領域、１９．２２・・・ｎ型不純物拡
散領域、２３．３２・・・ｖｓｓライン、２４゜２５．
３１．３３．３４．３６・・・ワード線、２６゜、
３５・・・Ｖ、。ライン、２７．２８．２９．３０゜３
７．３８・・・ビット線。 ＮＱｌ １．ＮＱＩ ２．ＮＱＩ ３．ＮＱ２１・・・
ＮＱ２３．ＮＱ３１・・・ＮＱ３３・・・ｎチャネルト
ランジスタ、ＰＱＩ １．ＰＱｌ ２．ＰＱｌ３．ＰＱ
２１・・・ＰＱ２３．ＰＱ３１・・・ＰＱ３３・・・ｎ
チャネルトランジスタ、ＷＬＩ、ＷＬ２．ＷＬ３・・・
ワード線、ＢＬｌ、Ｂ１０．Ｂ１０・・・ビット線。 出願人代理人 猪 股 消 第１図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、一の入力により一の論理を出力する一導電型トラン
ジスタおよび一の入力により他の論理を出力する逆導電
型トランジスタの各１個により構成され、かつマトリク
ス状に配列された複数のトランジスタ対と、 前記トランジスタ対の同一列のトランジスタを接続する
入力線と、 前記トランジスタ対の同一行のトランジスタを接続する
出力線と、 を備え、 前記トランジスタ対を構成する２つのトランジスタのう
ち一方のみが作動することにより所定の論理出力を得る
ようにした読出専用半導体記憶装置。 ２、一の論理が高レベル論理、他の論理が低レベル論理
で、一導電型トランジスタ出力線を高レベルに引上げ、
逆導電型トランジスタが出力線を低レベルに引下げるよ
うに動作するものである特許請求の範囲第１項記載の読
出専用半導体記憶装置。 ３、一導電型トランジスタがｐチャネルトランジスタで
あり、逆導電型トランジスタがｎチャネルトランジスタ
である特許請求の範囲第２項記載の読出専用半導体記憶
装置。 ４、Ｐチャネルトランジスタおよびｎチャネルトランジ
スタが規則的に配列されたＣＭＯＳマスタチップを形成
しているものである特許請求の範囲第３項記載の読出専
用半導体記憶装置。 ５、入力線がワード線であり、出力線がビット線である
特許請求の範囲第４項記載の読出専用半導体記憶装置 ６、高レベル論理を出力するｐチャネルトランジスタの
ソースがＶ＿Ｄ＿Ｄに、ゲートがワード線に接続される
と共に、低レベル論理を出力するｎチャネルトランジス
タのソースがＶ＿Ｓ＿Ｓにゲートが前記ワード線とは逆
論理のワード線に、これらのドレインがビット線にそれ
ぞれ接続された特許請求の範囲第５項記載の読出専用半
導体記憶装置。 ７、トランジスタ対のうち論理出力を行わないトランジ
スタはそのソースあるいはドレインの少なくとも一方が
不接続とされた特許請求の範囲第６項記載の読出専用半
導体記憶装置。 ８、トランジスタ対のうち論理出力を行わないトランジ
スタのゲートがワード線と不接続とされた特許請求の範
囲第７項記載の読出専用半導体記憶装置。 ９、各トランジスタ対がゲートアレイの一論理出力を担
うものである特許請求の範囲第１項記載の読出専用半導
体記憶装置。 １０、各トランジスタ対がゲートアレイ中に組込まれる
読出専用半導体記憶部の一論理出力を担うものである特
許請求の範囲第１項記載の読出専用半導体記憶装置。 １１、ソースどうし、ドレインどうしが共通接続された
一導電型トランジスタおよび逆導電型トランジスタの各
１個により構成され、かつマトリクス状に配列された複
数のトランジスタ対と、前記トランジスタ対の同一列の
トランジスタを接続する入力線と、 前記トランジスタ対の同一行のトランジスタを接続する
出力線と、 を備え、 一の論理を出力する前記トランジスタ対のソース共通接
続点が一のレベル供給源に、逆の論理を出力する前記ト
ランジスタ対のソース共通接続点が他のレベル供給源に
接続された読出専用半導体記憶装置。 １２、一のレベルがＶ＿Ｄ＿Ｄ、他のレベルがＶ＿Ｓ＿
Ｓ、一の論理が高レベル論理、他の論理が低レベル論理
、一導電型トランジスタがｐチャネルトランジスタであ
り、逆導電型トランジスタがｎチャネルトランジスタで
ある特許請求の範囲第１１項記載の読出専用半導体記憶
装置。 １３、ｐチャネルトランジスタおよびｎチャンネルトラ
ンジスタが規則的に配列された ＣＭＯＳマスタチップを形成しているものである特許請
求の範囲第１２項記載の読出専用半導体記憶装置。 １４、入力線が同一列の各トランジスタ対中の同一導電
型トランジスタのゲートに共通接続された互いに逆論理
のワード線であり、出力線が同一行の各トランジスタ対
のドレイン共通接続点が接続されたビット線である特許
請求の範囲第１３項記載の読出専用半導体記憶装置。 １５、一の入力により一の論理を出力する一導電型トラ
ンジスタおよび一の入力により他の論理を出力する逆導
電型トランジスタの各１個により構成され、かつマトリ
クス状に配列された複数のトランジスタ対と、 前記トランジスタ対の同一列のトランジスタを接続する
入力線と、 前記トランジスタ対の同一行のトランジスタを接続する
出力線と、 を備え、 前記トランジスタ対のうち一の論理を出力するトランジ
スタ対はソースどうしおよびドレインどうしが共通接続
されると共に、ソース共通接続点が一のレベル供給源に
、ドレイン共通接続点が出力線にそれぞれ接続され、 他の論理を出力するトランジスタ対は出力線を他のレベ
ルに引き下げる逆導電型トランジスタのみが作動するも
のである読出専用半導体記憶装置。 １６、一のレベルがＶ＿Ｄ＿Ｄ、他のレベルがＶ＿Ｓ＿
Ｓ、一の論理が高レベル論理、他の論理が低レベル論理
、一導電型トランジスタがｐチャネルトランジスタ、逆
導電型トランジスタがｎチャネルトランジスタである特
許請求の範囲第１５項記載の読出専用半導体記憶装置。 １７、ｐチャネルトランジスタおよびｎチャネルトラン
ジスタが規則的に配列されたＣＭＯＳマスタチップを形
成しているものである特許請求の範囲第１６項記載の読
出専用半導体記憶装置。 １８、入力線が同一列の各トランジスタ対中の同一導電
型トランジスタのゲートに共通接続された互いに逆論理
のワード線であり、出力線が同一行の各トランジスタ対
のドレイン共通接続点が接続されたビット線である特許
請求の範囲第１７項記載の読出専用半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131373A JPS61289598A (ja) | 1985-06-17 | 1985-06-17 | 読出専用半導体記憶装置 |
| US06/874,469 US4773047A (en) | 1985-06-17 | 1986-06-16 | Read only memory device |
| EP86108200A EP0206205B1 (en) | 1985-06-17 | 1986-06-16 | Read only memory device |
| DE8686108200T DE3680829D1 (de) | 1985-06-17 | 1986-06-16 | Festwertspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131373A JPS61289598A (ja) | 1985-06-17 | 1985-06-17 | 読出専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61289598A true JPS61289598A (ja) | 1986-12-19 |
| JPH0355916B2 JPH0355916B2 (ja) | 1991-08-26 |
Family
ID=15056420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131373A Granted JPS61289598A (ja) | 1985-06-17 | 1985-06-17 | 読出専用半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4773047A (ja) |
| EP (1) | EP0206205B1 (ja) |
| JP (1) | JPS61289598A (ja) |
| DE (1) | DE3680829D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103158A (ja) * | 2009-11-11 | 2011-05-26 | Rohm Co Ltd | 半導体不揮発記憶回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783062B2 (ja) * | 1985-06-18 | 1995-09-06 | 株式会社東芝 | マスタ−スライス型半導体装置 |
| NL8902820A (nl) * | 1989-11-15 | 1991-06-03 | Philips Nv | Geintegreerde halfgeleiderschakeling van het master slice type. |
| US5289406A (en) * | 1990-08-28 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Read only memory for storing multi-data |
| DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
| US5309389A (en) * | 1993-08-27 | 1994-05-03 | Honeywell Inc. | Read-only memory with complementary data lines |
| US5420818A (en) * | 1994-01-03 | 1995-05-30 | Texas Instruments Incorporated | Static read only memory (ROM) |
| US5422846A (en) * | 1994-04-04 | 1995-06-06 | Motorola Inc. | Nonvolatile memory having overerase protection |
| JPH09270197A (ja) * | 1996-01-30 | 1997-10-14 | Mitsubishi Electric Corp | 半導体記憶装置及びレイアウト／回路情報生成装置 |
| US6147893A (en) * | 1999-01-27 | 2000-11-14 | Vlsi Technology, Inc. | Programmable read only memory with high speed differential sensing at low operating voltage |
| JP2002100196A (ja) * | 2000-09-26 | 2002-04-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2002170399A (ja) * | 2000-12-05 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
| JP3904499B2 (ja) * | 2002-09-25 | 2007-04-11 | 松下電器産業株式会社 | 半導体記憶装置 |
| US8222922B2 (en) * | 2009-03-31 | 2012-07-17 | Toshiba America Research, Inc. | ROM implementation for ROM based logic design |
| US9799409B2 (en) * | 2016-03-25 | 2017-10-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Read-only memory (ROM) architecture with selective encoding |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168198A (ja) * | 1985-01-18 | 1986-07-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3550089A (en) * | 1968-10-17 | 1970-12-22 | Rca Corp | Complementary semiconductor matrix arrays for low power dissipation logic application |
| CH625075A5 (ja) * | 1978-02-22 | 1981-08-31 | Centre Electron Horloger | |
| JPS5949020A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 論理回路 |
| FR2563651B1 (fr) * | 1984-04-27 | 1986-06-27 | Thomson Csf Mat Tel | Memoire morte realisee en circuit integre prediffuse |
-
1985
- 1985-06-17 JP JP60131373A patent/JPS61289598A/ja active Granted
-
1986
- 1986-06-16 DE DE8686108200T patent/DE3680829D1/de not_active Expired - Lifetime
- 1986-06-16 US US06/874,469 patent/US4773047A/en not_active Expired - Lifetime
- 1986-06-16 EP EP86108200A patent/EP0206205B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168198A (ja) * | 1985-01-18 | 1986-07-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103158A (ja) * | 2009-11-11 | 2011-05-26 | Rohm Co Ltd | 半導体不揮発記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0206205A3 (en) | 1988-04-06 |
| EP0206205B1 (en) | 1991-08-14 |
| JPH0355916B2 (ja) | 1991-08-26 |
| DE3680829D1 (de) | 1991-09-19 |
| EP0206205A2 (en) | 1986-12-30 |
| US4773047A (en) | 1988-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |