JP3904499B2 - 半導体記憶装置 - Google Patents

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  • Semiconductor Memories (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置からなる半導体記憶装置に関し、特にマスクROMのプロセス微細化において高速化を実現するメモリセルおよび回路技術に関するものである。
【0002】
【従来の技術】
図7は従来の半導体記憶装置として、コンタクト方式のマスクROMの構成を示す回路図である(例えば、特許文献1参照)。コンタクト方式のマスクROMとは、メモリセルトランジスタのドレインがビット線に接続されているか、接続されていないかを、記憶データの“1”および“0”に対応させるものである。
【0003】
図7において、従来の半導体記憶装置は、カラムデコーダ2、バッファ3、プリチャージ用トランジスタ4、メモリセルアレイ7およびオフリーク電荷補給用トランジスタ8から構成されている。
【0004】
カラムデコーダ2は、N型MOSトランジスタQCj(j=1〜n)から構成されている。各々のドレインは共通に接続され、ソースはビット線BLj(j=1〜n)に各々接続され、ゲートはカラム選択信号線CLj(j=1〜n)に各々接続されている。
【0005】
バッファ3は、入力端がカラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のドレインに接続され、出力端がデータ出力端子SOUTに接続されている。
【0006】
プリチャージ用トランジスタ4は、P型MOSトランジスタで構成されている。ゲートはプリチャージ制御信号線PCLK1に接続され、ソースは電源電位とされ、ドレインはカラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のドレインに接続されている。
【0007】
メモリセルアレイ7は、N型MOSトランジスタからなるメモリセルM(i,j)(i=1〜m,j=1〜n)がマトリクス状に配置されて構成される。メモリセルM(i,j)のゲートは、行方向(iの数値が同一のメモリセル)に共通にワード線WLi(i=1〜m)に接続され、ソースは接地電位の配線GLに接続され、ドレインはメモリセルの記憶データが“1”の場合にビット線BLj(j=1〜n)に接続され、メモリセルの記憶データが“0”の場合には浮遊状態にされる。
【0008】
オフリーク電荷補給用トランジスタ8は、P型MOSトランジスタで構成され、ゲートがバッファ3の出力端に接続され、ソースが電源電位とされ、ドレインがカラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のドレインに接続されている。オフリーク電荷補給用トランジスタ8のオン電流はメモリセルM(i,j)(i=1〜m,j=1〜n)のオン電流に比べて小さく設定されている。
【0009】
以上のように構成された半導体記憶装置について、メモリセルM(1,1)のデータを読み出す動作について、図8のタイミング図を用いて説明する。
【0010】
カラム選択信号線CLj(j=1〜n)のうち、カラム選択信号線CL1を「H」レベルにし、カラム選択信号線CL2〜CLnを「L」レベルとすることにより、カラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のうち、N型MOSトランジスタQC1をオン状態にし、その他のN型MOSトランジスタCL2〜CLnをオフ状態とする。
【0011】
つぎに、プリチャージ制御信号線PCLK1をTp期間「L」レベルとし、プリチャージ用トランジスタ4を一定期間Tpだけオン状態とすることで、ビット線BL1を充電し、「H」レベルとする。
【0012】
ビット線BL1が「H」レベルになった後、ワード線WLi(i=1〜m)のうち、ワード線WL1を「L」レベルから「H」レベルにし、それ以外のワード線WL2〜WLmは「L」レベルに保持する。
【0013】
これによって、メモリセルM(1,1)のドレインがビット線BL1に接続されている場合は、ビット線BL1に充電された電荷およびオフリーク電荷補給用トランジスタ8から供給される電荷は、メモリセルM(1,1)により放電されビット線BL1は「L」レベルとなり、バッファ3の入力も「L」レベルとなり、データ出力端子SOUTには時間Tac3後に「H」が読み出され、オフリーク電荷補給用トランジスタ8はオフとなる(図8に破線で示す)。
【0014】
また、メモリセルM(1,1)のドレインがビット線BL1に接続されてない場合は、ビット線BL1に充電された電荷はメモリセルM(1,1)により放電されることなく、ビット線BL1は「H」レベルを維持し、バッファ3の入力も「H」レベルとなり、データ出力端子SOUTには「L」が読み出され、オフリーク電荷補給用トランジスタ8はオンし、ビット線BL1にドレインを接続した他のメモリセルM(i,1)(i=2〜m)のオフリーク電流により放電される電荷はオフリーク電荷補給用トランジスタ8がオンすることで供給され、ビット線BL1は「H」を保持し、データ出力端子SOUTは「L」を読み出し続けることができる(図8に実線で示す)。
【0015】
【特許文献1】
特開平6−176592号公報(第2頁段落番号0002〜0006、図2)
【0016】
【発明が解決しようとする課題】
従来の半導体記憶装置では以下の問題を有している。半導体記憶装置において、記憶データによっては、ソースを接地電位とした複数のメモリセルのドレインが1本のビット線に接続されるため、ビット線に複数のメモリセルのオフリークによる定常電流が生じる。このためドレインがビット線に接続されてないメモリセルのデータを読み出す場合に、ビット線を「H」レベルに保持するためには、メモリセルのオフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタが必要となる。
【0017】
近年、微細化の急速な進展によりメモリセルを構成するトランジスタのオフリーク電流が桁違いに急増してきており、オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタのオン電流も増大させる必要がある。
【0018】
このため、ドレインをビット線に接続したメモリセルで、ビット線の電荷を放電させビット線を「L」レベルにして記憶データを読み出す際には、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタから供給される電荷を、メモリセルのオン電流で放電するのに長い時間を要し、高速読み出しができないという問題がある。
【0019】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、ビット線の「H」レベル保持が可能で、高速読み出しができる半導体記憶装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
本発明の請求項1記載の半導体記憶装置は、マトリクス状に複数配置されたメモリセルトランジスタと、メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線とを備えている。ビット線は高電位、低電位または高電位と低電位の中間電位に充電され、メモリセルトランジスタのソースは、メモリセルトランジスタに保持させるデータに応じて高電位ソース配線および低電位ソース配線のいずれかに対して、配線層または接続ホールによりマスクプログラマブルに接続され、ビット線、高電位ソース配線、低電位ソース配線、メモリセルトランジスタのドレインとビット線との接続部、高電位ソース配線とメモリセルトランジスタのソースとの接続部、低電位ソース配線とメモリセルトランジスタのソースとの接続部を、複数のメタル配線層を用いて構成する。
【0021】
この構成によれば、ビット線を高電位(「H」レベル)に保持する記憶データの場合、選択されたメモリセルトランジスタのソースを高電位ソース配線に接続することで、非選択のメモリセルトランジスタからのオフリークにより放電される電荷を補給することができるため、別途、非選択のメモリセルトランジスタからのオフリークにより放電される電荷を補給するオフリーク電荷補給用トランジスタを必要としない。そのため、電荷を放電しビット線を低電位(「L」レベル)にする場合、ビット線への電荷供給がなくなり、選択されたメモリセルトランジスタのソースを低電位ソース配線に接続することで、高速読み出しが可能となる。
【0022】
本発明の請求項2記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、高電位ソース配線および低電位ソース配線が複数のビット線に平行に複数本設けられている。
【0023】
この構成によれば、請求項1と同様の作用効果を奏する。
【0024】
本発明の請求項3記載の半導体記憶装置は、請求項記載の半導体記憶装置において、高電位ソース配線と低電位ソース配線とが異なる配線層に形成され、高電位ソース配線、低電位ソース配線の何れか一方を上層の配線とし、他方を下層の配線として、下層の配線は上層の配線の直下に配置されて形成されている。
【0025】
この構成によれば、請求項1と同様の作用効果を奏する上、高電位ソース配線と低電位ソース配線とを重ね配置することが可能で、メモリセル面積を縮小できる。
【0026】
本発明の請求項4記載の半導体記憶装置は、マトリクス状に複数配置されたメモリセルトランジスタと、メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線と、複数のビット線の中から一つのビット線を選択するデコーダと、デコーダによって選択されたビット線に高電位と低電位の中間電位を供給するレベルシフタとを備えている。メモリセルトランジスタのソースは、メモリセルトランジスタに保持させるデータに応じて高電位ソース配線および低電位ソース配線のいずれかにマスクプログラマブルに接続される。
【0027】
この構成によれば、請求項1と同様の作用効果を奏する上、ビット線が中間電位から、高電位(「H」レベル)あるいは低電位(「L」レベル)への遷移になるため、請求項1記載の半導体記憶装置より高速な読み出しができる。
本発明の請求項記載の半導体記憶装置は、請求項4記載の半導体記憶装置において、高電位ソース配線および低電位ソース配線は複数のビット線に平行に複数本設けられている。
【0028】
本発明の請求項記載の半導体記憶装置は、請求項4または5記載の半導体記憶装置において、高電位ソース配線と低電位ソース配線とが異なる配線層に形成されている。
【0029】
この構成によれば、請求項4と同様の作用を有する上、高電位ソース配線と低電位ソース配線とを重ね配置することが可能で、メモリセル面積を縮小できる。
【0030】
【発明の実施の形態】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0031】
図1において、この実施の形態の半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、バッファ3およびプリチャージ用トランジスタ4から構成されている。カラムデコーダ2、バッファ3およびプリチャージ用トランジスタ4は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0032】
メモリセルアレイ1は、N型MOSトランジスタからなるメモリセルM(i,j)(i=1〜m,j=1〜n)がマトリクス状に配置されて構成される。メモリセルM(i,j)のゲートは、行方向(iの数値が同一のメモリセル)に共通にワード線WLi(i=1〜m)に接続され、ドレインはビット線BLj(j=1〜n)に接続され、ソースはメモリセルの記憶データが“1”の場合、ビット線に隣接する「L」レベルの低電位ソース配線SLLに接続され、メモリセルの記憶データが“0”の場合、ビット線に隣接する「H」レベルの高電位ソース配線SLHに接続される。
【0033】
図2にメモリセルアレイ1の一部、例えばM(1,1)とM(2,1)のマスクレイアウトを示す。
【0034】
図2において、M2_BLは第2層メタルで形成されるビット線で、図1のビット線BL1に相当する。M2_VDDは第2層メタルで形成される「H」レベルの高電位ソース配線で、図1の高電位ソース配線SLHに相当する。M2_VSSは第2層メタルで形成される「L」レベルの低電位ソース配線で、図1の低電位ソース配線SLLに相当する。
【0035】
DはメモリセルM(1,1),M(2,1)のドレイン、V1はドレインDとドレイン上の第1層メタルM1_Dとを接続するビアホール、V2は第1層メタルM1_Dとビット線M2_BLとを接続するビアホールである。
【0036】
G_U,G_Bは各々メモリセルM(1,1),M(2,1)のゲート、S_U,S_Bは各々メモリセルM(1,1),M(2,1)のソース、V1_U,V1_Bは各々メモリセルM(1,1),M(2,1)のソースS_U,S_Bと各ソースS_U,S_B上の第1層メタル配線M1_U,M1_Bとを接続するビアホールである。
【0037】
V2_UpおよびV2_Bpは各々メモリセルM(1,1),M(2,1)のデータ書き込み用の第1層メタルと第2層メタルとの間のビアホールである。
【0038】
本図においては、メモリセルM(1,1)は記憶データが“0”、メモリセルM(2,1)は記憶データが“1”の場合を示している。
【0039】
以上のように構成された半導体記憶装置について、メモリセルM(1,1)のデータを読み出す動作について図3のタイミング図を用いて説明する。
【0040】
カラム選択信号線CLj(j=1〜n)のうち、カラム選択信号線CL1を「H」レベルにし、カラム選択信号線CL2〜CLnを「L」レベルとすることにより、カラムデコーダ2を構成するN型MOSトランジスタQC1〜QCnのうち、N型MOSトランジスタQC1をオン状態にし、その他のN型MOSトランジスタCL2〜CLnをオフ状態とする。
【0041】
つぎに、プリチャージ制御信号線PCLK1をTp期間「L」レベルとし、プリチャージ用トランジスタ4を一定期間Tpだけオン状態とすることで、ビット線BL1を充電し、「H」レベルとする。
【0042】
ビット線BL1が「H」レベルになった後、ワード線WLi(i=1〜m)のうち、ワード線WL1を「L」レベルから「H」レベルにし、それ以外のワード線WL2〜WLmは「L」レベルに保持する。
【0043】
これによって、メモリセルM(1,1)のソースが「L」レベルの低電位ソース配線SLLに接続されている場合は、ビット線BL1に充電された電荷は、メモリセルM(1,1)により放電され、ビット線BL1は「L」レベルとなり、バッファ3の入力も「L」レベルとなり、データ出力端子SOUTには時間Tac1後に「H」が読み出される(図3に破線で示す)。
【0044】
また、メモリセルM(1,1)のソースが「H」レベルの高電位ソース配線SLHに接続されている場合は、ビット線BL1に充電された電荷はメモリセルM(1,1)により放電されることなく、ビット線BL1は「H」レベルとなり、バッファ3の入力も「H」レベルとなり、データ出力端子SOUTには「L」が読み出される。ビット線BL1にドレインを接続した他のメモリセルM(i,1)(i=2〜m)のオフリーク電流により放電される電荷はメモリセルM(1,1)から供給され、ビット線BL1は「H」を保持し、データ出力端子SOUTは「L」を読み出し続けることができる(図3に実線で示す)。
【0045】
上記のように、本実施の形態によれば、ビット線の電荷の保持が必要な記憶データの場合にはメモリセルから電荷を供給し、ビット線の電荷を放電する記憶データの場合には上記従来例に示すオフリーク電荷補給用トランジスタがないため、読み出し時間がTac1<Tac3と高速化が可能となる。つまり、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、ビット線の「H」レベル保持が可能で、高速読み出しができることになる。
【0046】
(第2の実施の形態)
図4は本発明の第2の実施の形態に係る半導体記憶装置のメモリセルのマスクレイアウトである。半導体記憶装置の構成および動作は第1の実施の形態と同一であり、その説明を省略する。
【0047】
図4(a)は平面図、図4(b)は同図(a)に示す破線Uの断面図、図4(c)は同図(a)に示す破線Bの断面図である。
【0048】
図4について、第1の実施の形態同様、メモリセルM(1,1)、M(2,1)を例に説明する。
【0049】
M3_BLは第3層メタルで構成されたビット線で、図1のビット線BL1に相当する。M2_VDDは第2層メタルで構成された「H」レベルの高電位ソース配線で、図1の高電位ソース配線SLHに相当する。M1_VSSは第1層メタルで構成された「L」レベルの低電位ソース配線で、図1の低電位ソース配線SLLに相当する。
【0050】
DはメモリセルM(1,1),M(2,1)のドレイン、V1はドレインDとドレイン上の第1層メタルM1_Dとを接続するビアホール、V2は第1層メタルM1_Dとドレイン上の第2層メタルM2_Dとを接続するビアホール、V3は第2層メタルM2_Dとビット線M3_BLとを接続するビアホールである。
【0051】
G_U,G_Bは各々メモリセルM(1,1),M(2,1)のゲート、S_U,S_Bは各々メモリセルM(1,1),M(2,1)のソース、V1_U,V1_Bは各々メモリセルM(1,1),M(2,1)のソースS_U,S_Bと各ソースS_U,S_B上の第1層メタル配線M1_U,M1_Bとを接続するビアホール、V2_U,V2_Bは各々メモリセルM(1,1),M(2,1)のソース上の第1層メタル配線M1_U,M1_Bと各ソース上の第2層メタル配線M2_U,M2_Bとを接続するビアホールである。
【0052】
SUBは基板、STIは分離層、Z1,Z2,Z3,Z4は各々第1層,第2層,第3層,第4層の絶縁膜である。
【0053】
M2_UpおよびM1_Bpは各々メモリセルM(1,1),M(2,1)のデータ書き込み用の第2層メタルと第1層メタルである。
【0054】
本図においては、メモリセルM(1,1)は記憶データが“0”、メモリセルM(2,1)は記憶データが“1”の場合をそれぞれ示している。
【0055】
上記のように、本実施の形態によれば、第1の実施の形態の効果に加え、「H」レベルおよび「L」レベルのソース配線として、異なる層のメタルを使うことで、「H」レベルおよび「L」レベルの高電位ソース配線SLH,SLLを重ね配置することができ、その結果、メモリセル面積を縮小できるという効果がある。
【0056】
(第3の実施の形態)
図5は本発明の第3の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0057】
図5において、この実施の形態の半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、レベルシフタ5およびバッファ6から構成されている。メモリセルアレイ1およびカラムデコーダ2は第1の実施の形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0058】
レベルシフタ5は、P型MOSトランジスタQP1およびQP2とN型MOSトランジスタQN1およびQN2とから構成される。
【0059】
P型MOSトランジスタQP1は、ソースが電源電位とされ、ゲートがプリチャージ信号線PCLK2に接続され、ドレインがN型MOSトランジスタQN1のドレインに接続されている。
【0060】
P型MOSトランジスタQP2は、ソースが電源電位とされ、ゲートがプリチャージ信号線PCLK2に接続され、ドレインがN型MOSトランジスタQN2のドレインに接続されている。
【0061】
N型MOSトランジスタQN1は、ドレインがP型MOSトランジスタQP1のドレインと接続され、ゲートがP型MOSトランジスタQP2のドレインに接続され、ソースがカラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のドレインに接続されている。
【0062】
N型MOSトランジスタQN2は、ドレインがP型MOSトランジスタQP2のドレインと接続され、ゲートがカラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のドレインに接続され、ソースが接地電位に接続されている。
【0063】
バッファ6は、入力端がレベルシフタ5を構成するP型MOSトランジスタQP1のドレインに接続され、出力端がデータ出力端子SOUTに接続されている。
【0064】
以上のように構成された半導体記憶装置について、メモリセルM(1,1)のデータを読み出す動作について、図6のタイミング図を用いて説明する。
【0065】
カラム選択信号線CLj(j=1〜n)のうち、カラム選択信号線CL1を「H」レベルにし、カラム選択信号線CL2〜CLnを「L」レベルとすることにより、カラムデコーダ2を構成するN型MOSトランジスタQC1〜QCnのうち、N型MOSトランジスタQC1をオン状態にし、その他のN型MOSトランジスタCL2〜CLnをオフ状態とする。
【0066】
つぎに、プリチャージ制御信号線PCLK2をTp期間「L」レベルとし、レベルシフタ5のP型MOSトランジスタQP1とP型MOSトランジスタQP2とを一定期間Tpだけオン状態とすることで、N型MOSトランジスタQN1がオン状態となり、同時にN型MOSトランジスタQN2もオン状態になる。この結果、カラムデコーダ2を構成するN型MOSトランジスタQCj(j=1〜n)のドレインとビット線BL1は中間電位(「H」レベルと「L」レベルの中間電位)まで充電される。
【0067】
ビット線BL1が中間電位になった後、ワード線WLi(i=1〜m)のうちワード線WL1を「L」レベルから「H」レベルにし、それ以外のワード線WL2〜WLmは「L」レベルに保持する。
【0068】
これによって、メモリセルM(1,1)のソースが「L」レベルの低電位ソース配線SLLに接続されている場合は、ビット線BL1に充電された電荷は、メモリセルM(1,1)により放電されビット線BL1は「L」レベルとなり、バッファ6の入力も「L」レベルとなり、データ出力端子SOUTには時間Tac2後に「H」が読み出される(図6に破線で示す)。
【0069】
また、メモリセルM(1,1)のソースが「H」レベルの高電位ソース配線SLHに接続されている場合は、ビット線BL1に充電された電荷はメモリセルM(1,1)により放電されることなく、ビット線BL1は「H」レベルとなり、バッファ6の入力も「H」レベルとなり、データ出力端子SOUTには「L」が読み出される。ビット線BL1にドレインを接続した他のメモリセルM(i,1)(i=2〜m)のオフリーク電流により放電される電荷はメモリセルM(1,1)から供給され、ビット線BL1は「H」を保持し、データ出力端子SOUTは「L」を読み出し続けることができる(図6に実線で示す)。
【0070】
上記のように、本実施の形態によれば、第1の実施の形態に比べ、ビット線を中間電位にすることで、データ出力端子SOUTが「H」レベル、「L」レベルへ遷移する時間を短縮でき、第1の実施の形態より読み出し時間がTac2<Tac1と高速化が可能となる。
【0071】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、高電位(「H」レベル)と低電位(「L」レベル)のソース配線を具備し、記憶データに対応した何れかのソース配線にメモリセルトランジスタのソースを接続することでデータ書き込みを行っているので、オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、半導体記憶装置のビット線の「H」レベル保持と高速読み出しとを容易に実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図2】本発明の第1の実施の形態に係る半導体記憶装置のメモリセルレイアウトを示す模式図である。
【図3】本発明の第1の実施の形態に係る半導体記憶装置の動作を示すタイミング図である。
【図4】本発明の第2の実施の形態に係る半導体記憶装置のメモリセルレイアウトを示す模式図である。
【図5】本発明の第3の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図6】本発明の第3の実施の形態に係る半導体記憶装置の動作を示すタイミング図である。
【図7】従来の半導体記憶装置の構成を示す回路図である。
【図8】従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
1,7 メモリセルアレイ
2 カラムデコーダ
3,6 バッファ
4 プリチャージ用トランジスタ
5 レベルシフタ
8 オフリーク電荷補給用トランジスタ
M(i,j) メモリセルトランジスタ
WLi ワード線
BLj ビット線
CLi カラム選択信号線
PCLK1 プリチャージ信号線
PCLK2 プリチャージ信号線
SLH 高電位ソース配線
SLL 低電位ソース配線

Claims (6)

  1. マトリクス状に複数配置されたメモリセルトランジスタと、前記メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、前記メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線とを備え、
    前記ビット線は高電位、低電位または高電位と低電位の中間電位に充電され、
    前記メモリセルトランジスタのソースは、前記メモリセルトランジスタに保持させるデータに応じて前記高電位ソース配線および低電位ソース配線のいずれかに対して、配線層または接続ホールによりマスクプログラマブルに接続され、
    前記ビット線、前記高電位ソース配線、前記低電位ソース配線、前記メモリセルトランジスタのドレインと前記ビット線との接続部、前記高電位ソース配線と前記メモリセルトランジスタのソースとの接続部、前記低電位ソース配線と前記メモリセルトランジスタのソースとの接続部を、複数のメタル配線層を用いて構成することを特徴とする半導体記憶装置。
  2. 高電位ソース配線および低電位ソース配線は複数のビット線に平行に複数本設けられている請求項1記載の半導体記憶装置。
  3. 高電位ソース配線と低電位ソース配線とは異なる配線層に形成され、前記高電位ソース配線、前記低電位ソース配線の何れか一方を上層の配線とし、他方を下層の配線として、前記下層の配線は前記上層の配線の直下に配置されて形成されている請求項1記載の半導体記憶装置。
  4. マトリクス状に複数配置されたメモリセルトランジスタと、前記メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、前記メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線と、前記複数のビット線の中から一つのビット線を選択するデコーダと、前記デコーダによって選択されたビット線に高電位と低電位の中間電位を供給するレベルシフタとを備え、
    前記メモリセルトランジスタのソースは、前記メモリセルトランジスタに保持させるデータに応じて前記高電位ソース配線および低電位ソース配線のいずれかにマスクプログラマブルに接続されることを特徴とする半導体記憶装置。
  5. 高電位ソース配線および低電位ソース配線は複数のビット線に平行に複数本設けられている請求項4記載の半導体記憶装置。
  6. 高電位ソース配線と低電位ソース配線とは異なる配線層に形成されている請求項4または5記載の半導体記憶装置。
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