JP2004119548A - 半導体記憶装置 - Google Patents
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Abstract
【課題】微細化によりトランジスタのオフリークが増大して行く中で、ビット線の「Ｈ」レベルを保持するために必要な電荷供給用のトランジスタをなくし、ビット線が「Ｌ」レベルになる記憶データの読み出しを高速化することで、高速読み出しが可能な半導体集積回路を提供する。
【解決手段】高電位ソース配線ＳＬＨと、低電位ソース配線ＳＬＬを設け、ビット線が「Ｈ」レベルに保持される記憶データは、メモリセルＭ（１，１）〜Ｍ（ｍ，ｎ）のソースを高電位ソース配線ＳＬＨに接続し、ビット線が「Ｌ」レベルになる記憶データは、メモリセルのソースを低電位ソース配線ＳＬＬに接続する。
【選択図】 図１
【解決手段】高電位ソース配線ＳＬＨと、低電位ソース配線ＳＬＬを設け、ビット線が「Ｈ」レベルに保持される記憶データは、メモリセルＭ（１，１）〜Ｍ（ｍ，ｎ）のソースを高電位ソース配線ＳＬＨに接続し、ビット線が「Ｌ」レベルになる記憶データは、メモリセルのソースを低電位ソース配線ＳＬＬに接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置からなる半導体記憶装置に関し、特にマスクＲＯＭのプロセス微細化において高速化を実現するメモリセルおよび回路技術に関するものである。
【０００２】
【従来の技術】
図７は従来の半導体記憶装置として、コンタクト方式のマスクＲＯＭの構成を示す回路図である（例えば、特許文献１参照）。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線に接続されているか、接続されていないかを、記憶データの“１”および“０”に対応させるものである。
【０００３】
図７において、従来の半導体記憶装置は、カラムデコーダ２、バッファ３、プリチャージ用トランジスタ４、メモリセルアレイ７およびオフリーク電荷補給用トランジスタ８から構成されている。
【０００４】
カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）から構成されている。各々のドレインは共通に接続され、ソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、ゲートはカラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）に各々接続されている。
【０００５】
バッファ３は、入力端がカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続され、出力端がデータ出力端子ＳＯＵＴに接続されている。
【０００６】
プリチャージ用トランジスタ４は、Ｐ型ＭＯＳトランジスタで構成されている。ゲートはプリチャージ制御信号線ＰＣＬＫ１に接続され、ソースは電源電位とされ、ドレインはカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。
【０００７】
メモリセルアレイ７は、Ｎ型ＭＯＳトランジスタからなるメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。メモリセルＭ（ｉ，ｊ）のゲートは、行方向（ｉの数値が同一のメモリセル）に共通にワード線ＷＬｉ（ｉ＝１〜ｍ）に接続され、ソースは接地電位の配線ＧＬに接続され、ドレインはメモリセルの記憶データが“１”の場合にビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、メモリセルの記憶データが“０”の場合には浮遊状態にされる。
【０００８】
オフリーク電荷補給用トランジスタ８は、Ｐ型ＭＯＳトランジスタで構成され、ゲートがバッファ３の出力端に接続され、ソースが電源電位とされ、ドレインがカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。オフリーク電荷補給用トランジスタ８のオン電流はメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のオン電流に比べて小さく設定されている。
【０００９】
以上のように構成された半導体記憶装置について、メモリセルＭ（１，１）のデータを読み出す動作について、図８のタイミング図を用いて説明する。
【００１０】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号線ＣＬ１を「Ｈ」レベルにし、カラム選択信号線ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のうち、Ｎ型ＭＯＳトランジスタＱＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣＬ２〜ＣＬｎをオフ状態とする。
【００１１】
つぎに、プリチャージ制御信号線ＰＣＬＫ１をＴｐ期間「Ｌ」レベルとし、プリチャージ用トランジスタ４を一定期間Ｔｐだけオン状態とすることで、ビット線ＢＬ１を充電し、「Ｈ」レベルとする。
【００１２】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００１３】
これによって、メモリセルＭ（１，１）のドレインがビット線ＢＬ１に接続されている場合は、ビット線ＢＬ１に充電された電荷およびオフリーク電荷補給用トランジスタ８から供給される電荷は、メモリセルＭ（１，１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、バッファ３の入力も「Ｌ」レベルとなり、データ出力端子ＳＯＵＴには時間Ｔａｃ３後に「Ｈ」が読み出され、オフリーク電荷補給用トランジスタ８はオフとなる（図８に破線で示す）。
【００１４】
また、メモリセルＭ（１，１）のドレインがビット線ＢＬ１に接続されてない場合は、ビット線ＢＬ１に充電された電荷はメモリセルＭ（１，１）により放電されることなく、ビット線ＢＬ１は「Ｈ」レベルを維持し、バッファ３の入力も「Ｈ」レベルとなり、データ出力端子ＳＯＵＴには「Ｌ」が読み出され、オフリーク電荷補給用トランジスタ８はオンし、ビット線ＢＬ１にドレインを接続した他のメモリセルＭ（ｉ，１）（ｉ＝２〜ｍ）のオフリーク電流により放電される電荷はオフリーク電荷補給用トランジスタ８がオンすることで供給され、ビット線ＢＬ１は「Ｈ」を保持し、データ出力端子ＳＯＵＴは「Ｌ」を読み出し続けることができる（図８に実線で示す）。
【００１５】
【特許文献１】
特開平６−１７６５９２号公報（第２頁段落番号０００２〜０００６、図２）
【００１６】
【発明が解決しようとする課題】
従来の半導体記憶装置では以下の問題を有している。半導体記憶装置において、記憶データによっては、ソースを接地電位とした複数のメモリセルのドレインが１本のビット線に接続されるため、ビット線に複数のメモリセルのオフリークによる定常電流が生じる。このためドレインがビット線に接続されてないメモリセルのデータを読み出す場合に、ビット線を「Ｈ」レベルに保持するためには、メモリセルのオフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタが必要となる。
【００１７】
近年、微細化の急速な進展によりメモリセルを構成するトランジスタのオフリーク電流が桁違いに急増してきており、オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタのオン電流も増大させる必要がある。
【００１８】
このため、ドレインをビット線に接続したメモリセルで、ビット線の電荷を放電させビット線を「Ｌ」レベルにして記憶データを読み出す際には、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタから供給される電荷を、メモリセルのオン電流で放電するのに長い時間を要し、高速読み出しができないという問題がある。
【００１９】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、ビット線の「Ｈ」レベル保持が可能で、高速読み出しができる半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、マトリクス状に複数配置されたメモリセルトランジスタと、メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線とを備えている。上記のメモリセルトランジスタのソースは、メモリセルトランジスタに保持させるデータに応じて高電位ソース配線および低電位ソース配線のいずれかにマスクプログラマブルに接続される。
【００２１】
この構成によれば、ビット線を高電位（「Ｈ」レベル）に保持する記憶データの場合、選択されたメモリセルトランジスタのソースを高電位ソース配線に接続することで、非選択のメモリセルトランジスタからのオフリークにより放電される電荷を補給することができるため、別途、非選択のメモリセルトランジスタからのオフリークにより放電される電荷を補給するオフリーク電荷補給用トランジスタを必要としない。そのため、電荷を放電しビット線を低電位（「Ｌ」レベル）にする場合、ビット線への電荷供給がなくなり、選択されたメモリセルトランジスタのソースを低電位ソース配線に接続することで、高速読み出しが可能となる。
【００２２】
本発明の請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、高電位ソース配線および低電位ソース配線が複数のビット線に平行に複数本設けられている。
【００２３】
この構成によれば、請求項１と同様の作用効果を奏する。
【００２４】
本発明の請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、高電位ソース配線と低電位ソース配線とが異なる配線層に形成されている。
【００２５】
この構成によれば、請求項１と同様の作用効果を奏する上、高電位ソース配線と低電位ソース配線とを重ね配置することが可能で、メモリセル面積を縮小できる。
【００２６】
本発明の請求項４記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、複数のビット線の中から一つのビット線を選択するデコーダと、デコーダによって選択されたビット線に高電位と低電位の中間電位を供給するレベルシフタとをさらに備えている。
【００２７】
この構成によれば、請求項１と同様の作用効果を奏する上、ビット線が中間電位から、高電位（「Ｈ」レベル）あるいは低電位（「Ｌ」レベル）への遷移になるため、請求項１記載の半導体記憶装置より高速な読み出しができる。
【００２８】
本発明の請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、高電位ソース配線と低電位ソース配線とが異なる配線層に形成されている。
【００２９】
この構成によれば、請求項４と同様の作用を有する上、高電位ソース配線と低電位ソース配線とを重ね配置することが可能で、メモリセル面積を縮小できる。
【００３０】
【発明の実施の形態】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００３１】
図１において、この実施の形態の半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、バッファ３およびプリチャージ用トランジスタ４から構成されている。カラムデコーダ２、バッファ３およびプリチャージ用トランジスタ４は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００３２】
メモリセルアレイ１は、Ｎ型ＭＯＳトランジスタからなるメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。メモリセルＭ（ｉ，ｊ）のゲートは、行方向（ｉの数値が同一のメモリセル）に共通にワード線ＷＬｉ（ｉ＝１〜ｍ）に接続され、ドレインはビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、ソースはメモリセルの記憶データが“１”の場合、ビット線に隣接する「Ｌ」レベルの低電位ソース配線ＳＬＬに接続され、メモリセルの記憶データが“０”の場合、ビット線に隣接する「Ｈ」レベルの高電位ソース配線ＳＬＨに接続される。
【００３３】
図２にメモリセルアレイ１の一部、例えばＭ（１，１）とＭ（２，１）のマスクレイアウトを示す。
【００３４】
図２において、Ｍ２＿ＢＬは第２層メタルで形成されるビット線で、図１のビット線ＢＬ１に相当する。Ｍ２＿ＶＤＤは第２層メタルで形成される「Ｈ」レベルの高電位ソース配線で、図１の高電位ソース配線ＳＬＨに相当する。Ｍ２＿ＶＳＳは第２層メタルで形成される「Ｌ」レベルの低電位ソース配線で、図１の低電位ソース配線ＳＬＬに相当する。
【００３５】
ＤはメモリセルＭ（１，１），Ｍ（２，１）のドレイン、Ｖ１はドレインＤとドレイン上の第１層メタルＭ１＿Ｄとを接続するビアホール、Ｖ２は第１層メタルＭ１＿Ｄとビット線Ｍ２＿ＢＬとを接続するビアホールである。
【００３６】
Ｇ＿Ｕ，Ｇ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のゲート、Ｓ＿Ｕ，Ｓ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソース、Ｖ１＿Ｕ，Ｖ１＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソースＳ＿Ｕ，Ｓ＿Ｂと各ソースＳ＿Ｕ，Ｓ＿Ｂ上の第１層メタル配線Ｍ１＿Ｕ，Ｍ１＿Ｂとを接続するビアホールである。
【００３７】
Ｖ２＿ＵｐおよびＶ２＿Ｂｐは各々メモリセルＭ（１，１），Ｍ（２，１）のデータ書き込み用の第１層メタルと第２層メタルとの間のビアホールである。
【００３８】
本図においては、メモリセルＭ（１，１）は記憶データが“０”、メモリセルＭ（２，１）は記憶データが“１”の場合を示している。
【００３９】
以上のように構成された半導体記憶装置について、メモリセルＭ（１，１）のデータを読み出す動作について図３のタイミング図を用いて説明する。
【００４０】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号線ＣＬ１を「Ｈ」レベルにし、カラム選択信号線ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣ１〜ＱＣｎのうち、Ｎ型ＭＯＳトランジスタＱＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣＬ２〜ＣＬｎをオフ状態とする。
【００４１】
つぎに、プリチャージ制御信号線ＰＣＬＫ１をＴｐ期間「Ｌ」レベルとし、プリチャージ用トランジスタ４を一定期間Ｔｐだけオン状態とすることで、ビット線ＢＬ１を充電し、「Ｈ」レベルとする。
【００４２】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００４３】
これによって、メモリセルＭ（１，１）のソースが「Ｌ」レベルの低電位ソース配線ＳＬＬに接続されている場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ（１，１）により放電され、ビット線ＢＬ１は「Ｌ」レベルとなり、バッファ３の入力も「Ｌ」レベルとなり、データ出力端子ＳＯＵＴには時間Ｔａｃ１後に「Ｈ」が読み出される（図３に破線で示す）。
【００４４】
また、メモリセルＭ（１，１）のソースが「Ｈ」レベルの高電位ソース配線ＳＬＨに接続されている場合は、ビット線ＢＬ１に充電された電荷はメモリセルＭ（１，１）により放電されることなく、ビット線ＢＬ１は「Ｈ」レベルとなり、バッファ３の入力も「Ｈ」レベルとなり、データ出力端子ＳＯＵＴには「Ｌ」が読み出される。ビット線ＢＬ１にドレインを接続した他のメモリセルＭ（ｉ，１）（ｉ＝２〜ｍ）のオフリーク電流により放電される電荷はメモリセルＭ（１，１）から供給され、ビット線ＢＬ１は「Ｈ」を保持し、データ出力端子ＳＯＵＴは「Ｌ」を読み出し続けることができる（図３に実線で示す）。
【００４５】
上記のように、本実施の形態によれば、ビット線の電荷の保持が必要な記憶データの場合にはメモリセルから電荷を供給し、ビット線の電荷を放電する記憶データの場合には上記従来例に示すオフリーク電荷補給用トランジスタがないため、読み出し時間がＴａｃ１＜Ｔａｃ３と高速化が可能となる。つまり、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、ビット線の「Ｈ」レベル保持が可能で、高速読み出しができることになる。
【００４６】
（第２の実施の形態）
図４は本発明の第２の実施の形態に係る半導体記憶装置のメモリセルのマスクレイアウトである。半導体記憶装置の構成および動作は第１の実施の形態と同一であり、その説明を省略する。
【００４７】
図４（ａ）は平面図、図４（ｂ）は同図（ａ）に示す破線Ｕの断面図、図４（ｃ）は同図（ａ）に示す破線Ｂの断面図である。
【００４８】
図４について、第１の実施の形態同様、メモリセルＭ（１，１）、Ｍ（２，１）を例に説明する。
【００４９】
Ｍ３＿ＢＬは第３層メタルで構成されたビット線で、図１のビット線ＢＬ１に相当する。Ｍ２＿ＶＤＤは第２層メタルで構成された「Ｈ」レベルの高電位ソース配線で、図１の高電位ソース配線ＳＬＨに相当する。Ｍ１＿ＶＳＳは第１層メタルで構成された「Ｌ」レベルの低電位ソース配線で、図１の低電位ソース配線ＳＬＬに相当する。
【００５０】
ＤはメモリセルＭ（１，１），Ｍ（２，１）のドレイン、Ｖ１はドレインＤとドレイン上の第１層メタルＭ１＿Ｄとを接続するビアホール、Ｖ２は第１層メタルＭ１＿Ｄとドレイン上の第２層メタルＭ２＿Ｄとを接続するビアホール、Ｖ３は第２層メタルＭ２＿Ｄとビット線Ｍ３＿ＢＬとを接続するビアホールである。
【００５１】
Ｇ＿Ｕ，Ｇ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のゲート、Ｓ＿Ｕ，Ｓ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソース、Ｖ１＿Ｕ，Ｖ１＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソースＳ＿Ｕ，Ｓ＿Ｂと各ソースＳ＿Ｕ，Ｓ＿Ｂ上の第１層メタル配線Ｍ１＿Ｕ，Ｍ１＿Ｂとを接続するビアホール、Ｖ２＿Ｕ，Ｖ２＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソース上の第１層メタル配線Ｍ１＿Ｕ，Ｍ１＿Ｂと各ソース上の第２層メタル配線Ｍ２＿Ｕ，Ｍ２＿Ｂとを接続するビアホールである。
【００５２】
ＳＵＢは基板、ＳＴＩは分離層、Ｚ１，Ｚ２，Ｚ３，Ｚ４は各々第１層，第２層，第３層，第４層の絶縁膜である。
【００５３】
Ｍ２＿ＵｐおよびＭ１＿Ｂｐは各々メモリセルＭ（１，１），Ｍ（２，１）のデータ書き込み用の第２層メタルと第１層メタルである。
【００５４】
本図においては、メモリセルＭ（１，１）は記憶データが“０”、メモリセルＭ（２，１）は記憶データが“１”の場合をそれぞれ示している。
【００５５】
上記のように、本実施の形態によれば、第１の実施の形態の効果に加え、「Ｈ」レベルおよび「Ｌ」レベルのソース配線として、異なる層のメタルを使うことで、「Ｈ」レベルおよび「Ｌ」レベルの高電位ソース配線ＳＬＨ，ＳＬＬを重ね配置することができ、その結果、メモリセル面積を縮小できるという効果がある。
【００５６】
（第３の実施の形態）
図５は本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００５７】
図５において、この実施の形態の半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、レベルシフタ５およびバッファ６から構成されている。メモリセルアレイ１およびカラムデコーダ２は第１の実施の形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００５８】
レベルシフタ５は、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２とＮ型ＭＯＳトランジスタＱＮ１およびＱＮ２とから構成される。
【００５９】
Ｐ型ＭＯＳトランジスタＱＰ１は、ソースが電源電位とされ、ゲートがプリチャージ信号線ＰＣＬＫ２に接続され、ドレインがＮ型ＭＯＳトランジスタＱＮ１のドレインに接続されている。
【００６０】
Ｐ型ＭＯＳトランジスタＱＰ２は、ソースが電源電位とされ、ゲートがプリチャージ信号線ＰＣＬＫ２に接続され、ドレインがＮ型ＭＯＳトランジスタＱＮ２のドレインに接続されている。
【００６１】
Ｎ型ＭＯＳトランジスタＱＮ１は、ドレインがＰ型ＭＯＳトランジスタＱＰ１のドレインと接続され、ゲートがＰ型ＭＯＳトランジスタＱＰ２のドレインに接続され、ソースがカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。
【００６２】
Ｎ型ＭＯＳトランジスタＱＮ２は、ドレインがＰ型ＭＯＳトランジスタＱＰ２のドレインと接続され、ゲートがカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続され、ソースが接地電位に接続されている。
【００６３】
バッファ６は、入力端がレベルシフタ５を構成するＰ型ＭＯＳトランジスタＱＰ１のドレインに接続され、出力端がデータ出力端子ＳＯＵＴに接続されている。
【００６４】
以上のように構成された半導体記憶装置について、メモリセルＭ（１，１）のデータを読み出す動作について、図６のタイミング図を用いて説明する。
【００６５】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号線ＣＬ１を「Ｈ」レベルにし、カラム選択信号線ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣ１〜ＱＣｎのうち、Ｎ型ＭＯＳトランジスタＱＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣＬ２〜ＣＬｎをオフ状態とする。
【００６６】
つぎに、プリチャージ制御信号線ＰＣＬＫ２をＴｐ期間「Ｌ」レベルとし、レベルシフタ５のＰ型ＭＯＳトランジスタＱＰ１とＰ型ＭＯＳトランジスタＱＰ２とを一定期間Ｔｐだけオン状態とすることで、Ｎ型ＭＯＳトランジスタＱＮ１がオン状態となり、同時にＮ型ＭＯＳトランジスタＱＮ２もオン状態になる。この結果、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインとビット線ＢＬ１は中間電位（「Ｈ」レベルと「Ｌ」レベルの中間電位）まで充電される。
【００６７】
ビット線ＢＬ１が中間電位になった後、ワード線ＷＬｉ（ｉ＝１〜ｍ）のうちワード線ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００６８】
これによって、メモリセルＭ（１，１）のソースが「Ｌ」レベルの低電位ソース配線ＳＬＬに接続されている場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ（１，１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、バッファ６の入力も「Ｌ」レベルとなり、データ出力端子ＳＯＵＴには時間Ｔａｃ２後に「Ｈ」が読み出される（図６に破線で示す）。
【００６９】
また、メモリセルＭ（１，１）のソースが「Ｈ」レベルの高電位ソース配線ＳＬＨに接続されている場合は、ビット線ＢＬ１に充電された電荷はメモリセルＭ（１，１）により放電されることなく、ビット線ＢＬ１は「Ｈ」レベルとなり、バッファ６の入力も「Ｈ」レベルとなり、データ出力端子ＳＯＵＴには「Ｌ」が読み出される。ビット線ＢＬ１にドレインを接続した他のメモリセルＭ（ｉ，１）（ｉ＝２〜ｍ）のオフリーク電流により放電される電荷はメモリセルＭ（１，１）から供給され、ビット線ＢＬ１は「Ｈ」を保持し、データ出力端子ＳＯＵＴは「Ｌ」を読み出し続けることができる（図６に実線で示す）。
【００７０】
上記のように、本実施の形態によれば、第１の実施の形態に比べ、ビット線を中間電位にすることで、データ出力端子ＳＯＵＴが「Ｈ」レベル、「Ｌ」レベルへ遷移する時間を短縮でき、第１の実施の形態より読み出し時間がＴａｃ２＜Ｔａｃ１と高速化が可能となる。
【００７１】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、高電位（「Ｈ」レベル）と低電位（「Ｌ」レベル）のソース配線を具備し、記憶データに対応した何れかのソース配線にメモリセルトランジスタのソースを接続することでデータ書き込みを行っているので、オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、半導体記憶装置のビット線の「Ｈ」レベル保持と高速読み出しとを容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルレイアウトを示す模式図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミング図である。
【図４】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルレイアウトを示す模式図である。
【図５】本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図６】本発明の第３の実施の形態に係る半導体記憶装置の動作を示すタイミング図である。
【図７】従来の半導体記憶装置の構成を示す回路図である。
【図８】従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１，７ メモリセルアレイ
２ カラムデコーダ
３，６ バッファ
４ プリチャージ用トランジスタ
５ レベルシフタ
８ オフリーク電荷補給用トランジスタ
Ｍ（ｉ，ｊ） メモリセルトランジスタ
ＷＬｉ ワード線
ＢＬｊ ビット線
ＣＬｉ カラム選択信号線
ＰＣＬＫ１ プリチャージ信号線
ＰＣＬＫ２ プリチャージ信号線
ＳＬＨ 高電位ソース配線
ＳＬＬ 低電位ソース配線
【発明の属する技術分野】
本発明は、半導体集積回路装置からなる半導体記憶装置に関し、特にマスクＲＯＭのプロセス微細化において高速化を実現するメモリセルおよび回路技術に関するものである。
【０００２】
【従来の技術】
図７は従来の半導体記憶装置として、コンタクト方式のマスクＲＯＭの構成を示す回路図である（例えば、特許文献１参照）。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線に接続されているか、接続されていないかを、記憶データの“１”および“０”に対応させるものである。
【０００３】
図７において、従来の半導体記憶装置は、カラムデコーダ２、バッファ３、プリチャージ用トランジスタ４、メモリセルアレイ７およびオフリーク電荷補給用トランジスタ８から構成されている。
【０００４】
カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）から構成されている。各々のドレインは共通に接続され、ソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、ゲートはカラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）に各々接続されている。
【０００５】
バッファ３は、入力端がカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続され、出力端がデータ出力端子ＳＯＵＴに接続されている。
【０００６】
プリチャージ用トランジスタ４は、Ｐ型ＭＯＳトランジスタで構成されている。ゲートはプリチャージ制御信号線ＰＣＬＫ１に接続され、ソースは電源電位とされ、ドレインはカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。
【０００７】
メモリセルアレイ７は、Ｎ型ＭＯＳトランジスタからなるメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。メモリセルＭ（ｉ，ｊ）のゲートは、行方向（ｉの数値が同一のメモリセル）に共通にワード線ＷＬｉ（ｉ＝１〜ｍ）に接続され、ソースは接地電位の配線ＧＬに接続され、ドレインはメモリセルの記憶データが“１”の場合にビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、メモリセルの記憶データが“０”の場合には浮遊状態にされる。
【０００８】
オフリーク電荷補給用トランジスタ８は、Ｐ型ＭＯＳトランジスタで構成され、ゲートがバッファ３の出力端に接続され、ソースが電源電位とされ、ドレインがカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。オフリーク電荷補給用トランジスタ８のオン電流はメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のオン電流に比べて小さく設定されている。
【０００９】
以上のように構成された半導体記憶装置について、メモリセルＭ（１，１）のデータを読み出す動作について、図８のタイミング図を用いて説明する。
【００１０】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号線ＣＬ１を「Ｈ」レベルにし、カラム選択信号線ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のうち、Ｎ型ＭＯＳトランジスタＱＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣＬ２〜ＣＬｎをオフ状態とする。
【００１１】
つぎに、プリチャージ制御信号線ＰＣＬＫ１をＴｐ期間「Ｌ」レベルとし、プリチャージ用トランジスタ４を一定期間Ｔｐだけオン状態とすることで、ビット線ＢＬ１を充電し、「Ｈ」レベルとする。
【００１２】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００１３】
これによって、メモリセルＭ（１，１）のドレインがビット線ＢＬ１に接続されている場合は、ビット線ＢＬ１に充電された電荷およびオフリーク電荷補給用トランジスタ８から供給される電荷は、メモリセルＭ（１，１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、バッファ３の入力も「Ｌ」レベルとなり、データ出力端子ＳＯＵＴには時間Ｔａｃ３後に「Ｈ」が読み出され、オフリーク電荷補給用トランジスタ８はオフとなる（図８に破線で示す）。
【００１４】
また、メモリセルＭ（１，１）のドレインがビット線ＢＬ１に接続されてない場合は、ビット線ＢＬ１に充電された電荷はメモリセルＭ（１，１）により放電されることなく、ビット線ＢＬ１は「Ｈ」レベルを維持し、バッファ３の入力も「Ｈ」レベルとなり、データ出力端子ＳＯＵＴには「Ｌ」が読み出され、オフリーク電荷補給用トランジスタ８はオンし、ビット線ＢＬ１にドレインを接続した他のメモリセルＭ（ｉ，１）（ｉ＝２〜ｍ）のオフリーク電流により放電される電荷はオフリーク電荷補給用トランジスタ８がオンすることで供給され、ビット線ＢＬ１は「Ｈ」を保持し、データ出力端子ＳＯＵＴは「Ｌ」を読み出し続けることができる（図８に実線で示す）。
【００１５】
【特許文献１】
特開平６−１７６５９２号公報（第２頁段落番号０００２〜０００６、図２）
【００１６】
【発明が解決しようとする課題】
従来の半導体記憶装置では以下の問題を有している。半導体記憶装置において、記憶データによっては、ソースを接地電位とした複数のメモリセルのドレインが１本のビット線に接続されるため、ビット線に複数のメモリセルのオフリークによる定常電流が生じる。このためドレインがビット線に接続されてないメモリセルのデータを読み出す場合に、ビット線を「Ｈ」レベルに保持するためには、メモリセルのオフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタが必要となる。
【００１７】
近年、微細化の急速な進展によりメモリセルを構成するトランジスタのオフリーク電流が桁違いに急増してきており、オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタのオン電流も増大させる必要がある。
【００１８】
このため、ドレインをビット線に接続したメモリセルで、ビット線の電荷を放電させビット線を「Ｌ」レベルにして記憶データを読み出す際には、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタから供給される電荷を、メモリセルのオン電流で放電するのに長い時間を要し、高速読み出しができないという問題がある。
【００１９】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、ビット線の「Ｈ」レベル保持が可能で、高速読み出しができる半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、マトリクス状に複数配置されたメモリセルトランジスタと、メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線とを備えている。上記のメモリセルトランジスタのソースは、メモリセルトランジスタに保持させるデータに応じて高電位ソース配線および低電位ソース配線のいずれかにマスクプログラマブルに接続される。
【００２１】
この構成によれば、ビット線を高電位（「Ｈ」レベル）に保持する記憶データの場合、選択されたメモリセルトランジスタのソースを高電位ソース配線に接続することで、非選択のメモリセルトランジスタからのオフリークにより放電される電荷を補給することができるため、別途、非選択のメモリセルトランジスタからのオフリークにより放電される電荷を補給するオフリーク電荷補給用トランジスタを必要としない。そのため、電荷を放電しビット線を低電位（「Ｌ」レベル）にする場合、ビット線への電荷供給がなくなり、選択されたメモリセルトランジスタのソースを低電位ソース配線に接続することで、高速読み出しが可能となる。
【００２２】
本発明の請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、高電位ソース配線および低電位ソース配線が複数のビット線に平行に複数本設けられている。
【００２３】
この構成によれば、請求項１と同様の作用効果を奏する。
【００２４】
本発明の請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、高電位ソース配線と低電位ソース配線とが異なる配線層に形成されている。
【００２５】
この構成によれば、請求項１と同様の作用効果を奏する上、高電位ソース配線と低電位ソース配線とを重ね配置することが可能で、メモリセル面積を縮小できる。
【００２６】
本発明の請求項４記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、複数のビット線の中から一つのビット線を選択するデコーダと、デコーダによって選択されたビット線に高電位と低電位の中間電位を供給するレベルシフタとをさらに備えている。
【００２７】
この構成によれば、請求項１と同様の作用効果を奏する上、ビット線が中間電位から、高電位（「Ｈ」レベル）あるいは低電位（「Ｌ」レベル）への遷移になるため、請求項１記載の半導体記憶装置より高速な読み出しができる。
【００２８】
本発明の請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、高電位ソース配線と低電位ソース配線とが異なる配線層に形成されている。
【００２９】
この構成によれば、請求項４と同様の作用を有する上、高電位ソース配線と低電位ソース配線とを重ね配置することが可能で、メモリセル面積を縮小できる。
【００３０】
【発明の実施の形態】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００３１】
図１において、この実施の形態の半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、バッファ３およびプリチャージ用トランジスタ４から構成されている。カラムデコーダ２、バッファ３およびプリチャージ用トランジスタ４は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００３２】
メモリセルアレイ１は、Ｎ型ＭＯＳトランジスタからなるメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。メモリセルＭ（ｉ，ｊ）のゲートは、行方向（ｉの数値が同一のメモリセル）に共通にワード線ＷＬｉ（ｉ＝１〜ｍ）に接続され、ドレインはビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、ソースはメモリセルの記憶データが“１”の場合、ビット線に隣接する「Ｌ」レベルの低電位ソース配線ＳＬＬに接続され、メモリセルの記憶データが“０”の場合、ビット線に隣接する「Ｈ」レベルの高電位ソース配線ＳＬＨに接続される。
【００３３】
図２にメモリセルアレイ１の一部、例えばＭ（１，１）とＭ（２，１）のマスクレイアウトを示す。
【００３４】
図２において、Ｍ２＿ＢＬは第２層メタルで形成されるビット線で、図１のビット線ＢＬ１に相当する。Ｍ２＿ＶＤＤは第２層メタルで形成される「Ｈ」レベルの高電位ソース配線で、図１の高電位ソース配線ＳＬＨに相当する。Ｍ２＿ＶＳＳは第２層メタルで形成される「Ｌ」レベルの低電位ソース配線で、図１の低電位ソース配線ＳＬＬに相当する。
【００３５】
ＤはメモリセルＭ（１，１），Ｍ（２，１）のドレイン、Ｖ１はドレインＤとドレイン上の第１層メタルＭ１＿Ｄとを接続するビアホール、Ｖ２は第１層メタルＭ１＿Ｄとビット線Ｍ２＿ＢＬとを接続するビアホールである。
【００３６】
Ｇ＿Ｕ，Ｇ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のゲート、Ｓ＿Ｕ，Ｓ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソース、Ｖ１＿Ｕ，Ｖ１＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソースＳ＿Ｕ，Ｓ＿Ｂと各ソースＳ＿Ｕ，Ｓ＿Ｂ上の第１層メタル配線Ｍ１＿Ｕ，Ｍ１＿Ｂとを接続するビアホールである。
【００３７】
Ｖ２＿ＵｐおよびＶ２＿Ｂｐは各々メモリセルＭ（１，１），Ｍ（２，１）のデータ書き込み用の第１層メタルと第２層メタルとの間のビアホールである。
【００３８】
本図においては、メモリセルＭ（１，１）は記憶データが“０”、メモリセルＭ（２，１）は記憶データが“１”の場合を示している。
【００３９】
以上のように構成された半導体記憶装置について、メモリセルＭ（１，１）のデータを読み出す動作について図３のタイミング図を用いて説明する。
【００４０】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号線ＣＬ１を「Ｈ」レベルにし、カラム選択信号線ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣ１〜ＱＣｎのうち、Ｎ型ＭＯＳトランジスタＱＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣＬ２〜ＣＬｎをオフ状態とする。
【００４１】
つぎに、プリチャージ制御信号線ＰＣＬＫ１をＴｐ期間「Ｌ」レベルとし、プリチャージ用トランジスタ４を一定期間Ｔｐだけオン状態とすることで、ビット線ＢＬ１を充電し、「Ｈ」レベルとする。
【００４２】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００４３】
これによって、メモリセルＭ（１，１）のソースが「Ｌ」レベルの低電位ソース配線ＳＬＬに接続されている場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ（１，１）により放電され、ビット線ＢＬ１は「Ｌ」レベルとなり、バッファ３の入力も「Ｌ」レベルとなり、データ出力端子ＳＯＵＴには時間Ｔａｃ１後に「Ｈ」が読み出される（図３に破線で示す）。
【００４４】
また、メモリセルＭ（１，１）のソースが「Ｈ」レベルの高電位ソース配線ＳＬＨに接続されている場合は、ビット線ＢＬ１に充電された電荷はメモリセルＭ（１，１）により放電されることなく、ビット線ＢＬ１は「Ｈ」レベルとなり、バッファ３の入力も「Ｈ」レベルとなり、データ出力端子ＳＯＵＴには「Ｌ」が読み出される。ビット線ＢＬ１にドレインを接続した他のメモリセルＭ（ｉ，１）（ｉ＝２〜ｍ）のオフリーク電流により放電される電荷はメモリセルＭ（１，１）から供給され、ビット線ＢＬ１は「Ｈ」を保持し、データ出力端子ＳＯＵＴは「Ｌ」を読み出し続けることができる（図３に実線で示す）。
【００４５】
上記のように、本実施の形態によれば、ビット線の電荷の保持が必要な記憶データの場合にはメモリセルから電荷を供給し、ビット線の電荷を放電する記憶データの場合には上記従来例に示すオフリーク電荷補給用トランジスタがないため、読み出し時間がＴａｃ１＜Ｔａｃ３と高速化が可能となる。つまり、上記オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、ビット線の「Ｈ」レベル保持が可能で、高速読み出しができることになる。
【００４６】
（第２の実施の形態）
図４は本発明の第２の実施の形態に係る半導体記憶装置のメモリセルのマスクレイアウトである。半導体記憶装置の構成および動作は第１の実施の形態と同一であり、その説明を省略する。
【００４７】
図４（ａ）は平面図、図４（ｂ）は同図（ａ）に示す破線Ｕの断面図、図４（ｃ）は同図（ａ）に示す破線Ｂの断面図である。
【００４８】
図４について、第１の実施の形態同様、メモリセルＭ（１，１）、Ｍ（２，１）を例に説明する。
【００４９】
Ｍ３＿ＢＬは第３層メタルで構成されたビット線で、図１のビット線ＢＬ１に相当する。Ｍ２＿ＶＤＤは第２層メタルで構成された「Ｈ」レベルの高電位ソース配線で、図１の高電位ソース配線ＳＬＨに相当する。Ｍ１＿ＶＳＳは第１層メタルで構成された「Ｌ」レベルの低電位ソース配線で、図１の低電位ソース配線ＳＬＬに相当する。
【００５０】
ＤはメモリセルＭ（１，１），Ｍ（２，１）のドレイン、Ｖ１はドレインＤとドレイン上の第１層メタルＭ１＿Ｄとを接続するビアホール、Ｖ２は第１層メタルＭ１＿Ｄとドレイン上の第２層メタルＭ２＿Ｄとを接続するビアホール、Ｖ３は第２層メタルＭ２＿Ｄとビット線Ｍ３＿ＢＬとを接続するビアホールである。
【００５１】
Ｇ＿Ｕ，Ｇ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のゲート、Ｓ＿Ｕ，Ｓ＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソース、Ｖ１＿Ｕ，Ｖ１＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソースＳ＿Ｕ，Ｓ＿Ｂと各ソースＳ＿Ｕ，Ｓ＿Ｂ上の第１層メタル配線Ｍ１＿Ｕ，Ｍ１＿Ｂとを接続するビアホール、Ｖ２＿Ｕ，Ｖ２＿Ｂは各々メモリセルＭ（１，１），Ｍ（２，１）のソース上の第１層メタル配線Ｍ１＿Ｕ，Ｍ１＿Ｂと各ソース上の第２層メタル配線Ｍ２＿Ｕ，Ｍ２＿Ｂとを接続するビアホールである。
【００５２】
ＳＵＢは基板、ＳＴＩは分離層、Ｚ１，Ｚ２，Ｚ３，Ｚ４は各々第１層，第２層，第３層，第４層の絶縁膜である。
【００５３】
Ｍ２＿ＵｐおよびＭ１＿Ｂｐは各々メモリセルＭ（１，１），Ｍ（２，１）のデータ書き込み用の第２層メタルと第１層メタルである。
【００５４】
本図においては、メモリセルＭ（１，１）は記憶データが“０”、メモリセルＭ（２，１）は記憶データが“１”の場合をそれぞれ示している。
【００５５】
上記のように、本実施の形態によれば、第１の実施の形態の効果に加え、「Ｈ」レベルおよび「Ｌ」レベルのソース配線として、異なる層のメタルを使うことで、「Ｈ」レベルおよび「Ｌ」レベルの高電位ソース配線ＳＬＨ，ＳＬＬを重ね配置することができ、その結果、メモリセル面積を縮小できるという効果がある。
【００５６】
（第３の実施の形態）
図５は本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【００５７】
図５において、この実施の形態の半導体記憶装置は、メモリセルアレイ１、カラムデコーダ２、レベルシフタ５およびバッファ６から構成されている。メモリセルアレイ１およびカラムデコーダ２は第１の実施の形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００５８】
レベルシフタ５は、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２とＮ型ＭＯＳトランジスタＱＮ１およびＱＮ２とから構成される。
【００５９】
Ｐ型ＭＯＳトランジスタＱＰ１は、ソースが電源電位とされ、ゲートがプリチャージ信号線ＰＣＬＫ２に接続され、ドレインがＮ型ＭＯＳトランジスタＱＮ１のドレインに接続されている。
【００６０】
Ｐ型ＭＯＳトランジスタＱＰ２は、ソースが電源電位とされ、ゲートがプリチャージ信号線ＰＣＬＫ２に接続され、ドレインがＮ型ＭＯＳトランジスタＱＮ２のドレインに接続されている。
【００６１】
Ｎ型ＭＯＳトランジスタＱＮ１は、ドレインがＰ型ＭＯＳトランジスタＱＰ１のドレインと接続され、ゲートがＰ型ＭＯＳトランジスタＱＰ２のドレインに接続され、ソースがカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。
【００６２】
Ｎ型ＭＯＳトランジスタＱＮ２は、ドレインがＰ型ＭＯＳトランジスタＱＰ２のドレインと接続され、ゲートがカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインに接続され、ソースが接地電位に接続されている。
【００６３】
バッファ６は、入力端がレベルシフタ５を構成するＰ型ＭＯＳトランジスタＱＰ１のドレインに接続され、出力端がデータ出力端子ＳＯＵＴに接続されている。
【００６４】
以上のように構成された半導体記憶装置について、メモリセルＭ（１，１）のデータを読み出す動作について、図６のタイミング図を用いて説明する。
【００６５】
カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号線ＣＬ１を「Ｈ」レベルにし、カラム選択信号線ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣ１〜ＱＣｎのうち、Ｎ型ＭＯＳトランジスタＱＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣＬ２〜ＣＬｎをオフ状態とする。
【００６６】
つぎに、プリチャージ制御信号線ＰＣＬＫ２をＴｐ期間「Ｌ」レベルとし、レベルシフタ５のＰ型ＭＯＳトランジスタＱＰ１とＰ型ＭＯＳトランジスタＱＰ２とを一定期間Ｔｐだけオン状態とすることで、Ｎ型ＭＯＳトランジスタＱＮ１がオン状態となり、同時にＮ型ＭＯＳトランジスタＱＮ２もオン状態になる。この結果、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１〜ｎ）のドレインとビット線ＢＬ１は中間電位（「Ｈ」レベルと「Ｌ」レベルの中間電位）まで充電される。
【００６７】
ビット線ＢＬ１が中間電位になった後、ワード線ＷＬｉ（ｉ＝１〜ｍ）のうちワード線ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００６８】
これによって、メモリセルＭ（１，１）のソースが「Ｌ」レベルの低電位ソース配線ＳＬＬに接続されている場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ（１，１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、バッファ６の入力も「Ｌ」レベルとなり、データ出力端子ＳＯＵＴには時間Ｔａｃ２後に「Ｈ」が読み出される（図６に破線で示す）。
【００６９】
また、メモリセルＭ（１，１）のソースが「Ｈ」レベルの高電位ソース配線ＳＬＨに接続されている場合は、ビット線ＢＬ１に充電された電荷はメモリセルＭ（１，１）により放電されることなく、ビット線ＢＬ１は「Ｈ」レベルとなり、バッファ６の入力も「Ｈ」レベルとなり、データ出力端子ＳＯＵＴには「Ｌ」が読み出される。ビット線ＢＬ１にドレインを接続した他のメモリセルＭ（ｉ，１）（ｉ＝２〜ｍ）のオフリーク電流により放電される電荷はメモリセルＭ（１，１）から供給され、ビット線ＢＬ１は「Ｈ」を保持し、データ出力端子ＳＯＵＴは「Ｌ」を読み出し続けることができる（図６に実線で示す）。
【００７０】
上記のように、本実施の形態によれば、第１の実施の形態に比べ、ビット線を中間電位にすることで、データ出力端子ＳＯＵＴが「Ｈ」レベル、「Ｌ」レベルへ遷移する時間を短縮でき、第１の実施の形態より読み出し時間がＴａｃ２＜Ｔａｃ１と高速化が可能となる。
【００７１】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、高電位（「Ｈ」レベル）と低電位（「Ｌ」レベル）のソース配線を具備し、記憶データに対応した何れかのソース配線にメモリセルトランジスタのソースを接続することでデータ書き込みを行っているので、オフリークによる定常電流により放電される電荷を補給するオフリーク電荷補給用トランジスタを必要とせず、半導体記憶装置のビット線の「Ｈ」レベル保持と高速読み出しとを容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルレイアウトを示す模式図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミング図である。
【図４】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルレイアウトを示す模式図である。
【図５】本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図６】本発明の第３の実施の形態に係る半導体記憶装置の動作を示すタイミング図である。
【図７】従来の半導体記憶装置の構成を示す回路図である。
【図８】従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１，７ メモリセルアレイ
２ カラムデコーダ
３，６ バッファ
４ プリチャージ用トランジスタ
５ レベルシフタ
８ オフリーク電荷補給用トランジスタ
Ｍ（ｉ，ｊ） メモリセルトランジスタ
ＷＬｉ ワード線
ＢＬｊ ビット線
ＣＬｉ カラム選択信号線
ＰＣＬＫ１ プリチャージ信号線
ＰＣＬＫ２ プリチャージ信号線
ＳＬＨ 高電位ソース配線
ＳＬＬ 低電位ソース配線
Claims (5)
- マトリクス状に複数配置されたメモリセルトランジスタと、前記メモリセルトランジスタのドレインおよびゲートがそれぞれ接続される複数のビット線および複数のワード線と、前記メモリセルトランジスタのソースが選択的に接続される高電位ソース配線および低電位ソース配線とを備え、
前記メモリセルトランジスタのソースは、前記メモリセルトランジスタに保持させるデータに応じて前記高電位ソース配線および低電位ソース配線のいずれかにマスクプログラマブルに接続されることを特徴とする半導体記憶装置。 - 高電位ソース配線および低電位ソース配線は複数のビット線に平行に複数本設けられている請求項１記載の半導体記憶装置。
- 高電位ソース配線と低電位ソース配線とは異なる配線層に形成されている請求項１または２記載の半導体記憶装置。
- 複数のビット線の中から一つのビット線を選択するデコーダと、前記デコーダによって選択されたビット線に高電位と低電位の中間電位を供給するレベルシフタとをさらに備えた請求項１または２記載の半導体記憶装置。
- 高電位ソース配線と低電位ソース配線とは異なる配線層に形成されている請求項４記載の半導体記憶装置。
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