JPH09293389A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09293389A JPH09293389A JP10669696A JP10669696A JPH09293389A JP H09293389 A JPH09293389 A JP H09293389A JP 10669696 A JP10669696 A JP 10669696A JP 10669696 A JP10669696 A JP 10669696A JP H09293389 A JPH09293389 A JP H09293389A
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Abstract
(57)【要約】
【課題】 従来よりも高速なデータ読み出し動作が可能
な不揮発性半導体記憶装置を実現する。 【解決手段】 不揮発性半導体記憶装置のビット線選択
において、列デコード機能を付加したセンスアンプ回路
９及びセンスアンプ回路１０を用いることにより、ビッ
ト線とセンスアンプ回路間のビット線選択トランジスタ
の直列接続段数の削減を図り、ビット線選択トランジス
タの抵抗及び容量の充電に要したプリチャージ時間の削
減により、ビット線のプリチャージ時間を短縮する。
な不揮発性半導体記憶装置を実現する。 【解決手段】 不揮発性半導体記憶装置のビット線選択
において、列デコード機能を付加したセンスアンプ回路
９及びセンスアンプ回路１０を用いることにより、ビッ
ト線とセンスアンプ回路間のビット線選択トランジスタ
の直列接続段数の削減を図り、ビット線選択トランジス
タの抵抗及び容量の充電に要したプリチャージ時間の削
減により、ビット線のプリチャージ時間を短縮する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に高速データ読み出し回路を有する不揮発性半
導体記憶装置に関する。
係り、特に高速データ読み出し回路を有する不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】図６に、従来の不揮発性半導体記憶装置
の回路図の一例を示す。この従来例は、コンタクト方式
のマスクＲＯＭで、メモリセルトランジスタのドレイン
とビット線との接続の有無によりＲＯＭデータが”１”
または”０”になるものである。
の回路図の一例を示す。この従来例は、コンタクト方式
のマスクＲＯＭで、メモリセルトランジスタのドレイン
とビット線との接続の有無によりＲＯＭデータが”１”
または”０”になるものである。
【０００３】図６において、１はメモリセルアレイで、
ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，１〜
８）がｍ行８列のマトリックス状にアレイ配置されてい
ることにより構成され、●はメモリセルのドレインがビ
ット線（ＢＬ１〜ＢＬ８）に接続されていることを表
し、○はメモリセルのドレインが開放状態であることを
表す。各メモリセルＭのゲートは、行デコーダ５に接続
されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に対
応したワード線にそれぞれ接続されており、ソースは接
地電位になっている。
ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，１〜
８）がｍ行８列のマトリックス状にアレイ配置されてい
ることにより構成され、●はメモリセルのドレインがビ
ット線（ＢＬ１〜ＢＬ８）に接続されていることを表
し、○はメモリセルのドレインが開放状態であることを
表す。各メモリセルＭのゲートは、行デコーダ５に接続
されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に対
応したワード線にそれぞれ接続されており、ソースは接
地電位になっている。
【０００４】２Ａはビット線選択回路で、数本のビット
線を選択するための選択回路部分と各ビット線を選択す
るための選択回路部分で構成されている。数本のビット
線を選択する選択回路部分には、ｎ型ＭＯＳトランジス
タの集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）
が配置されており、各ビット線を選択するための選択回
路部分には、ｎ型ＭＯＳトランジスタであるビット線選
択トランジスタ（ＱＢ１〜ＱＢ８）が配置されている。
集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）のゲ
ートは、第一の列デコーダ１１に接続されている第一の
列選択信号線（ＣＣ１，ＣＣ２）に各々接続されてお
り、ドレインはデータ出力用の接点１４で共通に接続さ
れている。ビット線選択トランジスタ（ＱＢ１〜ＱＢ
８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に各々接
続され、ゲートは、第二の列デコーダ６に接続されてい
る第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち各選択
列に対応した列選択信号線に各々接続されている。すな
わち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ２とＱＢ
６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４とＱＢ８
のゲートが接続されている。そして、ＱＢ１〜ＱＢ４の
ドレインはＱＣ１のソースに、ＱＢ５〜ＱＢ８のドレイ
ンはＱＣ２のソースにそれぞれ接続されている。
線を選択するための選択回路部分と各ビット線を選択す
るための選択回路部分で構成されている。数本のビット
線を選択する選択回路部分には、ｎ型ＭＯＳトランジス
タの集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）
が配置されており、各ビット線を選択するための選択回
路部分には、ｎ型ＭＯＳトランジスタであるビット線選
択トランジスタ（ＱＢ１〜ＱＢ８）が配置されている。
集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）のゲ
ートは、第一の列デコーダ１１に接続されている第一の
列選択信号線（ＣＣ１，ＣＣ２）に各々接続されてお
り、ドレインはデータ出力用の接点１４で共通に接続さ
れている。ビット線選択トランジスタ（ＱＢ１〜ＱＢ
８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に各々接
続され、ゲートは、第二の列デコーダ６に接続されてい
る第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち各選択
列に対応した列選択信号線に各々接続されている。すな
わち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ２とＱＢ
６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４とＱＢ８
のゲートが接続されている。そして、ＱＢ１〜ＱＢ４の
ドレインはＱＣ１のソースに、ＱＢ５〜ＱＢ８のドレイ
ンはＱＣ２のソースにそれぞれ接続されている。
【０００５】８はプリチャージ信号発生回路であり、メ
モリセルアレイ１に書き込まれているデータの読み出し
開始から所定時間”Ｌ”レベルとなるプリチャージ信号
ＶＰを発生し、センスアンプ回路１５に接続されてい
る。
モリセルアレイ１に書き込まれているデータの読み出し
開始から所定時間”Ｌ”レベルとなるプリチャージ信号
ＶＰを発生し、センスアンプ回路１５に接続されてい
る。
【０００６】センスアンプ回路１５は、半導体記憶装置
のデータ読み出し回路として従来よく用いられている構
成で、ｐ型ＭＯＳトランジスタであるプリチャージ用ト
ランジスタＱＰ３とインバータＩＶ５からなり、プリチ
ャージ用トランジスタＱＰ３はソースを電源電位とし、
ゲートをプリチャージ信号発生回路８に、ドレインを前
記接点１４に接続している。またインバータＩＶ５は入
力を前記接点１４に接続し、出力として出力データＶＳ
３が出力される。
のデータ読み出し回路として従来よく用いられている構
成で、ｐ型ＭＯＳトランジスタであるプリチャージ用ト
ランジスタＱＰ３とインバータＩＶ５からなり、プリチ
ャージ用トランジスタＱＰ３はソースを電源電位とし、
ゲートをプリチャージ信号発生回路８に、ドレインを前
記接点１４に接続している。またインバータＩＶ５は入
力を前記接点１４に接続し、出力として出力データＶＳ
３が出力される。
【０００７】１２は出力バッファ回路であり、前記セン
スアンプ回路１５から出力される出力データＶＳ３を入
力とし、ＶＳ３と同位相の最終出力データＶＯを出力す
る。
スアンプ回路１５から出力される出力データＶＳ３を入
力とし、ＶＳ３と同位相の最終出力データＶＯを出力す
る。
【０００８】以上のように構成された不揮発性半導体記
憶装置におけるデータ読み出し動作をタイミング図を用
いて説明する。図７は、１行１列目のメモリセルＭ
（１，１）のデータを読み出す場合のタイミング図であ
る。
憶装置におけるデータ読み出し動作をタイミング図を用
いて説明する。図７は、１行１列目のメモリセルＭ
（１，１）のデータを読み出す場合のタイミング図であ
る。
【０００９】まず、行デコーダ５により１行目に対応す
るワード線Ｗ１を”Ｈ”レベルにすると共に、第一の列
デコーダ１１と第二の列デコーダ６により１列目に対応
する第一の列選択信号線ＣＣ１と第二の列選択信号線Ｃ
Ｂ１を”Ｈ”レベルにし、集合ビット線選択トランジス
タＱＣ１とビット線選択トランジスタＱＢ１を導通させ
る。
るワード線Ｗ１を”Ｈ”レベルにすると共に、第一の列
デコーダ１１と第二の列デコーダ６により１列目に対応
する第一の列選択信号線ＣＣ１と第二の列選択信号線Ｃ
Ｂ１を”Ｈ”レベルにし、集合ビット線選択トランジス
タＱＣ１とビット線選択トランジスタＱＢ１を導通させ
る。
【００１０】さらに、ワード線Ｗ１，第一の列選択信号
線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベル
になった後に、プリチャージ信号ＶＰがプリチャージ時
間（ｔ0＋ｔ1＋ｔ2）の間”Ｌ”レベルとなるので、導
通した集合ビット線選択トランジスタＱＣ１とビット線
選択トランジスタＱＢ１で選択されたビット線ＢＬ１は
プリチャージ用トランジスタＱＰ３を介して所定電位ま
で充電される。プリチャージ時間において、ｔ0はビッ
ト線ＢＬ１を充電するために要する時間、ｔ1はビット
線選択トランジスタＱＢ１を充電するために要する時
間、ｔ2は集合ビット線選択トランジスタＱＣ１を充電
するために要する時間である。
線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベル
になった後に、プリチャージ信号ＶＰがプリチャージ時
間（ｔ0＋ｔ1＋ｔ2）の間”Ｌ”レベルとなるので、導
通した集合ビット線選択トランジスタＱＣ１とビット線
選択トランジスタＱＢ１で選択されたビット線ＢＬ１は
プリチャージ用トランジスタＱＰ３を介して所定電位ま
で充電される。プリチャージ時間において、ｔ0はビッ
ト線ＢＬ１を充電するために要する時間、ｔ1はビット
線選択トランジスタＱＢ１を充電するために要する時
間、ｔ2は集合ビット線選択トランジスタＱＣ１を充電
するために要する時間である。
【００１１】選択されたメモリセルＭ（１，１）は、ド
レインがビット線ＢＬ１に接続されていないので、ビッ
ト線ＢＬ１の充電後、メモリセルＭ（１，１）を介して
ビット線ＢＬ１の電荷は放電されること無く、センスア
ンプ回路１５の出力データＶＳ３は一定時間ｔ4後に”
Ｌ”レベルに確定し、出力バッファ回路１２からＶＳ３
と同位相で”Ｌ”レベルの最終出力データＶＯを出力す
る。
レインがビット線ＢＬ１に接続されていないので、ビッ
ト線ＢＬ１の充電後、メモリセルＭ（１，１）を介して
ビット線ＢＬ１の電荷は放電されること無く、センスア
ンプ回路１５の出力データＶＳ３は一定時間ｔ4後に”
Ｌ”レベルに確定し、出力バッファ回路１２からＶＳ３
と同位相で”Ｌ”レベルの最終出力データＶＯを出力す
る。
【００１２】また、メモリセルＭ（１，２）のようにド
レインがビット線ＢＬ２に接続されている場合には、図
８に示すように、ビット線ＢＬ２の充電後、メモリセル
Ｍ（１，２）を介してビット線ＢＬ２の電荷は放電さ
れ、センスアンプ回路１５の出力データＶＳ３は一定時
間ｔ4後に”Ｈ”レベルに確定し、出力バッファ回路１
２からＶＳ３と同位相で”Ｈ”レベルの最終出力データ
ＶＯを出力する。
レインがビット線ＢＬ２に接続されている場合には、図
８に示すように、ビット線ＢＬ２の充電後、メモリセル
Ｍ（１，２）を介してビット線ＢＬ２の電荷は放電さ
れ、センスアンプ回路１５の出力データＶＳ３は一定時
間ｔ4後に”Ｈ”レベルに確定し、出力バッファ回路１
２からＶＳ３と同位相で”Ｈ”レベルの最終出力データ
ＶＯを出力する。
【００１３】
【発明が解決しようとする課題】しかしながら上記従来
の不揮発性半導体記憶装置では以下のような問題があ
る。
の不揮発性半導体記憶装置では以下のような問題があ
る。
【００１４】１ビットのデータ出力を一つのセンスアン
プ回路１５だけで行う構成になっているため、ビット線
とセンスアンプ回路の間のビット線選択回路２Ａにはビ
ット線を選択するためのトランジスタとして集合ビット
線選択トランジスタ（ＱＣ１，ＱＣ２）とビット線選択
トランジスタ（ＱＢ１〜ＱＢ８）が直列的に配置接続さ
れている。そのため、例えば選択しセンスアンプ回路１
５からビット線ＢＬ１をプリチャージする場合、ビット
線ＢＬ１のプリチャージに要する時間ｔ0以外に、ビッ
ト線選択トランジスタＱＢ１の抵抗及びソース容量，ド
レイン容量の充電に要する時間ｔ1と集合ビット線選択
トランジスタＱＣ１の抵抗及びソース容量，ドレイン容
量の充電に要する時間ｔ2がかかり、直列接続されたビ
ット線選択用のトランジスタの段数の数と比例してプリ
チャージする時間が必要となっていた。特に、低電圧系
の回路に用いる場合にはトランジスタ抵抗が増大し、プ
リチャージ時間も増大していた。そのため、不揮発性半
導体記憶装置のデータ出力の高速化が困難になるという
問題があった。
プ回路１５だけで行う構成になっているため、ビット線
とセンスアンプ回路の間のビット線選択回路２Ａにはビ
ット線を選択するためのトランジスタとして集合ビット
線選択トランジスタ（ＱＣ１，ＱＣ２）とビット線選択
トランジスタ（ＱＢ１〜ＱＢ８）が直列的に配置接続さ
れている。そのため、例えば選択しセンスアンプ回路１
５からビット線ＢＬ１をプリチャージする場合、ビット
線ＢＬ１のプリチャージに要する時間ｔ0以外に、ビッ
ト線選択トランジスタＱＢ１の抵抗及びソース容量，ド
レイン容量の充電に要する時間ｔ1と集合ビット線選択
トランジスタＱＣ１の抵抗及びソース容量，ドレイン容
量の充電に要する時間ｔ2がかかり、直列接続されたビ
ット線選択用のトランジスタの段数の数と比例してプリ
チャージする時間が必要となっていた。特に、低電圧系
の回路に用いる場合にはトランジスタ抵抗が増大し、プ
リチャージ時間も増大していた。そのため、不揮発性半
導体記憶装置のデータ出力の高速化が困難になるという
問題があった。
【００１５】一方、ビット線選択用のトランジスタの段
数を減らす方法として、集合ビット線選択トランジスタ
（ＱＣ１，ＱＣ２）をなくし、その変わりに第二の列選
択信号線を４本（ＣＢ１〜ＣＢ４）から８本にして各ビ
ット線を直接センスアンプ回路に接続する回路が考えら
れるが、この場合第二の列デコーダの規模が大きくな
り、且つ、センスアンプ回路に接続されている負荷が大
きくなることによる高速性の低下が問題となる。
数を減らす方法として、集合ビット線選択トランジスタ
（ＱＣ１，ＱＣ２）をなくし、その変わりに第二の列選
択信号線を４本（ＣＢ１〜ＣＢ４）から８本にして各ビ
ット線を直接センスアンプ回路に接続する回路が考えら
れるが、この場合第二の列デコーダの規模が大きくな
り、且つ、センスアンプ回路に接続されている負荷が大
きくなることによる高速性の低下が問題となる。
【００１６】また、ドレインがビット線に接続されてい
ないメモリセルを選択した場合、ビット線に電荷が溜ま
った状態となり、次に選択するメモリセルの行上にドレ
インがビット線に接続されたメモリセルがあるとビット
線間のカップリングや接地電位の変動を生じることがあ
る。例えば、まずメモリセルＭ（１，１）を選択した場
合、メモリセルＭ（１，１）のドレインはビット線ＢＬ
１に接続されていないため、電荷は放電されず溜まった
状態となる。次に、メモリセルＭ（２，２）を選択する
と、集合ビット線選択トランジスタＱＣ１とビット線選
択トランジスタＱＢ２が導通状態になり、プリチャージ
用トランジスタＱＰ３を通じてビット線ＢＬ２が充電さ
れていく。この時点で、ワード線Ｗ２が”Ｈ”レベルに
なると、メモリセルＭ（２，１）のドレインがビット線
ＢＬ１に接続されているため、ビット線ＢＬ１に溜まっ
ていた電荷がメモリセルＭ（２，１）を介して放電さ
れ、ビット線ＢＬ１とＢＬ２の配線間容量に充電されて
いた電荷が変動しカップリングが生じる。すなわち、ビ
ット線ＢＬ２が充電されていく過程で、ビット線ＢＬ１
の電荷が放電されると、ＢＬ１とＢＬ２の配線間容量に
充電されていた電荷が下がり、それに伴い選択ビット線
ＢＬ２の電荷が一時的に下がってしまう。従って、選択
ビット線ＢＬ２のプリチャージ時間として、隣接するビ
ット線とのカップリングによって生じる電荷の低下を回
復するための時間を加味する必要がある。また、ワード
線Ｗ２行上のように、同一ワード線上にドレインがビッ
ト線に接続されているメモリセルが複数個あり、且つ、
各ビット線に電荷が溜まっている場合、各ビット線のメ
モリセルを介してビット線に溜まっていた電荷が一斉に
放電されるため、接地電位が一時的に上がり接地電位が
変動する。従って、選択ビット線ＢＬ２のプリチャージ
時間として、電荷の一斉放電によって上昇した接地電位
が接地電位になるまでの時間を加味する必要がある。こ
のように、選択ビット線のプリチャージ時間として、隣
接するビット線との間で生じるカップリングや非選択ビ
ット線からの電荷の一斉放電による接地電位の変動を考
慮したプリチャージ時間が必要となり、不揮発性半導体
記憶装置のデータ出力の高速化が困難になるという問題
があった。
ないメモリセルを選択した場合、ビット線に電荷が溜ま
った状態となり、次に選択するメモリセルの行上にドレ
インがビット線に接続されたメモリセルがあるとビット
線間のカップリングや接地電位の変動を生じることがあ
る。例えば、まずメモリセルＭ（１，１）を選択した場
合、メモリセルＭ（１，１）のドレインはビット線ＢＬ
１に接続されていないため、電荷は放電されず溜まった
状態となる。次に、メモリセルＭ（２，２）を選択する
と、集合ビット線選択トランジスタＱＣ１とビット線選
択トランジスタＱＢ２が導通状態になり、プリチャージ
用トランジスタＱＰ３を通じてビット線ＢＬ２が充電さ
れていく。この時点で、ワード線Ｗ２が”Ｈ”レベルに
なると、メモリセルＭ（２，１）のドレインがビット線
ＢＬ１に接続されているため、ビット線ＢＬ１に溜まっ
ていた電荷がメモリセルＭ（２，１）を介して放電さ
れ、ビット線ＢＬ１とＢＬ２の配線間容量に充電されて
いた電荷が変動しカップリングが生じる。すなわち、ビ
ット線ＢＬ２が充電されていく過程で、ビット線ＢＬ１
の電荷が放電されると、ＢＬ１とＢＬ２の配線間容量に
充電されていた電荷が下がり、それに伴い選択ビット線
ＢＬ２の電荷が一時的に下がってしまう。従って、選択
ビット線ＢＬ２のプリチャージ時間として、隣接するビ
ット線とのカップリングによって生じる電荷の低下を回
復するための時間を加味する必要がある。また、ワード
線Ｗ２行上のように、同一ワード線上にドレインがビッ
ト線に接続されているメモリセルが複数個あり、且つ、
各ビット線に電荷が溜まっている場合、各ビット線のメ
モリセルを介してビット線に溜まっていた電荷が一斉に
放電されるため、接地電位が一時的に上がり接地電位が
変動する。従って、選択ビット線ＢＬ２のプリチャージ
時間として、電荷の一斉放電によって上昇した接地電位
が接地電位になるまでの時間を加味する必要がある。こ
のように、選択ビット線のプリチャージ時間として、隣
接するビット線との間で生じるカップリングや非選択ビ
ット線からの電荷の一斉放電による接地電位の変動を考
慮したプリチャージ時間が必要となり、不揮発性半導体
記憶装置のデータ出力の高速化が困難になるという問題
があった。
【００１７】本発明は上記のような問題を鑑み、プリチ
ャージ時間が短縮できる高速データ読み出し回路を有す
る不揮発性半導体記憶装置を提供することを目的とす
る。
ャージ時間が短縮できる高速データ読み出し回路を有す
る不揮発性半導体記憶装置を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明は、不揮発性半導
体記憶装置において、１ビットのデータ出力に複数個の
センスアンプ回路を用い、且つ、前記各センスアンプ回
路に列デコード機能を付加した構成により、ビット線と
センスアンプ回路間のビット線選択用トランジスタの直
列接続段数の削減を図り、それによってビット線のプリ
チャージ時間を短縮して高速データ読み出しを可能にし
たものである。
体記憶装置において、１ビットのデータ出力に複数個の
センスアンプ回路を用い、且つ、前記各センスアンプ回
路に列デコード機能を付加した構成により、ビット線と
センスアンプ回路間のビット線選択用トランジスタの直
列接続段数の削減を図り、それによってビット線のプリ
チャージ時間を短縮して高速データ読み出しを可能にし
たものである。
【００１９】また、他の本発明は、不揮発性半導体記憶
装置において、各ビット線を選択する列選択信号を入力
として所定の非選択ビット線の電位を接地電位にできる
ビット線リセット回路を付加した構成により、ビット線
に溜まっていた電荷によって生じるビット線間のカップ
リングや接地電位の変動を抑制し、それによってビット
線のプリチャージ時間を短縮し高速データ読み出しを可
能としたものである。
装置において、各ビット線を選択する列選択信号を入力
として所定の非選択ビット線の電位を接地電位にできる
ビット線リセット回路を付加した構成により、ビット線
に溜まっていた電荷によって生じるビット線間のカップ
リングや接地電位の変動を抑制し、それによってビット
線のプリチャージ時間を短縮し高速データ読み出しを可
能としたものである。
【００２０】
（第１の実施例の形態）図１は、本発明の第一の実施例
に係る不揮発性半導体記憶装置の回路図である。この実
施例は、従来例と同様にコンタクト方式のマスクＲＯＭ
で、従来例である図６の構成と同一部分には同一符号を
付与している。
に係る不揮発性半導体記憶装置の回路図である。この実
施例は、従来例と同様にコンタクト方式のマスクＲＯＭ
で、従来例である図６の構成と同一部分には同一符号を
付与している。
【００２１】従来例と同様に、１はメモリセルアレイ
で、ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，
１〜８）がｍ行８列のマトリックス状にアレイ配置され
ていることにより構成され、メモリセルトランジスタの
ドレインとビット線（ＢＬ１〜ＢＬ８）との接続の有無
によりＲＯＭデータが ”１”または”０”になるもの
である。各メモリセルＭのゲートは、行デコーダ５に接
続されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に
対応したワード線にそれぞれ接続されており、ソースは
接地電位になっている。
で、ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，
１〜８）がｍ行８列のマトリックス状にアレイ配置され
ていることにより構成され、メモリセルトランジスタの
ドレインとビット線（ＢＬ１〜ＢＬ８）との接続の有無
によりＲＯＭデータが ”１”または”０”になるもの
である。各メモリセルＭのゲートは、行デコーダ５に接
続されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に
対応したワード線にそれぞれ接続されており、ソースは
接地電位になっている。
【００２２】２は、個別ビット線選択回路で、各ビット
線を選択するためのｎ型ＭＯＳトランジスタであるビッ
ト線選択トランジスタ（ＱＢ１〜ＱＢ８）が各ビット線
に配置されている。ビット線選択トランジスタ（ＱＢ１
〜ＱＢ８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に
各々接続され、ゲートは、第二の列デコーダ６に接続さ
れている第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち
各選択列に対応した列選択信号線に各々接続にされてい
る。すなわち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ
２とＱＢ６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４
とＱＢ８のゲートが接続されている。そして、ＱＢ１〜
ＱＢ４のドレインは接点３に、ＱＢ５〜ＱＢ８のドレイ
ンは接点４に共通に接続されている。
線を選択するためのｎ型ＭＯＳトランジスタであるビッ
ト線選択トランジスタ（ＱＢ１〜ＱＢ８）が各ビット線
に配置されている。ビット線選択トランジスタ（ＱＢ１
〜ＱＢ８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に
各々接続され、ゲートは、第二の列デコーダ６に接続さ
れている第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち
各選択列に対応した列選択信号線に各々接続にされてい
る。すなわち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ
２とＱＢ６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４
とＱＢ８のゲートが接続されている。そして、ＱＢ１〜
ＱＢ４のドレインは接点３に、ＱＢ５〜ＱＢ８のドレイ
ンは接点４に共通に接続されている。
【００２３】８はプリチャージ信号発生回路で、メモリ
セルアレイ１に書き込まれているデータ読み出し開始か
ら所定時間”Ｌ”レベルとなるプリチャージ信号ＶＰを
発生し、出力はインバータ７の入力に接続されており、
インバータ７はプリチャージ信号ＶＰの逆位相のプリチ
ャージ反転信号ＶＰＮを出力する。
セルアレイ１に書き込まれているデータ読み出し開始か
ら所定時間”Ｌ”レベルとなるプリチャージ信号ＶＰを
発生し、出力はインバータ７の入力に接続されており、
インバータ７はプリチャージ信号ＶＰの逆位相のプリチ
ャージ反転信号ＶＰＮを出力する。
【００２４】９及び１０はセンスアンプ回路である。セ
ンスアンプ回路９は、ＮＡＮＤ回路ＮＤ１と、プリチャ
ージ用ｐ型ＭＯＳトランジスタＱＰ１と、列選択信号反
転用インバータＩＶ１と、出力データ反転用インバータ
ＩＶ２と、接地用ｎ型ＭＯＳトランジスタＱＮ１とで構
成されている。ＮＡＮＤ回路ＮＤ１は、前記インバータ
７の出力であるプリチャージ反転信号ＶＰＮと第一の列
デコーダ１１に接続された第一の列選択信号線ＣＣ１を
入力とし、出力をプリチャージ用トランジスタＱＰ１の
ゲートに接続している。また、プリチャージ用トランジ
スタＱＰ１のソースは電源電位とし、ドレインを前記ビ
ット線選択トランジスタ（ＱＢ１〜ＱＢ４）のドレイン
共通接続点である接点３に接続している。列選択信号反
転用インバータＩＶ１は、第一の列デコーダ１１に接続
された第一の列選択信号線ＣＣ１を入力とし、第一の列
選択信号を反転した出力を接地用トランジスタＱＮ１の
ゲートに接続している。また、接地用トランジスタＱＮ
１のソースは接地電位とし、ドレインは前記接点３に接
続されている。出力データ反転用インバータＩＶ２は入
力を前記接点３に接続し、出力から出力データＶＳ１が
出力される。センスアンプ回路１０もセンスアンプ回路
９と同様な構成であり、ＮＡＮＤ回路ＮＤ２と、プリチ
ャージ用トランジスタＱＰ２と、列選択信号反転用イン
バータＩＶ３と、出力データ反転用インバータＩＶ４
と、接地用トランジスタＱＮ２とで構成される。ＮＡＮ
Ｄ回路ＮＤ２は、前記インバータ７の出力であるプリチ
ャージ反転信号ＶＰＮと第一の列デコーダ１１に接続さ
れた第一の列選択信号線ＣＣ２を入力とし、出力をプリ
チャージ用トランジスタＱＰ２のゲートに接続してい
る。また、プリチャージ用トランジスタＱＰ２のソース
は電源電位とし、ドレインを前記ビット線選択トランジ
スタ（ＱＢ５〜ＱＢ８）のドレイン共通接続点である接
点４に接続されている。列選択信号反転用インバータＩ
Ｖ３は、第一の列デコーダ１１に接続された第一の列選
択信号線ＣＣ２を入力とし、第一の列選択信号を反転し
た出力を接地用トランジスタＱＮ２のゲートに接続して
いる。また、接地用トランジスタＱＮ２のソースは接地
電位とし、ドレインは前記接点４に接続されている。出
力データ反転用インバータＩＶ４は入力を前記接点４に
接続し、出力から出力データＶＳ２が出力される。
ンスアンプ回路９は、ＮＡＮＤ回路ＮＤ１と、プリチャ
ージ用ｐ型ＭＯＳトランジスタＱＰ１と、列選択信号反
転用インバータＩＶ１と、出力データ反転用インバータ
ＩＶ２と、接地用ｎ型ＭＯＳトランジスタＱＮ１とで構
成されている。ＮＡＮＤ回路ＮＤ１は、前記インバータ
７の出力であるプリチャージ反転信号ＶＰＮと第一の列
デコーダ１１に接続された第一の列選択信号線ＣＣ１を
入力とし、出力をプリチャージ用トランジスタＱＰ１の
ゲートに接続している。また、プリチャージ用トランジ
スタＱＰ１のソースは電源電位とし、ドレインを前記ビ
ット線選択トランジスタ（ＱＢ１〜ＱＢ４）のドレイン
共通接続点である接点３に接続している。列選択信号反
転用インバータＩＶ１は、第一の列デコーダ１１に接続
された第一の列選択信号線ＣＣ１を入力とし、第一の列
選択信号を反転した出力を接地用トランジスタＱＮ１の
ゲートに接続している。また、接地用トランジスタＱＮ
１のソースは接地電位とし、ドレインは前記接点３に接
続されている。出力データ反転用インバータＩＶ２は入
力を前記接点３に接続し、出力から出力データＶＳ１が
出力される。センスアンプ回路１０もセンスアンプ回路
９と同様な構成であり、ＮＡＮＤ回路ＮＤ２と、プリチ
ャージ用トランジスタＱＰ２と、列選択信号反転用イン
バータＩＶ３と、出力データ反転用インバータＩＶ４
と、接地用トランジスタＱＮ２とで構成される。ＮＡＮ
Ｄ回路ＮＤ２は、前記インバータ７の出力であるプリチ
ャージ反転信号ＶＰＮと第一の列デコーダ１１に接続さ
れた第一の列選択信号線ＣＣ２を入力とし、出力をプリ
チャージ用トランジスタＱＰ２のゲートに接続してい
る。また、プリチャージ用トランジスタＱＰ２のソース
は電源電位とし、ドレインを前記ビット線選択トランジ
スタ（ＱＢ５〜ＱＢ８）のドレイン共通接続点である接
点４に接続されている。列選択信号反転用インバータＩ
Ｖ３は、第一の列デコーダ１１に接続された第一の列選
択信号線ＣＣ２を入力とし、第一の列選択信号を反転し
た出力を接地用トランジスタＱＮ２のゲートに接続して
いる。また、接地用トランジスタＱＮ２のソースは接地
電位とし、ドレインは前記接点４に接続されている。出
力データ反転用インバータＩＶ４は入力を前記接点４に
接続し、出力から出力データＶＳ２が出力される。
【００２５】ＡＤ１は論理積回路で、前記センスアンプ
回路９及びセンスアンプ回路１０の出力データＶＳ１，
出力データＶＳ２を入力とし、論理積データＶＤを出力
する。
回路９及びセンスアンプ回路１０の出力データＶＳ１，
出力データＶＳ２を入力とし、論理積データＶＤを出力
する。
【００２６】１２は出力バッファ回路であり、前記論理
積回路ＡＤ１から出力される論理積データＶＤを入力と
し、ＶＤと同位相の最終出力データＶＯを出力する。
積回路ＡＤ１から出力される論理積データＶＤを入力と
し、ＶＤと同位相の最終出力データＶＯを出力する。
【００２７】以上のように構成された不揮発性半導体記
憶装置におけるデータ読み出し動作をタイミング図を用
いて説明する。図２は、１行１列目のメモリセルＭ
（１，１）のデータを読み出す場合のタイミング図であ
る。
憶装置におけるデータ読み出し動作をタイミング図を用
いて説明する。図２は、１行１列目のメモリセルＭ
（１，１）のデータを読み出す場合のタイミング図であ
る。
【００２８】まず、行デコーダ５により１行目に対応す
るワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ
（１，１）を含む１行目のメモリセルＭのゲートを導通
させる。且つ、第一の列デコーダ１１と第二の列デコー
ダ６により１列目に対応する第一の列選択信号線ＣＣ１
と第二の列選択信号線ＣＢ１を”Ｈ”レベルにし、ビッ
ト線選択トランジスタＱＢ１を導通させ、センスアンプ
回路９の接地用トランジスタＱＮ１を非導通にする。こ
れによって、メモリセルＭ（１，１）が選択される。
るワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ
（１，１）を含む１行目のメモリセルＭのゲートを導通
させる。且つ、第一の列デコーダ１１と第二の列デコー
ダ６により１列目に対応する第一の列選択信号線ＣＣ１
と第二の列選択信号線ＣＢ１を”Ｈ”レベルにし、ビッ
ト線選択トランジスタＱＢ１を導通させ、センスアンプ
回路９の接地用トランジスタＱＮ１を非導通にする。こ
れによって、メモリセルＭ（１，１）が選択される。
【００２９】さらに、ワード線Ｗ１，第一の列選択信号
線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベル
になった後に、プリチャージ信号ＶＰがプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなる。それに伴い、
センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ0
＋ｔ1の期間”Ｌ”レベルとなり、導通したビット線選
択用トランジスタＱＢ１の接続されたビット線ＢＬ１は
プリチャージ用トランジスタＱＰ１を介して所定電位ま
で充電される。プリチャージ時間において、ｔ0はビッ
ト線ＢＬ１を充電するために要する時間、ｔ1はビット
線選択用トランジスタＱＢ１を充電するために要する時
間である。
線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベル
になった後に、プリチャージ信号ＶＰがプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなる。それに伴い、
センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ0
＋ｔ1の期間”Ｌ”レベルとなり、導通したビット線選
択用トランジスタＱＢ１の接続されたビット線ＢＬ１は
プリチャージ用トランジスタＱＰ１を介して所定電位ま
で充電される。プリチャージ時間において、ｔ0はビッ
ト線ＢＬ１を充電するために要する時間、ｔ1はビット
線選択用トランジスタＱＢ１を充電するために要する時
間である。
【００３０】ビット線ＢＬ１の充電後、選択されたメモ
リセルＭ（１，１）のドレインがビット線ＢＬ１に接続
されていないため、メモリセルＭ（１，１）のドレイン
を介してビット線ＢＬ１の電荷は放電されること無く、
センスアンプ回路９の出力データＶＳ１は一定時間ｔ4
後に”Ｌ”レベルに確定する。
リセルＭ（１，１）のドレインがビット線ＢＬ１に接続
されていないため、メモリセルＭ（１，１）のドレイン
を介してビット線ＢＬ１の電荷は放電されること無く、
センスアンプ回路９の出力データＶＳ１は一定時間ｔ4
後に”Ｌ”レベルに確定する。
【００３１】一方、センスアンプ回路１０では第一の列
選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信
号反転用インバータＩＶ３を介したＱＮ２のゲートは”
Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態
になる。また、プリチャージ信号ＶＰはプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなるため、プリチャ
ージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、
ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プ
リチャージ用トランジスタＱＰ２は非導通となり、且
つ、接点４の電位は接地用トランジスタＱＮ２を介して
接地電位となる。従って、センスアンプ回路１０のイン
バータＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定
する。
選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信
号反転用インバータＩＶ３を介したＱＮ２のゲートは”
Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態
になる。また、プリチャージ信号ＶＰはプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなるため、プリチャ
ージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、
ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プ
リチャージ用トランジスタＱＰ２は非導通となり、且
つ、接点４の電位は接地用トランジスタＱＮ２を介して
接地電位となる。従って、センスアンプ回路１０のイン
バータＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定
する。
【００３２】この結果、論理積回路ＡＤ１の入力は、Ｖ
Ｓ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理
積データＶＤは”Ｌ”レベルを出力し、出力バッファ回
路１２からは、センスアンプ回路９の出力ＶＳ１と同位
相の”Ｌ”レベルの最終出力データＶＯが出力される。
Ｓ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理
積データＶＤは”Ｌ”レベルを出力し、出力バッファ回
路１２からは、センスアンプ回路９の出力ＶＳ１と同位
相の”Ｌ”レベルの最終出力データＶＯが出力される。
【００３３】図３は、メモリセルＭのドレインがビット
線に接続されている１行２列目のメモリセルＭ（１，
２）のデータを読み出す場合のタイミング図である。
線に接続されている１行２列目のメモリセルＭ（１，
２）のデータを読み出す場合のタイミング図である。
【００３４】まず、行デコーダ５により１行目に対応す
るワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ
（１，２）を含む１行目のメモリセルＭのゲートを導通
させる。且つ、第一の列デコーダ１１と第二の列デコー
ダ６により２列目に対応する第一の列選択信号線ＣＣ１
と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビッ
ト線選択トランジスタＱＢ２を導通させ、センスアンプ
回路９の接地用トランジスタＱＮ１を非導通にする。こ
れによって、メモリセルＭ（１，２）が選択される。
るワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ
（１，２）を含む１行目のメモリセルＭのゲートを導通
させる。且つ、第一の列デコーダ１１と第二の列デコー
ダ６により２列目に対応する第一の列選択信号線ＣＣ１
と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビッ
ト線選択トランジスタＱＢ２を導通させ、センスアンプ
回路９の接地用トランジスタＱＮ１を非導通にする。こ
れによって、メモリセルＭ（１，２）が選択される。
【００３５】さらに、ワード線Ｗ１，第一の列選択信号
線ＣＣ１及び第二の列選択信号線ＣＢ２が”Ｈ”レベル
になった後に、プリチャージ信号ＶＰがプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなる。それに伴い、
センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ0
＋ｔ1の期間”Ｌ”レベルとなり、導通したビット線選
択用トランジスタＱＢ２の接続されたビット線ＢＬ２は
プリチャージ用トランジスタＱＰ１を介して所定電位ま
で充電される。
線ＣＣ１及び第二の列選択信号線ＣＢ２が”Ｈ”レベル
になった後に、プリチャージ信号ＶＰがプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなる。それに伴い、
センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ0
＋ｔ1の期間”Ｌ”レベルとなり、導通したビット線選
択用トランジスタＱＢ２の接続されたビット線ＢＬ２は
プリチャージ用トランジスタＱＰ１を介して所定電位ま
で充電される。
【００３６】ビット線ＢＬ２の充電後、選択されたメモ
リセルＭ（１，２）のドレインがビット線ＢＬ２に接続
されているため、メモリセルＭ（１，２）のドレインを
介してビット線ＢＬ２の電荷が放電され、センスアンプ
回路９の出力データＶＳ１は一定時間t4後に”Ｈ”レベ
ルに確定する。
リセルＭ（１，２）のドレインがビット線ＢＬ２に接続
されているため、メモリセルＭ（１，２）のドレインを
介してビット線ＢＬ２の電荷が放電され、センスアンプ
回路９の出力データＶＳ１は一定時間t4後に”Ｈ”レベ
ルに確定する。
【００３７】一方、センスアンプ回路１０では第一の列
選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信
号反転用インバータＩＶ３を介したＱＮ２のゲートは”
Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態
になる。また、プリチャージ信号ＶＰはプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなるため、プリチャ
ージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、
ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プ
リチャージ用トランジスタＱＰ２は非導通となり、且
つ、接点４の電位は接地用トランジスタＱＮ２を介して
接地電位となる。従って、センスアンプ回路１０のイン
バータＩＮ４の出力データＶＳ２は”Ｈ”レベルに確定
する。
選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信
号反転用インバータＩＶ３を介したＱＮ２のゲートは”
Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態
になる。また、プリチャージ信号ＶＰはプリチャージ時
間（ｔ0＋ｔ1）の間”Ｌ”レベルとなるため、プリチャ
ージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、
ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プ
リチャージ用トランジスタＱＰ２は非導通となり、且
つ、接点４の電位は接地用トランジスタＱＮ２を介して
接地電位となる。従って、センスアンプ回路１０のイン
バータＩＮ４の出力データＶＳ２は”Ｈ”レベルに確定
する。
【００３８】この結果、論理積回路ＡＤ１の入力は、Ｖ
Ｓ１が”Ｈ”，ＶＳ２が”Ｈ”となり、出力となる論理
積データＶＤは”Ｈ”レベルを出力し、出力バッファ回
路１２からは、センスアンプ回路９の出力ＶＳ１と同位
相の”Ｈ”レベルの最終出力データＶＯが出力される。
Ｓ１が”Ｈ”，ＶＳ２が”Ｈ”となり、出力となる論理
積データＶＤは”Ｈ”レベルを出力し、出力バッファ回
路１２からは、センスアンプ回路９の出力ＶＳ１と同位
相の”Ｈ”レベルの最終出力データＶＯが出力される。
【００３９】以上のように、ビット線選択において、従
来の集合ビット線選択トランジスタに代わってセンスア
ンプ回路で数本のビット線を選択することにより、ビッ
ト線選択トランジスタの直列接続段数を減らすことがで
きた。この結果、ビット線選択トランジスタの抵抗，容
量の削減ができ、それに伴うプリチャージ時間の短縮が
図られ、データ出力の高速化を実現したものである。図
５の従来例で言えば、集合ビット線選択トランジスタ
（ＱＣ１，ＱＣ２）の充電に要した時間ｔ2を削減する
ことができた。しかも、本実施例は、トランジスタ抵抗
が増大する低電圧仕様における高速データ読み出しにお
いて、さらに顕著な効果を発揮するものである。
来の集合ビット線選択トランジスタに代わってセンスア
ンプ回路で数本のビット線を選択することにより、ビッ
ト線選択トランジスタの直列接続段数を減らすことがで
きた。この結果、ビット線選択トランジスタの抵抗，容
量の削減ができ、それに伴うプリチャージ時間の短縮が
図られ、データ出力の高速化を実現したものである。図
５の従来例で言えば、集合ビット線選択トランジスタ
（ＱＣ１，ＱＣ２）の充電に要した時間ｔ2を削減する
ことができた。しかも、本実施例は、トランジスタ抵抗
が増大する低電圧仕様における高速データ読み出しにお
いて、さらに顕著な効果を発揮するものである。
【００４０】なお、本実施例ではコンタクト方式のマス
クＲＯＭのデータ読み出しにプリチャージ型のセンスア
ンプ回路を用いた一例を示したが、不揮発性の半導体記
憶装置全般に同様のセンスアンプ回路を用いた場合に
も、本実施例が適用できることは言うまでもない。
クＲＯＭのデータ読み出しにプリチャージ型のセンスア
ンプ回路を用いた一例を示したが、不揮発性の半導体記
憶装置全般に同様のセンスアンプ回路を用いた場合に
も、本実施例が適用できることは言うまでもない。
【００４１】また、本実施例ではメモリセルのドレイン
がビット線に接続されているとデータ”１”、接続され
てないとデータ”０”としたが、センスアンプ回路の極
性を反対にすること、あるいは出力バッファ回路の極性
を反対にすることで、ビット線に接続されているとデー
タ”０”、接続されてないとデータ”１”としても本実
施例が適用できる。
がビット線に接続されているとデータ”１”、接続され
てないとデータ”０”としたが、センスアンプ回路の極
性を反対にすること、あるいは出力バッファ回路の極性
を反対にすることで、ビット線に接続されているとデー
タ”０”、接続されてないとデータ”１”としても本実
施例が適用できる。
【００４２】（第２の実施例の形態）図４は、本発明の
第二の実施例に係る不揮発性半導体記憶装置の回路図で
ある。この第二の実施例は、第一の実施例同様にコンタ
クト方式のマスクＲＯＭで、図１と同一部分には同一符
号を付し、異なる部分についてのみ構成を説明する。
第二の実施例に係る不揮発性半導体記憶装置の回路図で
ある。この第二の実施例は、第一の実施例同様にコンタ
クト方式のマスクＲＯＭで、図１と同一部分には同一符
号を付し、異なる部分についてのみ構成を説明する。
【００４３】１３は非選択ビット線を接地電位にするた
めのビット線リセット回路であり、ビット線リセット用
ｎ型ＭＯＳトランジスタ（ＱＤ１〜ＱＤ８）と前記ビッ
ト線リセット用トランジスタの選択手段であるＮＯＲ回
路ＮＲ１及びＮＯＲ回路ＮＲ２で構成される。
めのビット線リセット回路であり、ビット線リセット用
ｎ型ＭＯＳトランジスタ（ＱＤ１〜ＱＤ８）と前記ビッ
ト線リセット用トランジスタの選択手段であるＮＯＲ回
路ＮＲ１及びＮＯＲ回路ＮＲ２で構成される。
【００４４】ＮＯＲ回路ＮＲ１は列選択信号線ＣＢ１と
ＣＢ３を入力とし、論理信号ＲＴ１を出力する。また、
ＮＯＲ回路ＮＲ２は列選択信号線ＣＢ２とＣＢ４を入力
とし、論理信号ＲＴ２を出力する。ビット線リセット用
トランジスタ（ＱＤ１〜ＱＤ８）は、ソースを接地電位
とし、ドレインを対応するビット線（ＢＬ１〜ＢＬ８）
に各々接続しており、ＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７
のゲートはＮＯＲ回路ＮＲ１の論理信号ＲＴ１と接続
し、ＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８のゲートはＮＯＲ
回路ＮＲ２の論理信号ＲＴ２と接続されている。
ＣＢ３を入力とし、論理信号ＲＴ１を出力する。また、
ＮＯＲ回路ＮＲ２は列選択信号線ＣＢ２とＣＢ４を入力
とし、論理信号ＲＴ２を出力する。ビット線リセット用
トランジスタ（ＱＤ１〜ＱＤ８）は、ソースを接地電位
とし、ドレインを対応するビット線（ＢＬ１〜ＢＬ８）
に各々接続しており、ＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７
のゲートはＮＯＲ回路ＮＲ１の論理信号ＲＴ１と接続
し、ＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８のゲートはＮＯＲ
回路ＮＲ２の論理信号ＲＴ２と接続されている。
【００４５】このように、ビット線リセット回路１３の
ＮＯＲ回路ＮＲ１は、隣接していないビット線ＢＬ１，
ＢＬ３，ＢＬ５，ＢＬ７が選択できる列選択信号線ＣＢ
１，ＣＢ３を入力としている。また、出力の論理信号Ｒ
Ｔ１は、入力である列選択信号線ＣＢ１，ＣＢ３で選択
できるビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７上に配
置されたビット線リセット用トランジスタＱＤ１，ＱＤ
３，ＱＤ５，ＱＤ７のゲートに接続されている。同様に
ＮＯＲ回路ＮＲ２も、隣接していないビット線ＢＬ２，
ＢＬ４，ＢＬ６，ＢＬ８が選択できる列選択信号線ＣＢ
２，ＣＢ４を入力としている。また、出力の論理信号Ｒ
Ｔ２は、入力である列選択信号線ＣＢ２，ＣＢ４で選択
できるビット線ＢＬ２，ＢＬ４．ＢＬ６，ＢＬ８上に配
置されたビット線リセット用トランジスタＱＤ２，ＱＤ
４，ＱＤ６，ＱＤ８のゲートに接続されている。
ＮＯＲ回路ＮＲ１は、隣接していないビット線ＢＬ１，
ＢＬ３，ＢＬ５，ＢＬ７が選択できる列選択信号線ＣＢ
１，ＣＢ３を入力としている。また、出力の論理信号Ｒ
Ｔ１は、入力である列選択信号線ＣＢ１，ＣＢ３で選択
できるビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７上に配
置されたビット線リセット用トランジスタＱＤ１，ＱＤ
３，ＱＤ５，ＱＤ７のゲートに接続されている。同様に
ＮＯＲ回路ＮＲ２も、隣接していないビット線ＢＬ２，
ＢＬ４，ＢＬ６，ＢＬ８が選択できる列選択信号線ＣＢ
２，ＣＢ４を入力としている。また、出力の論理信号Ｒ
Ｔ２は、入力である列選択信号線ＣＢ２，ＣＢ４で選択
できるビット線ＢＬ２，ＢＬ４．ＢＬ６，ＢＬ８上に配
置されたビット線リセット用トランジスタＱＤ２，ＱＤ
４，ＱＤ６，ＱＤ８のゲートに接続されている。
【００４６】この構成によって、選択するビット線に接
続されている列選択信号線が”Ｈ”レベルになると同時
に、前記列選択信号線を入力とするＮＯＲ回路に接続さ
れているビット線リセット用トランジスタは非導通状態
となり、選択ビット線の充電が可能になる。しかも、前
記選択ビット線以外の列選択信号線を入力とするＮＯＲ
回路に接続されているビット線リセット用トランジスタ
は導通状態のため、前記ビット線リセット用トランジス
タを介して接続されているビット線の電荷が放電され接
地電位になる。すなわち、選択ビット線のプリチャージ
前に、選択ビット線に隣接するビット線の電荷が放電さ
れ接地電位になるため、隣接ビット線間で生じるカップ
リングや非選択ビット線からの電荷の一斉放電によって
生じる接地電位の変動を抑制できる構成になっている。
続されている列選択信号線が”Ｈ”レベルになると同時
に、前記列選択信号線を入力とするＮＯＲ回路に接続さ
れているビット線リセット用トランジスタは非導通状態
となり、選択ビット線の充電が可能になる。しかも、前
記選択ビット線以外の列選択信号線を入力とするＮＯＲ
回路に接続されているビット線リセット用トランジスタ
は導通状態のため、前記ビット線リセット用トランジス
タを介して接続されているビット線の電荷が放電され接
地電位になる。すなわち、選択ビット線のプリチャージ
前に、選択ビット線に隣接するビット線の電荷が放電さ
れ接地電位になるため、隣接ビット線間で生じるカップ
リングや非選択ビット線からの電荷の一斉放電によって
生じる接地電位の変動を抑制できる構成になっている。
【００４７】以上のように構成された不揮発性半導体記
憶装置について、２行２列目のメモリセルＭ（２，２）
のデータを読み出す動作を図５のタイミング図を用いて
以下に説明する。
憶装置について、２行２列目のメモリセルＭ（２，２）
のデータを読み出す動作を図５のタイミング図を用いて
以下に説明する。
【００４８】まず、行デコーダ５により２行目に対応す
るワード線Ｗ２を”Ｈ”レベルにし、メモリセルＭ
（２，２）を含む２行目のメモリセルＭのゲートを導通
させる。且つ、第一の列デコーダ１１と第二の列デコー
ダ６により２列目に対応する第一の列選択信号線ＣＣ１
と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビッ
ト線選択トランジスタＱＢ２を導通させ、センスアンプ
回路９の接地用トランジスタＱＮ１を非導通にする。こ
れによって、メモリセルＭ（２，２）が選択される。
るワード線Ｗ２を”Ｈ”レベルにし、メモリセルＭ
（２，２）を含む２行目のメモリセルＭのゲートを導通
させる。且つ、第一の列デコーダ１１と第二の列デコー
ダ６により２列目に対応する第一の列選択信号線ＣＣ１
と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビッ
ト線選択トランジスタＱＢ２を導通させ、センスアンプ
回路９の接地用トランジスタＱＮ１を非導通にする。こ
れによって、メモリセルＭ（２，２）が選択される。
【００４９】また、ビット線リセット回路１３では、Ｎ
ＯＲ回路ＮＲ２の入力であるＣＢ２が”Ｈ”レベル，Ｃ
Ｂ４が”Ｌ”レベルとなるため、出力である論理信号Ｒ
Ｔ２が”Ｌ”レベルとなり、ビット線リセットトランジ
スタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が非導通となる。
一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１及びＣＢ３
は”Ｌ”レベルのため、出力である論理信号ＲＴ１が”
Ｈ”となり、ビット線リセットトランジスタＱＤ１，Ｑ
Ｄ３，ＱＤ５，ＱＤ７が導通し、ビット線ＢＬ１，ＢＬ
３，ＢＬ５，ＢＬ７に溜まっていた電荷が放電され接地
電位となる。
ＯＲ回路ＮＲ２の入力であるＣＢ２が”Ｈ”レベル，Ｃ
Ｂ４が”Ｌ”レベルとなるため、出力である論理信号Ｒ
Ｔ２が”Ｌ”レベルとなり、ビット線リセットトランジ
スタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が非導通となる。
一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１及びＣＢ３
は”Ｌ”レベルのため、出力である論理信号ＲＴ１が”
Ｈ”となり、ビット線リセットトランジスタＱＤ１，Ｑ
Ｄ３，ＱＤ５，ＱＤ７が導通し、ビット線ＢＬ１，ＢＬ
３，ＢＬ５，ＢＬ７に溜まっていた電荷が放電され接地
電位となる。
【００５０】その後、プリチャージ信号ＶＰがプリチャ
ージ時間（ｔ0＋ｔ1−ｔ3）の間”Ｌ”レベルとなる。
それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１
の出力もｔ0＋ｔ1−ｔ3の期間”Ｌ”レベルとなるの
で、導通したビット線選択用トランジスタＱＢ２の接続
されたビット線ＢＬ２は、プリチャージ用トランジスタ
ＱＰ１を介して所定電位まで充電される。プリチャージ
時間において、ｔ0はビット線ＢＬ２を充電するために
要する時間、ｔ1はビット線選択トランジスタＱＢ２を
充電するために要する時間、ｔ3は従来の構成において
ビット線に溜った電荷の放電によって生じるカップリン
グ及び接地電位変動に対応して要していた時間でありｔ
0の中に加味されていた時間である。
ージ時間（ｔ0＋ｔ1−ｔ3）の間”Ｌ”レベルとなる。
それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１
の出力もｔ0＋ｔ1−ｔ3の期間”Ｌ”レベルとなるの
で、導通したビット線選択用トランジスタＱＢ２の接続
されたビット線ＢＬ２は、プリチャージ用トランジスタ
ＱＰ１を介して所定電位まで充電される。プリチャージ
時間において、ｔ0はビット線ＢＬ２を充電するために
要する時間、ｔ1はビット線選択トランジスタＱＢ２を
充電するために要する時間、ｔ3は従来の構成において
ビット線に溜った電荷の放電によって生じるカップリン
グ及び接地電位変動に対応して要していた時間でありｔ
0の中に加味されていた時間である。
【００５１】ビット線ＢＬ２の充電後、選択されたメモ
リセルＭ（２，２）のドレインがビット線ＢＬ２に接続
されていないため、メモリセルＭ（２，２）のドレイン
を介してビット線ＢＬ２の電荷は放電されることなく、
センスアンプ回路９の出力データＶＳ１は一定時間ｔ4
後に”Ｌ”レベルに確定する。
リセルＭ（２，２）のドレインがビット線ＢＬ２に接続
されていないため、メモリセルＭ（２，２）のドレイン
を介してビット線ＢＬ２の電荷は放電されることなく、
センスアンプ回路９の出力データＶＳ１は一定時間ｔ4
後に”Ｌ”レベルに確定する。
【００５２】一方、センスアンプ回路１０では第一の列
選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信
号反転用インバータＩＶ３を介したＱＮ２のゲートは”
Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態
になる。また、プリチャージ信号ＶＰはプリチャージ時
間（ｔ0＋ｔ1−ｔ3）の間”Ｌ”レベルとなるため、プ
リチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。その
ため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのまま
で、プリチャージ用トランジスタＱＰ２は非導通とな
り、且つ、接点４の電位は接地用トランジスタＱＮ２を
介して接地電位となる。
選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信
号反転用インバータＩＶ３を介したＱＮ２のゲートは”
Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態
になる。また、プリチャージ信号ＶＰはプリチャージ時
間（ｔ0＋ｔ1−ｔ3）の間”Ｌ”レベルとなるため、プ
リチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。その
ため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのまま
で、プリチャージ用トランジスタＱＰ２は非導通とな
り、且つ、接点４の電位は接地用トランジスタＱＮ２を
介して接地電位となる。
【００５３】従って、センスアンプ回路１０のインバー
タＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定す
る。
タＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定す
る。
【００５４】この結果、論理積回路ＡＤ１の入力は、Ｖ
Ｓ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理
積データＶＤは”Ｌ”レベルを出力し、出力バッファ回
路１２からは、センスアンプ回路９の出力ＶＳ１と同位
相の”Ｌ”レベルの最終出力データＶＯが出力される。
Ｓ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理
積データＶＤは”Ｌ”レベルを出力し、出力バッファ回
路１２からは、センスアンプ回路９の出力ＶＳ１と同位
相の”Ｌ”レベルの最終出力データＶＯが出力される。
【００５５】以上のように、ビット線ＢＬ２を選択する
ためにビット線選択トランジスタＱＢ２に接続されてい
る第二の列選択信号線ＣＢ２が”Ｈ”レベルになると同
時に、ビット線リセット回路１３のうち列選択信号線Ｃ
Ｂ２を入力とするＮＯＲ回路ＮＲ２の一方の入力が”
Ｈ”レベルとなる。それに伴い、出力である論理信号Ｒ
Ｔ２が”Ｌ”レベルとなり接続されているビット線リセ
ット用トランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が
非導通状態となり、選択ビット線ＢＬ２が充電される。
一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１およびＣＢ
３の電位は”Ｌ”レベルとなっているため、出力である
論理信号ＲＴ１は”Ｈ”レベルとなり接続されているビ
ット線リセット用トランジスタＱＤ１，ＱＤ３，ＱＤ
５，ＱＤ７が導通状態となり、ビット線ＢＬ１，ＢＬ
３，ＢＬ５，ＢＬ７に溜った電荷が放電され接地電位と
なる。このようにプリチャージ前に、ビット線に溜まっ
た電荷が放電され接地電位になるので、従来の構成にお
いて生じていた隣接ビット線ＢＬ１およびＢＬ３のドレ
インからの放電によって生じるカップリングや同一ワー
ド線Ｗ２上の複数のメモリセルが同時に導通状態になる
ことによって生じる接地電位の変動が抑えられる。従っ
て、従来カップリングや接地電位変動によって要したプ
リチャージ時間ｔ3の削減によりプリチャージ時間が短
縮され、不揮発性半導体記憶装置のデータ出力の高速化
が実現できる。
ためにビット線選択トランジスタＱＢ２に接続されてい
る第二の列選択信号線ＣＢ２が”Ｈ”レベルになると同
時に、ビット線リセット回路１３のうち列選択信号線Ｃ
Ｂ２を入力とするＮＯＲ回路ＮＲ２の一方の入力が”
Ｈ”レベルとなる。それに伴い、出力である論理信号Ｒ
Ｔ２が”Ｌ”レベルとなり接続されているビット線リセ
ット用トランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が
非導通状態となり、選択ビット線ＢＬ２が充電される。
一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１およびＣＢ
３の電位は”Ｌ”レベルとなっているため、出力である
論理信号ＲＴ１は”Ｈ”レベルとなり接続されているビ
ット線リセット用トランジスタＱＤ１，ＱＤ３，ＱＤ
５，ＱＤ７が導通状態となり、ビット線ＢＬ１，ＢＬ
３，ＢＬ５，ＢＬ７に溜った電荷が放電され接地電位と
なる。このようにプリチャージ前に、ビット線に溜まっ
た電荷が放電され接地電位になるので、従来の構成にお
いて生じていた隣接ビット線ＢＬ１およびＢＬ３のドレ
インからの放電によって生じるカップリングや同一ワー
ド線Ｗ２上の複数のメモリセルが同時に導通状態になる
ことによって生じる接地電位の変動が抑えられる。従っ
て、従来カップリングや接地電位変動によって要したプ
リチャージ時間ｔ3の削減によりプリチャージ時間が短
縮され、不揮発性半導体記憶装置のデータ出力の高速化
が実現できる。
【００５６】なお、本実施例においては、ビット線リセ
ット回路の構成が１列置きに配置されたビット線を接地
電位にできるようになっているが、隣接するビット線に
よって生じるカップリングを抑制するのであれば、少な
くとも選択ビット線に隣接する非選択ビット線の電荷を
放電して接地電位にできる構成になっていれば良い。例
えば、選択ビット線がＢＬ２の場合、ビット線リセット
回路により選択ビット線ＢＬ２に隣接するＢＬ１および
ＢＬ３を接地電位にできる構成になっていれば良い。
ット回路の構成が１列置きに配置されたビット線を接地
電位にできるようになっているが、隣接するビット線に
よって生じるカップリングを抑制するのであれば、少な
くとも選択ビット線に隣接する非選択ビット線の電荷を
放電して接地電位にできる構成になっていれば良い。例
えば、選択ビット線がＢＬ２の場合、ビット線リセット
回路により選択ビット線ＢＬ２に隣接するＢＬ１および
ＢＬ３を接地電位にできる構成になっていれば良い。
【００５７】また、本実施例ではビット線リセット用ト
タンジスタの選択手段としてＮＯＲ回路を用いて説明し
たが、少なくとも選択ビット線に接続されているビット
線リセット用トランジスタを非導通状態とし、且つ、前
記選択ビット線に隣接する非選択ビット線に接続されて
いるビット線リセット用トランジスタを導通状態にでき
る選択手段であれば同様な効果が得られる。例えば、ビ
ット線リセット用トランジスタの選択手段として、イン
バータ，ＯＲ回路，ＯＲ回路とインバータの組合せ回
路，ＮＯＲ回路とインバータの組合せ回路，ＡＮＤ回路
とインバータの組合せ回路あるいはＮＡＮＤ回路とイン
バータの組合せ回路等を用いても、列選択信号線との接
続及びビット線リセット用トランジスタとの接続を考慮
すれば、選択ビット線に接続されているビット線リセッ
ト用トランジスタは非導通状態とし、且つ、前記選択ビ
ット線に隣接する非選択ビット線に接続されているビッ
ト線リセット用トランジスタは導通状態にでき、選択ビ
ット線に隣接する非選択ビット線を接地電位にすること
ができる。
タンジスタの選択手段としてＮＯＲ回路を用いて説明し
たが、少なくとも選択ビット線に接続されているビット
線リセット用トランジスタを非導通状態とし、且つ、前
記選択ビット線に隣接する非選択ビット線に接続されて
いるビット線リセット用トランジスタを導通状態にでき
る選択手段であれば同様な効果が得られる。例えば、ビ
ット線リセット用トランジスタの選択手段として、イン
バータ，ＯＲ回路，ＯＲ回路とインバータの組合せ回
路，ＮＯＲ回路とインバータの組合せ回路，ＡＮＤ回路
とインバータの組合せ回路あるいはＮＡＮＤ回路とイン
バータの組合せ回路等を用いても、列選択信号線との接
続及びビット線リセット用トランジスタとの接続を考慮
すれば、選択ビット線に接続されているビット線リセッ
ト用トランジスタは非導通状態とし、且つ、前記選択ビ
ット線に隣接する非選択ビット線に接続されているビッ
ト線リセット用トランジスタは導通状態にでき、選択ビ
ット線に隣接する非選択ビット線を接地電位にすること
ができる。
【００５８】また、本実施例ではコンタクト方式のマス
クＲＯＭのデータ読み出しにプリチャージ型のセンスア
ンプ回路を用いた一例を示したが、不揮発性の半導体記
憶装置全般に同様のセンスアンプ回路を用いた場合に
も、本実施例が適用できることは言うまでもない。
クＲＯＭのデータ読み出しにプリチャージ型のセンスア
ンプ回路を用いた一例を示したが、不揮発性の半導体記
憶装置全般に同様のセンスアンプ回路を用いた場合に
も、本実施例が適用できることは言うまでもない。
【００５９】さらに、本実施例ではメモリセルのドレイ
ンがビット線に接続されているとデータ”１”、接続さ
れてないとデータ”０”としたが、センスアンプ回路の
極性を反対にすること、あるいは出力バッファ回路の極
性を反対にすることで、ビット線に接続されているとデ
ータ”０”、接続されてないとデータ”１”としても本
実施例が適用できる。
ンがビット線に接続されているとデータ”１”、接続さ
れてないとデータ”０”としたが、センスアンプ回路の
極性を反対にすること、あるいは出力バッファ回路の極
性を反対にすることで、ビット線に接続されているとデ
ータ”０”、接続されてないとデータ”１”としても本
実施例が適用できる。
【００６０】
【発明の効果】以上のように、本発明によれば、センス
アンプ回路に列デコード機能を付加した構成により、ビ
ット線選択トランジスタの直列接続段数が削減できる。
それに伴い、削減できたビット線選択トランジスタの抵
抗及び容量を充電するために要していたプリチャージ時
間を短縮できるので、従来よりも高速な読み出し動作が
可能となる。弊社の0.5μｍルールの製造プロセスでビ
ット線容量が2pFの場合、回路シミレーションによる
と、従来に対しプリチャージ時間を約５０％短縮でき、
不揮発性半導体記憶装置の読み出し時間を従来より約４
０％高速にできる。
アンプ回路に列デコード機能を付加した構成により、ビ
ット線選択トランジスタの直列接続段数が削減できる。
それに伴い、削減できたビット線選択トランジスタの抵
抗及び容量を充電するために要していたプリチャージ時
間を短縮できるので、従来よりも高速な読み出し動作が
可能となる。弊社の0.5μｍルールの製造プロセスでビ
ット線容量が2pFの場合、回路シミレーションによる
と、従来に対しプリチャージ時間を約５０％短縮でき、
不揮発性半導体記憶装置の読み出し時間を従来より約４
０％高速にできる。
【００６１】また、ビット線リセット回路を付加した構
成により、プリチャージ前に所定の非選択ビット線の電
位を接地電位にすることができるので、選択ビット線と
隣接する非選択ビット線間で生じるカップリングが抑え
られ、且つ、各ビット線に充電された電荷が一斉に放電
されることによって生じる接地電位の変動も抑えられ
る。このカップリングや接地電位変動の抑制によって、
プリチャージ時間の短縮が図られ、従来よりも高速な読
み出し動作が可能となる。弊社の回路シミレーションに
よると、前記センスアンプ回路に列デコード機能を付加
した不揮発性半導体記憶装置の読み出し時間をさらに約
１０％高速化することができる。
成により、プリチャージ前に所定の非選択ビット線の電
位を接地電位にすることができるので、選択ビット線と
隣接する非選択ビット線間で生じるカップリングが抑え
られ、且つ、各ビット線に充電された電荷が一斉に放電
されることによって生じる接地電位の変動も抑えられ
る。このカップリングや接地電位変動の抑制によって、
プリチャージ時間の短縮が図られ、従来よりも高速な読
み出し動作が可能となる。弊社の回路シミレーションに
よると、前記センスアンプ回路に列デコード機能を付加
した不揮発性半導体記憶装置の読み出し時間をさらに約
１０％高速化することができる。
【図１】本発明の第一の実施例に係る不揮発性半導体記
憶装置の要部構成を示す回路図
憶装置の要部構成を示す回路図
【図２】本発明の第一の実施例に係る不揮発性半導体記
憶装置におけるデータ読み出し動作を示す第一のタイミ
ング図
憶装置におけるデータ読み出し動作を示す第一のタイミ
ング図
【図３】本発明の第一の実施例に係る不揮発性半導体記
憶装置におけるデータ読み出し動作を示す第二のタイミ
ング図
憶装置におけるデータ読み出し動作を示す第二のタイミ
ング図
【図４】本発明の第二の実施例に係る不揮発性半導体記
憶装置の要部構成を示す回路図
憶装置の要部構成を示す回路図
【図５】本発明の第二の実施例に係る不揮発性半導体記
憶装置におけるデータ読み出し動作を示すタイミング図
憶装置におけるデータ読み出し動作を示すタイミング図
【図６】従来例に係る不揮発性半導体記憶装置の要部構
成を示す回路図
成を示す回路図
【図７】従来例に係る不揮発性半導体記憶装置における
データ読み出し動作を示す第一のタイミング図
データ読み出し動作を示す第一のタイミング図
【図８】従来例に係る不揮発性半導体記憶装置における
データ読み出し動作を示す第二のタイミング図
データ読み出し動作を示す第二のタイミング図
１ メモリセルアレイ ２ 個別ビット線選択回路 ５ 行デコーダ ６ 第二の列デコーダ ８ プリチャージ信号発生回路 ９，１０ センスアンプ回路（データ読み出し回路） １１ 第一の列デコーダ １２ 出力バッファ回路 １３ ビット線リセット回路
Claims (5)
- 【請求項１】不揮発性のメモリセルアレイが形成された
半導体記憶装置において、ビット線を選択する回路とし
て、第一の列デコーダに接続された複数個のセンスアン
プ回路と、第二の列デコーダに接続されたビット線選択
トランジスタからなる個別ビット線選択回路を備え、前
記ビット線選択トランジスタのソースが各ビット線に接
続され、しかも、ドレインの共通接続点の数が前記セン
スアンプ回路の個数と同数になるように前記ビット線選
択トランジスタのドレインが複数個毎に共通接続され、
且つ、前記ビット線選択トランジスタの共通接続点が前
記センスアンプ回路に各々接続されていることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】不揮発性のメモリセルアレイが形成された
半導体記憶装置において、ビット線を選択する回路とし
て、第一の列デコーダに接続された第一及び第二のセン
スアンプ回路と第二の列デコーダに接続されたビット線
選択トランジスタからなる個別ビット線選択回路を備
え、前記ビット線選択トランジスタのソースが各ビット
線に接続され、しかも、複数個の前記ビット線選択トラ
ンジスタのドレインが第一及び第二の共通接続点で接続
され、且つ、前記第一及び第二の共通接続点が前記第一
及び第二のセンスアンプ回路に各々接続されていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項３】不揮発性のメモリセルアレイが形成された
半導体記憶装置において、ビット線を選択する回路とし
て、第一の列デコーダに接続された複数個のセンスアン
プ回路と、第二の列デコーダに接続されたビット線選択
トランジスタからなる個別ビット線選択回路を備え、ビ
ット線のプリチャージ時間が選択するビット線を充電す
るために要する時間と前記ビット線選択トランジスタを
充電するために要する時間からなることを特徴とする不
揮発性半導体記憶装置。 - 【請求項４】不揮発性のメモリセルアレイが形成された
半導体記憶装置において、非選択ビット線を接地する回
路として、各ビット線に接続されたビット線リセット用
トランジスタと複数個の選択手段からなるビット線リセ
ット回路を備え、前記ビット線リセット回路により少な
くとも選択ビット線に隣接する非選択ビット線の電荷が
放電され接地電位になることを特徴とする不揮発性半導
体記憶装置。 - 【請求項５】不揮発性のメモリセルアレイが形成された
半導体記憶装置において、非選択ビット線を接地する回
路として、各ビット線に接続されたビット線リセット用
トランジスタと複数個の選択手段からなるビット線リセ
ット回路を備え、前記選択手段の入力には列選択信号線
が接続され、且つ、出力には前記ビット線リセット用ト
ランジスタが接続されており、少なくとも前記選択手段
によって選択ビット線に接続されている前記ビット線リ
セット用トランジスタは非導通状態となり、且つ、前記
選択ビット線に隣接する非選択ビット線に接続されてい
る前記ビット線リセット用トランジスタは導通状態とな
ることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10669696A JP3586966B2 (ja) | 1996-04-26 | 1996-04-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10669696A JP3586966B2 (ja) | 1996-04-26 | 1996-04-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293389A true JPH09293389A (ja) | 1997-11-11 |
| JP3586966B2 JP3586966B2 (ja) | 2004-11-10 |
Family
ID=14440197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10669696A Expired - Fee Related JP3586966B2 (ja) | 1996-04-26 | 1996-04-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586966B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018600A (ja) * | 2005-07-07 | 2007-01-25 | Toshiba Corp | 半導体記憶装置 |
| JP2007514268A (ja) * | 2003-12-16 | 2007-05-31 | フリースケール セミコンダクター インコーポレイテッド | コンパイラによりプログラム可能な高速アクセスタイミングを有する低電力メモリ |
| EP2381450A1 (en) | 2010-04-16 | 2011-10-26 | Fujitsu Semiconductor Limited | Semiconductor memory |
| KR20120137262A (ko) * | 2011-06-10 | 2012-12-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1996
- 1996-04-26 JP JP10669696A patent/JP3586966B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514268A (ja) * | 2003-12-16 | 2007-05-31 | フリースケール セミコンダクター インコーポレイテッド | コンパイラによりプログラム可能な高速アクセスタイミングを有する低電力メモリ |
| JP2007018600A (ja) * | 2005-07-07 | 2007-01-25 | Toshiba Corp | 半導体記憶装置 |
| EP2381450A1 (en) | 2010-04-16 | 2011-10-26 | Fujitsu Semiconductor Limited | Semiconductor memory |
| EP2466589A1 (en) | 2010-04-16 | 2012-06-20 | Fujitsu Semiconductor Limited | Semiconductor memory |
| EP2466588A1 (en) | 2010-04-16 | 2012-06-20 | Fujitsu Semiconductor Limited | Semiconductor memory |
| US8385128B2 (en) | 2010-04-16 | 2013-02-26 | Fujitsu Semiconductor Limited | Semiconductor memory |
| US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
| KR20120137262A (ko) * | 2011-06-10 | 2012-12-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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| Publication number | Publication date |
|---|---|
| JP3586966B2 (ja) | 2004-11-10 |
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