JP3586966B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3586966B2 JP3586966B2 JP10669696A JP10669696A JP3586966B2 JP 3586966 B2 JP3586966 B2 JP 3586966B2 JP 10669696 A JP10669696 A JP 10669696A JP 10669696 A JP10669696 A JP 10669696A JP 3586966 B2 JP3586966 B2 JP 3586966B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- circuit
- sense amplifier
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に高速データ読み出し回路を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図６に、従来の不揮発性半導体記憶装置の回路図の一例を示す。この従来例は、コンタクト方式のマスクＲＯＭで、メモリセルトランジスタのドレインとビット線との接続の有無によりＲＯＭデータが”１”または”０”になるものである。
【０００３】
図６において、１はメモリセルアレイで、ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，１〜８）がｍ行８列のマトリックス状にアレイ配置されていることにより構成され、●はメモリセルのドレインがビット線（ＢＬ１〜ＢＬ８）に接続されていることを表し、○はメモリセルのドレインが開放状態であることを表す。各メモリセルＭのゲートは、行デコーダ５に接続されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に対応したワード線にそれぞれ接続されており、ソースは接地電位になっている。
【０００４】
２Ａはビット線選択回路で、数本のビット線を選択するための選択回路部分と各ビット線を選択するための選択回路部分で構成されている。数本のビット線を選択する選択回路部分には、ｎ型ＭＯＳトランジスタの集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）が配置されており、各ビット線を選択するための選択回路部分には、ｎ型ＭＯＳトランジスタであるビット線選択トランジスタ（ＱＢ１〜ＱＢ８）が配置されている。集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）のゲートは、第一の列デコーダ１１に接続されている第一の列選択信号線（ＣＣ１，ＣＣ２）に各々接続されており、ドレインはデータ出力用の接点１４で共通に接続されている。ビット線選択トランジスタ（ＱＢ１〜ＱＢ８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に各々接続され、ゲートは、第二の列デコーダ６に接続されている第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち各選択列に対応した列選択信号線に各々接続されている。すなわち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ２とＱＢ６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４とＱＢ８のゲートが接続されている。そして、ＱＢ１〜ＱＢ４のドレインはＱＣ１のソースに、ＱＢ５〜ＱＢ８のドレインはＱＣ２のソースにそれぞれ接続されている。
【０００５】
８はプリチャージ信号発生回路であり、メモリセルアレイ１に書き込まれているデータの読み出し開始から所定時間”Ｌ”レベルとなるプリチャージ信号ＶＰを発生し、センスアンプ回路１５に接続されている。
【０００６】
センスアンプ回路１５は、半導体記憶装置のデータ読み出し回路として従来よく用いられている構成で、ｐ型ＭＯＳトランジスタであるプリチャージ用トランジスタＱＰ３とインバータＩＶ５からなり、プリチャージ用トランジスタＱＰ３はソースを電源電位とし、ゲートをプリチャージ信号発生回路８に、ドレインを前記接点１４に接続している。またインバータＩＶ５は入力を前記接点１４に接続し、出力として出力データＶＳ３が出力される。
【０００７】
１２は出力バッファ回路であり、前記センスアンプ回路１５から出力される出力データＶＳ３を入力とし、ＶＳ３と同位相の最終出力データＶＯを出力する。
【０００８】
以上のように構成された不揮発性半導体記憶装置におけるデータ読み出し動作をタイミング図を用いて説明する。図７は、１行１列目のメモリセルＭ（１，１）のデータを読み出す場合のタイミング図である。
【０００９】
まず、行デコーダ５により１行目に対応するワード線Ｗ１を”Ｈ”レベルにすると共に、第一の列デコーダ１１と第二の列デコーダ６により１列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ１を”Ｈ”レベルにし、集合ビット線選択トランジスタＱＣ１とビット線選択トランジスタＱＢ１を導通させる。
【００１０】
さらに、ワード線Ｗ１，第一の列選択信号線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベルになった後に、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１＋ｔ２）の間”Ｌ”レベルとなるので、導通した集合ビット線選択トランジスタＱＣ１とビット線選択トランジスタＱＢ１で選択されたビット線ＢＬ１はプリチャージ用トランジスタＱＰ３を介して所定電位まで充電される。プリチャージ時間において、ｔ０はビット線ＢＬ１を充電するために要する時間、ｔ１はビット線選択トランジスタＱＢ１を充電するために要する時間、ｔ２は集合ビット線選択トランジスタＱＣ１を充電するために要する時間である。
【００１１】
選択されたメモリセルＭ（１，１）は、ドレインがビット線ＢＬ１に接続されていないので、ビット線ＢＬ１の充電後、メモリセルＭ（１，１）を介してビット線ＢＬ１の電荷は放電されること無く、センスアンプ回路１５の出力データＶＳ３は一定時間ｔ４後に”Ｌ”レベルに確定し、出力バッファ回路１２からＶＳ３と同位相で”Ｌ”レベルの最終出力データＶＯを出力する。
【００１２】
また、メモリセルＭ（１，２）のようにドレインがビット線ＢＬ２に接続されている場合には、図８に示すように、ビット線ＢＬ２の充電後、メモリセルＭ（１，２）を介してビット線ＢＬ２の電荷は放電され、センスアンプ回路１５の出力データＶＳ３は一定時間ｔ４後に”Ｈ”レベルに確定し、出力バッファ回路１２からＶＳ３と同位相で”Ｈ”レベルの最終出力データＶＯを出力する。
【００１３】
【発明が解決しようとする課題】
しかしながら上記従来の不揮発性半導体記憶装置では以下のような問題がある。
【００１４】
１ビットのデータ出力を一つのセンスアンプ回路１５だけで行う構成になっているため、ビット線とセンスアンプ回路の間のビット線選択回路２Ａにはビット線を選択するためのトランジスタとして集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）とビット線選択トランジスタ（ＱＢ１〜ＱＢ８）が直列的に配置接続されている。そのため、例えば選択しセンスアンプ回路１５からビット線ＢＬ１をプリチャージする場合、ビット線ＢＬ１のプリチャージに要する時間ｔ０以外に、ビット線選択トランジスタＱＢ１の抵抗及びソース容量，ドレイン容量の充電に要する時間ｔ１と集合ビット線選択トランジスタＱＣ１の抵抗及びソース容量，ドレイン容量の充電に要する時間ｔ２がかかり、直列接続されたビット線選択用のトランジスタの段数の数と比例してプリチャージする時間が必要となっていた。特に、低電圧系の回路に用いる場合にはトランジスタ抵抗が増大し、プリチャージ時間も増大していた。そのため、不揮発性半導体記憶装置のデータ出力の高速化が困難になるという問題があった。
【００１５】
一方、ビット線選択用のトランジスタの段数を減らす方法として、集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）をなくし、その変わりに第二の列選択信号線を４本（ＣＢ１〜ＣＢ４）から８本にして各ビット線を直接センスアンプ回路に接続する回路が考えられるが、この場合第二の列デコーダの規模が大きくなり、且つ、センスアンプ回路に接続されている負荷が大きくなることによる高速性の低下が問題となる。
【００１６】
また、ドレインがビット線に接続されていないメモリセルを選択した場合、ビット線に電荷が溜まった状態となり、次に選択するメモリセルの行上にドレインがビット線に接続されたメモリセルがあるとビット線間のカップリングや接地電位の変動を生じることがある。例えば、まずメモリセルＭ（１，１）を選択した場合、メモリセルＭ（１，１）のドレインはビット線ＢＬ１に接続されていないため、電荷は放電されず溜まった状態となる。次に、メモリセルＭ（２，２）を選択すると、集合ビット線選択トランジスタＱＣ１とビット線選択トランジスタＱＢ２が導通状態になり、プリチャージ用トランジスタＱＰ３を通じてビット線ＢＬ２が充電されていく。この時点で、ワード線Ｗ２が”Ｈ”レベルになると、メモリセルＭ（２，１）のドレインがビット線ＢＬ１に接続されているため、ビット線ＢＬ１に溜まっていた電荷がメモリセルＭ（２，１）を介して放電され、ビット線ＢＬ１とＢＬ２の配線間容量に充電されていた電荷が変動しカップリングが生じる。すなわち、ビット線ＢＬ２が充電されていく過程で、ビット線ＢＬ１の電荷が放電されると、ＢＬ１とＢＬ２の配線間容量に充電されていた電荷が下がり、それに伴い選択ビット線ＢＬ２の電荷が一時的に下がってしまう。従って、選択ビット線ＢＬ２のプリチャージ時間として、隣接するビット線とのカップリングによって生じる電荷の低下を回復するための時間を加味する必要がある。また、ワード線Ｗ２行上のように、同一ワード線上にドレインがビット線に接続されているメモリセルが複数個あり、且つ、各ビット線に電荷が溜まっている場合、各ビット線のメモリセルを介してビット線に溜まっていた電荷が一斉に放電されるため、接地電位が一時的に上がり接地電位が変動する。従って、選択ビット線ＢＬ２のプリチャージ時間として、電荷の一斉放電によって上昇した接地電位が接地電位になるまでの時間を加味する必要がある。このように、選択ビット線のプリチャージ時間として、隣接するビット線との間で生じるカップリングや非選択ビット線からの電荷の一斉放電による接地電位の変動を考慮したプリチャージ時間が必要となり、不揮発性半導体記憶装置のデータ出力の高速化が困難になるという問題があった。
【００１７】
本発明は上記のような問題を鑑み、プリチャージ時間が短縮できる高速データ読み出し回路を有する不揮発性半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、不揮発性半導体記憶装置において、１ビットのデータ出力に複数個のセンスアンプ回路を用い、且つ、前記各センスアンプ回路に列デコード機能を付加し、プリチャージ信号と列選択信号とに基づいて、各々前記共通接続点のうちの対応する共通接続点を介して、選択されたビット線をプリチャージするプリチャージ用トランジスタを含むようにした構成により、ビット線とセンスアンプ回路間のビット線選択用トランジスタの直列接続段数の削減を図り、それによってビット線のプリチャージ時間を短縮して高速データ読み出しを可能にしたものである。
【００１９】
また、他の本発明は、不揮発性半導体記憶装置において、さらに各ビット線を選択する列選択信号を入力として所定の非選択ビット線の電位を接地電位にできるビット線リセット回路を付加した構成により、ビット線に溜まっていた電荷によって生じるビット線間のカップリングや接地電位の変動を抑制し、それによってビット線のプリチャージ時間を短縮し高速データ読み出しを可能としたものである。
【００２０】
【発明の実施の形態】
（第１の実施例の形態）
図１は、本発明の第一の実施例に係る不揮発性半導体記憶装置の回路図である。この実施例は、従来例と同様にコンタクト方式のマスクＲＯＭで、従来例である図６の構成と同一部分には同一符号を付与している。
【００２１】
従来例と同様に、１はメモリセルアレイで、ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，１〜８）がｍ行８列のマトリックス状にアレイ配置されていることにより構成され、メモリセルトランジスタのドレインとビット線（ＢＬ１〜ＢＬ８）との接続の有無によりＲＯＭデータが ”１”または”０”になるものである。各メモリセルＭのゲートは、行デコーダ５に接続されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に対応したワード線にそれぞれ接続されており、ソースは接地電位になっている。
【００２２】
２は、個別ビット線選択回路で、各ビット線を選択するためのｎ型ＭＯＳトランジスタであるビット線選択トランジスタ（ＱＢ１〜ＱＢ８）が各ビット線に配置されている。ビット線選択トランジスタ（ＱＢ１〜ＱＢ８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に各々接続され、ゲートは、第二の列デコーダ６に接続されている第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち各選択列に対応した列選択信号線に各々接続にされている。すなわち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ２とＱＢ６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４とＱＢ８のゲートが接続されている。そして、ＱＢ１〜ＱＢ４のドレインは接点３に、ＱＢ５〜ＱＢ８のドレインは接点４に共通に接続されている。
【００２３】
８はプリチャージ信号発生回路で、メモリセルアレイ１に書き込まれているデータ読み出し開始から所定時間”Ｌ”レベルとなるプリチャージ信号ＶＰを発生し、出力はインバータ７の入力に接続されており、インバータ７はプリチャージ信号ＶＰの逆位相のプリチャージ反転信号ＶＰＮを出力する。
【００２４】
９及び１０はセンスアンプ回路である。センスアンプ回路９は、ＮＡＮＤ回路ＮＤ１と、プリチャージ用ｐ型ＭＯＳトランジスタＱＰ１と、列選択信号反転用インバータＩＶ１と、出力データ反転用インバータＩＶ２と、接地用ｎ型ＭＯＳトランジスタＱＮ１とで構成されている。ＮＡＮＤ回路ＮＤ１は、前記インバータ７の出力であるプリチャージ反転信号ＶＰＮと第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ１を入力とし、出力をプリチャージ用トランジスタＱＰ１のゲートに接続している。また、プリチャージ用トランジスタＱＰ１のソースは電源電位とし、ドレインを前記ビット線選択トランジスタ（ＱＢ１〜ＱＢ４）のドレイン共通接続点である接点３に接続している。列選択信号反転用インバータＩＶ１は、第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ１を入力とし、第一の列選択信号を反転した出力を接地用トランジスタＱＮ１のゲートに接続している。また、接地用トランジスタＱＮ１のソースは接地電位とし、ドレインは前記接点３に接続されている。出力データ反転用インバータＩＶ２は入力を前記接点３に接続し、出力から出力データＶＳ１が出力される。センスアンプ回路１０もセンスアンプ回路９と同様な構成であり、ＮＡＮＤ回路ＮＤ２と、プリチャージ用トランジスタＱＰ２と、列選択信号反転用インバータＩＶ３と、出力データ反転用インバータＩＶ４と、接地用トランジスタＱＮ２とで構成される。ＮＡＮＤ回路ＮＤ２は、前記インバータ７の出力であるプリチャージ反転信号ＶＰＮと第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ２を入力とし、出力をプリチャージ用トランジスタＱＰ２のゲートに接続している。また、プリチャージ用トランジスタＱＰ２のソースは電源電位とし、ドレインを前記ビット線選択トランジスタ（ＱＢ５〜ＱＢ８）のドレイン共通接続点である接点４に接続されている。列選択信号反転用インバータＩＶ３は、第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ２を入力とし、第一の列選択信号を反転した出力を接地用トランジスタＱＮ２のゲートに接続している。また、接地用トランジスタＱＮ２のソースは接地電位とし、ドレインは前記接点４に接続されている。出力データ反転用インバータＩＶ４は入力を前記接点４に接続し、出力から出力データＶＳ２が出力される。
【００２５】
ＡＤ１は論理積回路で、前記センスアンプ回路９及びセンスアンプ回路１０の出力データＶＳ１，出力データＶＳ２を入力とし、論理積データＶＤを出力する。
【００２６】
１２は出力バッファ回路であり、前記論理積回路ＡＤ１から出力される論理積データＶＤを入力とし、ＶＤと同位相の最終出力データＶＯを出力する。
【００２７】
以上のように構成された不揮発性半導体記憶装置におけるデータ読み出し動作をタイミング図を用いて説明する。図２は、１行１列目のメモリセルＭ（１，１）のデータを読み出す場合のタイミング図である。
【００２８】
まず、行デコーダ５により１行目に対応するワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ（１，１）を含む１行目のメモリセルＭのゲートを導通させる。且つ、第一の列デコーダ１１と第二の列デコーダ６により１列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ１を”Ｈ”レベルにし、ビット線選択トランジスタＱＢ１を導通させ、センスアンプ回路９の接地用トランジスタＱＮ１を非導通にする。これによって、メモリセルＭ（１，１）が選択される。
【００２９】
さらに、ワード線Ｗ１，第一の列選択信号線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベルになった後に、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなる。それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ０＋ｔ１の期間”Ｌ”レベルとなり、導通したビット線選択用トランジスタＱＢ１の接続されたビット線ＢＬ１はプリチャージ用トランジスタＱＰ１を介して所定電位まで充電される。プリチャージ時間において、ｔ０はビット線ＢＬ１を充電するために要する時間、ｔ１はビット線選択用トランジスタＱＢ１を充電するために要する時間である。
【００３０】
ビット線ＢＬ１の充電後、選択されたメモリセルＭ（１，１）のドレインがビット線ＢＬ１に接続されていないため、メモリセルＭ（１，１）のドレインを介してビット線ＢＬ１の電荷は放電されること無く、センスアンプ回路９の出力データＶＳ１は一定時間ｔ４後に”Ｌ”レベルに確定する。
【００３１】
一方、センスアンプ回路１０では第一の列選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信号反転用インバータＩＶ３を介したＱＮ２のゲートは”Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態になる。また、プリチャージ信号ＶＰはプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなるため、プリチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プリチャージ用トランジスタＱＰ２は非導通となり、且つ、接点４の電位は接地用トランジスタＱＮ２を介して接地電位となる。従って、センスアンプ回路１０のインバータＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定する。
【００３２】
この結果、論理積回路ＡＤ１の入力は、ＶＳ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理積データＶＤは”Ｌ”レベルを出力し、出力バッファ回路１２からは、センスアンプ回路９の出力ＶＳ１と同位相の”Ｌ”レベルの最終出力データＶＯが出力される。
【００３３】
図３は、メモリセルＭのドレインがビット線に接続されている１行２列目のメモリセルＭ（１，２）のデータを読み出す場合のタイミング図である。
【００３４】
まず、行デコーダ５により１行目に対応するワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ（１，２）を含む１行目のメモリセルＭのゲートを導通させる。且つ、第一の列デコーダ１１と第二の列デコーダ６により２列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビット線選択トランジスタＱＢ２を導通させ、センスアンプ回路９の接地用トランジスタＱＮ１を非導通にする。これによって、メモリセルＭ（１，２）が選択される。
【００３５】
さらに、ワード線Ｗ１，第一の列選択信号線ＣＣ１及び第二の列選択信号線ＣＢ２が”Ｈ”レベルになった後に、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなる。それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ０＋ｔ１の期間”Ｌ”レベルとなり、導通したビット線選択用トランジスタＱＢ２の接続されたビット線ＢＬ２はプリチャージ用トランジスタＱＰ１を介して所定電位まで充電される。
【００３６】
ビット線ＢＬ２の充電後、選択されたメモリセルＭ（１，２）のドレインがビット線ＢＬ２に接続されているため、メモリセルＭ（１，２）のドレインを介してビット線ＢＬ２の電荷が放電され、センスアンプ回路９の出力データＶＳ１は一定時間ｔ４後に”Ｈ”レベルに確定する。
【００３７】
一方、センスアンプ回路１０では第一の列選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信号反転用インバータＩＶ３を介したＱＮ２のゲートは”Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態になる。また、プリチャージ信号ＶＰはプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなるため、プリチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プリチャージ用トランジスタＱＰ２は非導通となり、且つ、接点４の電位は接地用トランジスタＱＮ２を介して接地電位となる。従って、センスアンプ回路１０のインバータＩＮ４の出力データＶＳ２は”Ｈ”レベルに確定する。
【００３８】
この結果、論理積回路ＡＤ１の入力は、ＶＳ１が”Ｈ”，ＶＳ２が”Ｈ”となり、出力となる論理積データＶＤは”Ｈ”レベルを出力し、出力バッファ回路１２からは、センスアンプ回路９の出力ＶＳ１と同位相の”Ｈ”レベルの最終出力データＶＯが出力される。
【００３９】
以上のように、ビット線選択において、従来の集合ビット線選択トランジスタに代わってセンスアンプ回路で数本のビット線を選択することにより、ビット線選択トランジスタの直列接続段数を減らすことができた。この結果、ビット線選択トランジスタの抵抗，容量の削減ができ、それに伴うプリチャージ時間の短縮が図られ、データ出力の高速化を実現したものである。図５の従来例で言えば、集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）の充電に要した時間ｔ２を削減することができた。しかも、本実施例は、トランジスタ抵抗が増大する低電圧仕様における高速データ読み出しにおいて、さらに顕著な効果を発揮するものである。
【００４０】
なお、本実施例ではコンタクト方式のマスクＲＯＭのデータ読み出しにプリチャージ型のセンスアンプ回路を用いた一例を示したが、不揮発性の半導体記憶装置全般に同様のセンスアンプ回路を用いた場合にも、本実施例が適用できることは言うまでもない。
【００４１】
また、本実施例ではメモリセルのドレインがビット線に接続されているとデータ”１”、接続されてないとデータ”０”としたが、センスアンプ回路の極性を反対にすること、あるいは出力バッファ回路の極性を反対にすることで、ビット線に接続されているとデータ”０”、接続されてないとデータ”１”としても本実施例が適用できる。
【００４２】
（第２の実施例の形態）
図４は、本発明の第二の実施例に係る不揮発性半導体記憶装置の回路図である。この第二の実施例は、第一の実施例同様にコンタクト方式のマスクＲＯＭで、図１と同一部分には同一符号を付し、異なる部分についてのみ構成を説明する。
【００４３】
１３は非選択ビット線を接地電位にするためのビット線リセット回路であり、ビット線リセット用ｎ型ＭＯＳトランジスタ（ＱＤ１〜ＱＤ８）と前記ビット線リセット用トランジスタの選択手段であるＮＯＲ回路ＮＲ１及びＮＯＲ回路ＮＲ２で構成される。
【００４４】
ＮＯＲ回路ＮＲ１は列選択信号線ＣＢ１とＣＢ３を入力とし、論理信号ＲＴ１を出力する。また、ＮＯＲ回路ＮＲ２は列選択信号線ＣＢ２とＣＢ４を入力とし、論理信号ＲＴ２を出力する。ビット線リセット用トランジスタ（ＱＤ１〜ＱＤ８）は、ソースを接地電位とし、ドレインを対応するビット線（ＢＬ１〜ＢＬ８）に各々接続しており、ＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７のゲートはＮＯＲ回路ＮＲ１の論理信号ＲＴ１と接続し、ＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８のゲートはＮＯＲ回路ＮＲ２の論理信号ＲＴ２と接続されている。
【００４５】
このように、ビット線リセット回路１３のＮＯＲ回路ＮＲ１は、隣接していないビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７が選択できる列選択信号線ＣＢ１，ＣＢ３を入力としている。また、出力の論理信号ＲＴ１は、入力である列選択信号線ＣＢ１，ＣＢ３で選択できるビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７上に配置されたビット線リセット用トランジスタＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７のゲートに接続されている。同様にＮＯＲ回路ＮＲ２も、隣接していないビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８が選択できる列選択信号線ＣＢ２，ＣＢ４を入力としている。また、出力の論理信号ＲＴ２は、入力である列選択信号線ＣＢ２，ＣＢ４で選択できるビット線ＢＬ２，ＢＬ４．ＢＬ６，ＢＬ８上に配置されたビット線リセット用トランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８のゲートに接続されている。
【００４６】
この構成によって、選択するビット線に接続されている列選択信号線が”Ｈ”レベルになると同時に、前記列選択信号線を入力とするＮＯＲ回路に接続されているビット線リセット用トランジスタは非導通状態となり、選択ビット線の充電が可能になる。しかも、前記選択ビット線以外の列選択信号線を入力とするＮＯＲ回路に接続されているビット線リセット用トランジスタは導通状態のため、前記ビット線リセット用トランジスタを介して接続されているビット線の電荷が放電され接地電位になる。すなわち、選択ビット線のプリチャージ前に、選択ビット線に隣接するビット線の電荷が放電され接地電位になるため、隣接ビット線間で生じるカップリングや非選択ビット線からの電荷の一斉放電によって生じる接地電位の変動を抑制できる構成になっている。
【００４７】
以上のように構成された不揮発性半導体記憶装置について、２行２列目のメモリセルＭ（２，２）のデータを読み出す動作を図５のタイミング図を用いて以下に説明する。
【００４８】
まず、行デコーダ５により２行目に対応するワード線Ｗ２を”Ｈ”レベルにし、メモリセルＭ（２，２）を含む２行目のメモリセルＭのゲートを導通させる。且つ、第一の列デコーダ１１と第二の列デコーダ６により２列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビット線選択トランジスタＱＢ２を導通させ、センスアンプ回路９の接地用トランジスタＱＮ１を非導通にする。これによって、メモリセルＭ（２，２）が選択される。
【００４９】
また、ビット線リセット回路１３では、ＮＯＲ回路ＮＲ２の入力であるＣＢ２が”Ｈ”レベル，ＣＢ４が”Ｌ”レベルとなるため、出力である論理信号ＲＴ２が”Ｌ”レベルとなり、ビット線リセットトランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が非導通となる。一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１及びＣＢ３は”Ｌ”レベルのため、出力である論理信号ＲＴ１が”Ｈ”となり、ビット線リセットトランジスタＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７が導通し、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に溜まっていた電荷が放電され接地電位となる。
【００５０】
その後、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１−ｔ３）の間”Ｌ”レベルとなる。それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ０＋ｔ１−ｔ３の期間”Ｌ”レベルとなるので、導通したビット線選択用トランジスタＱＢ２の接続されたビット線ＢＬ２は、プリチャージ用トランジスタＱＰ１を介して所定電位まで充電される。プリチャージ時間において、ｔ０はビット線ＢＬ２を充電するために要する時間、ｔ１はビット線選択トランジスタＱＢ２を充電するために要する時間、ｔ３は従来の構成においてビット線に溜った電荷の放電によって生じるカップリング及び接地電位変動に対応して要していた時間でありｔ０の中に加味されていた時間である。
【００５１】
ビット線ＢＬ２の充電後、選択されたメモリセルＭ（２，２）のドレインがビット線ＢＬ２に接続されていないため、メモリセルＭ（２，２）のドレインを介してビット線ＢＬ２の電荷は放電されることなく、センスアンプ回路９の出力データＶＳ１は一定時間ｔ４後に”Ｌ”レベルに確定する。
【００５２】
一方、センスアンプ回路１０では第一の列選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信号反転用インバータＩＶ３を介したＱＮ２のゲートは”Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態になる。また、プリチャージ信号ＶＰはプリチャージ時間（ｔ０＋ｔ１−ｔ３）の間”Ｌ”レベルとなるため、プリチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プリチャージ用トランジスタＱＰ２は非導通となり、且つ、接点４の電位は接地用トランジスタＱＮ２を介して接地電位となる。
【００５３】
従って、センスアンプ回路１０のインバータＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定する。
【００５４】
この結果、論理積回路ＡＤ１の入力は、ＶＳ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理積データＶＤは”Ｌ”レベルを出力し、出力バッファ回路１２からは、センスアンプ回路９の出力ＶＳ１と同位相の”Ｌ”レベルの最終出力データＶＯが出力される。
【００５５】
以上のように、ビット線ＢＬ２を選択するためにビット線選択トランジスタＱＢ２に接続されている第二の列選択信号線ＣＢ２が”Ｈ”レベルになると同時に、ビット線リセット回路１３のうち列選択信号線ＣＢ２を入力とするＮＯＲ回路ＮＲ２の一方の入力が”Ｈ”レベルとなる。それに伴い、出力である論理信号ＲＴ２が”Ｌ”レベルとなり接続されているビット線リセット用トランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が非導通状態となり、選択ビット線ＢＬ２が充電される。一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１およびＣＢ３の電位は”Ｌ”レベルとなっているため、出力である論理信号ＲＴ１は”Ｈ”レベルとなり接続されているビット線リセット用トランジスタＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７が導通状態となり、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に溜った電荷が放電され接地電位となる。このようにプリチャージ前に、ビット線に溜まった電荷が放電され接地電位になるので、従来の構成において生じていた隣接ビット線ＢＬ１およびＢＬ３のドレインからの放電によって生じるカップリングや同一ワード線Ｗ２上の複数のメモリセルが同時に導通状態になることによって生じる接地電位の変動が抑えられる。従って、従来カップリングや接地電位変動によって要したプリチャージ時間ｔ３の削減によりプリチャージ時間が短縮され、不揮発性半導体記憶装置のデータ出力の高速化が実現できる。
【００５６】
なお、本実施例においては、ビット線リセット回路の構成が１列置きに配置されたビット線を接地電位にできるようになっているが、隣接するビット線によって生じるカップリングを抑制するのであれば、少なくとも選択ビット線に隣接する非選択ビット線の電荷を放電して接地電位にできる構成になっていれば良い。例えば、選択ビット線がＢＬ２の場合、ビット線リセット回路により選択ビット線ＢＬ２に隣接するＢＬ１およびＢＬ３を接地電位にできる構成になっていれば良い。
【００５７】
また、本実施例ではビット線リセット用トタンジスタの選択手段としてＮＯＲ回路を用いて説明したが、少なくとも選択ビット線に接続されているビット線リセット用トランジスタを非導通状態とし、且つ、前記選択ビット線に隣接する非選択ビット線に接続されているビット線リセット用トランジスタを導通状態にできる選択手段であれば同様な効果が得られる。例えば、ビット線リセット用トランジスタの選択手段として、インバータ，ＯＲ回路，ＯＲ回路とインバータの組合せ回路，ＮＯＲ回路とインバータの組合せ回路，ＡＮＤ回路とインバータの組合せ回路あるいはＮＡＮＤ回路とインバータの組合せ回路等を用いても、列選択信号線との接続及びビット線リセット用トランジスタとの接続を考慮すれば、選択ビット線に接続されているビット線リセット用トランジスタは非導通状態とし、且つ、前記選択ビット線に隣接する非選択ビット線に接続されているビット線リセット用トランジスタは導通状態にでき、選択ビット線に隣接する非選択ビット線を接地電位にすることができる。
【００５８】
また、本実施例ではコンタクト方式のマスクＲＯＭのデータ読み出しにプリチャージ型のセンスアンプ回路を用いた一例を示したが、不揮発性の半導体記憶装置全般に同様のセンスアンプ回路を用いた場合にも、本実施例が適用できることは言うまでもない。
【００５９】
さらに、本実施例ではメモリセルのドレインがビット線に接続されているとデータ”１”、接続されてないとデータ”０”としたが、センスアンプ回路の極性を反対にすること、あるいは出力バッファ回路の極性を反対にすることで、ビット線に接続されているとデータ”０”、接続されてないとデータ”１”としても本実施例が適用できる。
【００６０】
【発明の効果】
以上のように、本発明によれば、センスアンプ回路に列デコード機能を付加した構成により、ビット線選択トランジスタの直列接続段数が削減できる。それに伴い、削減できたビット線選択トランジスタの抵抗及び容量を充電するために要していたプリチャージ時間を短縮できるので、従来よりも高速な読み出し動作が可能となる。弊社の０．５μｍルールの製造プロセスでビット線容量が２ｐＦの場合、回路シミレーションによると、従来に対しプリチャージ時間を約５０％短縮でき、不揮発性半導体記憶装置の読み出し時間を従来より約４０％高速にできる。
【００６１】
また、ビット線リセット回路を付加した構成により、プリチャージ前に所定の非選択ビット線の電位を接地電位にすることができるので、選択ビット線と隣接する非選択ビット線間で生じるカップリングが抑えられ、且つ、各ビット線に充電された電荷が一斉に放電されることによって生じる接地電位の変動も抑えられる。このカップリングや接地電位変動の抑制によって、プリチャージ時間の短縮が図られ、従来よりも高速な読み出し動作が可能となる。弊社の回路シミレーションによると、前記センスアンプ回路に列デコード機能を付加した不揮発性半導体記憶装置の読み出し時間をさらに約１０％高速化することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例に係る不揮発性半導体記憶装置の要部構成を示す回路図
【図２】本発明の第一の実施例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第一のタイミング図
【図３】本発明の第一の実施例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第二のタイミング図
【図４】本発明の第二の実施例に係る不揮発性半導体記憶装置の要部構成を示す回路図
【図５】本発明の第二の実施例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示すタイミング図
【図６】従来例に係る不揮発性半導体記憶装置の要部構成を示す回路図
【図７】従来例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第一のタイミング図
【図８】従来例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第二のタイミング図
【符号の説明】
１ メモリセルアレイ
２ 個別ビット線選択回路
５ 行デコーダ
６ 第二の列デコーダ
８ プリチャージ信号発生回路
９，１０ センスアンプ回路（データ読み出し回路）
１１ 第一の列デコーダ
１２ 出力バッファ回路
１３ ビット線リセット回路
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に高速データ読み出し回路を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図６に、従来の不揮発性半導体記憶装置の回路図の一例を示す。この従来例は、コンタクト方式のマスクＲＯＭで、メモリセルトランジスタのドレインとビット線との接続の有無によりＲＯＭデータが”１”または”０”になるものである。
【０００３】
図６において、１はメモリセルアレイで、ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，１〜８）がｍ行８列のマトリックス状にアレイ配置されていることにより構成され、●はメモリセルのドレインがビット線（ＢＬ１〜ＢＬ８）に接続されていることを表し、○はメモリセルのドレインが開放状態であることを表す。各メモリセルＭのゲートは、行デコーダ５に接続されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に対応したワード線にそれぞれ接続されており、ソースは接地電位になっている。
【０００４】
２Ａはビット線選択回路で、数本のビット線を選択するための選択回路部分と各ビット線を選択するための選択回路部分で構成されている。数本のビット線を選択する選択回路部分には、ｎ型ＭＯＳトランジスタの集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）が配置されており、各ビット線を選択するための選択回路部分には、ｎ型ＭＯＳトランジスタであるビット線選択トランジスタ（ＱＢ１〜ＱＢ８）が配置されている。集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）のゲートは、第一の列デコーダ１１に接続されている第一の列選択信号線（ＣＣ１，ＣＣ２）に各々接続されており、ドレインはデータ出力用の接点１４で共通に接続されている。ビット線選択トランジスタ（ＱＢ１〜ＱＢ８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に各々接続され、ゲートは、第二の列デコーダ６に接続されている第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち各選択列に対応した列選択信号線に各々接続されている。すなわち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ２とＱＢ６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４とＱＢ８のゲートが接続されている。そして、ＱＢ１〜ＱＢ４のドレインはＱＣ１のソースに、ＱＢ５〜ＱＢ８のドレインはＱＣ２のソースにそれぞれ接続されている。
【０００５】
８はプリチャージ信号発生回路であり、メモリセルアレイ１に書き込まれているデータの読み出し開始から所定時間”Ｌ”レベルとなるプリチャージ信号ＶＰを発生し、センスアンプ回路１５に接続されている。
【０００６】
センスアンプ回路１５は、半導体記憶装置のデータ読み出し回路として従来よく用いられている構成で、ｐ型ＭＯＳトランジスタであるプリチャージ用トランジスタＱＰ３とインバータＩＶ５からなり、プリチャージ用トランジスタＱＰ３はソースを電源電位とし、ゲートをプリチャージ信号発生回路８に、ドレインを前記接点１４に接続している。またインバータＩＶ５は入力を前記接点１４に接続し、出力として出力データＶＳ３が出力される。
【０００７】
１２は出力バッファ回路であり、前記センスアンプ回路１５から出力される出力データＶＳ３を入力とし、ＶＳ３と同位相の最終出力データＶＯを出力する。
【０００８】
以上のように構成された不揮発性半導体記憶装置におけるデータ読み出し動作をタイミング図を用いて説明する。図７は、１行１列目のメモリセルＭ（１，１）のデータを読み出す場合のタイミング図である。
【０００９】
まず、行デコーダ５により１行目に対応するワード線Ｗ１を”Ｈ”レベルにすると共に、第一の列デコーダ１１と第二の列デコーダ６により１列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ１を”Ｈ”レベルにし、集合ビット線選択トランジスタＱＣ１とビット線選択トランジスタＱＢ１を導通させる。
【００１０】
さらに、ワード線Ｗ１，第一の列選択信号線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベルになった後に、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１＋ｔ２）の間”Ｌ”レベルとなるので、導通した集合ビット線選択トランジスタＱＣ１とビット線選択トランジスタＱＢ１で選択されたビット線ＢＬ１はプリチャージ用トランジスタＱＰ３を介して所定電位まで充電される。プリチャージ時間において、ｔ０はビット線ＢＬ１を充電するために要する時間、ｔ１はビット線選択トランジスタＱＢ１を充電するために要する時間、ｔ２は集合ビット線選択トランジスタＱＣ１を充電するために要する時間である。
【００１１】
選択されたメモリセルＭ（１，１）は、ドレインがビット線ＢＬ１に接続されていないので、ビット線ＢＬ１の充電後、メモリセルＭ（１，１）を介してビット線ＢＬ１の電荷は放電されること無く、センスアンプ回路１５の出力データＶＳ３は一定時間ｔ４後に”Ｌ”レベルに確定し、出力バッファ回路１２からＶＳ３と同位相で”Ｌ”レベルの最終出力データＶＯを出力する。
【００１２】
また、メモリセルＭ（１，２）のようにドレインがビット線ＢＬ２に接続されている場合には、図８に示すように、ビット線ＢＬ２の充電後、メモリセルＭ（１，２）を介してビット線ＢＬ２の電荷は放電され、センスアンプ回路１５の出力データＶＳ３は一定時間ｔ４後に”Ｈ”レベルに確定し、出力バッファ回路１２からＶＳ３と同位相で”Ｈ”レベルの最終出力データＶＯを出力する。
【００１３】
【発明が解決しようとする課題】
しかしながら上記従来の不揮発性半導体記憶装置では以下のような問題がある。
【００１４】
１ビットのデータ出力を一つのセンスアンプ回路１５だけで行う構成になっているため、ビット線とセンスアンプ回路の間のビット線選択回路２Ａにはビット線を選択するためのトランジスタとして集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）とビット線選択トランジスタ（ＱＢ１〜ＱＢ８）が直列的に配置接続されている。そのため、例えば選択しセンスアンプ回路１５からビット線ＢＬ１をプリチャージする場合、ビット線ＢＬ１のプリチャージに要する時間ｔ０以外に、ビット線選択トランジスタＱＢ１の抵抗及びソース容量，ドレイン容量の充電に要する時間ｔ１と集合ビット線選択トランジスタＱＣ１の抵抗及びソース容量，ドレイン容量の充電に要する時間ｔ２がかかり、直列接続されたビット線選択用のトランジスタの段数の数と比例してプリチャージする時間が必要となっていた。特に、低電圧系の回路に用いる場合にはトランジスタ抵抗が増大し、プリチャージ時間も増大していた。そのため、不揮発性半導体記憶装置のデータ出力の高速化が困難になるという問題があった。
【００１５】
一方、ビット線選択用のトランジスタの段数を減らす方法として、集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）をなくし、その変わりに第二の列選択信号線を４本（ＣＢ１〜ＣＢ４）から８本にして各ビット線を直接センスアンプ回路に接続する回路が考えられるが、この場合第二の列デコーダの規模が大きくなり、且つ、センスアンプ回路に接続されている負荷が大きくなることによる高速性の低下が問題となる。
【００１６】
また、ドレインがビット線に接続されていないメモリセルを選択した場合、ビット線に電荷が溜まった状態となり、次に選択するメモリセルの行上にドレインがビット線に接続されたメモリセルがあるとビット線間のカップリングや接地電位の変動を生じることがある。例えば、まずメモリセルＭ（１，１）を選択した場合、メモリセルＭ（１，１）のドレインはビット線ＢＬ１に接続されていないため、電荷は放電されず溜まった状態となる。次に、メモリセルＭ（２，２）を選択すると、集合ビット線選択トランジスタＱＣ１とビット線選択トランジスタＱＢ２が導通状態になり、プリチャージ用トランジスタＱＰ３を通じてビット線ＢＬ２が充電されていく。この時点で、ワード線Ｗ２が”Ｈ”レベルになると、メモリセルＭ（２，１）のドレインがビット線ＢＬ１に接続されているため、ビット線ＢＬ１に溜まっていた電荷がメモリセルＭ（２，１）を介して放電され、ビット線ＢＬ１とＢＬ２の配線間容量に充電されていた電荷が変動しカップリングが生じる。すなわち、ビット線ＢＬ２が充電されていく過程で、ビット線ＢＬ１の電荷が放電されると、ＢＬ１とＢＬ２の配線間容量に充電されていた電荷が下がり、それに伴い選択ビット線ＢＬ２の電荷が一時的に下がってしまう。従って、選択ビット線ＢＬ２のプリチャージ時間として、隣接するビット線とのカップリングによって生じる電荷の低下を回復するための時間を加味する必要がある。また、ワード線Ｗ２行上のように、同一ワード線上にドレインがビット線に接続されているメモリセルが複数個あり、且つ、各ビット線に電荷が溜まっている場合、各ビット線のメモリセルを介してビット線に溜まっていた電荷が一斉に放電されるため、接地電位が一時的に上がり接地電位が変動する。従って、選択ビット線ＢＬ２のプリチャージ時間として、電荷の一斉放電によって上昇した接地電位が接地電位になるまでの時間を加味する必要がある。このように、選択ビット線のプリチャージ時間として、隣接するビット線との間で生じるカップリングや非選択ビット線からの電荷の一斉放電による接地電位の変動を考慮したプリチャージ時間が必要となり、不揮発性半導体記憶装置のデータ出力の高速化が困難になるという問題があった。
【００１７】
本発明は上記のような問題を鑑み、プリチャージ時間が短縮できる高速データ読み出し回路を有する不揮発性半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、不揮発性半導体記憶装置において、１ビットのデータ出力に複数個のセンスアンプ回路を用い、且つ、前記各センスアンプ回路に列デコード機能を付加し、プリチャージ信号と列選択信号とに基づいて、各々前記共通接続点のうちの対応する共通接続点を介して、選択されたビット線をプリチャージするプリチャージ用トランジスタを含むようにした構成により、ビット線とセンスアンプ回路間のビット線選択用トランジスタの直列接続段数の削減を図り、それによってビット線のプリチャージ時間を短縮して高速データ読み出しを可能にしたものである。
【００１９】
また、他の本発明は、不揮発性半導体記憶装置において、さらに各ビット線を選択する列選択信号を入力として所定の非選択ビット線の電位を接地電位にできるビット線リセット回路を付加した構成により、ビット線に溜まっていた電荷によって生じるビット線間のカップリングや接地電位の変動を抑制し、それによってビット線のプリチャージ時間を短縮し高速データ読み出しを可能としたものである。
【００２０】
【発明の実施の形態】
（第１の実施例の形態）
図１は、本発明の第一の実施例に係る不揮発性半導体記憶装置の回路図である。この実施例は、従来例と同様にコンタクト方式のマスクＲＯＭで、従来例である図６の構成と同一部分には同一符号を付与している。
【００２１】
従来例と同様に、１はメモリセルアレイで、ｎ型ＭＯＳトランジスタのメモリセルＭ（１〜ｍ，１〜８）がｍ行８列のマトリックス状にアレイ配置されていることにより構成され、メモリセルトランジスタのドレインとビット線（ＢＬ１〜ＢＬ８）との接続の有無によりＲＯＭデータが ”１”または”０”になるものである。各メモリセルＭのゲートは、行デコーダ５に接続されているワード線（Ｗ１〜Ｗｍ）のうち各配置行に対応したワード線にそれぞれ接続されており、ソースは接地電位になっている。
【００２２】
２は、個別ビット線選択回路で、各ビット線を選択するためのｎ型ＭＯＳトランジスタであるビット線選択トランジスタ（ＱＢ１〜ＱＢ８）が各ビット線に配置されている。ビット線選択トランジスタ（ＱＢ１〜ＱＢ８）のソースは、ビット線（ＢＬ１〜ＢＬ８）に各々接続され、ゲートは、第二の列デコーダ６に接続されている第二の列選択信号線（ＣＢ１〜ＣＢ４）のうち各選択列に対応した列選択信号線に各々接続にされている。すなわち、ＣＢ１にＱＢ１とＱＢ５，ＣＢ２にＱＢ２とＱＢ６，ＣＢ３にＱＢ３とＱＢ７，ＣＢ４にＱＢ４とＱＢ８のゲートが接続されている。そして、ＱＢ１〜ＱＢ４のドレインは接点３に、ＱＢ５〜ＱＢ８のドレインは接点４に共通に接続されている。
【００２３】
８はプリチャージ信号発生回路で、メモリセルアレイ１に書き込まれているデータ読み出し開始から所定時間”Ｌ”レベルとなるプリチャージ信号ＶＰを発生し、出力はインバータ７の入力に接続されており、インバータ７はプリチャージ信号ＶＰの逆位相のプリチャージ反転信号ＶＰＮを出力する。
【００２４】
９及び１０はセンスアンプ回路である。センスアンプ回路９は、ＮＡＮＤ回路ＮＤ１と、プリチャージ用ｐ型ＭＯＳトランジスタＱＰ１と、列選択信号反転用インバータＩＶ１と、出力データ反転用インバータＩＶ２と、接地用ｎ型ＭＯＳトランジスタＱＮ１とで構成されている。ＮＡＮＤ回路ＮＤ１は、前記インバータ７の出力であるプリチャージ反転信号ＶＰＮと第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ１を入力とし、出力をプリチャージ用トランジスタＱＰ１のゲートに接続している。また、プリチャージ用トランジスタＱＰ１のソースは電源電位とし、ドレインを前記ビット線選択トランジスタ（ＱＢ１〜ＱＢ４）のドレイン共通接続点である接点３に接続している。列選択信号反転用インバータＩＶ１は、第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ１を入力とし、第一の列選択信号を反転した出力を接地用トランジスタＱＮ１のゲートに接続している。また、接地用トランジスタＱＮ１のソースは接地電位とし、ドレインは前記接点３に接続されている。出力データ反転用インバータＩＶ２は入力を前記接点３に接続し、出力から出力データＶＳ１が出力される。センスアンプ回路１０もセンスアンプ回路９と同様な構成であり、ＮＡＮＤ回路ＮＤ２と、プリチャージ用トランジスタＱＰ２と、列選択信号反転用インバータＩＶ３と、出力データ反転用インバータＩＶ４と、接地用トランジスタＱＮ２とで構成される。ＮＡＮＤ回路ＮＤ２は、前記インバータ７の出力であるプリチャージ反転信号ＶＰＮと第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ２を入力とし、出力をプリチャージ用トランジスタＱＰ２のゲートに接続している。また、プリチャージ用トランジスタＱＰ２のソースは電源電位とし、ドレインを前記ビット線選択トランジスタ（ＱＢ５〜ＱＢ８）のドレイン共通接続点である接点４に接続されている。列選択信号反転用インバータＩＶ３は、第一の列デコーダ１１に接続された第一の列選択信号線ＣＣ２を入力とし、第一の列選択信号を反転した出力を接地用トランジスタＱＮ２のゲートに接続している。また、接地用トランジスタＱＮ２のソースは接地電位とし、ドレインは前記接点４に接続されている。出力データ反転用インバータＩＶ４は入力を前記接点４に接続し、出力から出力データＶＳ２が出力される。
【００２５】
ＡＤ１は論理積回路で、前記センスアンプ回路９及びセンスアンプ回路１０の出力データＶＳ１，出力データＶＳ２を入力とし、論理積データＶＤを出力する。
【００２６】
１２は出力バッファ回路であり、前記論理積回路ＡＤ１から出力される論理積データＶＤを入力とし、ＶＤと同位相の最終出力データＶＯを出力する。
【００２７】
以上のように構成された不揮発性半導体記憶装置におけるデータ読み出し動作をタイミング図を用いて説明する。図２は、１行１列目のメモリセルＭ（１，１）のデータを読み出す場合のタイミング図である。
【００２８】
まず、行デコーダ５により１行目に対応するワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ（１，１）を含む１行目のメモリセルＭのゲートを導通させる。且つ、第一の列デコーダ１１と第二の列デコーダ６により１列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ１を”Ｈ”レベルにし、ビット線選択トランジスタＱＢ１を導通させ、センスアンプ回路９の接地用トランジスタＱＮ１を非導通にする。これによって、メモリセルＭ（１，１）が選択される。
【００２９】
さらに、ワード線Ｗ１，第一の列選択信号線ＣＣ１及び第二の列選択信号線ＣＢ１が”Ｈ”レベルになった後に、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなる。それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ０＋ｔ１の期間”Ｌ”レベルとなり、導通したビット線選択用トランジスタＱＢ１の接続されたビット線ＢＬ１はプリチャージ用トランジスタＱＰ１を介して所定電位まで充電される。プリチャージ時間において、ｔ０はビット線ＢＬ１を充電するために要する時間、ｔ１はビット線選択用トランジスタＱＢ１を充電するために要する時間である。
【００３０】
ビット線ＢＬ１の充電後、選択されたメモリセルＭ（１，１）のドレインがビット線ＢＬ１に接続されていないため、メモリセルＭ（１，１）のドレインを介してビット線ＢＬ１の電荷は放電されること無く、センスアンプ回路９の出力データＶＳ１は一定時間ｔ４後に”Ｌ”レベルに確定する。
【００３１】
一方、センスアンプ回路１０では第一の列選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信号反転用インバータＩＶ３を介したＱＮ２のゲートは”Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態になる。また、プリチャージ信号ＶＰはプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなるため、プリチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プリチャージ用トランジスタＱＰ２は非導通となり、且つ、接点４の電位は接地用トランジスタＱＮ２を介して接地電位となる。従って、センスアンプ回路１０のインバータＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定する。
【００３２】
この結果、論理積回路ＡＤ１の入力は、ＶＳ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理積データＶＤは”Ｌ”レベルを出力し、出力バッファ回路１２からは、センスアンプ回路９の出力ＶＳ１と同位相の”Ｌ”レベルの最終出力データＶＯが出力される。
【００３３】
図３は、メモリセルＭのドレインがビット線に接続されている１行２列目のメモリセルＭ（１，２）のデータを読み出す場合のタイミング図である。
【００３４】
まず、行デコーダ５により１行目に対応するワード線Ｗ１を”Ｈ”レベルにし、メモリセルＭ（１，２）を含む１行目のメモリセルＭのゲートを導通させる。且つ、第一の列デコーダ１１と第二の列デコーダ６により２列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビット線選択トランジスタＱＢ２を導通させ、センスアンプ回路９の接地用トランジスタＱＮ１を非導通にする。これによって、メモリセルＭ（１，２）が選択される。
【００３５】
さらに、ワード線Ｗ１，第一の列選択信号線ＣＣ１及び第二の列選択信号線ＣＢ２が”Ｈ”レベルになった後に、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなる。それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ０＋ｔ１の期間”Ｌ”レベルとなり、導通したビット線選択用トランジスタＱＢ２の接続されたビット線ＢＬ２はプリチャージ用トランジスタＱＰ１を介して所定電位まで充電される。
【００３６】
ビット線ＢＬ２の充電後、選択されたメモリセルＭ（１，２）のドレインがビット線ＢＬ２に接続されているため、メモリセルＭ（１，２）のドレインを介してビット線ＢＬ２の電荷が放電され、センスアンプ回路９の出力データＶＳ１は一定時間ｔ４後に”Ｈ”レベルに確定する。
【００３７】
一方、センスアンプ回路１０では第一の列選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信号反転用インバータＩＶ３を介したＱＮ２のゲートは”Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態になる。また、プリチャージ信号ＶＰはプリチャージ時間（ｔ０＋ｔ１）の間”Ｌ”レベルとなるため、プリチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プリチャージ用トランジスタＱＰ２は非導通となり、且つ、接点４の電位は接地用トランジスタＱＮ２を介して接地電位となる。従って、センスアンプ回路１０のインバータＩＮ４の出力データＶＳ２は”Ｈ”レベルに確定する。
【００３８】
この結果、論理積回路ＡＤ１の入力は、ＶＳ１が”Ｈ”，ＶＳ２が”Ｈ”となり、出力となる論理積データＶＤは”Ｈ”レベルを出力し、出力バッファ回路１２からは、センスアンプ回路９の出力ＶＳ１と同位相の”Ｈ”レベルの最終出力データＶＯが出力される。
【００３９】
以上のように、ビット線選択において、従来の集合ビット線選択トランジスタに代わってセンスアンプ回路で数本のビット線を選択することにより、ビット線選択トランジスタの直列接続段数を減らすことができた。この結果、ビット線選択トランジスタの抵抗，容量の削減ができ、それに伴うプリチャージ時間の短縮が図られ、データ出力の高速化を実現したものである。図５の従来例で言えば、集合ビット線選択トランジスタ（ＱＣ１，ＱＣ２）の充電に要した時間ｔ２を削減することができた。しかも、本実施例は、トランジスタ抵抗が増大する低電圧仕様における高速データ読み出しにおいて、さらに顕著な効果を発揮するものである。
【００４０】
なお、本実施例ではコンタクト方式のマスクＲＯＭのデータ読み出しにプリチャージ型のセンスアンプ回路を用いた一例を示したが、不揮発性の半導体記憶装置全般に同様のセンスアンプ回路を用いた場合にも、本実施例が適用できることは言うまでもない。
【００４１】
また、本実施例ではメモリセルのドレインがビット線に接続されているとデータ”１”、接続されてないとデータ”０”としたが、センスアンプ回路の極性を反対にすること、あるいは出力バッファ回路の極性を反対にすることで、ビット線に接続されているとデータ”０”、接続されてないとデータ”１”としても本実施例が適用できる。
【００４２】
（第２の実施例の形態）
図４は、本発明の第二の実施例に係る不揮発性半導体記憶装置の回路図である。この第二の実施例は、第一の実施例同様にコンタクト方式のマスクＲＯＭで、図１と同一部分には同一符号を付し、異なる部分についてのみ構成を説明する。
【００４３】
１３は非選択ビット線を接地電位にするためのビット線リセット回路であり、ビット線リセット用ｎ型ＭＯＳトランジスタ（ＱＤ１〜ＱＤ８）と前記ビット線リセット用トランジスタの選択手段であるＮＯＲ回路ＮＲ１及びＮＯＲ回路ＮＲ２で構成される。
【００４４】
ＮＯＲ回路ＮＲ１は列選択信号線ＣＢ１とＣＢ３を入力とし、論理信号ＲＴ１を出力する。また、ＮＯＲ回路ＮＲ２は列選択信号線ＣＢ２とＣＢ４を入力とし、論理信号ＲＴ２を出力する。ビット線リセット用トランジスタ（ＱＤ１〜ＱＤ８）は、ソースを接地電位とし、ドレインを対応するビット線（ＢＬ１〜ＢＬ８）に各々接続しており、ＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７のゲートはＮＯＲ回路ＮＲ１の論理信号ＲＴ１と接続し、ＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８のゲートはＮＯＲ回路ＮＲ２の論理信号ＲＴ２と接続されている。
【００４５】
このように、ビット線リセット回路１３のＮＯＲ回路ＮＲ１は、隣接していないビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７が選択できる列選択信号線ＣＢ１，ＣＢ３を入力としている。また、出力の論理信号ＲＴ１は、入力である列選択信号線ＣＢ１，ＣＢ３で選択できるビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７上に配置されたビット線リセット用トランジスタＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７のゲートに接続されている。同様にＮＯＲ回路ＮＲ２も、隣接していないビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８が選択できる列選択信号線ＣＢ２，ＣＢ４を入力としている。また、出力の論理信号ＲＴ２は、入力である列選択信号線ＣＢ２，ＣＢ４で選択できるビット線ＢＬ２，ＢＬ４．ＢＬ６，ＢＬ８上に配置されたビット線リセット用トランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８のゲートに接続されている。
【００４６】
この構成によって、選択するビット線に接続されている列選択信号線が”Ｈ”レベルになると同時に、前記列選択信号線を入力とするＮＯＲ回路に接続されているビット線リセット用トランジスタは非導通状態となり、選択ビット線の充電が可能になる。しかも、前記選択ビット線以外の列選択信号線を入力とするＮＯＲ回路に接続されているビット線リセット用トランジスタは導通状態のため、前記ビット線リセット用トランジスタを介して接続されているビット線の電荷が放電され接地電位になる。すなわち、選択ビット線のプリチャージ前に、選択ビット線に隣接するビット線の電荷が放電され接地電位になるため、隣接ビット線間で生じるカップリングや非選択ビット線からの電荷の一斉放電によって生じる接地電位の変動を抑制できる構成になっている。
【００４７】
以上のように構成された不揮発性半導体記憶装置について、２行２列目のメモリセルＭ（２，２）のデータを読み出す動作を図５のタイミング図を用いて以下に説明する。
【００４８】
まず、行デコーダ５により２行目に対応するワード線Ｗ２を”Ｈ”レベルにし、メモリセルＭ（２，２）を含む２行目のメモリセルＭのゲートを導通させる。且つ、第一の列デコーダ１１と第二の列デコーダ６により２列目に対応する第一の列選択信号線ＣＣ１と第二の列選択信号線ＣＢ２を”Ｈ”レベルにし、ビット線選択トランジスタＱＢ２を導通させ、センスアンプ回路９の接地用トランジスタＱＮ１を非導通にする。これによって、メモリセルＭ（２，２）が選択される。
【００４９】
また、ビット線リセット回路１３では、ＮＯＲ回路ＮＲ２の入力であるＣＢ２が”Ｈ”レベル，ＣＢ４が”Ｌ”レベルとなるため、出力である論理信号ＲＴ２が”Ｌ”レベルとなり、ビット線リセットトランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が非導通となる。一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１及びＣＢ３は”Ｌ”レベルのため、出力である論理信号ＲＴ１が”Ｈ”となり、ビット線リセットトランジスタＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７が導通し、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に溜まっていた電荷が放電され接地電位となる。
【００５０】
その後、プリチャージ信号ＶＰがプリチャージ時間（ｔ０＋ｔ１−ｔ３）の間”Ｌ”レベルとなる。それに伴い、センスアンプ回路９のＮＡＮＤ回路ＮＤ１の出力もｔ０＋ｔ１−ｔ３の期間”Ｌ”レベルとなるので、導通したビット線選択用トランジスタＱＢ２の接続されたビット線ＢＬ２は、プリチャージ用トランジスタＱＰ１を介して所定電位まで充電される。プリチャージ時間において、ｔ０はビット線ＢＬ２を充電するために要する時間、ｔ１はビット線選択トランジスタＱＢ２を充電するために要する時間、ｔ３は従来の構成においてビット線に溜った電荷の放電によって生じるカップリング及び接地電位変動に対応して要していた時間でありｔ０の中に加味されていた時間である。
【００５１】
ビット線ＢＬ２の充電後、選択されたメモリセルＭ（２，２）のドレインがビット線ＢＬ２に接続されていないため、メモリセルＭ（２，２）のドレインを介してビット線ＢＬ２の電荷は放電されることなく、センスアンプ回路９の出力データＶＳ１は一定時間ｔ４後に”Ｌ”レベルに確定する。
【００５２】
一方、センスアンプ回路１０では第一の列選択信号線ＣＣ２が”Ｌ”レベルであるため、列選択信号反転用インバータＩＶ３を介したＱＮ２のゲートは”Ｈ”レベルとなり接地用トランジスタＱＮ２は導通状態になる。また、プリチャージ信号ＶＰはプリチャージ時間（ｔ０＋ｔ１−ｔ３）の間”Ｌ”レベルとなるため、プリチャージ反転信号ＶＰＮは”Ｈ”レベルとなる。そのため、ＮＡＮＤ回路ＮＤ２の出力は”Ｈ”レベルのままで、プリチャージ用トランジスタＱＰ２は非導通となり、且つ、接点４の電位は接地用トランジスタＱＮ２を介して接地電位となる。
【００５３】
従って、センスアンプ回路１０のインバータＩＶ４の出力データＶＳ２は”Ｈ”レベルに確定する。
【００５４】
この結果、論理積回路ＡＤ１の入力は、ＶＳ１が”Ｌ”，ＶＳ２が”Ｈ”となり、出力となる論理積データＶＤは”Ｌ”レベルを出力し、出力バッファ回路１２からは、センスアンプ回路９の出力ＶＳ１と同位相の”Ｌ”レベルの最終出力データＶＯが出力される。
【００５５】
以上のように、ビット線ＢＬ２を選択するためにビット線選択トランジスタＱＢ２に接続されている第二の列選択信号線ＣＢ２が”Ｈ”レベルになると同時に、ビット線リセット回路１３のうち列選択信号線ＣＢ２を入力とするＮＯＲ回路ＮＲ２の一方の入力が”Ｈ”レベルとなる。それに伴い、出力である論理信号ＲＴ２が”Ｌ”レベルとなり接続されているビット線リセット用トランジスタＱＤ２，ＱＤ４，ＱＤ６，ＱＤ８が非導通状態となり、選択ビット線ＢＬ２が充電される。一方、ＮＯＲ回路ＮＲ１の入力であるＣＢ１およびＣＢ３の電位は”Ｌ”レベルとなっているため、出力である論理信号ＲＴ１は”Ｈ”レベルとなり接続されているビット線リセット用トランジスタＱＤ１，ＱＤ３，ＱＤ５，ＱＤ７が導通状態となり、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に溜った電荷が放電され接地電位となる。このようにプリチャージ前に、ビット線に溜まった電荷が放電され接地電位になるので、従来の構成において生じていた隣接ビット線ＢＬ１およびＢＬ３のドレインからの放電によって生じるカップリングや同一ワード線Ｗ２上の複数のメモリセルが同時に導通状態になることによって生じる接地電位の変動が抑えられる。従って、従来カップリングや接地電位変動によって要したプリチャージ時間ｔ３の削減によりプリチャージ時間が短縮され、不揮発性半導体記憶装置のデータ出力の高速化が実現できる。
【００５６】
なお、本実施例においては、ビット線リセット回路の構成が１列置きに配置されたビット線を接地電位にできるようになっているが、隣接するビット線によって生じるカップリングを抑制するのであれば、少なくとも選択ビット線に隣接する非選択ビット線の電荷を放電して接地電位にできる構成になっていれば良い。例えば、選択ビット線がＢＬ２の場合、ビット線リセット回路により選択ビット線ＢＬ２に隣接するＢＬ１およびＢＬ３を接地電位にできる構成になっていれば良い。
【００５７】
また、本実施例ではビット線リセット用トタンジスタの選択手段としてＮＯＲ回路を用いて説明したが、少なくとも選択ビット線に接続されているビット線リセット用トランジスタを非導通状態とし、且つ、前記選択ビット線に隣接する非選択ビット線に接続されているビット線リセット用トランジスタを導通状態にできる選択手段であれば同様な効果が得られる。例えば、ビット線リセット用トランジスタの選択手段として、インバータ，ＯＲ回路，ＯＲ回路とインバータの組合せ回路，ＮＯＲ回路とインバータの組合せ回路，ＡＮＤ回路とインバータの組合せ回路あるいはＮＡＮＤ回路とインバータの組合せ回路等を用いても、列選択信号線との接続及びビット線リセット用トランジスタとの接続を考慮すれば、選択ビット線に接続されているビット線リセット用トランジスタは非導通状態とし、且つ、前記選択ビット線に隣接する非選択ビット線に接続されているビット線リセット用トランジスタは導通状態にでき、選択ビット線に隣接する非選択ビット線を接地電位にすることができる。
【００５８】
また、本実施例ではコンタクト方式のマスクＲＯＭのデータ読み出しにプリチャージ型のセンスアンプ回路を用いた一例を示したが、不揮発性の半導体記憶装置全般に同様のセンスアンプ回路を用いた場合にも、本実施例が適用できることは言うまでもない。
【００５９】
さらに、本実施例ではメモリセルのドレインがビット線に接続されているとデータ”１”、接続されてないとデータ”０”としたが、センスアンプ回路の極性を反対にすること、あるいは出力バッファ回路の極性を反対にすることで、ビット線に接続されているとデータ”０”、接続されてないとデータ”１”としても本実施例が適用できる。
【００６０】
【発明の効果】
以上のように、本発明によれば、センスアンプ回路に列デコード機能を付加した構成により、ビット線選択トランジスタの直列接続段数が削減できる。それに伴い、削減できたビット線選択トランジスタの抵抗及び容量を充電するために要していたプリチャージ時間を短縮できるので、従来よりも高速な読み出し動作が可能となる。弊社の０．５μｍルールの製造プロセスでビット線容量が２ｐＦの場合、回路シミレーションによると、従来に対しプリチャージ時間を約５０％短縮でき、不揮発性半導体記憶装置の読み出し時間を従来より約４０％高速にできる。
【００６１】
また、ビット線リセット回路を付加した構成により、プリチャージ前に所定の非選択ビット線の電位を接地電位にすることができるので、選択ビット線と隣接する非選択ビット線間で生じるカップリングが抑えられ、且つ、各ビット線に充電された電荷が一斉に放電されることによって生じる接地電位の変動も抑えられる。このカップリングや接地電位変動の抑制によって、プリチャージ時間の短縮が図られ、従来よりも高速な読み出し動作が可能となる。弊社の回路シミレーションによると、前記センスアンプ回路に列デコード機能を付加した不揮発性半導体記憶装置の読み出し時間をさらに約１０％高速化することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例に係る不揮発性半導体記憶装置の要部構成を示す回路図
【図２】本発明の第一の実施例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第一のタイミング図
【図３】本発明の第一の実施例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第二のタイミング図
【図４】本発明の第二の実施例に係る不揮発性半導体記憶装置の要部構成を示す回路図
【図５】本発明の第二の実施例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示すタイミング図
【図６】従来例に係る不揮発性半導体記憶装置の要部構成を示す回路図
【図７】従来例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第一のタイミング図
【図８】従来例に係る不揮発性半導体記憶装置におけるデータ読み出し動作を示す第二のタイミング図
【符号の説明】
１ メモリセルアレイ
２ 個別ビット線選択回路
５ 行デコーダ
６ 第二の列デコーダ
８ プリチャージ信号発生回路
９，１０ センスアンプ回路（データ読み出し回路）
１１ 第一の列デコーダ
１２ 出力バッファ回路
１３ ビット線リセット回路
Claims (4)
- 不揮発性のメモリセルアレイが形成された半導体記憶装置において、ビット線を選択する回路として、第一の列デコーダに接続された複数個のセンスアンプ回路と、第二の列デコーダに接続されたビット線選択トランジスタからなる個別ビット線選択回路を備え、前記ビット線選択トランジスタのソースが各ビット線に接続され、しかも、ドレインの共通接続点の数が前記センスアンプ回路の個数と同数になるように前記ビット線選択トランジスタのドレインが複数個毎に共通接続され、且つ、前記ビット線選択トランジスタの共通接続点が前記センスアンプ回路に各々接続され、前記センスアンプ回路は、プリチャージ信号と列選択信号とに基づいて、各々前記共通接続点のうちの対応する共通接続点を介して、選択されたビット線をプリチャージするプリチャージ用トランジスタを含むことを特徴とする不揮発性半導体記憶装置。
- 不揮発性のメモリセルアレイが形成された半導体記憶装置において、ビット線を選択する回路として、第一の列デコーダに接続された第一及び第二のセンスアンプ回路と第二の列デコーダに接続されたビット線選択トランジスタからなる個別ビット線選択回路を備え、前記ビット線選択トランジスタのソースが各ビット線に接続され、しかも、複数個の前記ビット線選択トランジスタのドレインが第一及び第二の共通接続点で接続され、且つ、前記第一及び第二の共通接続点が前記第一及び第二のセンスアンプ回路に各々接続され、前記第一及び第二のセンスアンプ回路は、プリチャージ信号と列選択信号とに基づいて、各々前記第一及び第二の共通接続点のうちの対応する共通接続点を介して、選択されたビット線をプリチャージするプリチャージ用トランジスタを含むことを特徴とする不揮発性半導体記憶装置。
- 非選択ビット線を接地する回路として、各ビット線に接続されたビット線リセット用トランジスタと複数個の選択手段からなるビット線リセット回路を備え、前記ビット線リセット回路により少なくとも選択ビット線に隣接する非選択ビット線の電荷が放電され接地電位になることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 非選択ビット線を接地する回路として、各ビット線に接続されたビット線リセット用トランジスタと複数個の選択手段からなるビット線リセット回路を備え、前記選択手段の入力には列選択信号線が接続され、且つ、出力には前記ビット線リセット用トランジスタが接続されており、少なくとも前記選択手段によって選択ビット線に接続されている前記ビット線リセット用トランジスタは非導通状態となり、且つ、前記選択ビット線に隣接する非選択ビット線に接続されている前記ビット線リセット用トランジスタは導通状態となることを特徴とする請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10669696A JP3586966B2 (ja) | 1996-04-26 | 1996-04-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10669696A JP3586966B2 (ja) | 1996-04-26 | 1996-04-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293389A JPH09293389A (ja) | 1997-11-11 |
| JP3586966B2 true JP3586966B2 (ja) | 2004-11-10 |
Family
ID=14440197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10669696A Expired - Fee Related JP3586966B2 (ja) | 1996-04-26 | 1996-04-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586966B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050354B2 (en) * | 2003-12-16 | 2006-05-23 | Freescale Semiconductor, Inc. | Low-power compiler-programmable memory with fast access timing |
| JP2007018600A (ja) * | 2005-07-07 | 2007-01-25 | Toshiba Corp | 半導体記憶装置 |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US8958263B2 (en) * | 2011-06-10 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1996
- 1996-04-26 JP JP10669696A patent/JP3586966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09293389A (ja) | 1997-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10056149B2 (en) | Semiconductor memory column decoder device and method | |
| TW200404300A (en) | Semiconductor memory device | |
| JPH10125083A (ja) | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 | |
| JP2007157280A (ja) | 仮想接地型不揮発性半導体記憶装置 | |
| KR20040070752A (ko) | 리드 전용 메모리 장치 | |
| JP6502452B1 (ja) | 半導体記憶装置 | |
| EP0436814A2 (en) | Method and apparatus for reading and programming electrically programmable memory cells | |
| JP5319572B2 (ja) | メモリ装置 | |
| JP3586966B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4772350B2 (ja) | カップリングノイズを減少させる半導体装置 | |
| US5253210A (en) | Paritioned bit line structure of EEPROM and method of reading data therefrom | |
| JP2002008386A (ja) | 半導体集積回路装置 | |
| US8154944B2 (en) | Semiconductor memory device | |
| JP3359615B2 (ja) | 不揮発性半導体記憶装置 | |
| JP5499948B2 (ja) | 半導体記憶装置 | |
| JP2006004514A (ja) | 半導体記憶装置 | |
| KR0132007B1 (ko) | 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치 | |
| JP3981179B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH09180483A (ja) | 半導体不揮発性記憶装置 | |
| JP2009140605A (ja) | 不揮発性記憶装置、およびその制御方法 | |
| JP3133675B2 (ja) | 半導体記憶装置 | |
| JP2006302436A (ja) | 半導体記憶装置 | |
| JP5039099B2 (ja) | 不揮発性半導体記憶装置 | |
| KR19980066563A (ko) | Nor형 마스크 롬 | |
| JP2007035117A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040720 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070820 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |