JP2009140605A - 不揮発性記憶装置、およびその制御方法 - Google Patents

Abstract

【課題】グローバルビット線を介さずに、対象となるメモリセルのソース端子に接地電位を供給することが可能な不揮発性記憶装置およびその制御方法を提供すること。
【解決手段】
多値記憶の不揮発性記憶装置は、メモリセルの第１端子が接続される第１ローカルビット線と、メモリセルの第２端子が接続される第２ローカルビット線と、第１ローカルビット線と第１グローバルビット線とを接続する第１選択スイッチと、第２ローカルビット線と第２グローバルビット線とを接続する第２選択スイッチと、第１ローカルビット線と接地線とを接続する第３選択スイッチと、第２ローカルビット線と接地線とを接続する第４選択スイッチとを備え、ビット情報の読み出しの際、第１および第４選択スイッチ、または第２および第３選択スイッチが導通することを特徴とする。
【選択図】図１

Description

本発明は、記憶セルからのビット情報の読み出し時におけるビット線へのバイアス電圧の印加に関するものであり、特に、仮想接地方式であるバイアス電圧の印加方向ごとにビット情報が記憶される１つのメモリセルトランジスタの第１端子側（ソース側）および第２端子側（ドレイン側）に記憶領域を備える多値記憶の記憶セル（以下、デュアルビットセル）と階層ビット線構造とを備えて、読み出したいビット情報に応じたバイアス電圧の印加を行う電流センス方式の不揮発性記憶装置、およびその制御方法に関するものである。

特許文献１では、メモリセル用トランジスタＭ０を選択するアドレス信号に応じて、金属配線ＭＬ３（主ビット線）とセンスアンプ回路とを接続する。また、金属配線ＭＬ２（仮想主接地線）を接地電位とする。メモリセル用トランジスタＭ０のドレインは、ＭＯＳトランジスタＢＱ１０を介して金属配線ＭＬ３（主ビット線）へ接続される。また、メモリセル用トランジスタＭ０のソースは、ＭＯＳトランジスタＢＱ１２を介して金属配線ＭＬ２（仮想接地線）へ接続される。

特許文献２は、主・副ビット線構造を有する不揮発性記憶装置であって、不揮発性メモリセルに対する読み出し動作の前後の期間において、ディスチャージ素子（ＱＤ００〜ＱＤｋｍ）で副ビット線（ＬＢ００〜ＬＢｋｍ）をディスチャージする。メモリセルのドレイン（副ビット線）はグランド電位に保持するので、メモリディスターブの問題を生じない。

特許文献３では、メモリセルのドレイン側である複数の副ビット線を共通ソース線に接続するＮＭＯＳ構成のトランジスタＭＲ１およびＭＲ２が備えられている。このトランジスタＭＲ１およびＭＲ２は、読み出し期間の終了後に導通して、複数の副ビット線をディスチャージする。

また、その他の関連文献として、特許文献４乃至６が例示される。
特開２０００−３０６３９４号公報（図５） 特開２００３−１５７６８９号公報（図１） 特開２００５−３１７１１０号公報（図１） 特開平１１−１９１２９８号公報 特開２００１−１４８７６号公報 特開２００３−１０００９２号公報

特許文献１では、メモリセルからビット情報を読み出す際、メモリセルのソース端子に印加する接地電位を、グローバルビット線（主ビット線）を構成する金属配線を接地電位に接続することにより行う。すなわち、グローバルビット線（主ビット線）を介しローカルビット線（副ビット線）を経て、メモリセルのソース端子に接地電位が供給されることとなる。

ここで、ローカルビット線（副ビット線）は、メモリセルアレイ領域のうち分割された領域ごとに配線してやれば、配線長を制限することは可能である。これに対して、グローバルビット線（主ビット線）は、メモリセルアレイ領域を貫いて配線される場合があり、長大な配線となるおそれがある。このため、特にグローバルビット線（主ビット線）は、配線経路上の寄生容量や寄生抵抗が大きくなってしまうおそれがある。

読み出し時、メモリセルのドレイン端子に接続されるグローバルビット線（主ビット線）が所定電位に充電されることと相まって、隣接するグローバルビット線（主ビット線）の影響を受けて電位変動を生じてしまうおそれがある。読み出し動作に伴う充放電動作に起因する電圧変動が、容量結合を介して隣接するグローバルビット線（主ビット線）の電位を変動させるからである。寄生容量が大きい場合、電圧変動によるメモリセルの読み出しへの悪影響も考えられ問題である。

また、寄生容量が大きい場合、グローバルビット線（主ビット線）からローカルビット線（副ビット線）に至る経路を接地電位に放電する際の電力消費量が大きくなってしまうおそれがある。

更に、寄生抵抗が大きい場合、読み出し電流が経路を流れる結果、電圧の浮き上がりが生ずるおそれがある。読み出し感度の悪化を招来してしまうおそれがあり問題である。

ここで、特許文献２および３は、グローバルビット線（主ビット線）を介さずメモリセルのドレイン側に接続されたローカルビット線（副ビット線）を接地電位にディスチャージするものではある。しかしながら、ディスチャージ素子（ＱＤ００〜ＱＤｋｍ）（特許文献２）、またはトランジスタＭＲ１およびＭＲ２（特許文献３）はメモリセルのドレイン側に接続され、複数のローカルビット線（副ビット線）を共通に接地電位に接続する。読み出し動作の後のメモリセルのドレイン側のリセットを行う技術である。読み出し対象のメモリセルが接続される選択的に仮想接地されたメモリセルのソース側のローカルビット線（副ビット線）を接地電位に接続するものではない。その読み出し動作を行うための構成・制御は開示されていない。

また、アイドル時全てのグローバルビット線が接地電位にされ、その後、メモリセルのドレイン端子に接続されるグローバルビット線がプリチャージされる場合がある。このとき、メモリセルのドレイン端子に接続されるグローバルビット線の接地電位からのプリチャージは、隣接するメモリセルのソース端子に接続され、接地電位にあるグローバルビット線に対して、容量結合によるカップリングノイズが生じ、メモリセルのソース端子に接続され、接地電位にあるグローバルビット線に接続されるメモリセルのソース端子の電圧の浮き上がりが生じる。このソース端子の電圧の浮き上がりは、グローバルビット線を介するメモリセルの読み出しに悪影響を与え、ひいては、グローバルビット線を介して流れる電流のセンス時間の遅延や読み出しの誤作動が発生することとなり問題である。

本発明は、上記の課題に鑑み提案されたものである。メモリセルからビット情報を読み出す際、選択的に仮想接地されたメモリセルのソース端子が接続されているローカルビット線（副ビット線）を、そのローカルビット線に対応するグローバルビット線を介さずに直接に選択して接地電位に接続する。これにより、グローバルビット線（主ビット線）を介さずに、対象となるメモリセルのソース端子に接地電位を供給することが可能な不揮発性記憶装置およびその制御方法を提供することを目的とする。

本発明に係る不揮発性記憶装置は、バイアス電圧の印加方向ごとにビット情報が記憶される多値記憶のメモリセルが階層ビット線構造を介して読み出される不揮発性記憶装置である。メモリセルの第１および第２端子は、第１および第２ローカルビット線に接続されている。また、第１ローカルビット線と第１グローバルビット線、第２ローカルビット線と第２グローバルビット線、第１ローカルビット線と接地線、および第２ローカルビット線と接地線とは、それぞれ、第１選択スイッチ、第２選択スイッチ、第３選択スイッチ、および第４選択スイッチにより接続される。メモリセルからのビット情報の読み出しは、第１および第４選択スイッチが導通し、または第２および第３選択スイッチが導通することにより行われる。

また、本発明に係る不揮発性記憶装置の制御方法は、バイアス電圧の印加方向ごとにビット情報が記憶される多値記憶のメモリセルが階層ビット線構造を介して読み出される不揮発性記憶装置の制御方法である。グローバルビット線を予め読み出しの為の初期化電位に充電しておく。メモリセルからの読み出し動作に際して、読み出し対象であるメモリセルのドレイン端子が接続されている１のローカルビット線をグローバルビット線に接続し、メモリセルのソース端子が接続されている他のローカルビット線を、グローバルビット線を介さずに接地電位に接続する。選択されなかった他のローカルビット線に対応するグローバルビット線は、前記初期化電位を維持する。

これにより、メモリセルに記憶されているビット情報を読み出す際、メモリセルの端子間にバイアス電圧を印加する。メモリセルの端子のうちドレイン端子となる端子が接続されているローカルビット線は、グローバルビット線に接続されて読み出しのための正の電圧バイアスが印加される。この場合、ソース端子となる端子には接地電位が印加されることが必要である。メモリセルの端子のうちソース端子となる端子が接続されているローカルビット線は、グローバルビット線を介さずに接地線に接続されて接地電位が供給される。

本発明の不揮発性記憶装置およびその制御方法によれば、デュアルビットセルである多値論理のメモリセルからバイアス電圧の印加方向に応じてビット情報を読み出す際、メモリセルの端子のうちソース端子となる端子が接続されているローカルビット線を、グローバルビット線を介さずに直接に接地線に接続して接地電位を供給することができる。

これにより、ソース端子への接地電位の印加に際し、グローバルビット線を介してローカルビット線に接地電位を供給する必要はない。接地電位の供給経路を短縮することができる。加えて、グローバルビット線を読み出し用バイアス電圧と接地電位との間で充放電する必要がない。一方、ドレイン端子に対しては、グローバルビット線を介して、ドレイン端子が接続されているローカルビット線に読み出し用のバイアス電圧を印加する。

従って、読み出し用バイアス電圧が印加されるグローバルビット線に、メモリセルのソース端子を接地電位にバイアスするグローバルビット線が隣接することはない。隣接するグローバルビット線間で異なるバイアス電圧が供給されることに伴う、両グローバルビット線間での容量結合等による電圧変動は生じない。ビット情報の読み出し時にメモリセルのソース端子または／およびドレイン端子に印加されるバイアス電圧の変動は生ぜず、安定したバイアス電圧の印加を確保することができると共に、センスアンプの読み出し時間の高速化と誤作動の抑止が実現できる。

また、接地電位を供給する経路をローカルビット線のみとすることができる。読み出しの為に初期化電位に充電したが接地電位へ接続された前記他のローカルビット線に対応するグローバルビット線については、その後に充放電を繰り返す必要がないことと相まって、従来技術に対して消費電力の低減を図ることができる。

更に、グローバルビット線からローカルビット線に至る従来の経路に対して、ローカルビット線のみを経由する経路でソース端子に接地電位を供給することができる。メモリセルからビット情報を読み出す際には、メモリセルを介してビット情報に応じた電流を流さねばならないところ、ソース端子から接地電位までの経路が短縮される（総寄生抵抗値が低下する）ため、ビット情報の読み出し電流によるソース端子への印加電圧のノイズを抑制できる。これにより、読み出しセンス感度を向上することができる。

また、第１選択スイッチと第４選択スイッチ、第２選択スイッチと第３選択スイッチを、それぞれローカルビット線の両端に対峙して配置することにより、ローカルビット線上のどの場所のメモリセルを選択しても、電流センス時の電流パスルートに含まれる寄生抵抗値を同一にできる。これによって、ローカルビット線上のどの場所のメモリセルを選択しても、均一なアクセスタイムを実現できる。

以下、本発明の不揮発性記憶装置およびその制御方法について具体化した実施形態を、図１乃至図５に基づき図面を参照しつつ詳細に説明する。

図１は、不揮発性記憶装置１の構成を示す回路構成およびレイアウトを示す日本国特願２００７−０９７５７８（２００７年４月３日出願）の図６におけるメモリアレイ構成を基本とした第１模式図である。このうち各メモリセルはデュアルビットセルであり多値のデータを格納することができる。メモリセルの一方のソースドレイン端子にバイアス電圧を接続し、メモリセルの他方のソースドレイン端子に接地電圧を接続することにより、接地電圧に接続した側のビット値を読み出すことができる。

不揮発性記憶装置１は、メモリセクタＳＣＴ１〜ＳＣＴｋと、電流供給機能を含む電流電圧変換部２と、センスアンプ３と、不図示のコラム選択スイッチを備えている。
ここで、ｋはメモリセクタ数の最大値である。

電流電圧変換部２は、選択されたコラム選択スイッチを介して、それぞれ第１グローバルビット線ＧＢＬＺｉ（ｉ＝１〜ｍ）または第２グローバルビット線ＧＢＬＸｉ（ｉ＝１〜ｍ）に接続される。 また、電流電圧変換部２は、第１グローバルビット線ＧＢＬＺｉ（ｉ＝１〜ｍ）または、第２グローバルビット線ＧＢＬＸｉ（ｉ＝１〜ｍ）を介して、メモリセクタＳＣＴ１〜ＳＣＴｋに接続される。電流電圧変換部２では、後述のデュアルビット構成のメモリセルＭＣｊｉ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のうち一方側（ゲート端子右側）を電流センス方式で読み出すときは、第１グローバルビット線ＧＢＬＺｉの電流が電圧に変換され、他方側（ゲート端子左側）を電流センス方式で読み出すときは第２グローバルビット線ＧＢＬＸｉの電流が電圧に変換され、センスアンプ入力電圧ＳＡＩＮが出力される。第１グローバルビット線ＧＢＬＺ１と第２グローバルビット線ＧＢＬＸ１、第１ローカルビット線ＬＢＬＺ１と、第２ローカルビット線ＬＢＬＸ１は、デュアルビットセルを読み出すための仮想接地方式のビット線であり、相補ビット線でないことに注意が必要である。つまり、メモリセルＭＣ１１の一方側（ゲート端子右側）のビットを視点とする場合、そのビット、第１ローカルビット線ＬＢＬＺ１、第２ローカルビット線ＬＢＬＸ１、第１グローバルビット線ＧＢＬＺ１と第２グローバルビット線ＧＢＬＸ１は、それぞれ特願２００７−０９７５７８（図６）のメモリセルＣＪ６（ゲート端子左側；（図６における丸囲み数字の６））、第１ローカルビット線Ｍ１Ｊ（６）、第２ローカルビット線Ｍ１Ｊ（５）、第１グローバルビット線Ｍ３Ｊ（２）と第２グローバルビット線Ｍ３Ｊ（１）に対応する。

ここでｍはメモリセルＭＣｊｉにおける列方向の最大値であり、ｎはメモリセルＭＣｊｉにおける行方向の最大値である。

センスアンプ３では、電流電圧変換部２から出力されるセンスアンプ入力電圧ＳＡＩＮと、図示しない参照電圧生成部から出力される参照電圧ＳＡＲＥＦとが比較され、センスアンプ出力電圧ＳＡＯＵＴが出力される。尚、センスアンプ３と電流電圧変換部２は、選択されたコラム選択スイッチ数に対応する数を備える。

図１では、メモリセクタＳＣＴ１〜ＳＣＴｋのうち、メモリセクタＳＣＴ３の内部構成が示されている。メモリセクタＳＣＴ３は、メモリセルＭＣｊｉと、第１ローカルビット線ＬＢＬＺｉ（ｉ＝１〜ｍ）と、第２ローカルビット線ＬＢＬＸｉ（ｉ＝１〜ｍ）と、第１選択スイッチＳＷ１ｉ（ｉ＝１〜ｍ）と、第２選択スイッチＳＷ２ｉ（ｉ＝１〜ｍ）と、第３選択スイッチＳＷ３ｉ（ｉ＝１〜ｍ）と、第４選択スイッチＳＷ４ｉ（ｉ＝１〜ｍ）と、スイッチ制御線ＳＥＬＺＧＢＬと、スイッチ制御線ＳＥＬＸＧＮＤと、スイッチ制御線ＳＥＬＺＧＮＤと、スイッチ制御線ＳＥＬＸＧＢＬと、ワード線ＷＬｊ（ｊ＝１〜ｎ）とを備えている。

メモリセクタＳＣＴ３では、各メモリセルＭＣｊｉがｎ行ｍ列に配置されている。また、メモリセルＭＣｊｉは、列ごとに、一方のソースドレイン端子が第１ローカルビット線ＬＢＬＺｉ、他方のソースドレイン端子が第２ローカルビット線ＬＢＬＸｉに接続されている。

また、メモリセルＭＣｊｉは、行ごとに、ゲート端子がワード線ＷＬｊ（ｊ＝１〜ｎ）で接続される。そして、ワード線ＷＬｊは、不図示のワードラインデコーダおよびワードラインバッファに各々接続されている。

さらに、第１ローカルビット線ＬＢＬＺｉは、第１選択スイッチＳＷ１ｉを介して第１グローバルビット線ＧＢＬＺｉに接続され、第３選択スイッチＳＷ３ｉを介して接地線ＶＳＳに接続されている。

また、第２ローカルビット線ＬＢＬＸｉは、第２選択スイッチＳＷ２ｉを介して第２グローバルビット線ＧＢＬＸｉに接続され、第４選択スイッチＳＷ４ｉを介して接地線ＶＳＳに接続されている。

第１選択スイッチＳＷ１ｉは、スイッチ制御線ＳＥＬＺＧＢＬがハイレベルの時、導通に制御され、ローレベルの時、非導通に制御される。
第２選択スイッチＳＷ２ｉは、スイッチ制御線ＳＥＬＸＧＢＬがハイレベルの時、導通に制御され、ローレベルの時、非導通に制御される。
第３選択スイッチＳＷ３ｉは、スイッチ制御線ＳＥＬＺＧＮＤがハイレベルの時、導通に制御され、ローレベルの時、非導通に制御される。
第４選択スイッチＳＷ４ｉは、スイッチ制御線ＳＥＬＸＧＮＤがハイレベルの時、導通に制御され、ローレベルの時、非導通に制御される。

後述するように、メモリセルＭＣｊｉの第２ローカルビット線ＬＢＬＸｉ側のビット情報（ゲート端子右側）を読み出す際には、スイッチ制御線ＳＥＬＺＧＢＬおよびスイッチ制御線ＳＥＬＸＧＮＤがハイレベルにされ、スイッチ制御線ＳＥＬＸＧＢＬおよびスイッチ制御線ＳＥＬＺＧＮＤがローレベルにされる。このため、第１選択スイッチＳＷ１ｉおよび第４選択スイッチＳＷ４ｉが導通にされ、第２選択スイッチＳＷ２ｉおよび第３選択スイッチＳＷ３ｉが非導通にされる。

これにより、第１ローカルビット線ＬＢＬＺｉは第１グローバルビット線ＧＢＬＺｉに接続され、第２ローカルビット線ＬＢＬＸｉは接地線ＶＳＳに接続される。

一方、メモリセルＭＣｊｉの第１ローカルビット線ＬＢＬＺｉ側のビット情報（ゲート端子左側）を読み出す際には、スイッチ制御線ＳＥＬＸＧＢＬおよびスイッチ制御線ＳＥＬＺＧＮＤがハイレベルにされ、スイッチ制御線ＳＥＬＺＧＢＬおよびスイッチ制御線ＳＥＬＸＧＮＤがローレベルにされる。このため、第２選択スイッチＳＷ２ｉおよび第３選択スイッチＳＷ３ｉが導通にされ、第１選択スイッチＳＷ１ｉおよび第４選択スイッチＳＷ４ｉが非導通にされる。

これにより、第１ローカルビット線ＬＢＬＺｉは接地線ＶＳＳに接続され、第２ローカルビット線ＬＢＬＸｉは第２グローバルビット線ＧＢＬＸｉに接続される。

本実施形態では、第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉが接地される際には、第３選択スイッチＳＷ３ｉまたは第４選択スイッチＳＷ４ｉにより、接地線ＶＳＳに接続される。第１選択スイッチＳＷ１ｉまたは第２選択スイッチＳＷ２ｉが非導通のため、第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉは、接地電圧に遷移することはない。従って、隣接する第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉ同士のカップリングノイズが生じない。これにより、ソース側の電圧のノイズが生じないため、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉの読み出しへの悪影響を防止することができ、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉへ流れる電流をセンスするセンスアンプの読み出し時間の高速化を図ることができる。

また、第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉは、接地線ＶＳＳに直接接続される。このため、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉが接地される場合に比して、ソース側の寄生抵抗が小さくすることが出来、メモリセルＭＣｊｉのソース端子の電圧の浮き上がりを防止することができる。これにより、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉをセンスするセンスアンプの読み出し時間の感度の向上と高速化を図ることができる。ソース側のグローバルビット線分の寄生抵抗値が削減されるからである。

また、図４に示す様に、第１選択スイッチＳＷ１ｉおよび第２選択スイッチＳＷ２ｉは、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの一方の端部に配置され、第３選択スイッチＳＷ３ｉおよび第４選択スイッチＳＷ４ｉは、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの前記一方の端部とは反対側の他方の端部に配置される。これにより、メモリセルＭＣ１１を選択した時の第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの電流パスに含まれる総寄生抵抗値と、メモリセルＭＣｎ１を選択した時の、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの電流パスに含まれる総寄生抵抗値を同等とすることができる。よって、均一なアクセスタイムを実現できる。

また、図５に示す様に、第１選択スイッチＳＷ１ｉおよび第３選択スイッチＳＷ３ｉは、第１ローカルビット線ＬＢＬＺｉの一方の端部に配置され、第２選択スイッチＳＷ２ｉおよび第４選択スイッチＳＷ４ｉは、第２ローカルビット線ＬＢＬＸｉの前記一方の端部とは反対側の他方の端部に配置される。これにより、メモリセルＭＣ１１を選択した時の第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの電流パスに含まれる総寄生抵抗値と、メモリセルＭＣｎ１を選択した時の、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの電流パスに含まれる総寄生抵抗値を同等とすることができる。よって、ローカルビット線上のどの場所のメモリセルを選択しても、均一なアクセスタイムを実現できる。

さらに、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉをバイアス電圧と接地電圧との間で充放電せずに、第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉをバイアス電圧と接地電圧との間で充放電している。第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉは、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉに比して、配線容量が大きい。従って、本実施形態では、配線容量の小さい第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉのみがバイアス電圧と接地電圧との間で充放電を行なうこととなるため、消費電流を軽減することができる。

また、本実施形態では、接地線ＶＳＳは、メモリセクタＳＣＴ間に配置され、第１ローカルビット線ＬＢＬＺｉの端部および第２ローカルビット線ＬＢＬＸｉの端部に接続されている。これにより、第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを接地する際の抵抗を軽減することができる。アレイ内にメッシュ状にレイアウトされた接地配線により接地線自身の寄生抵抗値が、従来技術である接地電位へ接続される１本のみのグローバルビット線の寄生抵抗値よりも遥かに小さいからである。

また、本実施形態では、第３選択スイッチＳＷ３ｉおよび第４選択スイッチＳＷ４ｉは、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉの端部に配置されている。これにより、同じく端部に配置されている第１選択スイッチＳＷ１ｉおよび第２選択スイッチＳＷ２ｉとの配置関係を、メモリセクタＳＣＴ間において、第１選択スイッチＳＷ１ｉおよび第４選択スイッチＳＷ４ｉならびに第２選択スイッチＳＷ２ｉおよび第３選択スイッチＳＷ３ｉとの間で、それぞれ隣接して配置できるため、レイアウト効率の向上を図ることができる。なぜなら、それらスイッチは、共にプログラム時のドレインに印加される高電圧から素子破壊を防止するための高耐圧素子で構成され、且つ、電流センス方式に於いて共に同じ電流が流れる電流パスルートを構成する略同等の素子サイズである、からである。

また、図４に示す様に、第１選択スイッチＳＷ１ｉおよび第２選択スイッチＳＷ２ｉならびに第３選択スイッチＳＷ３ｉおよび第４選択スイッチＳＷ４ｉとの間で、それぞれ隣接して配置しても同様な効果が期待できる。

また、図５に示す様に、第１選択スイッチＳＷ１ｉおよび第３選択スイッチＳＷ３ｉならびに第２選択スイッチＳＷ２ｉおよび第４選択スイッチＳＷ４ｉとの間で、それぞれ隣接して配置しても同様な効果が期待できる。

また、本実施形態では、第１ローカルビット線ＬＢＬＺｉおよび第２ローカルビット線ＬＢＬＸｉに接続される接地線ＶＳＳは第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉに直交してメモリセクタＳＣＴ間に配置されている。これにより、メモリセクタＳＣＴ間に配置される接地線ＶＳＳは、ビット線やワード線のピッチと関連なく低抵抗値を実現できる。更に、接地線ＶＳＳはメモリセルセクタ上を通過しないで、レイアウトを行なうので、接地線ＶＳＳの配線層はメモリセルセクタ内で使われるローカルワード線やローカルビット線、グローバルワード線の配線層と同じ配線層で配線することが選択できる。このため、従来仮想接地方式では必要なかったメモリアレイ内の接地線ＶＳＳにおいて、本実施形態では、メモリセルセクタ内で使われる配線層に依存せずに接地線ＶＳＳを配線することができ、新たな配線層の増加を抑止できる。

次いで、本実施形態（図１、図４、図５）にかかる不揮発性記憶装置１の読み出しの手順について説明する。図２は、不揮発性記憶装置１の電源投入から、不揮発性記憶装置１の読み出しに至る手順を示すフローチャートである。なお、本フローチャートでは、消去、プログラムおよび読み出し間のプリチャージ動作を省略して記載している。

ステップＳ１において、電源投入直後またはパワーダウン解除後に、第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉが初期化電位にプリチャージされる。この際、プリチャージの電圧は、メモリセルＭＣｊｉの読み出し用電圧である。第１ローカルビット線ＬＢＬＺｉと第２ローカルビット線ＬＢＬＸｉは、フローティングである。その後、ステップＳ２に移行する。

ステップＳ２において、不揮発性記憶装置１外部からのアクセスに応じてメモリセルＭＣｊｉの読み出し動作か否かが判定される。メモリセルＭＣｊｉの読み出しの場合には、ステップＳ３に移行し、メモリセルＭＣｊｉの読み出しではない場合には、再度ステップＳ２に戻る。前記ステップ２は、アクティブコマンドまたはリードコマンドに相当する。

ステップＳ３において、アドレス選択等によりメモリセルＭＣｊｉのうちドレイン端子が接続されるべき第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉに接続する。その後、ステップＳ４に移行する。

ステップＳ４において、アドレス選択等によりメモリセルＭＣｊｉのうちソース端子が接続されるべき第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを、接地線（メモリアレイ内のＶＳＳ）に接続する。その後、ステップＳ５に移行する。

ステップＳ５において、メモリセルＭＣｊｉの読み出しを行なう。このとき、アドレス等により選択されたワード線ＷＬｊは、ハイレベルにされている。その後、ステップＳ６に移行する。

ステップＳ６において、メモリセルＭＣｊｉのうちドレイン端子が接続されている第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉから切断する。その後、ステップＳ７に移行する。

ステップＳ７において、メモリセルＭＣｊｉのうちソース端子が接続されている第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを、接地線から切断する。その後、ステップＳ２に戻る。

図２のフローチャートでは、時系列的な制御手順は、ステップＳ３からステップＳ４へ移行するように説明されているが、実際の制御手順は、ステップＳ４からステップＳ３へ移行されてもよいし、ステップＳ３とステップＳ４とは同時に実行されてもよい。同様に、図２のフローチャートでは、時系列的な制御手順は、ステップＳ６からステップＳ７へ移行するように説明されているが、実際の制御手順は、ステップＳ７からステップＳ６へ移行されてもよいし、ステップＳ６とステップＳ７とは同時に実行されてもよい。 また、ステップＳ５は、ステップＳ３および／またはステップＳ４と同時に処理することもできる。

本実施形態にかかる不揮発性記憶装置１では、第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉを予め初期化電位に充電するステップＳ１を備え、メモリセルＭＣｊｉからの読み出し動作は、読み出し対象であるメモリセルＭＣｊｉのドレイン端子が接続されている１の第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉに接続するステップＳ３と、読み出し対象であるメモリセルＭＣｊｉのソース端子が接続されている他の第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを接地線ＶＳＳに接続するステップＳ４と、ワード線ＷＬｊを活性化するステップＳ５を備えている。

これにより、メモリセルＭＣｊｉに記憶されているビット情報を読み出す際、メモリセルＭＣｊｉの端子間にバイアス電圧を印加する。メモリセルＭＣｊｉのうちドレイン端子となる端子が接続されている第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉは、第１グローバルビット線ＧＢＬＺｉまたは第１グローバルビット線ＧＢＬＺｉに接続されて正の電圧バイアスが印加される。この場合、ソース端子となる端子には接地電位が印加されることが必要である。メモリセルＭＣｊｉの端子のうちソース端子となる端子が接続されている第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉは、接地線ＶＳＳに接続され接地電位が供給される。

本実施形態にかかる不揮発性記憶装置１の制御方法によれば、デュアルビットセルのメモリセルＭＣｊｉからバイアス電圧の印加方向に応じてビット情報を読み出す際、メモリセルＭＣｊｉの端子のうちソース端子となる端子が接続されている第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉを第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉを経由せずに、直接に接地線ＶＳＳに接続して接地電位を供給することができる。

これにより、ソース端子への接地電位の印加に際し、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉを介して、第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉに接地電位を供給する必要はない。接地電位の供給経路を短縮することができる。加えて、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉを読み出し用バイアス電圧と接地電位との間で充放電する必要がない。一方、ドレイン端子に対しては、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉを介して、ドレイン端子が接続されている第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉに読み出し用のバイアス電圧を印加する。

従って、従来の様に読み出し用バイアス電圧が印加される第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉに、メモリセルＭＣｊｉのソース端子を接地電位にバイアスする第２グローバルビット線ＧＢＬＸｉおよび第１グローバルビット線ＧＢＬＺｉが、隣接することはない。隣接する第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉ間で異なるバイアス電圧が供給されることに伴う、第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉ間での容量結合等による電圧変動は生じない。ビット情報の読み出し時にメモリセルＭＣｊｉのソース端子およびドレイン端子に印加されるバイアス電圧の変動は生ぜず、安定したバイアス電圧の印加を確保することができる。

また、接地電位を供給する経路を第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉのみとすることができる。初期化電位に充電した第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉについては、その後にメモリセルのソース端子が接続されるローカルビット線に対応するグローバルビット線の充放電を繰り返す必要がないことと相まって、従来技術に対して消費電力の低減を図ることができる。

さらに、グローバルビット線からローカルビット線に至る従来の経路に対して、第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉのみを経由する経路でソース端子にアレイ内にメッシュ状にレイアウトされた寄生抵抗値が低い接地電位を供給することができる。メモリセルＭＣｊｉからビット情報を読み出す際には、メモリセルＭＣｊｉを介してビット情報に応じた電流を流さねばならないところ、ソース端子から接地電位までの経路が短縮されるため、ビット情報の読み出し電流によるソース端子への印加電圧の浮き上がりを抑制することができる。これにより、読み出しセンス感度を向上することができる。

次いで、不揮発性記憶装置１の読み出し動作について説明する。図３は不揮発性記憶装置１の動作を示すタイミングチャートである。

電源投入直後またはパワーダウン解除後において、第１グローバルビット線ＧＢＬＺ１〜ＧＢＬＺｍ、ＧＢＬＸ１〜ＧＢＬＸｍに、読み出し用のバイアス電圧であるプリチャージ電圧Ｖｐｒｅが印加される。

（１）から（８）は、メモリセルのゲート端子右側を読み出す動作について説明している。読み出し判定後の（１）において、第１グローバルビット線ＧＢＬＺｉおよび第１ローカルビット線ＬＢＬＺｉの間に接続される第１選択スイッチＳＷ１ｉを制御するスイッチ制御線ＳＥＬＺＧＢＬが、ハイレベルに遷移するため、第１選択スイッチＳＷ１ｉが導通にされ、第１ローカルビット線ＬＢＬＺｉへプリチャージ電圧Ｖｐｒｅが印加される。尚、（１）の動作を省略（即ち、第１選択スイッチＳＷ１ｉを非道通とする）することもできる。

（２）において、第２グローバルビット線ＧＢＬＸｉおよび第２ローカルビット線ＬＢＬＸｉの間に接続される第２選択スイッチＳＷ２ｉを制御するスイッチ制御線ＳＥＬＸＧＢＬが、ハイレベルに遷移するため、第２選択スイッチＳＷ２ｉが導通にされ、第２ローカルビット線ＬＢＬＸｉへプリチャージ電圧Ｖｐｒｅが印加される。尚、（２）の動作を省略（即ち、第２選択スイッチＳＷ２ｉを非道通とする）することもできる。

（３）において、スイッチ制御線ＳＥＬＺＧＢＬがハイレベルに遷移するため、第１選択スイッチＳＷ１ｉが導通し、第１グローバルビット線ＧＢＬＺｉおよび第１ローカルビット線ＬＢＬＺｉが接続される。また、第２グローバルビット線ＧＢＬＸｉはフローティング状態にされ、寄生容量によりプリチャージ電圧Ｖｐｒｅを保持しているか、または図示しない電流電圧変換部２に備えられるビット線ドライバによりプリチャージ電圧Ｖｐｒｅと同電位に維持される。

（４）において、第２グローバルビット線ＧＢＬＸｉおよび接地線ＶＳＳの間に接続される第４選択スイッチＳＷ４ｉを制御するスイッチ制御線ＳＥＬＸＧＮＤが、ハイレベルに遷移するため、第４選択スイッチＳＷ４ｉが導通にされ、第２ローカルビット線ＬＢＬＸｉは接地電圧に接続される。

（５）において、グローバルビット線ＧＢＬＺ１が読み出しビット線に設定され、ワード線ＷＬ１がハイレベルに遷移する。また、メモリセルＭＣ１１の第１ローカルビット線ＬＢＬＺ１側は、プリチャージ電圧Ｖｐｒｅが印加されドレイン端子となり、第２ローカルビット線ＬＢＬＸ１側は、接地電圧にされソース端子となっている。これにより、メモリセルＭＣ１１のソース側、すなわち、第２ローカルビット線ＬＢＬＸ１側に記憶されたデータが読み出される。このデータは、消去状態、すなわち、“１”値のデータである。

（６）において、センスアンプ入力電圧ＳＡＩＮには、参照電圧ＳＡＲＥＦを下回る電圧が出力されるため、センスアンプ３のセンスアンプ出力電圧ＳＡＯＵＴからは、消去情報を示すローレベルが出力される。

（７）において、ワード線ＷＬ１がローレベルに遷移すると、読み出し対象のメモリセルＭＣ１１に電流が流れなくなるため、センスアンプ入力電圧ＳＡＩＮの電圧が参照電圧ＳＡＲＥＦを上回ることとなる。

（８）において、センスアンプ入力電圧ＳＡＩＮには、参照電圧ＳＡＲＥＦを上回る電圧が出力されるため、センスアンプ３のセンスアンプ出力電圧ＳＡＯＵＴからは、ハイレベルが出力される。

（９）から（１４）は、メモリセルのゲート端子左側を読み出す動作について説明している。読み出し判定後の（９）において、第１グローバルビット線ＧＢＬＺｉに、読み出し用のバイアス電圧であるプリチャージ電圧Ｖｐｒｅが印加される。これと共に、第１グローバルビット線ＧＢＬＺｉおよび第１ローカルビット線ＬＢＬＺｉの間に接続される第１選択スイッチＳＷ１ｉを制御するスイッチ制御線ＳＥＬＺＧＢＬが、ハイレベルに遷移するため、第１選択スイッチＳＷ１ｉが導通にされ、第１ローカルビット線ＬＢＬＺｉにもプリチャージ電圧Ｖｐｒｅが印加される。尚、（１）の動作を省略（即ち、第１選択スイッチＳＷ１ｉを非道通とする）することもできる。

（１０）において、第２グローバルビット線ＧＢＬＸｉに、読み出し用のバイアス電圧であるプリチャージ電圧Ｖｐｒｅが印加される。これと共に、第２グローバルビット線ＧＢＬＸｉおよび第２ローカルビット線ＬＢＬＸｉの間に接続される第２選択スイッチＳＷ２ｉを制御するスイッチ制御線ＳＥＬＸＧＢＬが、ハイレベルに遷移するため、第２選択スイッチＳＷ２ｉが導通にされ、第２ローカルビット線ＬＢＬＸｉにもプリチャージ電圧Ｖｐｒｅが印加される。尚、（２）の動作を省略（即ち、第２選択スイッチＳＷ２ｉを非道通とする）することもできる。

（１１）において、スイッチ制御線ＳＥＬＸＧＢＬがハイレベルに遷移するため、第２選択スイッチＳＷ２ｉが導通し、第２グローバルビット線ＧＢＬＸｉおよび第２ローカルビット線ＬＢＬＸｉが接続される。また、第１グローバルビット線ＧＢＬＺｉはフローティング状態にされ、寄生容量によりＶｐｒｅを保持しているか、または図示しない電流電圧変換部２に備えられるビット線ドライバによりプリチャージ電圧Ｖｐｒｅと同電位に維持される。

（１２）において、第１グローバルビット線ＧＢＬＺｉおよび接地線ＶＳＳの間に接続される第３選択スイッチＳＷ３ｉを制御するスイッチ制御線ＳＥＬＺＧＮＤが、ハイレベルに遷移するため、第３選択スイッチＳＷ３ｉが導通にされ、第１ローカルビット線ＬＢＬＺｉは接地電圧に接続される。

（１３）において、第２グローバルビット線ＧＢＬＸ１が読み出しビット線に設定され、ワード線ＷＬ２がハイレベルに遷移する。また、メモリセルＭＣ２１の第２ローカルビット線ＬＢＬＸ１側は、プリチャージ電圧Ｖｐｒｅが印加されドレイン端子となり、第１ローカルビット線ＬＢＬＺ１側は、接地電圧にされソース端子となっている。これにより、メモリセルＭＣ２１のソース側、すなわち、第１ローカルビット線ＬＢＬＺ１側に記憶されたデータが読み出される。このデータは、プログラム状態、すなわち、“０”値のデータである。

（１４）において、センスアンプ入力電圧ＳＡＩＮには、参照電圧ＳＡＲＥＦを上回る電圧が出力されるため、センスアンプ３のセンスアンプ出力電圧ＳＡＯＵＴからは、プログラム情報を示すハイレベルが出力される。

本実施形態にかかる不揮発性記憶装置１の制御方法では、第１グローバルビット線ＧＢＬＺｉまたは第２グローバルビット線ＧＢＬＸｉに接続された第１ローカルビット線ＬＢＬＺｉまたは第２ローカルビット線ＬＢＬＸｉには、読み出し動作の際、プリチャージ電圧Ｖｐｒｅが供給される。これにより、メモリセルＭＣｊｉのドレイン端子にバイアス電圧を印加することができ、確実にメモリセルＭＣｊｉの内容を読み出すことができる。

また、本実施形態にかかる不揮発性記憶装置１の制御方法では、コラムアドレス選択された第１ローカルビット線ＬＢＬＺｉが読み出しに用いられる場合、コラムアドレス選択されなかった第１ローカルビット線ＬＢＬＺｉに接続されない他の第１グローバルビット線および第２グローバルビット線は、読み出し動作の際、プリチャージ電圧Ｖｐｒｅと同電位に維持される。一方、コラムアドレス選択された第２ローカルビット線ＬＢＬＸｉが読み出しに用いられる場合、コラムアドレス選択されなかった第２ローカルビット線ＬＢＬＸｉに接続されない他の第１グローバルビット線および第２グローバルビット線は、読み出し動作の際、プリチャージ電圧Ｖｐｒｅと同電位に維持される。これにより、隣接する第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉ同士の容量結合による悪影響を防止することができる。

さらに、本実施形態にかかる不揮発性記憶装置１の制御方法では、初期化電位は、読み出し用バイアス電圧と同電位のプリチャージ電圧Ｖｐｒｅである。これにより、読み出し動作やプリチャージ動作の際のプリチャージ電圧Ｖｐｒｅとすることができ、第１グローバルビット線ＧＢＬＺｉおよび第２グローバルビット線ＧＢＬＸｉの電位の変化を防止することができる。

また、本実施形態にかかる不揮発性記憶装置１の制御方法では、コラムアドレス選択された第１ローカルビット線ＬＢＬＺｉが読み出しに用いられる場合、コラムアドレス選択されなかった第１ローカルビット線ＬＢＬＺｉに接続されない他の第１グローバルビット線および第２グローバルビット線は、読み出し動作の際、フローティング状態とされる。一方、コラムアドレス選択された第２ローカルビット線ＬＢＬＸｉが読み出しに用いられる場合、コラムアドレス選択されなかった第２ローカルビット線ＬＢＬＸｉに接続されない他の第１グローバルビット線および第２グローバルビット線は、読み出し動作の際、フローティング状態とされる。これにより、非選択である第１グローバルビット線および第２グローバルビット線を駆動することがないため、図示しない電流電圧変換部２に備えられるビット線ドライバの消費電力を抑制することができる。

つづいて、不揮発性記憶装置の回路構成およびレイアウトを示す第３模式図（図５）に基づき図面を参照しつつ詳細に説明する。尚、第１模式図、第２模式図と異なる点を中心に説明する。

不揮発性記憶装置１は、第１グローバルビット線ＧＢＬＺ１および第２グローバルビット線ＧＢＬＸ１と、複数のローカルビット線ＬＢＬ１〜ＬＢＬｋ、第１グローバルビット線ＧＢＬＺ１および第２グローバルビット線ＧＢＬＸ１とローカルビット線ＬＢＬ１〜ＬＢＬｋ間に接続される第１選択スイッチＳＷ１ｋと第２選択スイッチＳＷ２ｋ、メモリセクタ間にメッシュ配置されるＶＳＳ、ローカルビット線ＬＢＬ１〜ＬＢＬｋと前記ＶＳＳ間に接続される第３選択スイッチＳＷ３ｋと第４選択スイッチＳＷ４ｋと、複数のデュアルビットセルを備える。

デュアルビットセルである複数のメモリセルは、共通のワード線で接続され、ローカルビット線ＬＢＬ１〜ＬＢＬｋにそれぞれ仮想接地方式で接続される。奇数のローカルビット線ＬＢＬ１、３、５等は、第１選択スイッチＳＷ１ｋを介して第１グローバルビット線ＧＢＬＺ１へ接続され、また第３選択スイッチＳＷ３ｋを介してＶＳＳへ接続される。偶数のローカルビット線ＬＢＬ２、４、６等は、第２選択スイッチＳＷ２ｋを介して第２グローバルビット線ＧＢＬＸ１へ接続され、また第４選択スイッチＳＷ４ｋを介してＶＳＳへ接続される。第１選択スイッチＳＷ１ｋと第３選択スイッチＳＷ３ｋは、奇数のローカルビット線ＬＢＬ１、３、５等の一方の端部に配置される。第２選択スイッチＳＷ２ｋと第４選択スイッチＳＷ４ｋは、偶数のローカルビット線ＬＢＬ２、４、６等の前記一方の端部とは反対側の他方の端部に配置される。第１選択スイッチＳＷ１ｋ、第２選択スイッチＳＷ２ｋには、メモリセクタの選択情報、コラム方向のメモリセル選択情報とデュアルビットセルのどちら側のビットを選択するか否かのコラムアドレス情報がデコードされた制御信号ＳＥＬＧＢＬ１からＳＥＬＧＢＬ８が入力される。第３選択スイッチＳＷ３ｋ、第４選択スイッチＳＷ４ｋには、メモリセクタの選択情報、コラム方向のメモリセル選択情報とデュアルビットセルのどちら側のビットを選択するか否かのコラムアドレス情報が合成された制御信号ＳＥＬＧＮＤ１からＳＥＬＧＮＤ８が入力される。

メモリセルＭＣ１１の他方側（ゲート端子左側；左下ハッチング表記）を電流センス方式で読み出すときは、ハイレベルにされる制御信号ＳＥＬＧＢＬ２により導通に制御された第２選択スイッチＳＷ２１を介して第２グローバルビット線ＧＢＬＸｉへ接続される。一方、ハイレベルにされる制御信号ＳＥＬＧＮＤ２により導通に制御された第３選択スイッチＳＷ３１を介してＶＳＳへ接続される。また、メモリセルＭＣ１２の一方側（ゲート端子右側；右下ハッチング表記）を電流センス方式で読み出すときは、ハイレベルにされる制御信号ＳＥＬＧＢＬ２により導通に制御された第２選択スイッチＳＷ２１を介して第２グローバルビット線ＧＢＬＸｉへ接続される。一方、ハイレベルにされる制御信号ＳＥＬＧＮＤ４により導通に制御された第３選択スイッチＳＷ３２を介してＶＳＳへ接続される。更に、メモリセルＭＣ１５の他方側（ゲート端子左側；左下ハッチング表記）を電流センス方式で読み出すときは、ハイレベルにされる制御信号ＳＥＬＧＢＬ６により導通に制御された第２選択スイッチＳＷ２３を介して第２グローバルビット線ＧＢＬＸｉへ接続される。一方、ハイレベルにされる制御信号ＳＥＬＧＮＤ６により導通に制御された第３選択スイッチＳＷ３３を介してＶＳＳへ接続される。また、メモリセルＭＣ１５の一方側（ゲート端子右側；右下ハッチング表記）を電流センス方式で読み出すときは、ハイレベルにされる制御信号ＳＥＬＧＢＬ５により導通に制御された第１選択スイッチＳＷ１３を介して第１グローバルビット線ＧＢＬＺ１へ接続される。一方、ハイレベルにされる制御信号ＳＥＬＧＮＤ５により導通に制御された第４選択スイッチＳＷ４３を介してＶＳＳへ接続される。尚、メモリセルＭＣ１１の他方側（ゲート端子左側；左下ハッチング表記）を電流センス方式で読み出すときは、ローカルビット線ＬＢＬ３、ＬＢＬ４には、図示されないグローバルビット線から、選択されたローカルビット線ＬＢＬ２と同じプリチャージ電圧Ｖｐｒｅ（読み出し用のバイアス電圧）が印加され、ＬＢＬ４の電位がＭＣ１１より右側のメモリセルの記憶状態の影響を受けないようにする。それ以降のローカルビット線ＬＢＬ５はフローティングである。第３模式図においても、第１模式図と第２模式図と同様な効果が得られる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、グローバルビット線への読み出し用バイアス電圧の印加は、電源投入直後またはパワーダウン解除後またはプリチャージ期間（図３中（９）および（１０）の期間）に行なわれている。しかしながら、グローバルビット線への読み出し用バイアス電圧の印加は、電源投入時の初期化動作を行なった後は、必要に応じて行なえばよい。すなわち、読み出し動作に応じて印加することができる。例えば、読み出し後（図３中（７）の期間、またはステップＳ６，Ｓ７の期間）に行ってもよい。

また、本実施形態では、ローカルビット線への読み出し用バイアス電圧の印加（図３中（１）（２）、（９）（１０））は、ステップ３、ステップＳ４に含めることができる。図５に於いて、ＶＳＳへ制御されるべきローカルビット線の第３／第４選択スイッチに対応する第１／第２選択スイッチを非活性にすることで、それが実現できる。これにより、アクセスタイムの大幅な高速が実現できる。
また、ゲート端子右側／左側にそれぞれ多値機能を備えるクアッドビットセルにも適用できる。

実施形態にかかる不揮発性記憶装置の回路構成およびレイアウトを示す第１模式図である。 メモリセルの読み出し手順を示すフローチャートである。 実施形態にかかる不揮発性記憶装置の動作を示すタイミングチャートである。 実施形態にかかる不揮発性記憶装置の回路構成およびレイアウトを示す第２模式図である。 実施形態にかかる不揮発性記憶装置の回路構成およびレイアウトを示す第３模式図である。

符号の説明

１ 不揮発性記憶装置
２ 電流電圧変換部
３ センスアンプ
ＧＢＬＺｉ（ｉ＝１〜ｍ） 第１グローバルビット線
ＧＢＬＸｉ（ｉ＝１〜ｍ） 第２グローバルビット線
ＬＢＬＺｉ（ｉ＝１〜ｍ） 第１ローカルビット線
ＬＢＬＸｉ（ｉ＝１〜ｍ） 第２ローカルビット線
ＬＢＬｉ（ｉ＝１〜ｍ） ローカルビット線
ＭＣｊｉ メモリセル
ＳＷ１ｉ（ｉ＝１〜ｍ） 第１選択スイッチ
ＳＷ２ｉ（ｉ＝１〜ｍ） 第２選択スイッチ
ＳＷ３ｉ（ｉ＝１〜ｍ） 第３選択スイッチ
ＳＷ４ｉ（ｉ＝１〜ｍ） 第４選択スイッチ
ＶＳＳ 接地線
Ｖｐｒｅ プリチャージ電圧

Claims (11)

1. バイアス電圧の印加方向ごとにビット情報が記憶される多値記憶のメモリセルが階層ビット線構造を介して読み出される不揮発性記憶装置であって、
   前記メモリセルの第１端子が接続される第１ローカルビット線と、
   前記メモリセルの第２端子が接続される第２ローカルビット線と、
   前記第１ローカルビット線と第１グローバルビット線とを接続する第１選択スイッチと、
   前記第２ローカルビット線と第２グローバルビット線とを接続する第２選択スイッチと、
   前記第１ローカルビット線と接地線とを接続する第３選択スイッチと、
   前記第２ローカルビット線と前記接地線とを接続する第４選択スイッチとを備え、
   前記ビット情報の読み出しの際、前記第１および前記第４選択スイッチ、または前記第２および前記第３選択スイッチが導通し、前記第１および第２グローバルビット線を介さずに接地電位に接続することを特徴とする不揮発性記憶装置。
2. 前記接地線は、前記第１および第２ローカルビット線ごとに配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
3. 前記第３および第４選択スイッチは、前記第１および第２ローカルビット線の端部に配置されていることを特徴とする請求項１または２に記載の不揮発性記憶装置。
4. 前記第１および第３選択スイッチは、前記第１ローカルビット線の端部に配置され、前記第２および前記第４選択スイッチは、前記第２ローカルビット線の端部に配置されていることを特徴とする請求項１または２の少なくとも何れか１項に記載の不揮発性記憶装置。
5. 前記第１ローカルビット線の端部と前記第２ローカルビット線の端部は、対峙して配置されていることを特徴とする請求項３または４の少なくとも何れか１項に記載の不揮発性記憶装置。
6. 前記接地線は、前記第１および第２グローバルビット線に直交して配置されていることを特徴とする請求項１乃至５の少なくとも何れか１項に記載の不揮発性記憶装置。
7. バイアス電圧の印加方向ごとにビット情報が記憶される多値記憶のメモリセルが階層ビット線構造を介して読み出される不揮発性記憶装置の制御方法であって、
   グローバルビット線を予め初期化電位に充電するステップを備え、
   前記メモリセルからの読み出し動作は、
   読み出し対象である前記メモリセルのドレイン端子が接続されている１のローカルビット線を前記グローバルビット線に接続するステップと、
   読み出し対象である前記メモリセルのソース端子が接続されている他のローカルビット線を、他のグローバルビット線を介さずに接地電位に接続するステップとを備えることを特徴とする不揮発性記憶装置の制御方法。
8. 前記１のローカルビット線に接続された前記グローバルビット線は、読み出し動作の際、読み出し用バイアス電圧に維持されることを特徴とする請求項７に記載の不揮発性記憶装置の制御方法。
9. 前記１のローカルビット線に接続されない他のグローバルビット線は、読み出し動作の際、前記読み出し用バイアス電圧と同電位に維持されることを特徴とする請求項７または８に記載の不揮発性記憶装置の制御方法。
10. 前記１のローカルビット線に接続されない他のグローバルビット線は、読み出し動作の際、フローティング状態とされることを特徴とする請求項７または８に記載の不揮発性記憶装置の制御方法。
11. 前記初期化電位は、前記読み出し用バイアス電圧と同電位であることを特徴とする請求項７乃至１０の少なくとも何れか１項に記載の不揮発性記憶装置の制御方法。