JP3425891B2 - 半導体記憶装置及びメモリセルに記憶されているデータの読み出し方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルに記憶
されているデータの高速な読み出しを行う半導体記憶装
置に係わるものである。

【０００２】

【従来の技術】一般に、ＲＯＭ（読み出し専用メモリ）
のような半導体記憶装置は、１個のトランジスタにおい
て、「０」もしくは「１」の２値の情報、またはしきい
値制御によりトランジスタをオン／オフさせるためのゲ
ートの電圧レベルで表される多値情報を記憶することが
出来る。

【０００３】前記半導体記憶装置は、複数のメモリセル
用トランジスタが行列上に半導体基板上に形成されてい
る。このメモリセル用のトランジスタは、ゲートへ前記
行列の行方向にパターン形成されたワード線が接続さ
れ、ドレインへ前記行列の列方向にパターン形成された
ビット線が接続されている。

【０００４】この半導体記憶装置において、メモリセル
に記憶されているデータを読み出す場合、入力されるア
ドレス信号に対応するメモリセルが、デコーダにより活
性化されるワード線とビット線とにより選択される。そ
して、選択されたメモリセルのトランジスタに流れる電
流量をリファレンスのメモリセルに流れる電流量とセン
スアンプで比較することで、アドレスに対応するメモリ
セルに記憶されているデータは読み出される。

【０００５】ここで、上述した半導体記憶装置において
は、メモリセル用トランジスタ毎に素子分離膜で他のメ
モリセル用トランジスタと独立に半導体基板上で形成さ
れている。そして、メモリセル用トランジスタは、ドレ
インがビット線へ接続され、ソースが接地されている。

【０００６】しかしながら、上述した半導体記憶装置の
構成では、読み出しに必要な回路が簡単な構成となる
が、各メモリセル用トランジスタ毎にドレインを構成す
る拡散層部分に、この拡散層と配線されるビット線とを
接続するコンタクトを形成する必要がある。従って、ド
レインの拡散層にコンタクトを形成するため、コンタク
トを形成する必要があり、トランジスタの構成として必
要以上の拡散層の面積が必要となり、上述したメモリセ
ル用トランジスタは、集積度を上げるのが困難な構造で
あった。

【０００７】このメモリセル用トランジスタの構造にお
ける欠点を解決するため、メモリセルの集積度を向上さ
せる仮想接地方式のメモリセル用トランジスタの構造及
び配置が用いられるようになってきた。

【０００８】すなわち、行方向に隣接するメモリセル用
トランジスタのドレイン及びソースを共通の拡散層によ
り形成し、この拡散層を列方向に接続する構造（副ビッ
ト線，仮想副接地線）で形成することにより、各拡散層
がマトリクス上に接続され、メモリセルの形成される領
域内にコンタクトを設ける必要がなくなる。この結果、
コンタクトを形成する場合に比較して、メモリセル用ト
ランジスタの集積度を向上させる事が出来る。

【０００９】上述した仮想接地方式のメモリセル用トラ
ンジスタ構成を用いた従来の半導体記憶装置を図１３及
び図１４を用いて説明する。図１３は、従来の半導体記
憶装置の構成を示すブロック図である。また、図１４
は、図１３におけるメモリセル部１６の詳細な構成を示
す概念図である。

【００１０】図１３において、データは、メモリセル部
１６におけるメモリセル領域１６Ｂを構成するメモリセ
ル用トランジスタに記憶されている。このメモリセル領
域１６Ｂ内のメモリセル用トランジスタを特定して、こ
のメモリセル用トランジスタに記憶されているデータを
読み出すために、外部のＣＰＵ（中央処理装置）等から
アドレスＡＤが入力される。

【００１１】アドレスバッファ１１は、入力されるアド
レス信号ＡＤを波形成形を行い、一旦保持した後、Ｙデ
コーダ１２，バンクデコーダ１３，Ｘデコーダ４及び仮
想ＧＮＤセレクタ１５へ出力する。Ｘデコーダ４は、ア
ドレスＡＤ信号の複数のビットの一部をデコードし、ワ
ード線選択信号ＷＤ0〜ワード線選択信号ＷＤnのいずれ
か１本を選択して活性化する。これにより、メモリセル
領域１６Ｂにおけるメモリセルアレイの行方向のメモリ
セル用トランジスタが一斉に選択され、データの読み出
しが可能な状態となる。

【００１２】Ｙデコーダ１２は、アドレス信号ＡＤの複
数のビットの１部をデコードして、Ｙデコード信号ＹＤ
をＹセレクタ１７へ出力する。Ｙセレクタ１７は、入力
されるＹデコード信号ＹＤに基づき、メモリセル部１６
の各メモリセル用トランジスタに接続されている主ビッ
ト線Ｄ1〜主ビット線Ｄlのいずれか１本を選択する。こ
れにより、主ビット線がセンスアンプ回路９へ接続さ
れ、アドレス信号ＡＤに対応するメモリセル用トランジ
スタが読み出し可能状態とされる。この結果、Ｙセレク
タ１７は、この選択されたメモリセル用トランジスタに
記憶されているデータを、主ビット線を介して入力し、
データ信号ＤＧとしてセンスアンプ回路９へ出力する。

【００１３】このとき、メモリセル用トランジスタは、
オン／オフが制御されるしきい値電圧を変更することで
データの記憶が行われている。すなわち、メモリセル用
トランジスタは、しきい値電圧を変更することで、ゲー
トに接続されているワード選択線が活性化されオン状態
となったとき、しきい値に応じた電流が流れることでデ
ータを記憶している。２値の場合で考えれば、電流が流
れ難い状態と流れ易い状態との２通りのしきい値を制御
することになる。

【００１４】センスアンプ回路９は、この入力されるデ
ータ信号ＤＧの電流値と、リファレンス回路１０から入
力されるリファレンス信号ＲＧの電流値との比較を行
う。このとき、例えば、データ信号ＤＧの電流値がリフ
ァレンス信号ＲＧの電流値より小さければ、しきい値が
高く電流が流れ難い状態で、メモリセル用トランジスタ
に記憶されているデータは「Ｈ」である。逆に、データ
信号ＤＧの電流値がリファレンス信号ＲＧの電流値より
大きければ、メモリセル用トランジスタに記憶されてい
るデータは「Ｌ」である。

【００１５】そして、センスアンプ回路９は、電流値の
比較結果をデータ信号Ｄoとして出力する。ここで、リ
ファレンス回路１０は、例えば、メモリセル領域１６Ｂ
のメモリセル用トランジスタに記憶されているデータが
「Ｈ」の場合のビット信号の電圧レベルと、「Ｌ」の場
合のビット信号の電圧レベルとの中間の電圧レベルを出
力する定電圧回路で構成されている。

【００１６】また、例えば、リファレンス回路１０は、
ワード選択線により選択されて流す電流によって決定さ
れるリファレンス信号ＲＧの電圧レベルが、メモリセル
用トランジスタに記憶されているデータが「Ｈ」の場合
のビット信号の電圧レベルと、「Ｌ」の場合のビット信
号の電圧レベルとの中間の電圧レベルとなるしきい値に
制御されたリファレンス用トランジスタを用いた構成で
もよい。

【００１７】プリチャージ回路８は、メモリセル領域１
６Ｂ内のアドレス信号ＡＤで選択されたメモリセル用ト
ランジスタに隣接する、非選択メモリセル用トランジス
タの接続された主ビット線にバイアス電圧を印加するこ
とにより、選択されたメモリセル用トランジスタ以外の
非選択メモリセル用トランジスタへ電流を流さないよう
にする。

【００１８】このとき、プリチャージ回路８から供給さ
れるバイアス電圧は、プリチャージ信号ＰＣとして、Ｙ
セレクタ１７がアドレス信号ＡＤに応じて選択した主ビ
ット線へ出力される。

【００１９】バンクデコーダ１３は、アドレス信号ＡＤ
の一部をデコードして、このデコード結果としてバンク
選択信号ＢＳ0〜バンク選択信号ＢＳ３を、バンクセレ
クタ１６Ａ及びバンクセレクタ１６Ｃの各々対応するバ
ンク選択信号線へ出力する。バンク選択信号ＢＳ0及び
バンク選択信号ＢＳ1は、バンクセレクタ１６Ａのバン
ク選択信号線へ出力される。また、バンク選択信号ＢＳ
2及びバンク選択信号ＢＳ3は、バンクセレクタ１６Ｃの
バンク選択信号線へ出力される。

【００２０】仮想ＧＮＤセレクタ１５は、アドレスバッ
ファ１１からのアドレス信号ＡＤに基づき、メモリセル
アレイ１６Ｂのメモリセル用トランジスタへ接続される
仮想主接地線Ｖ1〜仮想主接地線Ｖkのいずれか１つを選
択し、接地電位ＧＮＤとし、選択されなかった仮想主接
地線に対して、所定のバイアス電圧Ｖp（例えば、セン
スアンプ回路９に接続された主ビット線と同電位）を供
給するかまたはオープン状態とする。ここで、オープン
状態とは、電圧源及び電流源へ接続されない状態を意味
する。

【００２１】次に、図１４を用いて、メモリセル部１６
を詳細に説明する。図１４は、メモリセル部１６の構成
を示す概念図であり、主ビット線Ｄ1〜主ビット線Ｄ3線
及び仮想主接地線Ｖ1〜仮想主接地線Ｖ3の関係する部分
を抜き出したものである。この図において、バンクセレ
クタ１６Ａは、ＭＯＳトランジスタＢＴ00，ＭＯＳトラ
ンジスタＢＴ01，ＭＯＳトランジスタＢＴ10，ＭＯＳト
ランジスタＢＴ11，ＭＯＳトランジスタＢＴ20及びＭＯ
ＳトランジスタＢＴ21で構成されている。同様に、バン
クセレクタ１６Ｃは、ＭＯＳトランジスタＢＴ02，ＭＯ
ＳトランジスタＢＴ03，ＭＯＳトランジスタＢＴ12，Ｍ
ＯＳトランジスタＢＴ13，ＭＯＳトランジスタＢＴ22及
びＭＯＳトランジスタＢＴ23で構成されている。

【００２２】ＭＯＳトランジスタＢＴ00及びＭＯＳトラ
ンジスタＢＴ01は、ドレインがコンタクトＣＴ1を介し
て金属配線ＭＬ1（主ビット線Ｄ1）へ接続されている。
また、ＭＯＳトランジスタＢＴ00は、ゲートがバンク選
択信号ＢＳ0のバンク選択信号線に接続され、ソースが
副ビット線Ｂ00を介してメモリセルアレイ１６Ｂのメモ
リセル用トランジスタのソース及びドレインへ接続され
ている。さらに、ＭＯＳトランジスタＢＴ01は、ゲート
がバンク選択信号ＢＳ1のバンク選択信号線に接続さ
れ、ソースが副ビット線Ｂ01を介してメモリセルアレイ
１６Ｂのメモリセル用トランジスタのソース及びドレイ
ンへ接続されている。

【００２３】ＭＯＳトランジスタＢＴ10及びＭＯＳトラ
ンジスタＢＴ11は、ドレインがコンタクトＣＴ3を介し
て金属配線ＭＬ3（主ビット線Ｄ2）へ接続されている。
また、ＭＯＳトランジスタＢＴ10は、ゲートがバンク選
択信号ＢＳ0のバンク選択信号線に接続され、ソースが
副ビット線Ｂ10を介してメモリセルアレイ１６Ｂのメモ
リセル用トランジスタのソース及びドレインへ接続され
ている。さらに、ＭＯＳトランジスタＢＴ11は、ゲート
がバンク選択信号ＢＳ1のバンク選択信号線に接続さ
れ、ソースが副ビット線Ｂ11を介してメモリセルアレイ
１６Ｂのメモリセル用トランジスタのソース及びドレイ
ンへ接続されている。

【００２４】ＭＯＳトランジスタＢＴ20及びＭＯＳトラ
ンジスタＢＴ21は、ドレインがコンタクトＣＴ5介して
金属配線ＭＬ5（主ビット線Ｄ3）へ接続されている。ま
た、ＭＯＳトランジスタＢＴ20は、ゲートがバンク選択
信号ＢＳ0のバンク選択信号線に接続され、ソースが副
ビット線Ｂ20を介してメモリセルアレイ１６Ｂのメモリ
セル用トランジスタのソース及びドレインへ接続されて
いる。さらに、ＭＯＳトランジスタＢＴ21は、ゲートが
バンク選択信号ＢＳ1のバンク選択信号線に接続され、
ソースが副ビット線Ｂ21を介してメモリセルアレイ１６
Ｂのメモリセル用トランジスタのソース及びドレインへ
接続されている。

【００２５】ＭＯＳトランジスタＢＴ02及びＭＯＳトラ
ンジスタＢＴ03は、ソースがコンタクトＣＴ0を介して
金属配線ＭＬ0（仮想主接地線Ｖ1）へ接続されている。
また、ＭＯＳトランジスタＢＴ02は、ゲートがバンク選
択信号ＢＳ2のバンク選択信号線に接続され、ドレイン
が仮想副接地線Ｂ02を介してメモリセルアレイ１６Ｂの
メモリセル用トランジスタのソース及びドレインへ接続
されている。さらに、ＭＯＳトランジスタＢＴ03は、ゲ
ートがバンク選択信号ＢＳ3のバンク選択信号線に接続
され、ソースが仮想副接地線副Ｂ03を介してメモリセル
アレイ１６Ｂのメモリセル用トランジスタのソース及び
ドレインへ接続されている。

【００２６】ＭＯＳトランジスタＢＴ12及びＭＯＳトラ
ンジスタＢＴ13は、ソースがコンタクトＣＴ2を介して
金属配線ＭＬ2（仮想主接地線Ｖ2）へ接続されている。
また、ＭＯＳトランジスタＢＴ12は、ゲートがバンク選
択信号ＢＳ2のバンク選択信号線に接続され、ドレイン
が仮想副接地線Ｂ12を介してメモリセルアレイ１６Ｂの
メモリセル用トランジスタのソース及びドレインへ接続
されている。さらに、ＭＯＳトランジスタＢＴ13は、ゲ
ートがバンク選択信号ＢＳ3のバンク選択信号線に接続
され、ソースが仮想副接地線Ｂ13を介してメモリセルア
レイ１６Ｂのメモリセル用トランジスタのソース及びド
レインへ接続されている。

【００２７】ＭＯＳトランジスタＢＴ22及びＭＯＳトラ
ンジスタＢＴ23は、ソースがコンタクトＣＴ4を介して
金属配線ＭＬ4（仮想主接地線Ｖ4）へ接続されている。
また、ＭＯＳトランジスタＢＴ22は、ゲートがバンク選
択信号ＢＳ2のバンク選択信号線に接続され、ドレイン
が仮想副接地線Ｂ22を介してメモリセルアレイ１６Ｂの
メモリセル用トランジスタのソース及びドレインへ接続
されている。さらに、ＭＯＳトランジスタＢＴ23は、ゲ
ートがバンク選択信号ＢＳ3のバンク選択信号線に接続
され、ソースが仮想副接地線Ｂ23を介してメモリセルア
レイ１６Ｂのメモリセル用トランジスタのソース及びド
レインへ接続されている。

【００２８】次に、従来の半導体記憶装置において、メ
モリセル用トランジスタＭ0，メモリセル用トランジス
タＭ1，メモリセル用トランジスタＭ2及びメモリセル用
トランジスタＭ3の各々の読み出し時における、主ビッ
ト線Ｄ1〜主ビット線Ｄ3，及び仮想主接地線Ｖ1〜仮想
主接地線Ｖ3に印加される電位のパターン示す。

【００２９】メモリセルアレイ１６Ｂにおける、いずれ
のメモり用トランジスタに記憶されているデータを読み
出すときも、以下に示す４つの印加される電位のパター
ンのいずれかとなる。また、メモリセル用トランジスタ
及びＭＯＳトランジスタは、全てｎチャンネルＭＯＳト
ランジスタとして以下の説明を行う。

【００３０】ａ．第１の印加パターン（メモリセル用ト
ランジスタＭ0の読み出し） メモリセル用トランジスタＭ0に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【００３１】例えば、図１５に示す様に、セル用トラン
ジスタＭ0を選択するアドレスＡＤのデータに応じて、
Ｙデコーダ１２から入力されるＹデコード信号ＹＤに基
づき、Ｙセレクタ１７は、金属線ＭＬ1（主ビット線Ｄ
1）をオープン状態とし、金属配線ＭＬ3（主ビット線Ｄ
2）とセンスアンプ回路９とを接続する。また、同様
に、Ｙセレクタは、金属配線ＭＬ5（主ビット線Ｄ3）へ
Ｙデコード信号ＹＤに基づき所定のバイアス電圧Ｖpを
印加する。

【００３２】このとき、セル用トランジスタＭ0を選択
するアドレスＡＤのデータに応じて、仮想ＧＮＤセレク
タ１５は、金属配線ＭＬ0（仮想主接地線Ｖ1）をオープ
ン状態とし、金属配線ＭＬ2（仮想主接地線Ｖ2）を接地
電位ＧＮＤとし、金属配線ＭＬ4（仮想主接地線Ｖ3）を
所定のバイアス電圧Ｖpとする。

【００３３】そして、セル用トランジスタＭ0を選択す
るアドレスＡＤのデータに応じて、バンクデコーダ１３
は、バンク選択信号ＢＳ0及びバンク選択信号ＢＳ2を
「Ｈ」レベルとする。これにより、ＭＯＳトランジスタ
ＢＴ00，ＭＯＳトランジスタＢＴ10，ＭＯＳトランジス
タＢＴ21，ＭＯＳトランジスタＢＴ02，ＭＯＳトランジ
スタＢＴ12及びＭＯＳトランジスタＢＴ22は、オン状態
となる。

【００３４】この結果、メモリセル用トランジスタＭ0
のドレインは、ＭＯＳトランジスタＢＴ10を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ0のソースは、ＭＯＳトラン
ジスタＢＴ12を介して金属配線ＭＬ2（接地電位ＧＮＤ
となっている仮想主接地線Ｖ2）へ接続される。

【００３５】次に、セル用トランジスタＭ0を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【００３６】しかしながら、メモリセル用トランジスタ
Ｍ0のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ2（仮想主接地線Ｖ2）が接続さ
れた仮想副接地線Ｂ12に対して左に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ0
のソースからは、仮想副接地線Ｂ12を介して金属配線Ｍ
Ｌ2（仮想主接地線Ｖ2）にのみ電流が流れ込むこととな
る。

【００３７】また、メモリセル用トランジスタＭ0のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｂ10に対して右に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ2からの電流は、メモリセル用トラ
ンジスタＭ0のドレインにのみ流れ込むこととなる。

【００３８】上述したように、メモリセル用トランジス
タＭ0を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ１２，バンクデコーダ１３，Ｙセレクタ１７及び
仮想ＧＮＤセレクタ１５は、メモリセル用トランジスタ
Ｍ0にのみセンスアンプ回路９からの電流が流れる様に
処理することで、メモリセル用トランジスタＭ0に記憶
されているデータを正確に読み出す。

【００３９】ｂ．第２の印加パターン（メモリセル用ト
ランジスタＭ1の読み出し） メモリセル用トランジスタＭ1に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【００４０】例えば、図１６に示す様に、セル用トラン
ジスタＭ1を選択するアドレスＡＤのデータに応じて、
Ｙデコーダ１２から入力されるＹデコード信号ＹＤに基
づき、Ｙセレクタ１７は、金属線ＭＬ5（主ビット線Ｄ
3）をオープン状態とし、金属配線ＭＬ3（主ビット線Ｄ
2）とセンスアンプ回路９とを接続する。また、同様
に、Ｙセレクタは、金属配線ＭＬ1（主ビット線Ｄ1）へ
Ｙデコード信号ＹＤに基づき所定のバイアス電圧Ｖpを
印加する。

【００４１】このとき、セル用トランジスタＭ1を選択
するアドレスＡＤのデータに応じて、仮想ＧＮＤセレク
タ１５は、金属配線ＭＬ4（仮想主接地線Ｖ3）をオープ
ン状態とし、金属配線ＭＬ2（仮想主接地線Ｖ2）を接地
電位ＧＮＤとし、金属配線ＭＬ0（仮想主接地線Ｖ1）を
所定のバイアス電圧Ｖpとする。

【００４２】そして、セル用トランジスタＭ1を選択す
るアドレスＡＤのデータに応じて、バンクデコーダ１３
は、バンク選択信号ＢＳ0及びバンク選択信号ＢＳ3を
「Ｈ」レベルとする。これにより、ＭＯＳトランジスタ
ＢＴ00，ＭＯＳトランジスタＢＴ10，ＭＯＳトランジス
タＢＴ20，ＭＯＳトランジスタＢＴ03，ＭＯＳトランジ
スタＢＴ13及びＭＯＳトランジスタＢＴ23は、オン状態
となる。

【００４３】この結果、メモリセル用トランジスタＭ1
のドレインは、ＭＯＳトランジスタＢＴ10を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ1のソースは、ＭＯＳトラン
ジスタＢＴ13を介して金属配線ＭＬ2（接地電位ＧＮＤ
となっている仮想主接地線Ｖ2）へ接続される。

【００４４】次に、セル用トランジスタＭ1を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【００４５】しかしながら、メモリセル用トランジスタ
Ｍ1のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ2（仮想主接地線Ｖ2）が接続さ
れた仮想副接地線Ｂ13に対して右に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ1
のソースからは、仮想副接地線Ｂ13を介して金属配線Ｍ
Ｌ2（仮想主接地線Ｖ2）にのみ電流が流れ込むこととな
る。

【００４６】また、メモリセル用トランジスタＭ1のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｂ10に対して左に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ3（主ビット線Ｄ2）からの電流は、
メモリセル用トランジスタＭ1のドレインにのみ流れ込
むこととなる。

【００４７】上述したように、メモリセル用トランジス
タＭ1を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ１２，バンクデコーダ１３，Ｙセレクタ１７及び
仮想ＧＮＤセレクタ１５は、メモリセル用トランジスタ
Ｍ1にのみセンスアンプ回路９からの電流が流れる様に
処理することで、メモリセル用トランジスタＭ1に記憶
されているデータを正確に読み出す。

【００４８】ｃ．第３の印加パターン（メモリセル用ト
ランジスタＭ2の読み出し） メモリセル用トランジスタＭ2に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【００４９】例えば、図１７に示す様に、主ビット線Ｄ
1〜主ビット線Ｄ3と、仮想主接地線Ｖ1〜仮想主接地線
Ｖ3との電圧の印加パターンは、図１５に示す第２の印
加パターンと同一のため、説明を省略する。

【００５０】そして、セル用トランジスタＭ2を選択す
るアドレスＡＤのデータに応じて、バンクデコーダ１３
は、バンク選択信号ＢＳ1及びバンク選択信号ＢＳ3を
「Ｈ」レベルとする。これにより、ＭＯＳトランジスタ
ＢＴ01，ＭＯＳトランジスタＢＴ11，ＭＯＳトランジス
タＢＴ21，ＭＯＳトランジスタＢＴ03，ＭＯＳトランジ
スタＢＴ13及びＭＯＳトランジスタＢＴ23は、オン状態
となる。

【００５１】この結果、メモリセル用トランジスタＭ2
のドレインは、ＭＯＳトランジスタＢＴ11を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ2のソースは、ＭＯＳトラン
ジスタＢＴ13を介して金属配線ＭＬ2（接地電位ＧＮＤ
となっている仮想主接地線Ｖ2）へ接続される。

【００５２】次に、セル用トランジスタＭ2を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【００５３】しかしながら、メモリセル用トランジスタ
Ｍ2のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ2（仮想主接地線Ｖ2）が接続さ
れた仮想副接地線Ｂ13に対して左に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ1
のソースからは、仮想副接地線Ｂ13を介して金属配線Ｍ
Ｌ2（仮想主接地線Ｖ2）にのみ電流が流れ込むこととな
る。

【００５４】また、メモリセル用トランジスタＭ2のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｂ11に対して右に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ3（主ビット線Ｄ2）からの電流は、
メモリセル用トランジスタＭ2のドレインにのみ流れ込
むこととなる。

【００５５】上述したように、メモリセル用トランジス
タＭ2を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ１２，バンクデコーダ１３，Ｙセレクタ１７及び
仮想ＧＮＤセレクタ１５は、メモリセル用トランジスタ
Ｍ2にのみセンスアンプ回路９からの電流が流れる様に
処理することで、メモリセル用トランジスタＭ2に記憶
されているデータを正確に読み出す。

【００５６】ｄ．第４の印加パターン（メモリセル用ト
ランジスタＭ3の読み出し） メモリセル用トランジスタＭ3に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【００５７】メモリセル用トランジスタＭ3に流れる電
流をセンスするため、センスアンプ回路９へ接続される
金属配線ＭＬ3（主ビット線Ｄ2）から他のメモリセル用
トランジスタへ電流が流れない様に、以下のような印加
パターンとする。

【００５８】例えば、図１８に示す様に、セル用トラン
ジスタＭ３を選択するアドレスＡＤのデータに応じて、
Ｙデコーダ１２から入力されるＹデコード信号ＹＤに基
づき、Ｙセレクタ１７は、金属線ＭＬ5（主ビット線Ｄ
3）をオープン状態とし、金属配線ＭＬ3（主ビット線Ｄ
2）とセンスアンプ回路９とを接続する。また、同様
に、Ｙセレクタは、金属配線ＭＬ1（主ビット線Ｄ1）へ
Ｙデコード信号ＹＤに基づき所定のバイアス電圧Ｖpを
印加する。

【００５９】このとき、セル用トランジスタＭ3を選択
するアドレスＡＤのデータに応じて、仮想ＧＮＤセレク
タ１５は、金属配線ＭＬ0（仮想主接地線Ｖ1）をオープ
ン状態とし、金属配線ＭＬ4（仮想主接地線Ｖ3）を接地
電位ＧＮＤとし、金属配線ＭＬ2（仮想主接地線Ｖ2）を
所定のバイアス電圧Ｖpとする。

【００６０】そして、セル用トランジスタＭ3を選択す
るアドレスＡＤのデータに応じて、バンクデコーダ１３
は、バンク選択信号ＢＳ1及びバンク選択信号ＢＳ2を
「Ｈ」レベルとする。これにより、ＭＯＳトランジスタ
ＢＴ01，ＭＯＳトランジスタＢＴ11，ＭＯＳトランジス
タＢＴ21，ＭＯＳトランジスタＢＴ02，ＭＯＳトランジ
スタＢＴ12及びＭＯＳトランジスタＢＴ22は、オン状態
となる。

【００６１】この結果、メモリセル用トランジスタＭ3
のドレインは、ＭＯＳトランジスタＢＴ11を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ3のソースは、ＭＯＳトラン
ジスタＢＴ12を介して金属配線ＭＬ4（接地電位ＧＮＤ
となっている仮想主接地線Ｖ3）へ接続される。

【００６２】次に、セル用トランジスタＭ3を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【００６３】しかしながら、メモリセル用トランジスタ
Ｍ3のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ4（仮想主接地線Ｖ3）が接続さ
れた仮想副接地線Ｂ22に対して右に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ3
のソースからは、仮想副接地線Ｂ22を介して金属配線Ｍ
Ｌ4（仮想主接地線Ｖ3）にのみ電流が流れ込むこととな
る。

【００６４】また、メモリセル用トランジスタＭ3のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｂ11に対して左に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ3（主ビット線Ｄ2）からの電流は、
メモリセル用トランジスタＭ3のドレインにのみ流れ込
むこととなる。

【００６５】さらに、金属配線ＭＬ1（主ビット線Ｄ1）
が接続された副ビット線Ｂ01に対して左に位置するメモ
リセル用トランジスタのソース及びドレインはオープン
状態となっている。このため、金属配線ＭＬ1（主ビッ
ト線Ｄ1）からは、電流は流れない。

【００６６】上述したように、メモリセル用トランジス
タＭ3を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ１２，バンクデコーダ１３，Ｙセレクタ１７及び
仮想ＧＮＤセレクタ１５は、メモリセル用トランジスタ
Ｍ3にのみセンスアンプ回路９からの電流が流れる様に
処理することで、メモリセル用トランジスタＭ3に記憶
されているデータを正確に読み出す。

【００６７】

【発明が解決しようとする課題】しかしながら、上述し
た半導体記憶装置の印加パターンは、センスアンプ回路
９に接続されてセンスされる金属配線ＭＬ3（主ビット
線Ｄ2）に隣接する金属配線ＭＬ2及び金属配線ＭＬ4の
電圧の印加状態により、金属配線ＭＬ3（主ビット線Ｄ
2）にクロストークノイズが重畳される場合と、クロス
トークノイズが重畳されない場合がある。

【００６８】このクロストークノイズの有無により、セ
ンスアンプ回路９に対して供給される、リファレンス回
路１０からのリファレンス信号ＲＧの電圧レベルの設定
によっては、センスアンプ回路９の出力が、メモリセル
用トランジスタに記憶されている実際のデータとなるま
でに時間がかかり、アクセスタイムを遅くする悪影響を
与える。

【００６９】ここで、リファレンス回路１０内には、ワ
ード選択線ＷＤ1〜ワード選択線ＷＤnの各ワード選択線
毎に、メモリセルアレイ１６Ｂ（図１３参照）内のメモ
リセル用トランジスタと同一構成で、オンされたときに
バイアス回路１０１の出力が、「Ｈ」及び「Ｌ」のデー
タが記憶されているメモリセルアレイ１６Ｂ内のメモリ
セル用トランジスタの中間の電位レベルとなるようにし
きい値が調整されているリファレンス用トランジスタが
設けられているとする。

【００７０】このリファレンス用トランジスタは、ソー
スが接地され、ドレインがセンスアンプ回路９へ接続さ
れ、センスアンプ回路９へリファレンス信号ＲＧを出力
する。また、リファレンス用トランジスタのソース及び
ドレインへは、メモリセルアレイ１６Ｂのメモリセル用
トランジスタと同様な特性とするため、Ｙセレクタ１
７，バンクセレクタ１６Ａ，バンクセレクタ１６Ｃ及び
仮想ＧＮＤセレクタ１５を構成するＭＯＳトランジスタ
を介挿しても良い。

【００７１】次に、上述した隣接する金属配線ＭＬ2及
び金属配線ＭＬ4からの、金属配線ＭＬ3（主ビット線Ｄ
2）に対するクロストークノイズの影響によりアクセス
タイムが遅くなる要因をシミュレーション（ＳＰＩＣ
Ｅ：Simulation Program with Integrated Circuit Emp
hasis）を用いた検証結果から説明する。

【００７２】このシミュレーションに用いた、金属配線
ＭＬ3（主ビット線Ｄ2）がＹセレクタ１７により接続さ
れる電圧増幅回路を図１９を用いて説明する。図１９
は、センスアンプ回路９（図１３参照）内に設けられた
バイアス回路１００の構成を示す回路図である。この図
において、Ｍ1はソースが電源Ｖccに接続されたｐチャ
ンネル型のＭＯＳトランジスタであり、ゲートが端子Ｔ
1へ接続され、ドレインがＭＯＳトランジスタＭ2のソー
スへ接続されている。

【００７３】ＭＯＳトランジスタＭ2は、Ｐチャンネル
型のＭＯＳトランジスタであり、ゲートが端子Ｔ3へ接
続され、ドレインがＭＯＳトランジスタＭ3のドレイン
へ接続されている。ＭＯＳトランジスタＭ3は、ｎチャ
ンネル型のＭＯＳトランジスタであり、ゲートが端子Ｔ
3へ接続され、ソースが接地されている。Ｍ4はソースが
接地されたｎチャンネル型のＭＯＳトランジスタであ
り、ゲートが端子Ｔ1へ接続され、ドレインがＭＯＳト
ランジスタＭ3のドレインへ接続されている。

【００７４】Ｍ５はｐチャンネル型のＭＯＳトランジス
タであり、ソースが電源Ｖccへ接続され、ゲートとドレ
インとが端子Ｔ2へ接続されている。Ｍ6はｎチャンネル
型のＭＯＳトランジスタであり、ドレインが端子Ｔ3へ
接続され、ゲートがＭＯＳトランジスタＭ3のドレイン
と接続され、ソースが端子Ｔ3へ接続されている。

【００７５】端子Ｔ1から入力される制御信号ＳＥＢが
「Ｈ」レベルのとき、ＭＯＳトランジスタＭ1がＯＦＦ
状態となり、ＭＯＳトランジスタＭ4がＯＮ状態となる
ことで、信号Ｓは「Ｌ」レベルとなる。これにより、Ｍ
ＯＳトランジスタＭ6はＯＦＦ状態となり、Ｙセレクタ
１７を介して接続される主ビット線は、センスアンプ回
路９とオープン状態となる。従って、端子Ｔ2から出力
される出力信号Ｄoutは「Ｈ」レベル（電源Ｖcc）とな
る。

【００７６】一方、端子Ｔ1から入力される制御信号Ｓ
ＥＢが「Ｌ」レベルのとき、ＭＯＳトランジスタＭ1が
ＯＮ状態となり、ＭＯＳトランジスタＭ4がＯＦＦ状態
となることで、信号Ｓは「Ｈ」レベルとなる。これによ
り、ＭＯＳトランジスタＭ6はＯＮ状態となり、Ｙセレ
クタ１７を介して接続される主ビット線は、センスアン
プ回路９と接続状態となる。従って、トランジスタ端子
Ｔ2から出力される出力信号Ｄoutは、Ｙセレクタ１７を
介して接続される主ビット線に接続されたメモリセル用
トランジスタのしきい値に応じた電圧の出力信号Ｖout
が作動増幅回路へ出力される。

【００７７】同時に、アドレス信号ＡＤに対応して選択
されたメモリセル用トランジスタと同一行のワード選択
線がゲートに接続されているリファレンス回路１０内の
リファレンス用トランジスタがオン状態となっており、
リファレンス信号ＤＧをセンスアンプ回路９内の前記バ
イアス回路１００と同様な構成の他のバイアス回路１０
１に入力される。そして、センスアンプ回路９内に設け
られた作動増幅回路が、このバイアス回路１００の出力
する出力信号Ｄoutの電圧Ｖdと、他のバイアス回路１０
１の出力するリファレンス用回路１０からのリファレン
ス信号ＤＧの増幅された電圧レベルとを比較する。

【００７８】この比較結果において、メモリセル用トラ
ンジスタに記憶されているデータの「Ｈ」／「Ｌ」の検
出が行われる。例えば、電圧Ｖdが他のバイアス回路１
０１からの出力の電圧レベルより大きい場合、メモリセ
ル用トランジスタに記憶されているデータは「Ｈ」であ
り、電圧Ｖdが他のバイアス回路１０１からの出力の電
圧レベルより小さい場合、メモリセル用トランジスタに
記憶されているデータは「Ｌ」である。

【００７９】従って、この電圧Ｖdと、リファレンス信
号ＤＧの電圧レベルとの時間的な相対関係をシミュレー
ションすれば、隣接する金属配線ＭＬ2及び金属配線Ｍ
Ｌ4からの、金属配線ＭＬ3（主ビット線Ｄ2）に対する
クロストークノイズの影響の程度を判定する事が出来
る。

【００８０】次に、シミュレーション結果の図を用い
て、従来の半導体記憶装置のメモリセル用トランジスタ
に記憶されているデータの読み出し動作を説明する。ま
た、順次、図１３，図１４，図１９を参照して説明を進
める。図２０は、メモリセル用トランジスタに記憶され
ているデータの読み出し動作を、ＳＰＩＣＥでシミュレ
ーションした結果を示した図である。この図において、
縦軸が電圧レベルを示し、横軸が時間（１ドットが１ｎ
ｓ）を示している。

【００８１】この図において、線Ｌ2は、図１５，図１
７及び図１８に示す金属配線ＭＬ0〜金属配線ＭＬ5に対
する電圧印加のパターン１のときの、「Ｈ」のデータが
記憶されているメモリセル用トランジスタからのデータ
読み出しにおけるバイアス回路１００の出力信号Ｄout
の電圧レベルを示している。また、線Ｌ1は、図１６に
示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電圧印加の
パターン2のときの、「Ｈ」のデータが記憶されている
メモリセル用トランジスタからのデータ読み出しにおけ
るバイアス回路１００の出力信号Ｄoutの電圧レベルを
示している。

【００８２】さらに、線Ｌ4は、図１５，図１７及び図
１８に示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電圧
印加のパターン１のときの、「Ｌ」のデータが記憶され
ているメモリセル用トランジスタからのデータ読み出し
におけるバイアス回路１００の出力信号Ｄoutの電圧レ
ベルを示している。線Ｌ3は、図１６に示す金属配線Ｍ
Ｌ0〜金属配線ＭＬ5に対する電圧印加のパターン2のと
きの、「Ｌ」のデータが記憶されているメモリセル用ト
ランジスタからのデータ読み出しにおけるバイアス回路
１００の出力信号Ｄoutの電圧レベルを示している。

【００８３】同様に、線ＬＬ2は、図１５，図１７及び
図１８に示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電
圧印加のパターン１のときの、「Ｈ」のデータが記憶さ
れているメモリセル用トランジスタに接続される金属配
線ＭＬ3（主ビット線Ｄ2）の電圧レベルを示している。
また、線ＬＬ1は、図１６に示す金属配線ＭＬ0〜金属配
線ＭＬ5に対する電圧印加のパターン2のときの、「Ｈ」
のデータが記憶されているメモリセル用トランジスタに
接続される金属配線ＭＬ3（主ビット線Ｄ2）の電圧レベ
ルを示している。

【００８４】さらに、線ＬＬ4は、図１５，図１７及び
図１８に示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電
圧印加のパターン１のときの、「Ｌ」のデータが記憶さ
れているメモリセル用トランジスタに接続される金属配
線ＭＬ3（主ビット線Ｄ2）の電圧レベルを示している。
線ＬＬ3は、図１６に示す金属配線ＭＬ0〜金属配線ＭＬ
5に対する電圧印加のパターン2のときの、「Ｌ」のデー
タが記憶されているメモリセル用トランジスタに接続さ
れる金属配線ＭＬ3（主ビット線Ｄ2）の電圧レベルを示
している。

【００８５】時刻ｔ10（２１０ｎｓ）において、アドレ
ス信号ＡＤが外部回路から入力され、図示しないアドレ
ス信号検出回路からの信号により、センスアンプ回路９
及びプリチャージ回路が活性化される。すなわち、セン
スアンプ回路９内の上記バイアス回路１００（図１９）
の端子Ｔ1に、図示しないアドレス信号検出回路から入
力される制御信号ＳＥＢが「Ｌ」レベルとなり、端子Ｔ
3を介してＹセレクタ１７に対して所定のバイアス電圧
Ｖpを出力する。同様に、プリチャージ回路８は、Ｙセ
レクタへプリチャージ信号ＰＣを出力する。

【００８６】次に、時刻ｔ11（２１５ｎｓ）において、
Ｙデコーダ１２は、入力されてアドレスバッファ１１で
保持されているアドレス信号ＡＤのデコードを行い、Ｙ
セレクタ信号ＹＧをＹセレクタ１７へ出力する。Ｙセレ
クタ１７は、入力されるＹセレクタ信号ＹＧに基づき、
例えば、メモリセル用トランジスタＭ0の読み出しを行
う場合、図１５に示す金属配線ＭＬ0〜金属配線ＭＬ5に
対する電圧印加のパターンのように、センスアンプ回路
９からの所定のバイアス電圧Ｖpを金属配線ＭＬ3（主ビ
ット線Ｄ2）へ与えてチャージを開始させ、プリチャー
ジ回路８からのプリチャージ信号ＰＣを金属配線ＭＬ5
（主ビット線Ｄ3）へ与えてチャージを開始させ、金属
配線ＭＬ1（主ビット線Ｄ1）をオープン状態とする。

【００８７】同様に、仮想ＧＮＤセレクタ１５は、入力
されるアドレス信号ＡＤに基づき、例えば、図１５に示
す金属配線ＭＬ0〜金属配線ＭＬ5に対する電圧印加のパ
ターンのように、所定のバイアス電圧Ｖpを金属配線Ｍ
Ｌ4（仮想主接地線Ｖ3）へ与えてチャージを開始させ、
金属配線ＭＬ2（仮想主接地線Ｖ2）を接地させ、金属配
線ＭＬ0（仮想主接地線Ｖ1）をオープン状態とする。こ
れにより、金属配線ＭＬ3（主ビット線Ｄ2）は、所定の
バイアス電圧Ｖpである金属配線ＭＬ2（仮想主接地線Ｖ
2）と、接地された金属配線ＭＬ4（仮想主接地線Ｖ3）
とに隣接している（第１の印加パターン，第３の印加パ
ターン，第４の印加パターン）。

【００８８】この結果、線ＬＬ1〜線ＬＬ4の電圧レベ
ル、すなわち金属配線ＭＬ3（主ビット線Ｄ2）の電位
は、上昇し始める。同時に、線Ｌ1〜線Ｌ4の電圧レベ
ル、すなわちバイアス回路１００の出力する出力信号Ｄ
outの電圧レベルは、金属配線ＭＬ3（主ビット線Ｄ2）
に電流を供給するため徐々に低下する。

【００８９】次に、時刻ｔ12（２１８ｎｓ）において、
バンクレコーダ１３は、アドレス信号ＡＤに基づき、バ
ンク選択信号ＢＳ0及びバンク選択信号ＢＳ2を「Ｈ」レ
ベルで、バンク選択信号ＢＳ1及びバンク選択信号ＢＳ3
を「Ｌ」レベルで、おのおのバンクセレクタ１６Ａとバ
ンクセレクタ１６Ｃへ出力する。

【００９０】これにより、金属配線ＭＬ0（仮想主接地
線Ｖ1）は仮想副接地線Ｂ02へ接続され、金属配線ＭＬ1
（主ビット線D1）は副ビット線Ｂ00へ接続され、金属配
線ＭＬ2（仮想主接地線Ｖ2）は仮想副接地線Ｂ12へ接続
され、金属配線ＭＬ3（主ビット線D2）は副ビット線Ｂ1
0へ接続され、金属配線ＭＬ４（仮想主接地線Ｖ3）は仮
想副接地線Ｂ22へ接続され、金属配線ＭＬ5（主ビット
線D3）は副ビット線Ｂ20へ接続される。バイアス回路１
００から金属配線ＭＬ3（主ビット線Ｄ2）へのプリチャ
ージが終了し、電源Ｖccからの電流供給により、出力信
号Ｄoutの電圧レベル及び金属配線ＭＬ3（主ビット線Ｄ
2）の電圧レベルは、上昇し始める。

【００９１】次に、時刻ｔ13（２２２ｎｓ）において、
Ｘデコーダ４は、アドレス信号ＡＤに基づいて、ワード
選択線ＷＤ2を「Ｈ」レベルとし、メモリセル用トラン
ジスタＭ0が選択され、メモリセル用トランジスタＭ0に
記憶されているデータが読み出される。バイアス回路１
００は、メモリセル用トランジスタに「Ｈ」のデータが
書き込まれていれば線Ｌ1の変化を示し、「Ｌ」のデー
タが書き込まれていれば線Ｌ3の変化を示す。

【００９２】次に、時刻ｔ14（２３１ｎｓ）において、
センスアンプ回路９内の差動増幅回路は、リファレンス
の電圧レベルとの比較が可能となる。すなわち、この差
動増幅回路は、メモリセル用トランジスタＭ0に流れる
電流をセンスし始める。これにより、メモリセル用トラ
ンジスタＭ0に記憶されているデータの「Ｈ」／「Ｌ」
の検出が可能となる。

【００９３】次に、時刻ｔ15（２３６ｎｓ）において、
リファレンス信号ＲＧの電圧レベルと金属配線ＭＬ3
（主ビット線Ｄ2）の電圧レベルの差が比較が可能な差
となり、センスアンプ回路９は、メモリセル用トランジ
スタＭ0に記憶されているデータの「Ｈ」／「Ｌ」の検
出結果を出力する。図２０において、時刻ｔ15は、「２
３６ｎｓ」である。

【００９４】次に、メモリセル用トランジスタＭ1の読
み出しを行う場合、図１６に示す金属配線ＭＬ0〜金属
配線ＭＬ5に対する電圧印加のパターンのように、セン
スアンプ回路９からの所定のバイアス電圧Ｖpを金属配
線ＭＬ3（主ビット線Ｄ2）へ与えてチャージを開始さ
せ、プリチャージ回路８からのプリチャージ信号ＰＣを
金属配線ＭＬ1（主ビット線Ｄ1）へ与えてチャージを開
始させ、金属配線ＭＬ5（主ビット線Ｄ3）をオープン状
態とする。

【００９５】同様に、仮想ＧＮＤセレクタ１５は、入力
されるアドレス信号ＡＤに基づき、例えば、図１６に示
す金属配線ＭＬ0〜金属配線ＭＬ5に対する電圧印加のパ
ターンのように、所定のバイアス電圧Ｖpを金属配線Ｍ
Ｌ0（仮想主接地線Ｖ1）へ与えてチャージを開始させ、
金属配線ＭＬ2（仮想主接地線Ｖ2）を接地させ、金属配
線ＭＬ4（仮想主接地線Ｖ3）をオープン状態とする。こ
れにより、金属配線ＭＬ3（主ビット線Ｄ2）は、オープ
ン状態である金属配線ＭＬ4（仮想主接地線Ｖ3）と、接
地された金属配線ＭＬ2（仮想主接地線Ｖ2）とに隣接し
ている（第２の印加パターン）。

【００９６】このとき、時刻ｔ3（２２２ｎｓ）におい
て、Ｘデコーダ４は、アドレス信号ＡＤに基づいて、ワ
ード選択線ＷＤ2を「Ｈ」レベルとし、メモリセル用ト
ランジスタＭ１が選択され、メモリセル用トランジスタ
Ｍ１に記憶されているデータが読み出される。バイアス
回路１００の出力信号Ｄoutは、メモリセル用トランジ
スタに「Ｈ」のデータが書き込まれていれば線Ｌ2の変
化を示し、「Ｌ」のデータが書き込まれていれば線Ｌ4
の変化を示す。

【００９７】図２０において、第２の印加パターンで
は、金属配線ＭＬ3（主ビット線Ｄ2）に隣接している金
属配線ＭＬ4（仮想主接地線Ｖ3）がオープン状態であ
り、金属配線ＭＬ2（仮想主接地線Ｖ2）が接地されてい
るため、金属配線ＭＬ3（主ビット線Ｄ2）は近接する金
属配線からクロストークノイズの影響を受けないため、
バイアス回路１００の出力は、「Ｌ」のデータが書き込
まれていれば線Ｌ3、「Ｈ」のデータが書き込まれてい
れば線Ｌ1の示す変化となる。

【００９８】一方、図２０において、第１の印加パター
ン，第３の印加パターン及び第４の印加パターンでは、
金属配線ＭＬ3（主ビット線Ｄ2）に隣接している金属配
線ＭＬ4（仮想主接地線Ｖ3）が所定のバイアス電圧Ｖp
であり、金属配線ＭＬ2（仮想主接地線Ｖ2）が接地され
ているため、金属配線ＭＬ3（主ビット線Ｄ2）は隣接す
る金属配線ＭＬ4（仮想主接地線Ｖ3）からクロストーク
ノイズの影響を受け、「Ｌ」のデータが書き込まれてい
れば線Ｌ4、「Ｈ」のデータが書き込まれていれば線Ｌ2
の示す変化となる。

【００９９】上述した、第１の印加パターン，第３の印
加パターン及び第４の印加パターンと、第２の印加パタ
ーンとのそれぞれにおける、「Ｌ」のデータが書き込ま
れている場合及び「Ｈ」のデータが書き込まれている場
合の金属配線ＭＬ3（主ビット線Ｄ2）の時間的変化は、
分かり易い様に、図２０の領域ＺＭの部分を拡大して図
２１に示してある。図２１において、縦軸が電圧を示
し、横軸が時間を示している。

【０１００】この図において、線ＬＬ2は、第１の印加
パターン，第３の印加パターン及び第４の印加パターン
における、「Ｈ」のデータが書き込まれている場合の金
属配線ＭＬ3（主ビット線Ｄ2）の時間的変化を示してい
る。線ＬＬ1は、第２の印加パターンにおける、「Ｈ」
のデータが書き込まれている場合の金属配線ＭＬ3（主
ビット線Ｄ2）の時間的変化を示している。

【０１０１】線ＬＬ4は、第１の印加パターン，第３の
印加パターン及び第４の印加パターンにおける、「Ｌ」
のデータが書き込まれている場合の金属配線ＭＬ3（主
ビット線Ｄ2）の時間的変化を示している。線ＬＬ3は、
第２の印加パターンにおける、「Ｌ」のデータが書き込
まれている場合の金属配線ＭＬ3（主ビット線Ｄ2）の時
間的変化を示している。

【０１０２】すなわち、図２１において、金属配線ＭＬ
3（主ビット線Ｄ2）の電位が上昇するとき、隣接した金
属配線ＭＬ4（仮想主接地線Ｖ3）も所定のバイアス電圧
Ｖpに向かい上昇するため、金属配線ＭＬ3（主ビット線
Ｄ2）と金属配線ＭＬ4（仮想主接地線Ｖ3）とのカップ
リング容量により、互いにクロストークノイズの影響を
受けることになる。このため、バイアス回路１００の出
力が金属配線ＭＬ3（主ビット線Ｄ2）がクロストークノ
イズにより押し上げられた値となるので、線ＬＬ2及び
線ＬＬ4の示す値は、各々第１の印加パターン，第３の
印加パターン及び第４の印加パターンの時の線ＬＬ1と
線ＬＬ3とに対して高い値となる。これにより、バイア
ス回路１００の出力信号Ｄoutは、影響を受けて図２０
に示す結果となる。

【０１０３】従って、従来の半導体記憶装置では、第１
の印加パターン，第３の印加パターン及び第４の印加パ
ターンの場合と、第２の印加パターンの場合とで、金属
配線ＭＬ3（主ビット線Ｄ2）の電圧変化が異なるため、
バイアス回路１０１の出力するリファレンスの電圧レベ
ルが、単純にメモリセル用トランジスタに記憶されてい
るデータが「Ｈ」の場合及び「Ｌ」の場合の中間値への
設定が不可能である。これにより、従来の半導体記憶装
置には、バイアス回路１００の出力の全ての出力状態に
対して最適な値としなければ、読み出しのアクセスタイ
ムを早くすることが出来ないという欠点がある。

【０１０４】また、このときのバイアス回路１０１が出
力するリファレンスの最適な値とは、メモリセル用トラ
ンジスタに記憶されているデータが「Ｈ」の最低値の線
Ｌ1と、メモリセル用トランジスタに記憶されているデ
ータが「Ｌ」の最高値の線Ｌ4との間である。しかしな
がら、リファレンス回路１０に作成されるリファレンス
用トランジスタのしきい値が製造工程の影響によりばら
つくため、センスアンプ回路９が比較可能な状態となっ
たときの、線Ｌ1と線Ｌ4との電位差は大きい値ではな
く、この時の線Ｌ1と線Ｌ4との中間にリファレンスを設
定するためのマージンは非常に小さいものである。

【０１０５】さらに、上述したように従来の半導体記憶
装置は、リファレンス回路１０からのレファレンス信号
ＲＧの電圧レベルが、第１の印加パターン，第３の印加
パターン及び第４の印加パターンの場合と、第２の印加
パターンの場合との双方の場合の金属配線ＭＬ3（主ビ
ット線Ｄ2）の信号ＤＧの電圧レベルに基づくバイアス
回路１００の出力信号Ｄoutの電圧に対応できる値に設
定されている。

【０１０６】このため、従来の半導体記憶装置では、同
じデータが記憶されているメモリセル用トランジスタか
らの読み出しのアクセスタイムが、第１の印加パター
ン，第３の印加パターン及び第４の印加パターンの場合
と、第２の印加パターンの場合とにおいて異なってい
る。このため、従来の半導体記憶装置には、複数のアク
セスタイムの中での最悪値が半導体記憶装置のアクセス
タイムとなるという問題がある。

【０１０７】また、従来の半導体記憶装置では、上記ア
クセスタイムが、レファレンス信号ＲＧの電圧レベルが
金属配線ＭＬ3（主ビット線Ｄ2）の複数の状態に対応し
ているため、メモリセル用トランジスタに記憶されてい
るデータの値を決めるトランジスタのしきい値電圧によ
っても大きく異なり、従って、メモリセル用トランジジ
スタのしきい値のばらつきも、リファレンスの電圧レベ
ルを設定するためのマージンを小さくする要因となる。

【０１０８】本発明はこのような背景の下になされたも
ので、センスアンプに接続される主ビット線の電圧レベ
ルの変化をどのメモリセルを選択した場合にも同様と
し、リファレンスの電圧設定のマージンを大きくするこ
とで、アクセスタイムを向上させる半導体記憶装置を提
供することにある。

【０１０９】

【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、行方向に隣接するメモリセル
用トランジスタのドレイン及びソースを共通の拡散層に
より形成し、該拡散層を列方向に接続し副ビット線ある
いは仮想副接地線として形成された半導体記憶装置にお
いて、前記メモリセルを構成する共通拡散層が、前記副
ビット線及び前記仮想副接地線のいずれにも接続され、
前記副ビット線及び前記仮想副接地線とが各々選択用ト
ランジスタを介して、それぞれ主ビット線，仮想主接地
線に接続され、前記選択トランジスタを制御し、前記主
ビット線と前記副ビット線とを選択接続し、前記仮想主
接地線と前記仮想副接地線とを選択接続するバンクセレ
クタと、複数の主ビット線と、この主ビット線へ所定の
電圧を印加するか、またはセンスアンプへ接続するか、
もしくはオープン状態とする制御をアドレス信号に基づ
き行うＹセレクタと、複数の仮想主接地線と、この仮想
主接地線へ所定の電圧または接地電圧を印加するか、も
しくはオープン状態とする制御をアドレス信号に基づき
行う仮想ＧＮＤセレクタとを具備し、メモリセルへのア
クセスを行うとき、選択されたメモリセルと前記センス
アンプとを接続する前記主ビット線に、所定の間隔を持
って隣接している他の主ビット線または前記仮想主接地
線の電圧レベルの状態の相対的な位置関係が、いずれの
メモリセルを選択した場合においても同一となるよう
に、前記Ｙセレクタ及び前記仮想ＧＮＤセレクタとがそ
れぞれ主ビット線と仮想主接地線との電圧印加の状態の
制御を行うことを特徴とする。

【０１１０】

【０１１１】

【０１１２】請求項２記載の発明は、請求項１に記載の
半導体記憶装置において、前記メモリセル用トランジス
タの共通拡散層は、前記バンクセレクタにより、主ビッ
ト線または仮想主接地線へ選択接続されることを特徴と
する。

【０１１３】請求項３記載の発明は、請求項１または請
求項２に記載の半導体記憶装置において、入力されるア
ドレス信号に基づき、前記バンクセレクタを制御するバ
ンクデコーダを有することを特徴とする。

【０１１４】請求項４記載の発明は、請求項１から請求
項３のいずれかに記載の半導体記憶装置において、前記
主ビット線と前記仮想主接地線との配線パターンが交互
に形成されていることを特徴とする。

【０１１５】請求項５記載の発明は、請求項１から請求
項４のいずかに記載の半導体記憶装置において、前記メ
モリセルがＭＯＳトランジスタで構成されており、この
ＭＯＳトランジスタのしきい値電圧を制御して、データ
を記憶することを特徴とする。

【０１１６】請求項６記載の発明は、メモリセルに記憶
されているデータの読み出し方法において、行方向に隣
接するメモリセル用トランジスタのドレイン及びソース
を共通の拡散層により形成し、該拡散層を列方向に接続
し副ビット線、または仮想副接地線、もしくは仮想副接
地線及び副ビット線とし、複数の前記副ビット線と主ビ
ット線を選択接続し、複数の前記仮想副接地線と仮想主
接地線を選択接続するバンクセレクタを有する半導体記
憶装置が備えるメモリセルに記憶されているデータを読
出すとき、Ｙセレクタが、選択されるメモリセルに接続
され、前記センスアンプへ接続される前記主ビット線
に、所定の間隔を持って隣接している他の主ビット線の
電圧レベルの状態が、いずれのメモリセルを選択した場
合においても同一となるように、前記主ビット線の電圧
印加の状態の制御を行う主ビット線制御過程と、仮想Ｇ
ＮＤセレクタが、選択されるメモリセルに接続され、前
記センスアンプへ接続される前記主ビット線に、所定の
間隔を持って隣接している前記仮想主接地線の電圧レベ
ルの状態が、いずれのメモリセルを選択した場合におい
ても同一となるように、仮想主接地線の電圧印加の状態
の制御を行う仮想主接地線制御過程とを有することを特
徴とする。

【０１１７】請求項７記載の発明は、請求項６記載のメ
モリセルデータの読み出し方法において、バンクセレク
タが、アドレス信号により、前記主ビット線及び前記仮
想主接地線の電圧状態に対応させ、前記拡散層を主ビッ
ト線または仮想主接地線へ選択接続する過程を有するこ
とを特徴とする。

【０１１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体記憶装置の構成を示すブロック図である。こ
の図において、データは、メモリセル部６におけるメモ
リセル領域６Ｂを構成するメモリセル用トランジスタに
記憶されている。このメモリセル領域６Ｂ内のメモリセ
ル用トランジスタを特定して、このメモリセル用トラン
ジスタに記憶されているデータを読み出すために、外部
のＣＰＵ（中央処理装置）等からアドレスＡＤが入力さ
れる。

【０１１９】アドレスバッファ１は、入力されるアドレ
ス信号ＡＤを波形成形を行い、このアドレス信号ＡＤを
保持し、Ｙデコーダ２，バンクデコーダ３，Ｘデコーダ
４及び仮想ＧＮＤセレクタ５へ出力する。Ｘデコーダ４
は、アドレスＡＤ信号の複数のビットの一部をデコード
し、ワード線選択信号ＷＤ0〜ワード線選択信号ＷＤnの
いずれか１本を選択して活性化する。これにより、メモ
リセル領域６Ｂにおけるメモリセルアレイの行方向のメ
モリセル用トランジスタが一斉に選択され、データの読
み出しが可能な状態となる。

【０１２０】Ｙデコーダ２は、アドレス信号ＡＤの複数
のビットの１部をデコードして、Ｙデコード信号ＹＤを
Ｙセレクタ７へ出力する。Ｙセレクタ７は、入力される
Ｙデコード信号ＹＤに基づき、メモリセル部６の各メモ
リセル用トランジスタに接続されている主ビット線Ｄ1
〜主ビット線Ｄlのいずれか１本を選択する。これによ
り、主ビット線がセンスアンプ回路９へ接続され、アド
レス信号ＡＤに対応するメモリセル用トランジスタが読
み出し可能状態とされる。この結果、Ｙセレクタ７は、
この選択されたメモリセル用トランジスタに記憶されて
いるデータを、主ビット線を介して入力し、データ信号
ＤＧとしてセンスアンプ回路９へ出力する。

【０１２１】また、Ｙセレクタ７は、アドレスデータＡ
Ｄに基づき選択されたメモリセル用トランジスタ以外の
他のメモリセル用トランジスタを介して接地電位ＧＮＤ
とされた仮想主接地線に電流を流さない様にするため、
Ｙデコード信号ＹＤによりセンスアンプ回路９へ接続さ
れない他の主ビット線各々に対して、所定のバイアス電
圧Ｖp（例えば、センスアンプ回路９へ接続された主ビ
ット線と同電位）を与えるか、接地するか、またはオー
プン状態とするかの制御を行う。このとき所定の電位Ｖ
pは、プリチャージ回路８からプリチャージ信号ＰＣと
して、Ｙセレクタ７へ供給される。

【０１２２】プリチャージ回路８は、メモリセル領域１
６Ｂ内のアドレス信号ＡＤで選択されたメモリセル用ト
ランジスタに隣接する、非選択メモリセル用トランジス
タの接続された上記他の主ビット線に、バイアス電圧Ｖ
pを印加することにより、選択されたメモリセル用トラ
ンジスタ以外の非選択メモリセル用トランジスタへ電流
を流さないようにする。

【０１２３】メモリセルアレイ６Ｂ構成する上記メモリ
セル用トランジスタには、トランジスタのオン／オフ状
態の制御を行うしきい値電圧を、記憶するデータ毎に変
更することにより、データが記憶されている。すなわ
ち、メモリセル用トランジスタは、トランジスタのしき
い値電圧を変更することでデータを記憶しているため、
ゲートに接続されているワード選択線が活性化されオン
状態となったとき、しきい値に応じた電流が流れ、この
電流値を検出することで記憶しているデータが判定され
る。例えば、記憶されるデータが２値の場合で考えれ
ば、ワード選択線がゲートに供給する電圧で、トランジ
スタがオン状態となり電流が流れるか、またはトランジ
スタがオフ状態で電流が流れないかの２種類にメモリセ
ル用のトランジスタのしきい値を制御することになる。

【０１２４】センスアンプ回路９は、この入力されるデ
ータ信号ＤＧの電流値と、リファレンス回路１０から入
力されるリファレンス信号ＲＧの電流値との比較を行
う。このとき、例えば、データ信号ＤＧの電流値がリフ
ァレンス信号ＲＧの電流値より大きければ、しきい値が
低くメモリセル用トランジスタがオン状態で電流が流れ
ており、メモリセル用トランジスタに記憶されているデ
ータは「Ｌ」である。逆に、データ信号ＤＧの電流値が
リファレンス信号ＲＧの電流値より小さければ、しきい
値が高くメモリセル用トランジスタがオフ状態で電流が
流れておらず、メモリセル用トランジスタに記憶されて
いるデータは「Ｈ」である。

【０１２５】そして、センスアンプ回路９は、上記の電
流値の比較結果をデータ信号Ｄoとして出力する。すな
わち、メモリセル用トランジスタに記憶されているデー
タが「Ｌ」の場合、データ信号Ｄoを「Ｌ」レベルで出
力し、メモリセル用トランジスタに記憶されているデー
タが「Ｈ」の場合、データ信号Ｄoを「Ｈ」レベルで出
力する。この出力されたデータＤoは、図示しないラッ
チ回路を介して図示しない出力バッファから外部回路へ
出力する。

【０１２６】ここで、リファレンス回路１０は、例え
ば、メモリセル領域６Ｂのメモリセル用トランジスタに
記憶されているデータが「Ｈ」の場合のビット信号の電
圧レベルと、「Ｌ」の場合のビット信号の電圧レベルと
の中間の電圧レベルを出力する定電圧回路で構成されて
いる。

【０１２７】例えば、リファレンス回路１０は、ワード
選択線により選択されて流す電流によって決定されるリ
ファレンス信号ＲＧの電圧レベルが、ワード選択線によ
り選択されたメモリセル用トランジスタに記憶されてい
るデータが「Ｈ」の場合の主ビット線の電圧レベルと、
「Ｌ」の場合の主ビット線の電圧レベルとの中間の電圧
レベルとなるしきい値に制御されたリファレンス用トラ
ンジスタを用いた構成でもよい。

【０１２８】バンクデコーダ３は、アドレス信号ＡＤの
一部をデコードして、このデコード結果としてバンク選
択信号ＢＳ0〜バンク選択信号ＢＳ5を、バンクセレクタ
６Ａ及びバンクセレクタ６Ｃの各々対応するバンク選択
信号線へ出力する。すなわち、バンク選択信号ＢＳ0〜
バンク選択信号ＢＳ2は、バンクセレクタ６Ａのバンク
選択信号線へ出力される。また、バンク選択信号ＢＳ3
〜バンク選択信号ＢＳ5は、バンクセレクタ６Ｃのバン
ク選択信号線へ出力される。このバンク選択信号ＢＳ0
〜バンク選択信号ＢＳ5は、従来例のバンク選択信号Ｂ
Ｓ0〜バンク選択信号ＢＳ3と異なる信号である。

【０１２９】仮想ＧＮＤセレクタ５は、アドレスバッフ
ァ１からのアドレス信号ＡＤに基づき、メモリセルアレ
イ６Ｂのメモリセル用トランジスタへ接続される仮想主
接地線Ｖ1〜仮想主接地線Ｖkのいずれか１つを選択し、
接地電位ＧＮＤとし、選択されなかった仮想主接地線に
対して、所定のバイアス電圧Ｖp（例えば、センスアン
プ回路９に接続された主ビット線と同電位）を供給する
かまたはオープン状態とする。この制御は、アドレスデ
ータＡＤに基づき選択されたメモリセル用トランジスタ
以外の他のメモリセル用トランジスタを介して接地電位
ＧＮＤとされた仮想主接地線に電流を流さない様にする
ために行われる。ここで、オープン状態とは、電圧源及
び電流源へ接続されない状態を意味する。

【０１３０】次に、図２を用いて、メモリセル部６を詳
細に説明する。図２は、メモリセル部６の構成を示す概
念図であり、主ビット線Ｄ1〜主ビット線Ｄ3線及び仮想
主接地線Ｖ1〜仮想主接地線Ｖ3の関係する部分を抜き出
したものである。この図において、バンクセレクタ６Ａ
は、ＭＯＳトランジスタＢＱ00，ＭＯＳトランジスタＢ
Ｑ01，ＭＯＳトランジスタＢＱ04，ＭＯＳトランジスタ
ＢＱ10，ＭＯＳトランジスタＢＱ11，ＭＯＳトランジス
タＢＱ14，ＭＯＳトランジスタＢＱ20，ＭＯＳトランジ
スタＢＱ21及びＭＯＳトランジスタＢＱ24で構成されて
いる。

【０１３１】同様に、バンクセレクタ６Ｃは、ＭＯＳト
ランジスタＢＱ02，ＭＯＳトランジスタＢＱ03，ＭＯＳ
トランジスタＢＱ05，ＭＯＳトランジスタＢＱ12，ＭＯ
ＳトランジスタＢＱ13，ＭＯＳトランジスタＢＱ15，Ｍ
ＯＳトランジスタＢＱ22，ＭＯＳトランジスタＢＱ23及
びＭＯＳトランジスタＢＱ25で構成されている。

【０１３２】ＭＯＳトランジスタＢＱ00,ＭＯＳトラン
ジスタＢＱ01及びＭＯＳトランジスタＢＱ04は、ドレイ
ンがコンタクトＣＴ1を介して金属配線ＭＬ1（主ビット
線Ｄ1）へ接続されている。また、ＭＯＳトランジスタ
ＢＱ00は、ゲートがバンク選択信号ＢＳ0のバンク選択
信号線に接続され、ソースが副ビット線Ｑ00を介してメ
モリセルアレイ６Ｂのメモリセル用トランジスタのソー
ス及びドレインへ接続されている。さらに、ＭＯＳトラ
ンジスタＢＱ01は、ゲートがバンク選択信号ＢＳ1のバ
ンク選択信号線に接続され、ソースが副ビット線Ｑ01を
介してメモリセルアレイ６Ｂのメモリセル用トランジス
タのソース及びドレインへ接続されている。さらに、ま
た、ＭＯＳトランジスタＢＱ04は、ゲートがバンク選択
信号ＢＳ2のバンク選択信号線に接続され、ソースが副
ビット線Ｑ04を介してメモリセルアレイ６Ｂのメモリセ
ル用トランジスタのソース及びドレインへ接続されてい
る。

【０１３３】ＭＯＳトランジスタＢＱ10,ＭＯＳトラン
ジスタＢＱ11及びＭＯＳトランジスタＢＱ14は、ドレイ
ンがコンタクトＣＴ3を介して金属配線ＭＬ3（主ビット
線Ｄ2）へ接続されている。また、ＭＯＳトランジスタ
ＢＱ10は、ゲートがバンク選択信号ＢＳ0のバンク選択
信号線に接続され、ソースが副ビット線Ｑ10を介してメ
モリセルアレイ６Ｂのメモリセル用トランジスタのソー
ス及びドレインへ接続されている。さらに、ＭＯＳトラ
ンジスタＢＱ11は、ゲートがバンク選択信号ＢＳ1のバ
ンク選択信号線に接続され、ソースが副ビット線Ｑ11を
介してメモリセルアレイ６Ｂのメモリセル用トランジス
タのソース及びドレインへ接続されている。さらに、ま
た、ＭＯＳトランジスタＢＱ14は、ゲートがバンク選択
信号ＢＳ2のバンク選択信号線に接続され、ソースが副
ビット線Ｑ14を介してメモリセルアレイ６Ｂのメモリセ
ル用トランジスタのソース及びドレインへ接続されてい
る。

【０１３４】ＭＯＳトランジスタＢＱ20，ＭＯＳトラン
ジスタＢＱ21及びＭＯＳトランジスタＢＱ24は、ドレイ
ンがコンタクトＣＴ5介して金属配線ＭＬ5（主ビット線
Ｄ3）へ接続されている。また、ＭＯＳトランジスタＢ
Ｑ20は、ゲートがバンク選択信号ＢＳ0のバンク選択信
号線に接続され、ソースが副ビット線Ｑ20を介してメモ
リセルアレイ６Ｂのメモリセル用トランジスタのソース
及びドレインへ接続されている。さらに、ＭＯＳトラン
ジスタＢＱ21は、ゲートがバンク選択信号ＢＳ1のバン
ク選択信号線に接続され、ソースが副ビット線Ｑ21を介
してメモリセルアレイ６Ｂのメモリセル用トランジスタ
のソース及びドレインへ接続されている。さらに、ま
た、ＭＯＳトランジスタＢＱ24は、ゲートがバンク選択
信号ＢＳ2のバンク選択信号線に接続され、ソースが副
ビット線Ｑ24を介してメモリセルアレイ６Ｂのメモリセ
ル用トランジスタのソース及びドレインへ接続されてい
る。

【０１３５】ＭＯＳトランジスタＢＱ02，ＭＯＳトラン
ジスタＢＱ03及びＭＯＳトランジスタＢＱ05は、ソース
がコンタクトＣＴ0を介して金属配線ＭＬ0（仮想主接地
線Ｖ1）へ接続されている。また、ＭＯＳトランジスタ
ＢＱ02は、ゲートがバンク選択信号ＢＳ4のバンク選択
信号線に接続され、ドレインが仮想副接地線Ｑ02を介し
てメモリセルアレイ６Ｂのメモリセル用トランジスタの
ソース及びドレインへ接続されている。さらに、ＭＯＳ
トランジスタＢＱ03は、ゲートがバンク選択信号ＢＳ5
のバンク選択信号線に接続され、ソースが仮想副接地線
Ｑ03を介してメモリセルアレイ６Ｂのメモリセル用トラ
ンジスタのソース及びドレインへ接続されている。さら
に、また、ＭＯＳトランジスタＢＱ05は、ゲートがバン
ク選択信号ＢＳ3のバンク選択信号線に接続され、ソー
スが仮想副接地線Ｑ05を介してメモリセルアレイ６Ｂの
メモリセル用トランジスタのソース及びドレインへ接続
されている。

【０１３６】ＭＯＳトランジスタＢＱ12，ＭＯＳトラン
ジスタＢＱ13及びＭＯＳトランジスタＢＱ15は、ソース
がコンタクトＣＴ2を介して金属配線ＭＬ2（仮想主接地
線Ｖ2）へ接続されている。また、ＭＯＳトランジスタ
ＢＱ12は、ゲートがバンク選択信号ＢＳ4のバンク選択
信号線に接続され、ドレインが仮想副接地線Ｑ12を介し
てメモリセルアレイ６Ｂのメモリセル用トランジスタの
ソース及びドレインへ接続されている。さらに、ＭＯＳ
トランジスタＢＱ13は、ゲートがバンク選択信号ＢＳ5
のバンク選択信号線に接続され、ソースが仮想副接地線
Ｑ13を介してメモリセルアレイ６Ｂのメモリセル用トラ
ンジスタのソース及びドレインへ接続されている。さら
に、また、ＭＯＳトランジスタＢＱ15は、ゲートがバン
ク選択信号ＢＳ3のバンク選択信号線に接続され、ソー
スが仮想副接地線Ｑ15を介してメモリセルアレイ６Ｂの
メモリセル用トランジスタのソース及びドレインへ接続
されている。

【０１３７】ＭＯＳトランジスタＢＱ22，ＭＯＳトラン
ジスタＢＱ23及びＭＯＳトランジスタＢＱ25は、ソース
がコンタクトＣＴ4を介して金属配線ＭＬ4（仮想主接地
線Ｖ4）へ接続されている。また、ＭＯＳトランジスタ
ＢＱ22は、ゲートがバンク選択信号ＢＳ4のバンク選択
信号線に接続され、ドレインが仮想副接地線Ｑ22を介し
てメモリセルアレイ６Ｂのメモリセル用トランジスタの
ソース及びドレインへ接続されている。さらに、ＭＯＳ
トランジスタＢＱ23は、ゲートがバンク選択信号ＢＳ5
のバンク選択信号線に接続され、ソースが仮想副接地線
Ｑ23を介してメモリセルアレイ６Ｂのメモリセル用トラ
ンジスタのソース及びドレインへ接続されている。さら
に、また、ＭＯＳトランジスタＢＱ25は、ゲートがバン
ク選択信号ＢＳ3のバンク選択信号線に接続され、ソー
スが仮想副接地線Ｑ25を介してメモリセルアレイ６Ｂの
メモリセル用トランジスタのソース及びドレインへ接続
されている。

【０１３８】ここで、アドレスデータＡＤにより選択さ
れたメモリセル用トランジスタから、このメモリセル用
トランジスタに記憶されているデータを読み出す場合、
仮想ＧＮＤセレクタ５は、選択された主ビット線に所定
の間隔を有し隣接する主ビット線が、メモリセルアレイ
６Ｂ内のいずれのメモリセル用トランジスタが選択され
た状態においても、Ｙセレクタ７により常に同一の電位
の印加パターンとなるように制御する。

【０１３９】例えば、金属配線ＭＬ3（主ビット線Ｄ2）
に接続されているメモリセル用トランジスタＭ0，メモ
リセル用トランジスタＭ1，メモリセル用トランジスタ
Ｍ2及びメモリセル用トランジスタＭ3のいずれかから記
憶されているデータを読み出すとき、メモリセル用トラ
ンジスタＭ0，メモリセル用トランジスタＭ1，メモリセ
ル用トランジスタＭ2及びメモリセル用トランジスタＭ3
のいずれの場合においても、仮想ＧＮＤセレクタ５は、
隣接する金属配線ＭＬ2（仮想主接地線Ｖ2）及び金属配
線ＭＬ4（仮想主接地線Ｖ2）の電圧の印加状態を同様と
する。

【０１４０】すなわち、金属配線ＭＬ3（主ビット線Ｄ
2）がＹセレクタ７によりセンスアンプ回路９へ接続さ
れるとき、仮想ＧＮＤセレクタ５は、金属配線ＭＬ2
（仮想主接地線Ｖ2）が接地電位ＧＮＤとされた場合、
金属配線ＭＬ4を所定のバイアス電圧Ｖpとし、金属配線
ＭＬ2（仮想主接地線Ｖ2）が所定のバイアス電圧Ｖpと
された場合、金属配線ＭＬ4を接地電位ＧＮＤとする。

【０１４１】そして、メモリセル用トランジスタのいず
れを選択して、データの読み出しを行う場合において
も、仮想ＧＮＤセレクタ５は、センスアンプ回路９に接
続される金属配線に隣接する金属配線の電圧の印加状態
を同様とするため、選択されたメモリセル用トランジス
タに流れる向きを制御する必要がある。このため、一実
施形態による半導体記憶装置のバンクセレクタ６Ａ及び
バンクセレクタ６Ｃには、従来例にない電流の方向制御
用のＭＯＳトランジスタが設けられている。

【０１４２】バンクセレクタ６Ａにおいて、この方向制
御用のＭＯＳトランジスタは、ソースが副ビット線Ｑ04
及び仮想副接地線Ｑ03を介して、ＭＯＳトランジスタＢ
Ｑ03のドレインへ接続されているＭＯＳトランジスタＢ
Ｑ04、ソースが副ビット線Ｑ14及び仮想副接地線Ｑ13を
介して、ＭＯＳトランジスタＢＱ13のドレインへ接続さ
れているＭＯＳトランジスタＢＱ14、及びソースが副ビ
ット線Ｑ24及び仮想副接地線線Ｑ23を介して、ＭＯＳト
ランジスタＢＱ23のドレインへ接続されているＭＯＳト
ランジスタＢＱ24である。

【０１４３】また、バンクセレクタ６Ｃにおいて、この
方向制御用のＭＯＳトランジスタは、ドレインが仮想副
接地線Ｑ05及び副ビット線Ｑ00を介して、ＭＯＳトラン
ジスタＢＱ00のソースへ接続されているＭＯＳトランジ
スタＢＱ05、ドレインが仮想副接地線Ｑ15及び副ビット
線Ｑ10を介して、ＭＯＳトランジスタＢＱ10のソースへ
接続されているＭＯＳトランジスタＢＱ15、及びドレイ
ンが仮想副接地線Ｑ25及び副ビット線Ｑ20を介して、Ｍ
ＯＳトランジスタＢＱ20のドレインへ接続されているＭ
ＯＳトランジスタＢＱ25である。

【０１４４】上述したメモリセルアレイ６の構成に基づ
き、バンクデコーダ３は、メモリセル用トランジスタの
いずれを選択して、データの読み出しを行う場合におい
ても、センスアンプ回路９に接続される金属配線（主ビ
ット線）に隣接する金属配線（仮想主接地線）の電圧の
印加状態を同様に設定されるため、選択されたメモリセ
ル用トランジスタのドレインに接続されている副ビット
線を金属配線（主ビット線）に接続し、選択されたメモ
リセル用トランジスタのソースに接続されている副ビッ
ト線を接地電位ＧＮＤとされた金属配線（主ビット線）
に接続するよう上述したバンクセレクタ６Ａ及びバンク
セレクタ６Ｃ内の各ＭＯＳトランジスタの制御を行う。

【０１４５】次に、図３を用いてバンクデコーダ３の詳
細な構成を説明する。図３は、バンクデコーダの構成を
示す回路図である。この図において、入力されているア
ドレス信号ＡＤ0及びアドレス信号ＡＤ1は、図１のアド
レス信号ＡＤの一部である。バンクデコーダ３は、この
アドレス信号ＡＤ0及びアドレス信号ＡＤ1に基づき、バ
ンク選択信号ＢＳ0〜バンク選択信号ＢＳ5を生成する。

【０１４６】ノア回路Ｇ１は、アドレス信号ＡＤ0及び
アドレス信号ＡＤ1の否定的論理和の論理演算を行い、
演算結果としてバンク選択信号ＢＳ0を生成する。ノア
回路Ｇ２は、アドレス信号ＡＤ0がインバータＧ３によ
り反転されたデータと、アドレス信号ＡＤ1との否定的
論理和の論理演算を行い、演算結果としてバンク選択信
号ＢＳ2及び選択信号ＢＳ3を生成する。

【０１４７】ノア回路Ｇ４は、アドレス信号ＡＤ1がイ
ンバータＧ５により反転されたデータと、アドレス信号
ＡＤ0との否定的論理和の論理演算を行い、演算結果と
してバンク選択信号ＢＳ5を生成する。インバータＧ６
は、アドレス信号ＡＤ1がインバータＧ５により反転さ
れたデータを再度反転し、バンク選択信号ＢＳ1を生成
する。イクスクルーシブ回路Ｇ７は、アドレス信号ＡＤ
0及びアドレス信号ＡＤ1との否定的排他論理和の論理演
算を行い、演算結果としてバンク選択信号ＢＳ4を生成
する。

【０１４８】また、図４に、入力されたアドレス信号Ａ
Ｄ0のデータ及びアドレス信号ＡＤ1データに基づく、図
３のバンクデコーダ３の出力するバンク選択信号ＢＳ0
〜バンク信号ＢＳ5の真理値表を示すテーブルを示す。
例えば、アドレス信号ＡＤ0が「Ｌ」レベルで、アドレ
ス信号ＡＤ1が「Ｌ」レベルで入力されるとき、バンク
選択信号ＢＳ0が「Ｈ」レベルで出力され、バンク選択
信号ＢＳ1が「Ｌ」レベルで出力され、バンク選択信号
ＢＳ2が「Ｌ」レベルで出力され、バンク選択信号ＢＳ3
が「Ｌ」レベルで出力され、バンク選択信号ＢＳ4が
「Ｈ」レベルで出力され、バンク選択信号ＢＳ5が
「Ｌ」レベルで出力される。

【０１４９】次に、図１及び図２を用い、上述した一実
施形態の半導体記憶装置において、メモリセル用トラン
ジスタＭ0，メモリセル用トランジスタＭ1，メモリセル
用トランジスタＭ2及びメモリセル用トランジスタＭ3の
各々の読み出し時における隣接する金属配線ＭＬ2及び
金属配線ＭＬ4の電圧の印加状態を確認するため、主ビ
ット線Ｄ1〜主ビット線Ｄ3，及び仮想主接地線Ｖ1〜仮
想主接地線Ｖ3に印加される電位のパターンの説明を行
う。

【０１５０】メモリセルアレイ６Ｂにおける、いずれの
メモリ用トランジスタに記憶されているデータを読み出
すときも、以下に示す４つの印加される電位のパターン
のいずれかとなる。また、メモリセル用トランジスタ及
びＭＯＳトランジスタは、全てｎチャンネルＭＯＳトラ
ンジスタとして以下の説明を行う。

【０１５１】ａ．第１の印加パターン（メモリセル用ト
ランジスタＭ0の読み出し） メモリセル用トランジスタＭ0に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【０１５２】例えば、図５に示す様に、セル用トランジ
スタＭ0を選択するアドレス信号ＡＤのデータに応じ
て、Ｙデコーダ２から入力されるＹデコード信号ＹＤに
基づき、Ｙセレクタ７は、金属線ＭＬ1（主ビット線Ｄ
1）をオープン状態とし（Ｏｐｅｎ）、金属配線ＭＬ3
（主ビット線Ｄ2）とセンスアンプ回路９とを接続する
（Ｓｅｎｓｅ）。また、同様に、Ｙセレクタは、金属配
線ＭＬ5（主ビット線Ｄ3）へＹデコード信号ＹＤに基づ
き所定のバイアス電圧Ｖpを印加する（Ｃｈａｒｇ
ｅ）。

【０１５３】このとき、セル用トランジスタＭ0を選択
するアドレス信号ＡＤのデータに応じて、仮想ＧＮＤセ
レクタ５は、金属配線ＭＬ0（仮想主接地線Ｖ1）をオー
プン状態とし（Ｏｐｅｎ）、金属配線ＭＬ2（仮想主接
地線Ｖ2）を接地電位ＧＮＤとし（Ｇｒｏｕｎｄ）、金
属配線ＭＬ4（仮想主接地線Ｖ3）を所定のバイアス電圧
Ｖpとする（Ｃｈａｒｇｅ）。これらの電圧の印加状態
は、図の金属配線ＭＬ0〜金属配線ＭＬ5の上部の（）内
に示してある。

【０１５４】そして、セル用トランジスタＭ0を選択す
るアドレスＡＤのデータに応じて、すなわちバンクデコ
ーダ３に「Ｌ」レベルのアドレス信号ＡＤ0及び「Ｌ」
レベルのアドレス信号ＡＤ1が入力され、バンクデコー
ダ３は、バンク選択信号ＢＳ0及びバンク選択信号ＢＳ4
を「Ｈ」レベルとする。これにより、ＭＯＳトランジス
タＢＱ00，ＭＯＳトランジスタＢＱ10，ＭＯＳトランジ
スタＢＱ20，ＭＯＳトランジスタＢＱ02，ＭＯＳトラン
ジスタＢＱ12及びＭＯＳトランジスタＢＱ22は、オン状
態となる。

【０１５５】この結果、メモリセル用トランジスタＭ0
のドレインは、ＭＯＳトランジスタＢＱ10を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ0のソースは、ＭＯＳトラン
ジスタＢＱ12を介して金属配線ＭＬ2（接地電位ＧＮＤ
となっている仮想主接地線Ｖ2）へ接続される。

【０１５６】次に、セル用トランジスタＭ0を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【０１５７】しかしながら、メモリセル用トランジスタ
Ｍ0のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ2（仮想主接地線Ｖ2）が接続さ
れた仮想副接地線Ｑ12に対して左に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ0
のソースからは、仮想副接地線Ｑ12を介して金属配線Ｍ
Ｌ2（仮想主接地線Ｖ2）にのみ電流が流れ込むこととな
る。

【０１５８】また、メモリセル用トランジスタＭ0のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｑ10に対して右に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ2からの電流は、副ビットＱ10を介
してメモリセル用トランジスタＭ0のドレインにのみ流
れ込むこととなる。

【０１５９】上述したように、メモリセル用トランジス
タＭ0を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ２，バンクデコーダ３，Ｙセレクタ７及び仮想Ｇ
ＮＤセレクタ５は、メモリセル用トランジスタＭ0にの
みセンスアンプ回路９からの電流が流れる様に処理する
ことで、メモリセル用トランジスタＭ0に記憶されてい
るデータを正確に読み出す。

【０１６０】ｂ．第２の印加パターン（メモリセル用ト
ランジスタＭ1の読み出し） メモリセル用トランジスタＭ1に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【０１６１】例えば、図６に示す様に、セル用トランジ
スタＭ1を選択するアドレスＡＤのデータに応じて、Ｙ
デコーダ２から入力されるＹデコード信号ＹＤに基づ
き、Ｙセレクタ７は、金属線ＭＬ1（主ビット線Ｄ1）を
オープン状態とし、金属配線ＭＬ3（主ビット線Ｄ2）と
センスアンプ回路９とを接続する。また、同様に、Ｙセ
レクタは、金属配線ＭＬ5（主ビット線Ｄ2）へＹデコー
ド信号ＹＤに基づき所定のバイアス電圧Ｖpを印加す
る。

【０１６２】このとき、セル用トランジスタＭ1を選択
するアドレスＡＤのデータに応じて、仮想ＧＮＤセレク
タ５は、金属配線ＭＬ0（仮想主接地線Ｖ1）をオープン
状態とし、金属配線ＭＬ2（仮想主接地線Ｖ2）を接地電
位ＧＮＤとし、金属配線ＭＬ4（仮想主接地線Ｖ3）を所
定のバイアス電圧Ｖpとする。

【０１６３】そして、セル用トランジスタＭ1を選択す
るアドレスＡＤのデータに応じて、すなわちバンクデコ
ーダ３に「Ｈ」レベルのアドレス信号ＡＤ0及び「Ｌ」
レベルのアドレス信号ＡＤ1が入力され、バンクデコー
ダ３は、バンク選択信号ＢＳ2及びバンク選択信号ＢＳ3
を「Ｈ」レベルとする。これにより、ＭＯＳトランジス
タＢＱ04，ＭＯＳトランジスタＢＱ14，ＭＯＳトランジ
スタＢＱ24，ＭＯＳトランジスタＢＱ05，ＭＯＳトラン
ジスタＢＱ15及びＭＯＳトランジスタＢＱ25は、オン状
態となる。

【０１６４】この結果、メモリセル用トランジスタＭ1
のドレインは、ＭＯＳトランジスタＢＱ14を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ1のソースは、ＭＯＳトラン
ジスタＢＱ15を介して金属配線ＭＬ2（接地電位ＧＮＤ
となっている仮想主接地線Ｖ2）へ接続される。

【０１６５】次に、セル用トランジスタＭ1を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【０１６６】しかしながら、メモリセル用トランジスタ
Ｍ1のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ2（仮想主接地線Ｖ2）が接続さ
れた仮想副接地線Ｑ15に対して右に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ1
のソースからは、仮想副接地線Ｑ15を介して金属配線Ｍ
Ｌ2（仮想主接地線Ｖ2）にのみ電流が流れ込むこととな
る。

【０１６７】また、メモリセル用トランジスタＭ1のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｑ14に対して右に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ3（主ビット線Ｄ2）からの電流は、
副ビットＱ14を介してメモリセル用トランジスタＭ1の
ドレインにのみ流れ込むこととなる。

【０１６８】上述したように、メモリセル用トランジス
タＭ1を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ２，バンクデコーダ３，Ｙセレクタ７及び仮想Ｇ
ＮＤセレクタ５は、メモリセル用トランジスタＭ1にの
みセンスアンプ回路９からの電流が流れる様に処理する
ことで、メモリセル用トランジスタＭ1に記憶されてい
るデータを正確に読み出す。

【０１６９】ｃ．第３の印加パターン（メモリセル用ト
ランジスタＭ2の読み出し） メモリセル用トランジスタＭ2に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【０１７０】例えば、図７に示す様に、セル用トランジ
スタＭ2を選択するアドレスＡＤのデータに応じて、Ｙ
デコーダ２から入力されるＹデコード信号ＹＤに基づ
き、Ｙセレクタ７は、金属線ＭＬ1（主ビット線Ｄ1）を
オープン状態とし、金属配線ＭＬ3（主ビット線Ｄ2）と
センスアンプ回路９とを接続する。また、同様に、Ｙセ
レクタは、金属配線ＭＬ5（主ビット線Ｄ2）へＹデコー
ド信号ＹＤに基づき所定のバイアス電圧Ｖpを印加す
る。

【０１７１】このとき、セル用トランジスタＭ1を選択
するアドレスＡＤのデータに応じて、仮想ＧＮＤセレク
タ５は、金属配線ＭＬ0（仮想主接地線Ｖ1）をオープン
状態とし、金属配線ＭＬ2（仮想主接地線Ｖ2）を接地電
位ＧＮＤとし、金属配線ＭＬ4（仮想主接地線Ｖ3）を所
定のバイアス電圧Ｖpとする。

【０１７２】そして、セル用トランジスタＭ2を選択す
るアドレスＡＤのデータに応じて、すなわち、バンクデ
コーダ３に「Ｌ」レベルのアドレス信号ＡＤ0及び
「Ｈ」レベルのアドレス信号ＡＤ1が入力され、バンク
デコーダ３は、バンク選択信号ＢＳ1及びバンク選択信
号ＢＳ5を「Ｈ」レベルとする。これにより、ＭＯＳト
ランジスタＢＱ01，ＭＯＳトランジスタＢＱ11，ＭＯＳ
トランジスタＢＱ21，ＭＯＳトランジスタＢＱ03，ＭＯ
ＳトランジスタＢＱ13及びＭＯＳトランジスタＢＱ23
は、オン状態となる。

【０１７３】この結果、メモリセル用トランジスタＭ2
のドレインは、ＭＯＳトランジスタＢＱ11を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ2のソースは、ＭＯＳトラン
ジスタＢＱ13を介して金属配線ＭＬ2（接地電位ＧＮＤ
となっている仮想主接地線Ｖ2）へ接続される。

【０１７４】次に、セル用トランジスタＭ2を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【０１７５】しかしながら、メモリセル用トランジスタ
Ｍ2のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ2（仮想主接地線Ｖ2）が接続さ
れた仮想副接地線Ｑ13に対して左に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ1
のソースからは、仮想副接地線Ｑ13を介して金属配線Ｍ
Ｌ2（仮想主接地線Ｖ2）にのみ電流が流れ込むこととな
る。

【０１７６】また、メモリセル用トランジスタＭ2のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｑ11に対して右に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ3（主ビット線Ｄ2）からの電流は、
仮想副接地線Ｑ13を介してメモリセル用トランジスタＭ
2のドレインにのみ流れ込むこととなる。

【０１７７】上述したように、メモリセル用トランジス
タＭ2を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ２，バンクデコーダ３，Ｙセレクタ７及び仮想Ｇ
ＮＤセレクタ５は、メモリセル用トランジスタＭ2にの
みセンスアンプ回路９からの電流が流れる様に処理する
ことで、メモリセル用トランジスタＭ2に記憶されてい
るデータを正確に読み出す。

【０１７８】ｄ．第４の印加パターン（メモリセル用ト
ランジスタＭ3の読み出し） メモリセル用トランジスタＭ3に流れる電流をセンスす
るため、センスアンプ回路９へ接続される金属配線ＭＬ
3（主ビット線Ｄ2）から他のメモリセル用トランジスタ
へ電流が流れない様に、以下のような印加パターンとす
る。

【０１７９】メモリセル用トランジスタＭ3に流れる電
流をセンスするため、センスアンプ回路９へ接続される
金属配線ＭＬ3（主ビット線Ｄ2）から他のメモリセル用
トランジスタへ電流が流れない様に、以下のような印加
パターンとする。

【０１８０】例えば、図８に示す様に、セル用トランジ
スタＭ３を選択するアドレスＡＤのデータに応じて、Ｙ
デコーダ２から入力されるＹデコード信号ＹＤに基づ
き、Ｙセレクタ７は、金属線ＭＬ5（主ビット線Ｄ3）を
オープン状態とし、金属配線ＭＬ3（主ビット線Ｄ2）と
センスアンプ回路９とを接続する。また、同様に、Ｙセ
レクタは、金属配線ＭＬ1（主ビット線Ｄ1）へＹデコー
ド信号ＹＤに基づき所定のバイアス電圧Ｖpを印加す
る。

【０１８１】このとき、セル用トランジスタＭ3を選択
するアドレスＡＤのデータに応じて、仮想ＧＮＤセレク
タ５は、金属配線ＭＬ0（仮想主接地線Ｖ1）をオープン
状態とし、金属配線ＭＬ4（仮想主接地線Ｖ3）を接地電
位ＧＮＤとし、金属配線ＭＬ2（仮想主接地線Ｖ2）を所
定のバイアス電圧Ｖpとする。

【０１８２】そして、セル用トランジスタＭ3を選択す
るアドレスＡＤのデータに応じて、すなわちバンクデコ
ーダ３に「Ｈ」レベルのアドレス信号ＡＤ0及び「Ｈ」
レベルのアドレス信号ＡＤ1が入力され、バンクデコー
ダ３は、バンク選択信号ＢＳ1及びバンク選択信号ＢＳ4
を「Ｈ」レベルとする。これにより、ＭＯＳトランジス
タＢＱ01，ＭＯＳトランジスタＢＱ11，ＭＯＳトランジ
スタＢＱ21，ＭＯＳトランジスタＢＱ02，ＭＯＳトラン
ジスタＢＱ12及びＭＯＳトランジスタＢＱ22は、オン状
態となる。

【０１８３】この結果、メモリセル用トランジスタＭ3
のドレインは、ＭＯＳトランジスタＢＱ11を介して金属
配線ＭＬ3（主ビット線Ｄ２）へ接続される。また、メ
モリセル用トランジスタＭ3のソースは、ＭＯＳトラン
ジスタＢＱ22を介して金属配線ＭＬ4（接地電位ＧＮＤ
となっている仮想主接地線Ｖ3）へ接続される。

【０１８４】次に、セル用トランジスタＭ3を選択する
アドレスＡＤのデータに応じて、Ｘデコーダ４は、ワー
ド線ＷＤ2を「Ｈ」レベルとする。これにより、ワード
線ＷＤ2にゲートが接続されているメモリセル用トラン
ジスタは、メモリセル用トランジスタＭ0，メモリセル
用トランジスタＭ1，メモリセル用トランジスタＭ2及び
メモリセル用トランジスタＭ3を含めて全てオン状態と
なる。

【０１８５】しかしながら、メモリセル用トランジスタ
Ｍ3のソースに接続された、すなわち接地電位ＧＮＤと
なっている金属配線ＭＬ4（仮想主接地線Ｖ3）が接続さ
れた仮想副接地線Ｑ22に対して右に位置するメモリセル
用トランジスタのソース及びドレインはオープン状態と
なっている。このため、メモリセル用トランジスタＭ3
のソースからは、仮想副接地線Ｑ22を介して金属配線Ｍ
Ｌ4（仮想主接地線Ｖ3）にのみ電流が流れ込むこととな
る。

【０１８６】また、メモリセル用トランジスタＭ3のド
レインに接続された、すなわちセンスアンプ回路９に接
続されている金属配線ＭＬ3（主ビット線Ｄ2）が接続さ
れた副ビット線Ｑ11に対して左に位置するメモリセル用
トランジスタのソース及びドレインは所定の電位Ｖpと
なっている。このため、センスアンプ回路９に接続され
ている金属配線ＭＬ3（主ビット線Ｄ2）からの電流は、
副ビット線Ｑ11を介してメモリセル用トランジスタＭ3
のドレインにのみ流れ込むこととなる。

【０１８７】さらに、金属配線ＭＬ1（主ビット線Ｄ1）
が接続された副ビット線ＢＱ01に対して左に位置するメ
モリセル用トランジスタのソース及びドレインはオープ
ン状態となっている。このため、金属配線ＭＬ1（主ビ
ット線Ｄ1）からは、電流は流れない。

【０１８８】上述したように、メモリセル用トランジス
タＭ3を選択するアドレスＡＤのデータに応じて、Ｙデ
コーダ１２，バンクデコーダ１３，Ｙセレクタ１７及び
仮想ＧＮＤセレクタ１５は、メモリセル用トランジスタ
Ｍ3にのみセンスアンプ回路９からの電流が流れる様に
処理することで、メモリセル用トランジスタＭ3に記憶
されているデータを正確に読み出す。

【０１８９】上述したように一実施形態の半導体記憶装
置の印加パターンは、センスアンプ回路９に接続されて
センスされる金属配線ＭＬ3（主ビット線Ｄ2）に隣接す
る金属配線ＭＬ2（仮想主接地線Ｖ2）及び金属配線ＭＬ
4（仮想主接地線Ｖ3の電圧の印加状態が常に一定であ
る。すなわち、金属配線ＭＬ3（主ビット線Ｄ2）に隣接
する金属配線ＭＬ2（仮想主接地線Ｖ2）及び金属配線Ｍ
Ｌ4（仮想主接地線Ｖ3）の電圧の印加状態は、金属配線
ＭＬ2（仮想主接地線Ｖ2）が接地電圧ＧＮＤのとき、金
属配線ＭＬ4（仮想主接地線Ｖ3）が所定の電圧Ｖpとな
り、金属配線ＭＬ2（仮想主接地線Ｖ2）が所定の電圧Ｖ
pのとき、金属配線ＭＬ4（仮想主接地線Ｖ3）がと接地
電圧ＧＮＤなる。

【０１９０】このため、本発明の一実施形態の半導体記
憶装置は、メモリセル用トランジスタに記憶されている
データを読み出すとき、メモリセルアレイ１６Ｂにおけ
るいずれのメモリセル用トランジスタが選択された場合
でも、センスアンプ回路９に接続される主ビット線にク
ロストークノイズが重畳されることとなる。

【０１９１】常に上記クロストークノイズが重畳される
ため、センスアンプ回路９に対して供給される、リファ
レンス回路１０からのリファレンス信号ＲＧの電圧レベ
ルの設定を、常にメモりセル用トランジスタに「Ｈ」レ
ベルのデータと、「Ｌ」レベルのデータとの中間に設定
することが可能である。このため、本発明の一実施形態
の半導体記憶装置は、従来例のようにクロストークノイ
ズの有無に対応して複数の主ビット線の電位に対応して
リファレンスの電圧レベルを設定するひつようがないの
で、センスアンプ回路９の出力が、メモリセル用トラン
ジスタに記憶されている実際のデータに安定するまでに
時間がかからず、アクセスタイムを高速化させることが
できる。

【０１９２】ここで、リファレンス回路１０内には、ワ
ード選択線ＷＤ1〜ワード選択線ＷＤnの各ワード選択線
毎に、メモリセルアレイ６Ｂ（図２参照）内のメモリセ
ル用トランジスタと同一構成で、オンされたときにバイ
アス回路１０１の出力が、「Ｈ」及び「Ｌ」のデータが
記憶されているメモリセルアレイ１６Ｂ内のメモリセル
用トランジスタの中間の電位レベルとなるようにしきい
値が調整されているリファレンス用トランジスタが設け
られているとする。

【０１９３】このリファレンス用トランジスタは、ソー
スが接地され、ドレインがセンスアンプ回路９へ接続さ
れ、センスアンプ回路９へリファレンス信号ＲＧを出力
する。また、リファレンス用トランジスタのソース及び
ドレインへは、メモリセルアレイ６Ｂのメモリセル用ト
ランジスタと同様な特性とするため、Ｙセレクタ７，バ
ンクセレクタ６Ａ，バンクセレクタ６Ｃ及び仮想ＧＮＤ
セレクタ５を構成するＭＯＳトランジスタを介挿しても
良い。

【０１９４】次に、上述した隣接する金属配線ＭＬ2及
び金属配線ＭＬ4から、金属配線ＭＬ3（主ビット線Ｄ
2）が常にクロストークノイズの影響を受ける印加パタ
ーンのとき、メモリセルアレイ６Ｂのいずれのメモりセ
ル用トランジスタのに記憶されているデータを読み出す
場合にも、アクセスタイムが安定する状態を、ＳＰＩＣ
Ｅを用いたシミュレーションによる検証結果から説明す
る。

【０１９５】このシミュレーションに用いた、金属配線
ＭＬ3（主ビット線Ｄ2）がＹセレクタ７により接続され
る電圧増幅回路は、従来例において説明した図１９のバ
イアス回路１００と同様であるので詳細な説明を省略す
る。

【０１９６】そして、端子Ｔ1から入力される制御信号
ＳＥＢが「Ｈ」レベルのとき、ＭＯＳトランジスタＭ1
がＯＦＦ状態となり、ＭＯＳトランジスタＭ4がＯＮ状
態となることで、信号Ｓは「Ｌ」レベルとなる。これに
より、ＭＯＳトランジスタＭ6はＯＦＦ状態となり、Ｙ
セレクタ７を介して接続される主ビット線は、センスア
ンプ回路９とオープン状態となる。従って、端子Ｔ2か
ら出力される出力信号Ｄoutは「Ｈ」レベル（電源Ｖc
c）となる。

【０１９７】一方、端子Ｔ1から入力される制御信号Ｓ
ＥＢが「Ｌ」レベルのとき、ＭＯＳトランジスタＭ1が
ＯＮ状態となり、ＭＯＳトランジスタＭ4がＯＦＦ状態
となることで、信号Ｓは「Ｈ」レベルとなる。これによ
り、ＭＯＳトランジスタＭ6はＯＮ状態となり、Ｙセレ
クタ７を介して接続される主ビット線は、センスアンプ
回路９と接続状態となる。従って、トランジスタ端子Ｔ
2から出力される出力信号Ｄoutは、Ｙセレクタ７を介し
て接続される主ビット線に接続されたメモリセル用トラ
ンジスタのしきい値に応じた電圧の出力信号Ｖoutがセ
ンスアンプ回路９内の作動増幅回路へ出力される。

【０１９８】同時に、アドレス信号ＡＤに対応して選択
されたメモリセル用トランジスタと同一行のワード選択
線がゲートに接続されているリファレンス回路１０内の
リファレンス用トランジスタがオン状態となっており、
リファレンス信号ＤＧをセンスアンプ回路９内の前記バ
イアス回路１００と同様な構成の他のバイアス回路１０
１に入力される。そして、センスアンプ回路９内に設け
られた作動増幅回路が、このバイアス回路１００の出力
する出力信号Ｄoutの電圧Ｖdと、他のバイアス回路１０
１の出力するリファレンス用回路１０からのリファレン
ス信号ＤＧの増幅された電圧レベルとを比較する。

【０１９９】この比較結果において、メモリセル用トラ
ンジスタに記憶されているデータの「Ｈ」／「Ｌ」の検
出が行われる。例えば、電圧Ｖdが他のバイアス回路１
０１からの出力の電圧レベルより大きい場合、メモリセ
ル用トランジスタに記憶されているデータは「Ｈ」であ
り、電圧Ｖdが他のバイアス回路１０１からの出力の電
圧レベルより小さい場合、メモリセル用トランジスタに
記憶されているデータは「Ｌ」である。

【０２００】従って、この電圧Ｖdと、リファレンス信
号ＤＧの電圧レベルとの時間的な相対関係をシミュレー
ションすれば、本発明の一実施形態の半導体記憶装置に
おける、隣接する金属配線ＭＬ2及び金属配線ＭＬ4から
の、金属配線ＭＬ3（主ビット線Ｄ2）に対するクロスト
ークノイズのアクセスタイムへの影響の程度を判定する
事が出来る。

【０２０１】次に、シミュレーション結果の図を用い
て、従来の半導体記憶装置のメモリセル用トランジスタ
に記憶されているデータの読み出し動作を説明する。ま
た、順次、図１，図２，図９を参照して説明を進める。
図９は、メモリセル用トランジスタに記憶されているデ
ータの読み出し動作を、ＳＰＩＣＥでシミュレーション
した結果を示した図である。この図において、縦軸が電
圧レベルを示し、横軸が時間（１ドットが１ｎｓ）を示
している。

【０２０２】この図において、線ＢＨは、図１，図２及
び図５〜図９に示す金属配線ＭＬ0〜金属配線ＭＬ5に対
する電圧印加のすべてのパターンのときの、「Ｈ」のデ
ータが記憶されているメモリセル用トランジスタからの
データ読み出しにおけるバイアス回路１００の出力信号
Ｄoutの電圧レベルを示している。また、線ＢＨと同様
に、線ＢＬは、図５〜図９に示す金属配線ＭＬ0〜金属
配線ＭＬ5に対する電圧印加のすべてのパターンのとき
の、「Ｌ」のデータが記憶されているメモリセル用トラ
ンジスタからのデータ読み出しにおけるバイアス回路１
００の出力信号Ｄoutの電圧レベルを示している。

【０２０３】同様に、線ＢＬＨは、図１，図２及び図５
〜図８に示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電
圧印加のすべてのパターンのときの、「Ｈ」のデータが
記憶されているメモリセル用トランジスタに接続される
金属配線ＭＬ3（主ビット線Ｄ2）の電圧レベルを示して
いる。また、線ＢＬＨと同様に、線ＢＬＬは、図５〜図
８に示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電圧印
加の全てのパターンのときの、「Ｌ」のデータが記憶さ
れているメモリセル用トランジスタに接続される金属配
線ＭＬ3（主ビット線Ｄ2）の電圧レベルを示している。

【０２０４】時刻ｔ0（２１０ｎｓ）において、アドレ
ス信号ＡＤが外部回路から入力され、図示しないアドレ
ス信号検出回路からの信号により、センスアンプ回路９
及びプリチャージ回路が活性化される。すなわち、セン
スアンプ回路９内の上記バイアス回路１００（図１９）
の端子Ｔ1に、図示しないアドレス信号検出回路から入
力される制御信号ＳＥＢが「Ｌ」レベルとなり、端子Ｔ
3を介してＹセレクタ７に対して所定のバイアス電圧Ｖp
を出力する。同様に、プリチャージ回路８は、Ｙセレク
タ７へプリチャージ信号ＰＣを出力する。

【０２０５】次に、時刻ｔ1（２１５ｎｓ）において、
Ｙデコーダ２は、入力されてアドレスバッファ１で保持
されているアドレス信号ＡＤのデコードを行い、Ｙセレ
クタ信号ＹＧをＹセレクタ７へ出力する。Ｙセレクタ７
は、入力されるＹセレクタ信号ＹＧに基づき、例えば、
メモリセル用トランジスタＭ0の読み出しを行う場合、
図５に示す金属配線ＭＬ0〜金属配線ＭＬ5に対する電圧
印加のパターンのように、センスアンプ回路９からの所
定のバイアス電圧Ｖpを金属配線ＭＬ3（主ビット線Ｄ
2）へ与えてチャージを開始させ、プリチャージ回路８
からのプリチャージ信号ＰＣを金属配線ＭＬ5（主ビッ
ト線Ｄ3）へ与えてチャージを開始させ、金属配線ＭＬ1
（主ビット線Ｄ1）をオープン状態とする。

【０２０６】同様に、仮想ＧＮＤセレクタ５は、入力さ
れるアドレス信号ＡＤに基づき、例えば、図５に示す金
属配線ＭＬ0〜金属配線ＭＬ5に対する電圧印加のパター
ンのように、所定のバイアス電圧Ｖpを金属配線ＭＬ4
（仮想主接地線Ｖ3）へ与えてチャージを開始させ、金
属配線ＭＬ2（仮想主接地線Ｖ2）を接地させ、金属配線
ＭＬ0（仮想主接地線Ｖ1）をオープン状態とする。

【０２０７】これにより、金属配線ＭＬ3（主ビット線
Ｄ2）は、所定のバイアス電圧Ｖpである金属配線ＭＬ2
（仮想主接地線Ｖ2）と、接地された金属配線ＭＬ4（仮
想主接地線Ｖ3）とに隣接している（本発明の一実施形
態における第１の印加パターン，第２の印加パターン，
第３の印加パターン，第４の印加パターン）。このと
き、金属配線ＭＬ3（主ビット線Ｄ2）は、隣接する金属
配線ＭＬ4（仮想主接地線Ｖ3）の上昇する場合のクロス
トークノイズの影響を受けることとなる。

【０２０８】この結果、図９に示される線ＢＬＨ及び線
ＢＬＬの電圧レベル、すなわち金属配線ＭＬ3（主ビッ
ト線Ｄ2）の電位は、上昇し始める。同時に、線ＢＨ及
び線ＢＬの電圧レベル、すなわちバイアス回路１００の
出力する出力信号Ｄoutの電圧レベルは、金属配線ＭＬ3
（主ビット線Ｄ2）に電流を供給するため徐々に低下す
る。

【０２０９】次に、時刻ｔ2（２１８ｎｓ）において、
バンクレコーダ３は、アドレス信号ＡＤに基づき、バン
ク選択信号ＢＳ0及びバンク選択信号ＢＳ4を「Ｈ」レベ
ルで、他のバンク選択信号ＢＳ1，バンク信号ＢＳ2，バ
ンク信号ＢＳ3及びバンク選択信号ＢＳ5を「Ｌ」レベル
で、おのおのバンクセレクタ６Ａとバンクセレクタ６Ｃ
へ出力する。

【０２１０】これにより、金属配線ＭＬ0（仮想主接地
線Ｖ1）は仮想副接地線Ｑ02へ接続され、金属配線ＭＬ1
（主ビット線D1）は副ビット線Ｑ00へ接続され、金属配
線ＭＬ2（仮想主接地線Ｖ2）は仮想副接地線Ｑ12へ接続
され、金属配線ＭＬ3（主ビット線D2）は副ビット線Ｑ1
0へ接続され、金属配線ＭＬ４（仮想主接地線Ｖ3）は仮
想副接地線Ｑ22へ接続され、金属配線ＭＬ5（主ビット
線D3）は副ビット線Ｑ20へ接続される。バイアス回路１
００から金属配線ＭＬ3（主ビット線Ｄ2）へのプリチャ
ージが終了し、電源Ｖccからの電流供給により、出力信
号Ｄoutの電圧レベルは上昇を始め、金属配線ＭＬ3（主
ビット線Ｄ2）の電圧レベルは、継続して上昇を行う。

【０２１１】次に、時刻ｔ3（２２２ｎｓ）において、
Ｘデコーダ４は、アドレス信号ＡＤに基づいて、ワード
選択線ＷＤ2を「Ｈ」レベルとし、メモリセル用トラン
ジスタＭ0が選択され、メモリセル用トランジスタＭ0に
記憶されているデータが読み出される。バイアス回路１
００は、メモリセル用トランジスタに「Ｈ」のデータが
書き込まれていれば線ＢＨの変化を示し、「Ｌ」のデー
タが書き込まれていれば線ＢＬの変化を示す。

【０２１２】次に、時刻ｔ4（２３１ｎｓ）において、
センスアンプ回路９内の差動増幅回路は、リファレンス
の電圧レベルとの比較が可能となる。すなわち、この差
動増幅回路は、メモリセル用トランジスタＭ0に流れる
電流をセンスし始める。これにより、メモリセル用トラ
ンジスタＭ0に記憶されているデータの「Ｈ」／「Ｌ」
の検出が可能となる。

【０２１３】次に、時刻ｔ5（２３２ｎｓ）において、
リファレンス信号ＲＧの電圧レベルと金属配線ＭＬ3
（主ビット線Ｄ2）の電圧レベルの差が比較が可能な差
となり、センスアンプ回路９は、メモリセル用トランジ
スタＭ0に記憶されているデータの「Ｈ」／「Ｌ」の検
出結果を出力する。図９において、時刻ｔ5は、「２３
２ｎｓ」である。

【０２１４】次に、メモリセル用トランジスタＭ1の読
み出しを行う場合、図６に示す金属配線ＭＬ0〜金属配
線ＭＬ5に対する電圧印加のパターンのように、センス
アンプ回路９からの所定のバイアス電圧Ｖpを金属配線
ＭＬ3（主ビット線Ｄ2）へ与えてチャージを開始させ、
プリチャージ回路８からのプリチャージ信号ＰＣを金属
配線ＭＬ1（主ビット線Ｄ1）へ与えてチャージを開始さ
せ、金属配線ＭＬ5（主ビット線Ｄ3）をオープン状態と
する。

【０２１５】同様に、仮想ＧＮＤセレクタ５は、入力さ
れるアドレス信号ＡＤに基づき、例えば、図６に示す金
属配線ＭＬ0〜金属配線ＭＬ5に対する電圧印加のパター
ンのように、所定のバイアス電圧Ｖpを金属配線ＭＬ4
（仮想主接地線Ｖ3）へ与えてチャージを開始させ、金
属配線ＭＬ2（仮想主接地線Ｖ2）を接地させ、金属配線
ＭＬ0（仮想主接地線Ｖ1）をオープン状態とする。これ
により、金属配線ＭＬ3（主ビット線Ｄ2）は、所定のバ
イアス電圧Ｖpにチャージされた金属配線ＭＬ4（仮想主
接地線Ｖ3）と、接地された金属配線ＭＬ2（仮想主接地
線Ｖ2）とに隣接している。

【０２１６】このように、メモリセル用トランジスタＭ
1に記憶されたデータを読み出す場合にも、金属配線Ｍ
Ｌ0〜金属配線ＭＬ5の電圧の印加パターンは、メモリセ
ル用トランジスタＭ0に記憶されたデータを読み出す場
合と同様である。このとき、金属配線ＭＬ3（主ビット
線Ｄ2）は、隣接する金属配線ＭＬ4（仮想主接地線Ｖ
3）の上昇する場合のクロストークノイズの影響を図５
に示す電圧の印加パターンの時と同様に受けることとな
る。

【０２１７】このとき、時刻ｔ2（２１８ｎｓ）におい
て、バンクレコーダ３は、アドレス信号ＡＤに基づき、
バンク選択信号ＢＳ2及びバンク選択信号ＢＳ3を「Ｈ」
レベルで、他のバンク選択信号ＢＳ0，バンク信号ＢＳ
1，バンク信号ＢＳ4及びバンク選択信号ＢＳ5を「Ｌ」
レベルで、おのおのバンクセレクタ６Ａとバンクセレク
タ６Ｃへ出力する。

【０２１８】これにより、金属配線ＭＬ0（仮想主接地
線Ｖ1）は仮想副接地線Ｑ05へ接続され、金属配線ＭＬ1
（主ビット線D1）は副ビット線Ｑ04へ接続され、金属配
線ＭＬ2（仮想主接地線Ｖ2）は仮想副接地線Ｑ15へ接続
され、金属配線ＭＬ3（主ビット線D2）は副ビット線Ｑ1
4へ接続され、金属配線ＭＬ４（仮想主接地線Ｖ3）は仮
想副接地線Ｑ25へ接続され、金属配線ＭＬ5（主ビット
線D3）は副ビット線Ｑ24へ接続される。バイアス回路１
００から金属配線ＭＬ3（主ビット線Ｄ2）へのプリチャ
ージが終了し、電源Ｖccからの電流供給により、出力信
号Ｄoutの電圧レベルは上昇を始め、金属配線ＭＬ3（主
ビット線Ｄ2）の電圧レベルは、継続して上昇を行う。

【０２１９】次に、時刻ｔ3（２２２ｎｓ）において、
Ｘデコーダ４は、アドレス信号ＡＤに基づいて、ワード
選択線ＷＤ2を「Ｈ」レベルとし、メモリセル用トラン
ジスタＭ1が選択され、メモリセル用トランジスタＭ1に
記憶されているデータが読み出される。バイアス回路１
００は、メモリセル用トランジスタに「Ｈ」のデータが
書き込まれていれば線ＢＨの変化を示し、「Ｌ」のデー
タが書き込まれていれば線ＢＬの変化を示す。

【０２２０】次に、時刻ｔ4（２３１ｎｓ）において、
センスアンプ回路９内の差動増幅回路は、リファレンス
の電圧レベルとの比較が可能となる。すなわち、この差
動増幅回路は、メモリセル用トランジスタＭ1に流れる
電流をセンスし始める。これにより、メモリセル用トラ
ンジスタＭ1に記憶されているデータの「Ｈ」／「Ｌ」
の検出が可能となる。

【０２２１】また、メモリセル用トランジスタＭ2に記
憶されているデータを読み出すときも、メモリセル用ト
ランジスタＭ0及びメモリセル用トランジスタＭ1を読み
出す場合と同様に、所定のバイアス電圧Ｖpを金属配線
ＭＬ4（仮想主接地線Ｖ3）へ与えてチャージさせ、金属
配線ＭＬ2（仮想主接地線Ｖ2）を接地させ、金属配線Ｍ
Ｌ0（仮想主接地線Ｖ1）をオープン状態とする。これに
より、金属配線ＭＬ3（主ビット線Ｄ2）は、所定のバイ
アス電圧Ｖpにチャージされた金属配線ＭＬ4（仮想主接
地線Ｖ3）と、接地された金属配線ＭＬ2（仮想主接地線
Ｖ2）とに隣接している。従って、金属配線ＭＬ3（主ビ
ット線Ｄ2）は、隣接する金属配線ＭＬ4（仮想主接地線
Ｖ3）の上昇する場合のクロストークノイズの影響を他
の図５及び図６に示す電圧の印加パターンの時と同様に
受けることとなる。

【０２２２】さらに、図８に示す印加パターンは、他の
図５〜図７に示す電圧の印加パターンと異なる。すなわ
ち、金属配線ＭＬ3（主ビット線Ｄ2）に隣接している金
属配線ＭＬ4（仮想主接地線Ｖ3）が接地され、金属配線
ＭＬ2（仮想主接地線Ｖ2）が所定の電圧Ｖpにチャージ
されている。しかしながら、金属配線ＭＬ3（主ビット
線Ｄ2）は近接する金属配線ＭＬ2（仮想主接地線Ｖ2）
からクロストークノイズの影響を受けるため、やはり、
他の図５〜図７に示す電圧の印加パターンと同様の電圧
印加パターンと考えることができる。

【０２２３】このとき、時刻ｔ2（２１８ｎｓ）におい
て、バンクレコーダ３は、アドレス信号ＡＤに基づき、
バンク選択信号ＢＳ1及びバンク選択信号ＢＳ4を「Ｈ」
レベルで、他のバンク選択信号ＢＳ0，バンク信号ＢＳ
2，バンク信号ＢＳ3及びバンク選択信号ＢＳ5を「Ｌ」
レベルで、おのおのバンクセレクタ６Ａとバンクセレク
タ６Ｃへ出力する。

【０２２４】これにより、金属配線ＭＬ0（仮想主接地
線Ｖ1）は仮想副接地線Ｑ02へ接続され、金属配線ＭＬ1
（主ビット線D1）は副ビット線Ｑ01へ接続され、金属配
線ＭＬ2（仮想主接地線Ｖ2）は仮想副接地線Ｑ12へ接続
され、金属配線ＭＬ3（主ビット線D2）は副ビット線Ｑ1
1へ接続され、金属配線ＭＬ４（仮想主接地線Ｖ3）は仮
想副接地線Ｑ22へ接続され、金属配線ＭＬ5（主ビット
線D3）は副ビット線Ｑ21へ接続される。バイアス回路１
００から金属配線ＭＬ3（主ビット線Ｄ2）へのプリチャ
ージが終了し、電源Ｖccからの電流供給により、出力信
号Ｄoutの電圧レベルは上昇を始め、金属配線ＭＬ3（主
ビット線Ｄ2）の電圧レベルは、継続して上昇を行う。

【０２２５】次に、時刻ｔ3（２２２ｎｓ）において、
Ｘデコーダ４は、アドレス信号ＡＤに基づいて、ワード
選択線ＷＤ2を「Ｈ」レベルとし、メモリセル用トラン
ジスタＭ3が選択され、メモリセル用トランジスタＭ3に
記憶されているデータが読み出される。バイアス回路１
００は、メモリセル用トランジスタＭ3に「Ｈ」のデー
タが書き込まれていれば線ＢＨの変化を示し、「Ｌ」の
データが書き込まれていれば線ＢＬの変化を示す。

【０２２６】次に、時刻ｔ4（２３１ｎｓ）において、
センスアンプ回路９内の差動増幅回路は、リファレンス
の電圧レベルとの比較が可能となる。すなわち、この差
動増幅回路は、メモリセル用トランジスタＭ3に流れる
電流をセンスし始める。これにより、メモリセル用トラ
ンジスタＭ3に記憶されているデータの「Ｈ」／「Ｌ」
の検出が可能となる。

【０２２７】上述したように、本願発明の一実施形態に
よる半導体記憶装置は、メモリセルアレイ６Ｂのいずれ
のメモリセル用トランジスタに記憶されているデータを
読み出す場合においても、常に、金属配線ＭＬ3（主ビ
ット線Ｄ2）に隣接する金属配線ＭＬ2（仮想主接地線Ｖ
2）と金属配線ＭＬ4（仮想主接地線Ｖ3）とが、どちら
か一方が接地状態のとき、必ず他方が所定のバイアス電
圧Ｖpにチャージされる状態となっている。

【０２２８】このため、メモリセルアレイ６Ｂのいずれ
のメモリセル用トランジスタに記憶されているデータを
読み出す場合においても、金属配線ＭＬ3（主ビット線
Ｄ2）電位が上昇するとき、例えば、隣接した金属配線
ＭＬ4（仮想主接地線Ｖ3）も所定のバイアス電圧Ｖpに
向かい上昇するため、金属配線ＭＬ3（主ビット線Ｄ2）
と金属配線ＭＬ4（仮想主接地線Ｖ3）とのカップリング
容量により、互いにクロストークノイズの影響を受ける
ことになる。

【０２２９】従って、常に、金属配線ＭＬ3（主ビット
線Ｄ2）がクロストークノイズにより押し上げられた電
圧値となるので、「Ｈ」レベルのデータを記憶している
場合の金属配線ＭＬ3（主ビット線Ｄ2）の電位を示す線
ＢＬＨ、及び「Ｌ」レベルのデータを記憶している場合
の金属配線ＭＬ3（主ビット線Ｄ2）の電位を示す線ＢＬ
Ｌの示す値は、各々図５〜図８に示す全ての電圧の印加
パターンにおいて同様となる。そして、図５〜図８に示
す全ての電圧の印加パターンにおいて、線ＢＬＨ及び線
ＢＬＬの電位変化が同様のため、バイアス回路１００の
出力信号Ｄoutは、図９に示す様にメモリセルアレイ６
Ｂにおけるメモりセル用トランジスタのデータを読み出
す場合でも同様となる。

【０２３０】また、一実施形態による半導体記憶装置の
バンクセレクタ６Ａ及びバンクセレクタ６Ｃには、従来
例にない電流の方向制御用のＭＯＳトランジスタが設け
られている。このため、メモリセルアレイ６Ｂにおける
メモリセル用トランジスタのいずれを選択して、データ
の読み出しを行う場合においても、選択されたメモリセ
ル用トランジスタに流れる電流の向きを自由に制御でき
るので、制御仮想ＧＮＤセレクタ５は、センスアンプ回
路９に接続される金属配線ＭＬ3（主ビット線Ｄ2）に隣
接する金属配線ＭＬ4（仮想主接地線Ｖ3）及び金属配線
ＭＬ2（仮想主接地線Ｖ2）の電圧の印加パターンを同様
とする事ができる。

【０２３１】このため、一実施形態による半導体記憶装
置は、メモりセルアレイ６Ｂにおいて、いずれのメモリ
セル用トランジスタを選択した場合にも、金属配線ＭＬ
4（仮想主接地線Ｖ3）または金属配線ＭＬ2（仮想主接
地線Ｖ2）が所定のバイアス電圧Ｖpへチャージされると
き与えられる、センスアンプ回路９に接続される金属配
線ＭＬ3（主ビット線Ｄ2）へのクロストークノイズの影
響を同様の状態することができる。

【０２３２】このように、メモリセルアレイ６Ｂにおけ
るメモリセル用トランジスタのいずれを選択して、デー
タの読み出しを行う場合においても、金属配線ＭＬ3
（主ビット線Ｄ2）の隣接する金属配線ＭＬ4（仮想主接
地線Ｖ3）及び金属配線ＭＬ2（仮想主接地線Ｖ2）から
のクロストークノイズの影響が同様なため、リファレン
ス回路１０から供給されるリファレンス信号ＲＧの電圧
は、リファレンス用の他のバイアス回路１０１の出力が
図９に示す出力信号Ｄoutの線ＢＨ及び線ＢＬの中間、
すなわち、線ＢＬＨ及び線ＢＬＬの中央の値に設定すれ
ば良い。

【０２３３】この結果、従来例の様に金属配線ＭＬ0〜
金属配線ＭＬ5の電圧の印加パターンが異なるために起
こる、リファレンス信号ＲＧの電圧の設定マージンの低
下が起こらず、データの読み出しのアクセスタイムの高
速化が実現できる。ＳＰＩＣＥによるシミュレーション
結果は、従来例の半導体記憶装置のデータ読み出しのア
クセスタイムが、「２３６ｎｓ−２１０ｎｓ」で「２６
ｎｓ」なのに対し、本発明の一実施形態による半導体記
憶装置のデータ読み出しのアクセスタイムが、「２３２
ｎｓ−２１０ｎｓ」で「２２ｎｓ」となり「４ｎｓ」の
改善がみられる。

【０２３４】また、本願発明の一実施形態による半導体
記憶装置は、リファレンス信号ＲＧの電圧の設定マージ
ンが従来例に比較して大きいため、メモリセル用トラン
ジスタのしきい値の変動による、半導体記憶装置毎のア
クセスタイムのばらつきが少なくなる。

【０２３５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図１０
に示す第２の実施形態の半導体記憶装置の構成も可能で
ある。この図において、バンクデコーダ２３とメモリセ
ル部２６との構成以外の他の構成は、一実施形態と同様
のため、説明を省略する。

【０２３６】一実施形態と異なる部分を図１１を用いて
説明する。図１１は、図１０の半導体記憶装置における
メモリセル部２６の構成を示す概念図である。基本的な
構成は、一実施形態と同様である。しかしながら、一実
施形態のバンクデコーダ６Ａ及びバンクデコーダ６Ｂに
対して、第２の実施形態のバンクデコーダ２６Ａ及びバ
ンクデコーダ２６Ｂは、電流の流れを制御するＭＯＳト
ランジスタが増加されている。

【０２３７】すなわち、電流制御用のＭＯＳトランジス
タとして、ＭＯＳトランジスタＢＱ06，ＭＯＳトランジ
スタＢＱ07，ＭＯＳトランジスタＢＱ16，ＭＯＳトラン
ジスタＢＱ17，ＭＯＳトランジスタＢＱ26，及びＭＯＳ
トランジスタＢＱ27が増加されている。このため、バン
クデコーダ２３は、追加されたＭＯＳトランジスタを制
御するため、図１２のテーブルに示す真理値に応じて、
バンク選択信号ＢＳ0〜バンク選択信号ＢＳ7をおのおの
バンクセレクタ２６Ａ及びバンクセレクタ２６Ｃへ出力
する。

【０２３８】図１２に示すテーブルの左欄には、各々選
択されるメモリセル用トランジスタの名称が示されてい
る。例えば、メモリセル用トランジスタＭ0がアドレス
信号ＡＤにより選択された場合、バンクデコーダ２３
は、バンク選択信号ＢＳ0を「Ｈ」レベルとし、バンク
選択信号ＢＳ1を「Ｌ」レベルとし、バンク選択信号Ｂ
Ｓ2を「Ｌ」レベルとし、バンク選択信号ＢＳ3を「Ｌ」
レベルとし、バンク選択信号ＢＳ4を「Ｈ」レベルと
し、バンク選択信号ＢＳ5を「Ｌ」レベルとし、バンク
選択信号ＢＳ6を「Ｌ」レベルとし、バンク選択信号Ｂ
Ｓ7を「Ｌ」レベルとして各々バンクセレクタ２６Ａ及
びバンクセレクタ２６Ｃへ出力する。

【０２３９】このとき、Ｙセレクタ７により金属配線Ｍ
Ｌ3（主ビット線Ｄ2）がセンスアンプ回路９へ接続さ
れ、仮想ＧＮＤセレクタ５により、一方の隣接する金属
配線ＭＬ2（仮想主接地線Ｖ2）が接地電位ＧＮＤとな
り、他方の隣接する金属配線ＭＬ4（仮想主接地線Ｖ3）
がオープン状態とされている。また、仮想ＧＮＤセレク
タ５は金属配線ＭＬ0（仮想主接地線Ｖ1）を所定のバイ
アス電圧Ｖpにチャージし、Ｙセレクタ７は金属配線Ｍ
Ｌ1（主ビット線Ｄ1）を所定のバイアス電圧Ｖpにチャ
ージし、金属配線ＭＬ4（主ビット線Ｄ3）をオープン状
態とする。

【０２４０】従って、メモリセル用トランジスタＭ0
は、バンク選択信号ＢＳ0及びバンク選択信号ＢＳ4が
「Ｈ」レベルであるので、ドレインがＭＯＳトランジス
タＢＱ10を介して金属配線ＭＬ3（主ビット線Ｄ2）へ接
続され、ソースがＭＯＳトランジスタＢＱ15を介して金
属配線ＭＬ２（仮想主接地線Ｖ2）へ接続される。ぞし
て、Ｘデコーダ４がワード選択線ＷＤ2を「Ｈ」レベル
とすることで、メモリセル用トランジスタＭ0にのみ、
センスアンプ回路９から電流が流れる。この結果、一実
施形態と同様な処理により、センスアンプ回路９におい
て、メモリセル用トランジスタＭ0に記憶されているデ
ータの判定が行われる。

【０２４１】上述したように、バンクセレクタ２６Ａ及
びバンクセレクタ２６Ｃの各ＭＯＳトランジスタが、ア
ドレス信号ＡＤで選択されるメモリセル用トランジスタ
に流れる電流の向きを自由に制御することができるた
め、一実施形態と同様に、制御仮想ＧＮＤセレクタ５
は、センスアンプ回路９に接続される金属配線ＭＬ3
（主ビット線Ｄ2）に隣接する金属配線ＭＬ4（仮想主接
地線Ｖ3）及び金属配線ＭＬ2（仮想主接地線Ｖ2）の電
圧の印加パターンを同様とすることができる。すなわ
ち、メモリセルアレイ２６Ｂのいずれのメモリセル用ト
ランジスタに記憶されているデータを読み出す場合にお
いても、常に、金属配線ＭＬ3（主ビット線Ｄ2）に隣接
する金属配線ＭＬ２（仮想主接地線Ｖ2）と金属配線Ｍ
Ｌ4（仮想主接地線Ｖ3）とが、どちらか一方が接地状態
のとき、必ず他方が所定のバイアス電圧Ｖpにチャージ
される状態となっている。

【０２４２】従って、第２の実施形態による半導体記憶
装置は、一実施形態と同様に、メモリセルアレイ２６Ｂ
のいずれのメモリセル用トランジスタに記憶されている
データを読み出す場合においても、金属配線ＭＬ3（主
ビット線Ｄ2）電位が上昇するとき、例えば、隣接した
金属配線ＭＬ4（仮想主接地線Ｖ3）も所定のバイアス電
圧Ｖpに向かい上昇するため、金属配線ＭＬ3（主ビット
線Ｄ2）と金属配線ＭＬ4（仮想主接地線Ｖ3）とのカッ
プリング容量により、互いにクロストークノイズの影響
を受けることになる。

【０２４３】このため、第２の実施形態による半導体記
憶装置は、ＳＰＩＣＥによるメモリセル用トランジスタ
に記憶されているデータの読み出しのシミュレーション
結果が一実施形態と同様の結果が得られ、従って、発明
の効果も一実施形態と同様のため、詳細な説明は省略す
る。

【０２４４】

【発明の効果】本発明によれば、行方向に隣接するメモ
リセル用トランジスタのドレイン及びソースを共通の拡
散層により形成し、該拡散層を列方向に接続し副ビット
線あるいは仮想副接地線として形成された半導体記憶装
置において、前記メモリセルを構成する共通拡散層が、
前記副ビット線及び前記仮想副接地線のいずれにも接続
され、前記副ビット線及び仮想接地線とが各々選択用ト
ランジスタを介して、それぞれ主ビット線，仮想主接地
線に接続された構成であり、複数の主ビット線と、この
主ビット線へ所定の電圧を印加するか、またはセンスア
ンプへ接続するか、もしくはオープン状態とする制御を
アドレス信号に基づき行うＹセレクタと、複数の仮想主
接地線と、この仮想主接地線へ所定の電圧または接地電
圧を印加するか、もしくはオープン状態とする制御をア
ドレス信号に基づき行う仮想ＧＮＤセレクタとを具備
し、メモリセルへのアクセスを行うとき、選択されたメ
モリセルと前記センスアンプとを接続する前記主ビット
線に、所定の間隔を持って隣接している他の主ビット線
または前記仮想主接地線の電圧レベルの状態が、いずれ
のメモリセルを選択した場合においても同一となるよう
に、前記主ビット線制御部及び前記仮想主接地線制御部
とがそれぞれ主ビット線と仮想主接地線との電圧印加の
状態の制御を行うため、いずれの場合にも、クロストー
クノイズの影響を同様に受け、主ビット線の電圧変化が
一定となるので、リファレンス回路から供給されるリフ
ァレンス信号の電圧を、メモりセルの「Ｈ」レベルのデ
ータと「Ｌ」レベルのデータとが読み出されるときの主
ビット線の電圧の中央の値に設定する事ができ、従来例
の様に隣接する仮想主接地線の電圧の印加パターンが異
なるために起こる、リファレンス信号の電圧の設定マー
ジンの低下が起こらず、データの読み出しのアクセスタ
イムの高速化が実現できる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。

【図２】 図１の半導体記憶装置におけるメモリセル部
６の構成を示す概念図である。

【図３】 図１の半導体記憶装置におけるバンクデコー
ダ３の構成を示す回路図である。

【図４】 図３に示すバンクデコーダ３の動作の真理値
表を示すテーブルである。

【図５】 図２に示すメモリセル部６においてメモリセ
ル用トランジスタＭ0に記憶されているデータを読み出
す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印加パ
ターンを示す図である。

【図６】 図２に示すメモリセル部６においてメモリセ
ル用トランジスタＭ1に記憶されているデータを読み出
す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印加パ
ターンを示す図である。

【図７】 図２に示すメモリセル部６においてメモリセ
ル用トランジスタＭ2に記憶されているデータを読み出
す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印加パ
ターンを示す図である。

【図８】 図２に示すメモリセル部６においてメモリセ
ル用トランジスタＭ3に記憶されているデータを読み出
す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印加パ
ターンを示す図である。

【図９】 図２示すメモリセル部６においてメモリセル
用トランジスタＭ0〜Ｍ3に記憶されているデータを読み
出す場合の、金属配線ＭＬ3（主ビット線Ｄ2）のシミュ
レーション結果を示す図である。

【図１０】 本発明の第２の実施形態による半導体記憶
装置の構成を示すブロック図である。

【図１１】 図１０の半導体記憶装置におけるメモリセ
ル部２６の構成を示す概念図である。

【図１２】 図１０に示すバンクデコーダ２３の動作の
真理値表を示すテーブルである。

【図１３】 従来例による半導体記憶装置の構成を示す
ブロック図である。

【図１４】 図１３に示すメモりセル部１６の構成を示
す概念図である。

【図１５】 図１４に示すメモリセル部６においてメモ
リセル用トランジスタＭ0に記憶されているデータを読
み出す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印
加パターンを示す図である。

【図１６】 図１４に示すメモリセル部６においてメモ
リセル用トランジスタＭ1に記憶されているデータを読
み出す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印
加パターンを示す図である。

【図１７】 図１４に示すメモリセル部６においてメモ
リセル用トランジスタＭ2に記憶されているデータを読
み出す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印
加パターンを示す図である。

【図１８】 図１４に示すメモリセル部６においてメモ
リセル用トランジスタＭ3に記憶されているデータを読
み出す場合の金属配線ＭＬ0〜金属配線ＭＬ5の電圧の印
加パターンを示す図である。

【図１９】 図１，図１０及び図１３に示すセンスアン
プ回路９内のバイアス回路１００（バイアス回路１０
１）の構成を示す回路図である。

【図２０】 図１４示すメモリセル部１６において、メ
モリセル用トランジスタＭ0〜Ｍ3に記憶されているデー
タを読み出す場合の、金属配線ＭＬ3（主ビット線Ｄ2）
のシミュレーション結果を示す図である。

【図２１】 図２０の領域ＺＭの部分の拡大図である。

【符号の説明】

１ アドレスバッファ ２ Ｙデコーダ ３ バンクデコーダ ４ Ｘデコーダ ５ 仮想ＧＮＤセレクタ ６ メモリセル部 ６Ａ，６Ｃ バンクセレクタ ６Ｂ メモりセルアレイ ７ Ｙセレクタ ８ プリチャージ回路 １０ リファレンス回路

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 行方向に隣接するメモリセル用トランジ
   スタのドレイン及びソースを共通の拡散層により形成
   し、該拡散層を列方向に接続し副ビット線あるいは仮想
   副接地線として形成された半導体記憶装置において、前
   記メモリセルを構成する共通拡散層が、前記副ビット線
   及び前記仮想副接地線のいずれにも接続され、 前記副ビット線及び前記仮想副接地線とが各々選択用ト
   ランジスタを介して、それぞれ主ビット線，仮想主接地
   線に接続され、前記選択トランジスタを制御し、前記主ビット線と前記
   副ビット線とを選択接続し、前記仮想主接地線と前記仮
   想副接地線とを選択接続するバンクセレクタと、 複数の主ビット線と、 この主ビット線へ所定の電圧を印加するか、またはセン
   スアンプへ接続するか、もしくはオープン状態とする制
   御をアドレス信号に基づき行うＹセレクタと、 複数の仮想主接地線と、 この仮想主接地線へ所定の電圧または接地電圧を印加す
   るか、もしくはオープン状態とする制御をアドレス信号
   に基づき行う仮想ＧＮＤセレクタと を具備し、 メモリセルへのアクセスを行うとき、選択されたメモリ
   セルと前記センスアンプとを接続する前記主ビット線
   に、所定の間隔を持って隣接している他の主ビット線ま
   たは前記仮想主接地線の電圧レベルの状態の相対的な位
   置関係が、いずれのメモリセルを選択した場合において
   も同一となるように、前記Ｙセレクタ及び前記仮想ＧＮ
   Ｄセレクタとがそれぞれ主ビット線と仮想主接地線との
   電圧印加の状態の制御を行うことを特徴とする半導体記
   憶装置。
2. 【請求項２】 前記メモリセル用トランジスタの共通拡
   散層は、前記バンクセレクタにより、主ビット線または
   仮想主接地線へ選択接続されることを特徴とする請求項
   １記載の半導体記憶装置。
3. 【請求項３】 入力されるアドレス信号に基づき、前記
   バンクセレクタを制御するバンクデコーダを有すること
   を特徴とする請求項１または請求項２に記載 の半導体記
   憶装置。
4. 【請求項４】 前記主ビット線と前記仮想主接地線との
   配線パターンが交互に形成されていることを特徴とする
   請求項１から請求項３のいずれかに記載の半導体記憶装
   置。
5. 【請求項５】 前記メモリセルがＭＯＳトランジスタで
   構成されており、このＭＯＳトランジスタのしきい値電
   圧を制御して、データを記憶することを特徴とする請求
   項１から請求項４のいずれかに記載の半導体記憶装置。
6. 【請求項６】 行方向に隣接するメモリセル用トランジ
   スタのドレイン及びソースを共通の拡散層により形成
   し、該拡散層を列方向に接続し副ビット線、または仮想
   副接地線、もしくは仮想副接地線及び副ビット線とし、
   複数の前記副ビット線と主ビット線を選択接続し、複数
   の前記仮想副接地線と仮想主接地線を選択接続するバン
   クセレクタを有する半導体記憶装置が備えるメモリセル
   に記憶されているデータを読出すとき、 Ｙセレクタが、選択されるメモリセルに接続され、前記
   センスアンプへ接続される前記主ビット線に、所定の間
   隔を持って隣接している他の主ビット線の電圧レベルの
   状態が、いずれのメモリセルを選択した場合においても
   同一となるように、前記主ビット線の電圧印加の状態の
   制御を行う主ビット線制御過程と、 仮想ＧＮＤセレクタが、選択されるメモリセルに接続さ
   れ、前記センスアンプへ接続される前記主ビット線に、
   所定の間隔を持って隣接している前記仮想主接地線の電
   圧レベルの状態が、いずれのメモリセルを選択した場合
   においても同一となるように、仮想主接地線の電圧印加
   の状態の制御を行う仮想主接地線制御過程と を有するこ
   とを特徴とするメモリセルに記憶されているデータの読
   み出し方法 。
7. 【請求項７】 バンクセレクタが、アドレス信号によ
   り、前記主ビット線及び前記仮想主接地線の電圧状態に
   対応させ、前記拡散層を主ビット線または仮想主接地線
   へ選択接続する過程を有することを特徴とする請求項６
   記載のメモリセルデータの読み出し方法。