JPH113599A

JPH113599A - 半導体記憶装置及びデータ処理装置

Info

Publication number: JPH113599A
Application number: JP15469697A
Authority: JP
Inventors: Kazuo Sekiguchi; 和男関口; Kenji Matsumoto; 賢司松本; Yoshiki Kawajiri; 良樹川尻; Naohiro Hasegawa; 直宏長谷川; Yasushi Nakano; 寧中野
Original assignee: Hitachi Tokyo Electronics Co Ltd; Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1997-06-12
Filing date: 1997-06-12
Publication date: 1999-01-06

Abstract

(57)【要約】【課題】動作マージンを拡大することにより、歩留り
の向上を図ることにある。【解決手段】２本のリファレンス線Ｒ１，Ｒ２を設
け、そのリファレンス線Ｒ１，Ｒ２をビット線選択に同
期して切り換えるためのスイッチ７３，７４を設ける。
上記リファレンス線の切り換えにより、差動段側から見
た場合のビット線とリファレンス線とで線間容量の見え
方を等しくし、当該線間容量による影響の低減を図るこ
とで、動作マージンの拡大を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはプログラムメモリなどとして使用される読出し
専用のＲＯＭ（リード・オンリ・メモリ）に関し、例え
ばデータ処理装置のプログラムメモリとしてあるいはプ
リンタに搭載されるフォントメモリに適用して有効な技
術に関する。

【０００２】

【従来の技術】マスクＲＯＭは、データの書込みがウェ
ーハプロセス中で行われる。このデータの書込み方式、
すなわち、マスクＲＯＭのプログラム方式には、メモリ
セルトランジスタの拡散層の有無（メモリトランジスタ
の有無）でデータの論理値”１”又は”０”を定義する
拡散層プログラム方式、チャネル・イオン注入によって
メモリセルトランジスタの閾値電圧を変えてデータをプ
ログラムするイオン注入プログラム方式等がある。マス
クＲＯＭのメモリ配置に関してはＮＯＲ型とＮＡＮＤ型
等がある。ＮＯＲ型のＲＯＭは横ＲＯＭと称されること
もあり、ワード線とビット線がＸ，Ｙ方向に配置され、
それぞれの交点位置にメモリセルがマトリクス状に配置
された構成を有し、アドレス信号で選択されるべきワー
ド線がメモリセルの選択レベルにされ、アドレス信号で
非選択とされるべきワード線がメモリセルの非選択レベ
ルにされることにより、当該ワード線に選択端子が結合
されたメモリセルを介してビット線に電流が流れるか否
かによって記憶情報の読み出しが行われる。ＮＡＮＤ型
のＲＯＭは縦ＲＯＭと称されることもあり、複数個のメ
モリセルの直列接続回路の一端がビット線に結合され、
アドレス信号で選択されるべきワード線はメモリセルの
非選択レベルにされ、アドレス信号で非選択とされるべ
きワード線はメモリセルの選択レベルにされることによ
り、直列接続回路に直流電流経路が形成されるか否かに
よって、記憶情報の読み出しが行われる。

【０００３】尚、マスクＲＯＭについて記載された文献
の例としては株式会社培風館より昭和６１年２月１０日
に発行された「超高速ＭＯＳデバイス」第３１６頁〜３
１８頁がある。

【０００４】

【発明が解決しようとする課題】マスクＲＯＭにおいて
は、複数のビット線とは別に、このビット線の信号レベ
ルを差動アンプで差動増幅する際のレファレンスレベル
を形成するためにリファレンスビット線（単に「リファ
レンス線」という）が形成されている。

【０００５】このリファレンス線と、当該リファレンス
線間に隣接配置されるビット線との間の線間容量による
影響は、リファレンス線を挟むように、当該リファレン
ス線の両側に低電位側電源Ｖｓｓ線を形成することで排
除される。これは、リファレンス線の両側に形成された
低電位側電源Ｖｓｓ線がシールドとして機能するからで
ある。ところが、そのようなマスクＲＯＭについて本願
発明者が検討したところ、ビット線の容量とリファレン
ス線の容量が異り、そのために、データ線の信号を差動
増幅する際に誤動作を生ずるおそれのあることが確認さ
れている。

【０００６】つまり、複数のビット線のうち隣接ビット
が選択されると、ビット線同士の線間容量によりクロス
トークが発生するが、リファレンス線は一つのメモリマ
ットにおいて１本であるためリファレンス線相互のクロ
ストークは発生しない。このため、差動アンプ側から
は、丁度ビット線の容量とリファレンス線の容量が異な
っているように見え、十分なマージンを確保することが
できない。そのため、高速読み出しを行うと、差動アン
プで誤動作を生ずる。

【０００７】本発明の別の目的は、動作マージンを拡大
することにより、歩留りの向上を図るための技術を提供
することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、互いに隣接配置され、それぞれ
差動増幅手段（５２）による信号増幅における参照レベ
ルを形成するための複数のリファレンス線（Ｒ１，Ｒ
２）と、アドレス信号の変化に同期して、上記参照レベ
ル形成に関与されるするリファレンス線を切り換えるた
めのスイッチ手段（７３，７４）とを含んで半導体記憶
装置を構成する。

【００１１】上記した手段によれば、差動増幅手段側か
ら見た場合のビット線とリファレンス線とで線間容量の
見え方が等しくなり、周辺素子から外乱ノイズ等が入っ
た場合でも、ビット線とリファレンス線とでは互いに同
様の挙動を示し、そしてそのような挙動が差動増幅手段
で差動増幅されることにより相殺される。また、ビット
線とリファレンス線とのレベル差が常に確保されるの
で、安定読み出しができる。このことが、動作マージン
を拡大することにより、歩留りの向上を達成する。

【００１２】さらに、ビット線とリファレンス線との間
の線間容量による影響を上記シールドによって排除する
ため、上記リファレンス線と上記ビット線との間に、電
源ラインによるシールド８６，８７を形成することがで
きる。

【００１３】このとき、上記ビット線及び上記リファレ
ンス線をプリチャージするためのプリチャージ回路（５
７，６７）を設けることができ、上記ビット線及び上記
リファレンス線の一端にはそれぞれ上記ビット線及び上
記リファレンス線の電荷を放出するためのダミーＭＯＳ
回路（４３）を形成することができる。

【００１４】上記構成の半導体記憶装置は、それをアク
セス可能な中央処理装置とともにデータ処理装置に適用
することができる。

【００１５】

【発明の実施の形態】図２には、本発明にかかるデータ
処理装置の一例であるコンピュータシステムが示され
る。

【００１６】このコンピュータシステムは、システムバ
スＢＵＳを介して、マイクロコンピュータ３１、ＤＲＡ
Ｍ（シンクロナス・ダイナミック・ランダム・アクセス
・メモリ）３２、ＳＲＡＭ３３（スタティック・ランダ
ム・アクセス・メモリ）、ＲＯＭ（リード・オンリ・メ
モリ）３４、周辺装置制御部３５、表示制御部３６など
が、互いに信号のやり取り可能に結合され、予め定めら
れたプログラムに従って所定のデータ処理を行う。上記
マイクロコンピュータ３１は、本システムの論理的中核
とされ、主として、アドレス指定、情報の読み出しと書
き込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などから構成される。上記ＤＲＡＭ３２や、ＳＲ
ＡＭ３３、及びＲＯＭ３４は内部記憶装置として位置付
けられている。ＤＲＡＭ３２は、マイクロコンピュータ
３１での計算や制御における作業領域として利用され
る。ＳＲＡＭ３３はマイクロコンピュータ３１で実行さ
れるプログラムなどがロードされるメインメモリとして
機能する。ＲＯＭ３４には読出し専用のプログラム例え
ばオペーティングシステムが格納される。周辺装置制御
部３５によって、ハードディスクなどの外部憶装置３８
の動作制御や、キーボード３９などからの情報入力制御
が行われる。また、上記表示制御部３６によってＣＲＴ
ディスプレイ４０への情報表示制御が行われる。この表
示制御部３６には描画処理のための半導体チップや画像
メモリなどが含まれる。

【００１７】図３には上記ＲＯＭ３４の構成例が示され
る。

【００１８】ＲＯＭ３４はマスクＲＯＭとされ、公知の
半導体集積回路製造技術により単結晶シリコン基板など
の一つの半導体基板に形成される。

【００１９】４４は、複数のワード線とそれに交差する
ように形成された複数のビット線及びリファレンス線、
並びに複数のメモリセルが配列されて成るメモリマット
であり、このビット線及びリファレンス線の電荷放出の
ためのダミーＭＯＳ回路４３が結合されている。ロウア
ドレスバッファ４１が設けられ、外部から入力されたロ
ウアドレスがこのアドレスバッファを介して後段のロウ
デコーダ４２に入力されるようになっている。ロウデコ
ーダ４２は、入力されたロウアドレスをデコードして上
記メモリマット４４のワード線を駆動するための信号を
形成する。カラムアドレスバッファ４５が設けられ、外
部から入力されたカラムアドレスがこのカラムアドレス
バッファ４５を介してカラムデコーダ４６に入力される
ようになっている。メモリマット４４のビット線に対応
する複数のカラムスイッチが配置されて成るカラムスイ
ッチ回路４８が設けられる。カラムスイッチ回路４８の
後段にはメモリマットから読み出された信号を増幅する
ためのセンスアンプ部４９が設けられ、このセンスアン
プ部４９の出力信号が、後段の出力回路５０を介して外
部出力される。また、チップ選択状態を指示するための
チップ選択信号ＣＥ＊（＊はロウアクティブ又は信号反
転を意味する）や、出力データの有効性を指示するため
のアウトプットイネーブル信号ＯＥ＊などの各種制御信
号がコントローラ４７に入力されると、コントローラ４
７は、それに基づいて各部の動作制御信号を生成する。

【００２０】図４には上記カラムアドレスバッファ４５
及びカラムデコーダ４６の構成例が示される。

【００２１】例えば、カラムアドレスが２ビット構成
で、それをＡ１，Ａ２で示すとき、カラムアドレスバッ
ファ４５は、カラムアドレス信号Ａ１を取り込むための
入力回路４５１とカラムアドレス信号Ａ２を取り込むた
めの入力回路４５２とを含んで成る。このとき、カラム
デコーダ４６は、上記入力回路４５１から出力されたリ
ファレンス線選択信号Ａ１Ｙの論理を反転するためのイ
ンバータ４６４、上記入力回路４５２の出力アドレス信
号Ａ２Ｙの論理を反転するためのインバータ４６３と、
リファレンス線選択信号Ａ１Ｙ，Ａ１ＹＢ，Ａ２Ｙ，Ａ
２ＹＢをプリデコードすることによりビット線選択信号
Ｙ１〜Ｙ４を得るためのビット線プリデコード回路４６
１、及びそれの後段に配置されたビット線デコード回路
４６２を含んで成る。

【００２２】図１には上記ＲＯＭ３４の主要部の詳細な
構成例が示される。

【００２３】メモリマット４４は、特に制限されない
が、イオン注入プログラム方式が採用され、チャネル・
イオン注入によってメモリトランジスタの閾値電圧が変
えられてプログラムされており、メモリセルトランジス
タの直列接続回路に直流電流経路が形成されるか否かに
よって、記憶情報の読み出しが行われる。メモリマット
４４を形成する全てのｎチャンネル型ＭＯＳトランジス
タのゲート電極には対応するワード線８４が結合されて
いる。ワード線８４はロウデコーダ４２の出力信号に基
づいて選択的に駆動される。Ｂ１，Ｂ２，Ｂ３，Ｂ４で
示されるのがビット線、Ｒ１，Ｒ２で示されるのがリフ
ァレンス線である。ビット線Ｂ１，Ｂ２，Ｂ３，Ｂ４及
びリファレンス線Ｒ１，Ｒ２の一端には、対応するビッ
ト線やリファレンス線の電化を放出するためのダミーＭ
ＯＳ回路４３が結合される。ダミーＭＯＳ回路４３を形
成するＭＯＳトランジスタは、ｎチャンネル型ＭＯＳト
ランジスタ８１又はＰチャンネル型ＭＯＳトランジスタ
によって駆動されることで、一種の抵抗として機能す
る。また、ビット線Ｂ２やＢ３とリファレンス線Ｒ１，
Ｒ２との間のクロストークを防止するため、ビット線Ｂ
２とリファレンス線Ｒ１との間、及びビット線Ｂ３とリ
ファレンス線Ｒ２１との間に、低電位側電源Ｖｓｓライ
ンによるグランド８６，８７が設けられる。

【００２４】カラムスイッチ回路４８は、ビット線デコ
ード回路４６２の出力信号によって動作制御される選択
スイッチ７１〜７６を含む。この選択スイッチ７１〜７
６はｎチャンネル型ＭＯＳトランジスタによって形成さ
れる。ビット線Ｂ１，Ｂ２，Ｂ３，Ｂ４は上記選択スイ
ッチ７１，７２，７５，７６を介してコモンビット線９
１に結合され、リファレンス線Ｒ１，Ｒ２は、選択スイ
ッチ７３，７４を介してコモンリファレンス線９２に結
合される。コモンビット線９１及びコモンデータ線９２
はセンスアンプ部４９に結合されている。上記選択スイ
ッチ７１，７２，７５，７６のゲート電極には、カラム
デコーダ４６の出力信号であるビット線選択信号Ｙ１，
Ｙ２，Ｙ３，Ｙ４が入力される。また、上記選択スイッ
チ７３，７４のゲート電極にはリファレンス線選択信号
Ａ１ＹＢ，Ａ１Ｙが入力されるようになっている。

【００２５】センスアンプ部４９は、ビット線やリファ
レンス線をプリチャージするためのプリチャージ回路や
ビット線やリファレンス線に流れる電流を電圧に変換す
る機能を備え、上記コモンビット線９１及びコモンリフ
ァレンス線９２に流れる電流を電圧に変換してからそれ
を差動増幅する。

【００２６】図６には上記センスアンプ部４９の構成例
が示される。

【００２７】図６に示されるように、センスアンプ４９
は、コモンビット線９１に流れる電流を電圧に変換する
ための電流電圧変換回路ＩＶ１、コモンリファレンス線
９２に流れる電流を電圧に変換するための電流電圧変換
回路ＩＶ２、イコライズ信号ＥＱＲ＊によって動作制御
されるイコライズ用のＰチャンネル型ＭＯＳトランジス
タ５７，６７、及び差動段５２を含んで成る。イコライ
ズ用のＰチャンネル型ＭＯＳトランジスタ５７，６７
は、それぞれコモンリファレンス線９２、あるいは相補
ビット線９１をプリチャージするプリチャージ手段とし
ての機能を有する。

【００２８】電流電圧変換回路ＩＶ１は次のように構成
される。

【００２９】ｐチャンネル型ＭＯＳトランジスタ６３
と、ｎチャンネル型ＭＯＳトランジスタ６４とが直列接
続され、このｎチャンネル型ＭＯＳトランジスタ６４に
ｎチャンネル型ＭＯＳトランジスタ６５が並列接続され
る。抵抗６８を介して高電位側電源Ｖｄｄに結合された
ｎチャンネル型ＭＯＳトランジスタ６６が設けられ、こ
のソース電極がコモンビット線９１、及びｎチャンネル
型ＭＯＳトランジスタ６５のドレイン電極に結合され
る。センスアンプ選択信号φＳＡ＊がローレベルにアサ
ートされたとき、ｐチャンネル型ＭＯＳトランジスタ６
３がオンされ、ｎチャンネル型ＭＯＳトランジスタ６４
がオフされる。ｎチャンネル型ＭＯＳトランジスタ６６
のソース電極側からｎチャンネル型ＭＯＳトランジスタ
６５を介してｎチャンネル型ＭＯＳトランジスタ６６の
ゲート電極にかけて帰還ループが形成され、コモンビッ
ト線９１に流れる電流に応じた電圧が、ｎチャンネル型
ＭＯＳトランジスタ６６のドレイン電極から取り出すこ
とができる。

【００３０】電流電圧変換回路ＩＶ２も上記電流電圧変
換回路ＩＶ１と同様に構成される。

【００３１】ｐチャンネル型ＭＯＳトランジスタ５３
と、ｎチャンネル型ＭＯＳトランジスタ５４とが直列接
続され、このｎチャンネル型ＭＯＳトランジスタ５４に
ｎチャンネル型ＭＯＳトランジスタ５５が並列接続され
る。抵抗５８を介して高電位側電源Ｖｄｄに結合された
ｎチャンネル型ＭＯＳトランジスタ５６が設けられ、こ
のソース電極がコモンリファレンス線９２、及びｎチャ
ンネル型ＭＯＳトランジスタ５５のドレイン電極に結合
される。センスアンプ選択信号φＳＡ＊がローレベルに
アサートされたとき、ｐチャンネル型ＭＯＳトランジス
タ５３がオンされ、ｎチャンネル型ＭＯＳトランジスタ
５４がオフされることで、コモンリファレンス線９２の
に流れる電流に応じた電圧が、ｎチャンネル型ＭＯＳト
ランジスタ５６６のドレイン電極から取り出すことがで
きる。

【００３２】ｎチャンネル型ＭＯＳトランジスタ５６，
６６のドレイン電極の電圧レベル差が、差動段５２によ
って増幅され、後段の出力回路５０に伝達される。

【００３３】図５には、入力されたアドレス信号に対応
する各部の状態が示される。

【００３４】アドレス信号Ａ２，Ａ１が「０，０」の場
合、リファレンス線選択信号Ａ１Ｙ，Ａ１ＹＢが「０，
１」とされてリファレンス線Ｒ１が選択され、ビット線
選択信号Ｙ１，Ｙ２，Ｙ３，Ｙ４が「１，０，０，０」
とされてビット線Ｂ１が選択される。アドレス信号Ａ
２，Ａ１が「０，１」の場合、リファレンス線選択信号
Ａ１Ｙ，Ａ１ＹＢが「１，０」とされてリファレンス線
Ｒ２が選択され、ビット線選択信号Ｙ１，Ｙ２，Ｙ３，
Ｙ４が「０，１，０，０」とされてビット線Ｂ２が選択
される。アドレス信号Ａ２，Ａ１が「１，０」の場合、
リファレンス線選択信号Ａ１Ｙ，Ａ１ＹＢが「０，１」
とされてリファレンス線Ｒ１が選択され、ビット線選択
信号Ｙ１，Ｙ２，Ｙ３，Ｙ４が「０，０，１，０」とさ
れてビット線Ｂ３が選択される。アドレス信号Ａ２，Ａ
１が「１，１」の場合、リファレンス線選択信号Ａ１
Ｙ，Ａ１ＹＢが「１，０」とされてリファレンス線Ｒ２
が選択され、ビット線選択信号Ｙ１，Ｙ２，Ｙ３，Ｙ４
が「０，０，０，１」とされてビット線Ｂ１が選択され
る。

【００３５】つまり、カラムアドレス信号の最下位ビッ
トであるアドレス信号Ａ１の論理が変わる毎に、２本の
リファレンス線Ｒ１，Ｒ２が交互に選択される。ここ
で、リファレンス線が１本の場合を考えてみる。リファ
レンス線が１本の場合には、リファレンス線の切り換え
は行われないから、ビット線Ｂ１〜Ｂ４の選択にかかわ
らず、上記１本のリファレンス線が常に使用されること
になる。従って、複数のビット線のうち隣接ビットが選
択されると、ビット線同士の線間容量によりクロストー
クが発生するが、リファレンス線は一つのメモリマット
において１本であり、しかも、そのリファレンス線を挟
むように低電位側電源Ｖｓｓラインによるシールド８
６，８７が形成されるから、リファレンス線相互のクロ
ストークは発生し得ない。

【００３６】そしてその場合には、センスアンプ部４９
からは、丁度ビット線の容量とリファレンス線の容量と
が異なっているように見え、データ線の信号をセンスア
ンプ部４９で差動増幅する際に誤動作を生ずる。

【００３７】それに対して、図１に示される構成では、
２本のリファレンス線Ｒ１，Ｒ２が設けられ、そのリフ
ァレンス線Ｒ１，Ｒ２がビット線選択に同期して切り換
えられることから、センスアンプ部４９側から見た場合
のビット線とリファレンス線とで線間容量の見え方が等
しくなる。このため、周辺素子から外乱ノイズ等が入っ
た場合でも、ビット線とリファレンス線とでは互いに同
様の挙動を示すことになり、そしてそのような挙動は、
差動段５２で差動増幅されることにより相殺されるか
ら、差動段５２の出力信号には現れない。また、ビット
線とリファレンス線とのレベル差が常に確保されるの
で、安定読み出しができる。つまり、レファレンス線が
１本のみの場合は、直前のサイクルのプリチャージによ
る電荷をダミーＭＯＳ回路４３を介して十分に放出する
ことができず、その蓄積電荷のためにレファレンス線の
プリチャージレベルが不所望な値になるおそれがある
が、上記のようにビット線選択が行われる毎に、２本の
リファレンス線Ｒ１，Ｒ２が交互に選択される場合に
は、選択されたリファレンス線の電荷は２サイクル前に
プリチャージされており、それが選択された段階で十分
に電荷放出されているから、ビット線とリファレンス線
とのレベル差が常に確保され、それによって安定読み出
しができるようになる。

【００３８】上記した例によれば以下の作用効果が得ら
れる。

【００３９】（１）２本のリファレンス線Ｒ１，Ｒ２が
設けられ、そのリファレンス線Ｒ１，Ｒ２がビット線選
択に同期して切り換えられることから、センスアンプ部
４９側から見た場合のビット線とリファレンス線とで線
間容量の見え方が等しくなり、周辺素子から外乱ノイズ
等が入った場合でも、ビット線とリファレンス線とでは
互いに同様の挙動を示し、そしてそのような挙動が差動
段５２で差動増幅されることにより相殺される。また、
ビット線とリファレンス線とのレベル差が常に確保され
るので、安定読み出しができる。それによって、ＲＯＭ
３４の歩留りの向上を図ることができる。

【００４０】（２）リファレンス線Ｒ１，Ｒ２の両側に
低電位側電源Ｖｓｓラインによるシールド８６，８７を
形成することにより、ビット線とリファレンス線との間
の線間容量による影響を上記シールドによって排除する
ことができる。

【００４１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４２】例えば、ビット線の電荷を強制的にディス
チャージするための第１ディスチャージ用ＭＯＳトラン
ジスタを設けるとともに、リファレンス線の蓄積電荷を
強制的にディスチャージするための第２ディスチャージ
用ＭＯＳトランジスタを設け、この第１ディスチャージ
用ＭＯＳトランジスタ及び第２ディスチャージ用ＭＯＳ
トランジスタをそれぞれビット線選択信号及びリファレ
ンス線選択信号に同期動作させることにより、プリチャ
ージ直前のビット線及びリファレンス線の状態を完全に
低電位側電源Ｖｓｓレベルに揃える。それにより、ビッ
ト線とリファレンス線とのプリチャージ開始レベルが互
いに等しくなるから、安定動作を図ることができる。

【００４３】また、リファレンス線を３本以上設け、そ
れらをビット線選択に同期して切り換えるようにしても
良い。

【００４４】さらに、ビット線Ｂ１〜Ｂ４をそれぞれ２
本づつ配列することができる。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに搭載されたマスクＲＯＭについて説明
したが、本発明はそれに限定されるものではなく、例え
ば、プリンタなどに搭載されるフォントメモリや、マイ
クロコンピュータにオンチップ化された半導体記憶装置
に適用することができる。

【００４６】本発明は、少なくとも複数のビット線を備
えることを条件に適用することができる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】すなわち、差動増幅手段側から見た場合の
ビット線とリファレンス線とで線間容量の見え方が等し
くなり、周辺素子から外乱ノイズ等が入った場合でも、
ビット線とリファレンス線とでは互いに同様の挙動を示
し、そしてそのような挙動が差動増幅手段で差動増幅さ
れることにより相殺される。また、ビット線とリファレ
ンス線とのレベル差が常に確保されるので、安定読み出
しができる。それによって動作マージンを拡大すること
ができるので、歩留りの向上を図ることができる。上記
歩留りの向上により、半導体記憶装置の製造コストの低
減、さらには、それを含むデータ処理装置の製造コスト
低減を図ることができる。

【００４９】さらに、リファレンス線とビット線との間
に、電源ラインによるシールドを形成することにより、
ビット線とリファレンス線との間の線間容量による影響
を排除することができる。

【図面の簡単な説明】

【図１】本発明にかかるマスクＲＯＭの主要部構成例回
路図である。

【図２】上記マスクＲＯＭを含むコンピュータシステム
の構成例ブロック図である。

【図３】上記マスクＲＯＭの全体的な構成例ブロック図
である。

【図４】上記マスクＲＯＭにおけるアドレスバッファ及
びカラムデコーダの構成例ブロック図である。

【図５】上記マスクＲＯＭへ入力されたアドレス信号に
対応する各部の状態説明図である。

【図６】上記マスクＲＯＭに含まれるセンスアンプ部の
構成例回路図である。

【符号の説明】

４１アドレスバッファ４２ロウデコーダ４３ダミーＭＯＳ回路４４メモリマット４５アドレスバッファ４６カラムデコーダ４７コントローラ４８カラムスイッチ回路４９センスアンプ部５０出力回路５２差動段８６，８７シールド９１コモンビット線９２コモンリファレンス線４６１ビット線プリデコード回路４６２ビット線デコード回路Ｂ１〜Ｂ４ビット線Ｒ１，Ｒ２リファレンス線ＩＶ１，ＩＶ２電流電圧変換回路

フロントページの続き (72)発明者松本賢司東京都青梅市藤橋３丁目３番地２日立東京エレクトロニクス株式会社内 (72)発明者川尻良樹東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者長谷川直宏埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内 (72)発明者中野寧東京都青梅市藤橋３丁目３番地２日立東京エレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】アドレス信号に基づいて選択される複数
のビット線と、選択されたビット線の信号を増幅するための差動増幅手
段と、を含む半導体記憶装置において、互いに隣接配置され、それぞれ上記差動増幅手段による
信号増幅における参照レベルを形成するための複数のリ
ファレンス線と、上記ビット線選択に同期して、上記参照レベル形成に関
与されるするリファレンス線を切り換えるためのスイッ
チ手段とを含むことを特徴とする半導体記憶装置。
【請求項２】上記リファレンス線と上記ビット線との
間に、電源ラインによるシールドが形成された請求項１
記載の半導体記憶装置。
【請求項３】上記ビット線及び上記リファレンス線を
プリチャージするためのプリチャージ回路が設けられ、
上記ビット線及び上記リファレンス線の一端にはそれぞ
れ上記ビット線及び上記リファレンス線の電荷を放出す
るためのダミーＭＯＳ回路が形成された請求項１又は２
記載の半導体記憶装置。
【請求項４】請求項１乃至３のいずれか１項記載の半
導体記憶装置と、それをアクセス可能な中央処理装置と
を含んで成るデータ処理装置。