JP2009070474A - 半導体集積回路 - Google Patents

Abstract

【課題】ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにする。
【解決手段】ワード線ドライバによって、ワード線の電位を、書き込みサイクル開始後の所定期間である第１の期間は、前記第１の期間後の所定期間である第２の期間よりも低い電位で駆動する。そして、センスアンプ１２０によって、前記第１の期間に、対応するビット線対のビット線同士の電位差を増幅する。
【選択図】図１

Description

本発明は、フリップフロップ型メモリセルを備えた半導体集積回路に関するものであり、特に、メモリセルへの書込み動作マージン拡大を目的とした半導体集積回路に関するものである。

近年、プロセスの微細化に伴い、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルを備えた半導体集積回路では、メモリセルを構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化によって、安定な特性をもつメモリセルを設計することが非常に困難になってきている。そして、その結果として、メモリセルの動作マージンの劣化に起因する半導体集積回路の歩留り低下が問題になっている。ここで、メモリセルの動作マージンとは、書込み時の書込み易さを示す書込みマージン、読出し時やデータ保持時のノイズに対するマージンであるスタティックノイズマージンである。一般的に、書込みマージンとスタティックノイズマージンは、一方の特性を満足しようとすると、他方の特性マージンが少なくなってしまうといった、相反する特性を持っている。

一般的に、１ポートＳＲＡＭのメモリセルは６トランジスタで構成される。複数のＳＲＡＭのメモリセルで構成されるメモリセルアレイに、書込みアクセスを行う際には、ワード線で選択メモリセルのアクセストランジスタのゲートを導通させて、ビット線からデータをメモリセル内に書込む。しかし、この時、同じワード線に接続される、非選択メモリセルのアクセストランジスタも同時に導通し、メモリセル内のフリップフロップのＬｏｗレベル側の記憶ノードに、電源Ｖｄｄレベルにプリチャージされる電荷が流れ込む。その結果、スタティックノイズマージンの小さいメモリセルでは、Ｌｏｗレベル側の電位が上昇して、フリップフロップが反転することで記憶データが破壊されるという課題がある。半導体集積回路のプロセス微細化に伴い、スタティックノイズマージンが小さくなりつつあり、上記の課題は深刻化しつつある。

この課題に対する従来技術として、メモリセルに８トランジスタ構成のメモリセルを用いて、書込み時にも、選択セル、非選択セルに関わりなく、読出し動作を先行して行い、読出しデータをラッチした後に、同データを書き戻して、データの破壊を防ぐという手法がある（例えば非特許文献１を参照）。従来の半導体集積回路の構成を図４に、同回路の動作タイミングダイアグラムを図５にそれぞれ示す。なお、図４に示す構成要素のうち、複数が設けられているものについては、符号の後に枝番を付記してそれぞれを識別している（例えばメモリセル２１０−１、メモリセル２１０−２等）。

メモリセルアレイ２００には、複数のメモリセル２１０が行列状に配置されている。それぞれのメモリセル２１０は同様の構成である。また、メモリセルアレイ２００は、メモリセル２１０の行ごとに配線された１対のワード線（ＲＷＬとＷＷＬ）、メモリセル２１０の列ごとに配線されたリードビット線（ＲＢＬ１，ＲＢＬ２）、及びメモリセル１１１の列ごとに配線された１対のビット線（ＷＢＬ１とＸＷＢＬ１の対、ＷＢＬ２とＸＷＢＬ２の対）を備えている。

メモリセル２１０は、図４に示すように、ＰＭＯＳトランジスタＱＰ１、ＱＰ２及び、ＮＭＯＳトランジスタＱＮ１〜ＱＮ６の８トランジスタで構成されている。

ＰＭＯＳトランジスタＱＰ１、ＱＰ２、ＮＭＯＳトランジスタＱＮ１、ＱＮ２は、データを記憶するフリップフロップを構成している。

ＮＭＯＳトランジスタＱＮ３は、ドレインがライトビット線対の一方のライトビット線（例えばメモリセル２１０−１ではＷＢＬ１）に接続され、ＮＭＯＳトランジスタＱＮ４は、ドレインがライトビット線対のもう一方のライトビット線（例えばメモリセル２１０−１ではＸＷＢＬ１）に接続されている。

ＮＭＯＳトランジスタＱＮ５は、ゲートがフリップフロップの片方の記憶ノードに接続され、ＮＭＯＳトランジスタＱＮ６は、ゲートがリードワード線ＲＷＬに接続されている。これにより、記憶ノードのデータをリードビット線（例えばメモリセル２１０ではＲＢＬ１、メモリセル２１０−２ではＲＢＬ２）に読み出す構成となっている。

インバータ２２０は、メモリセルアレイ２００の列ごとに設けられており、その列のリードビット線のデータを増幅して出力する。具体的には、インバータ２２０−１は、リードビット線ＲＢＬ１のデータ、インバータ２２０−２は、リードビット線ＲＢＬ２のデータをそれぞれ増幅して出力する。

ラッチ回路２３０は、メモリセルアレイ２００の列ごとに設けられており、その列のリードビット線に接続され、読出しデータを保持する。例えば、ラッチ回路２３０−１は、制御信号ＤＬがＬｏｗレベル時にリードビット線ＲＢＬ１のデータをラッチする。

マルチプレクサ２４０は、メモリセルアレイ２００の列ごとに設けられており、入力データＤＩＮ、及びその列のインバータ２２０の出力の何れかをカラムアドレス信号に基づいて選択する。例えば、マルチプレクサ２４０−１は、入力データＤＩＮ及び出力ＤＯ１（ラッチ回路２３０−１の出力）の何れかをカラムアドレス信号ＣＡ１に基づいて選択する。

書込み回路２５０は、ＡＮＤ回路２５１、ＡＮＤ回路２５２、ＮＭＯＳトランジスタＱＮ１０、ＱＮ１１で構成されている。例えば書込み回路２５０−１では、ＡＮＤ回路２５１、ＡＮＤ回路２５２は、出力ＤＩ１と書込み制御信号ＷＥとを入力している。また、ＮＭＯＳトランジスタＱＮ１０は、ＡＮＤ回路２５１の出力で制御され、ライトビット線ＷＢＬ１又はＷＢＬ２に接地レベルを供給する。ＮＭＯＳトランジスタＱＮ１１は、ＡＮＤ回路２５２の出力で制御され、ライトビット線ＸＷＢＬ１又はＸＷＢＬ２に接地レベルを供給する。

マルチプレクサ２６０は、ラッチ回路２３０−１、２のそれぞれの出力ＤＯ１及びＤＯ２を入力とし、カラムアドレス信号ＣＡにより、出力ＤＯ１及びＤＯ２の何れかを出力データＤＯＵＴとして出力する。

図４に示す半導体集積回路の動作を、図５の動作タイミングダイアグラムを用いて説明する。

メモリセル２１０−１，２へのアクセスが行われない非選択状態では、リードワード線ＲＷＬとライトワード線ＷＷＬとはＬｏｗレベルであり、メモリセル２１０−１，２のＮＭＯＳトランジスタＱＮ３、ＱＮ４、ＱＮ６は非導通である。

ライトビット線ＷＢＬ１、ＷＢＬ２、ＸＷＢＬ１、ＸＷＢＬ２及びリードビット線ＲＢＬ１、ＲＢＬ２は、プリチャージ回路（図示せず）によって、電源Ｖｄｄレベルに充電されている。

また、書込み制御信号ＷＥ，カラムアドレス信号ＣＡ１、ＣＡ２、ＣＡは、Ｌｏｗレベルである。

メモリセル２１０への書込みサイクル時は、先ず、書き込みサイクルにもかかわらず、リードワード線ＲＷＬがＬｏｗレベルからＨｉｇｈレベルに遷移する。これにより、ＮＭＯＳトランジスタＱＮ６が導通し、メモリセル２１０−１，２に記憶されたデータを、選択、非選択メモリセルに関わらず読み出す。図５では、記憶ノードｎ１（図４を参照）にＨｉｇｈデータが記憶されており、ＮＭＯＳトランジスタＱＮ５が導通している場合を例示している。

続いて、リードビット線ＲＢＬ１上の電荷がＮＭＯＳトランジスタＱＮ５、ＱＮ６を介して放電され、電位がＨｉｇｈレベルであるＶｄｄレベルから次第にさがっていく。図５には示されないが、同様にメモリセル２１０−２に接続されたリードビット線ＲＢＬ２も記憶データに従い放電するか、又はＶｄｄレベルのままに維持される。

続いて、リードビット線ＲＢＬ１の電位が、インバータ２２０の閾値である１／２Ｖｄｄに達すると、出力ＤＯ１のレベルが反転し、ＬｏｗレベルからＨｉｇｈレベルに遷移する。

その後、制御信号ＤＬがＬｏｗレベルに遷移して、出力ＤＯ１、ＤＯ２のレベルをラッチする。この時、カラムアドレス信号ＣＡ１、ＣＡ２は、それぞれＨｉｇｈレベルとＬｏｗレベルに設定されており、選択メモリセルであるメモリセル２１０−１に対応するマルチプレクサ２４０−１は、入力データＤＩＮと出力ＤＯ１とのなかから入力データＤＩＮを選択する。これにより、出力ＤＩ１は入力データＤＩＮの書込みレベルであるＬｏｗレベルに設定される。同時に非選択メモリセルであるメモリセル２１０−２に対応するマルチプレクサ２４０−２は、入力データＤＩＮと出力ＤＯ２のうち、出力ＤＯ２を選択する。これにより、出力ＤＩ２は出力ＤＯ２の値に設定される。

続いて、読み出したデータの書き戻し動作が始まる。即ち、書込み制御信号ＷＥがＨｉｇｈレベルに遷移して、メモリセル２１０−１に対応する書込み回路２５０−１において、ＡＮＤ回路２５１の出力がＨｉｇｈレベルとなる。これにより、ＮＭＯＳトランジスタＱＮ１０が導通して、ライトビット線ＷＢＬ１が電源Ｖｄｄレベルから放電され、接地レベルに遷移する。また、ライトビット線ＸＷＢＬ１はＶｄｄレベルに維持される。

同時に、非選択メモリセルであるメモリセル２１０−２に対応する書込み回路２５０−２も動作して、ライトビット線ＷＢＬ２又はＸＷＢＬ２が放電される。

続いて、ライトワード線ＷＷＬが、Ｈｉｇｈレベルに遷移して、メモリセル２１０−１，２のＮＭＯＳトランジスタＱＮ３、ＱＮ４が導通する。そして、ライトビット線ＷＢＬ１、ＸＷＢＬ１のデータがメモリセル２１０−１に書き込まれ、また、ライトビット線ＷＢＬ２、ＸＷＢＬ２のデータがメモリセル２１０−２に書き込まれる。

書込みが確定した後、ライトワード線ＷＷＬがＬｏｗレベルに遷移して、書込み制御信号ＷＥがＬｏｗレベルに遷移する。これにより、ライトビット線ＷＢＬ１、ＷＢＬ２、ＸＷＢＬ１、ＸＷＢＬ２がプリチャージ回路（図示せず）によって、Ｖｄｄレベルに充電される。

次に、メモリセル２１０−１からの読出しサイクル時は、図５に示すように、上記書込みサイクル時における読出し動作だけが行われる。即ち、リードワード線ＲＷＬがＨｉｇｈレベルに遷移して、リードビット線ＲＢＬ１、ＲＢＬ２にメモリセル２１０−１，２のデータを読出し、ラッチ回路２３０−１，２によってラッチされた出力ＤＯ１，ＤＯ２の何れかを、カラムアドレス信号ＣＡの値に従って、マルチプレクサ２６０が外部へ出力する。

以上のように、非特許文献１に示された半導体集積回路においては、書込みサイクル時にも、読出し動作を先行して行い、各メモリセルアレイを構成する列ごとに出力データをラッチする。続いて、マルチプレクサを通して、外部入力データ及び読出しデータの何れかを選択した後に、書込み回路を通じて、メモリセルへ書き戻す。これにより、ライトワード線をＨｉｇｈレベルに遷移させた際に、非選択メモリセルにおけるライトビット線からメモリセルノードへの電荷流入による記憶データ破壊が生じても、破壊前のデータを書き戻すことができる。つまり、この半導体集積回路によれば非選択メモリセルのデータを保障することが可能になる。
「２００７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」、ｐ．２５６−２５７．

しかしながら、非特許文献１に記載された半導体集積回路では、書込みサイクル時にも、先ず読出し動作を行う必要があるので、書き込みサイクルタイムが長くなるという問題点があった。

また、書込みサイクル時においても、読出し動作を行うためリードビット線の充放電を行う。そのため、本来の書込みビット線によるデータ書込みのみの動作と比べて、消費電流が増大するという問題点もあった。

さらに、メモリセルアレイを構成するメモリセル列ごとに、ラッチ回路とマルチプレクサ回路を設置する必要があり、面積が増大するという問題点もあった。

本発明は、上記の問題に着目してなされたものであり、ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにすることを目的としている。

上記の課題を解決するため、本発明の半導体集積回路では、書き込み動作時には、ワード線の電位を、書き込みサイクル開始後の所定期間である第１の期間は、前記第１の期間後の所定期間である第２の期間よりも低くした。そして、第１の期間に、ビット線対のビット線同士の電位差を増幅するようにした。

例えば、本発明の一態様は、
行列状に配置された複数のメモリセルと、
前記複数のメモリセルの行毎に対応して配線された複数のワード線と、
前記複数のメモリセルの列毎に対応して配線された複数のビット線対と、
それぞれのビット線対に対応して設けられており、対応するビット線対のビット線同士の電位差を増幅する複数のセンスアンプと、
前記複数のメモリセルの行毎に対応して配置され、対応する行のワード線を駆動する複数のワード線ドライバと、
を備え、
それぞれのメモリセルは、データを記憶する一対の記憶ノードを有するフリップフロップと２つのアクセストランジスタとを含み、
前記２つのアクセストランジスタは、それぞれのゲートがともに対応するワード線と接続され、それぞれのドレインが対応するビット線対のそれぞれ異なるビット線に接続され、それぞれのソースが前記一対の記憶ノードのそれぞれ異なる記憶ノードに接続され、
それぞれのワード線ドライバは、前記ワード線の電位を、書き込みサイクル開始後の所定期間である第１の期間は、前記第１の期間後の所定期間である第２の期間よりも低い電位で駆動し、
それぞれのセンスアンプは、前記第１の期間に、対応するビット線対のビット線同士の電位差を増幅することを特徴とする。

これにより、書き込み動作時に、ビット線からメモリセルへの電荷流入が抑えられる。それゆえ、非選択のメモリセルの記憶データ破壊を抑えることが可能になる。

本発明によれば、ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制することが可能になる。

以下、本発明の実施形態について図面を参照しながら説明する。

図１は、本発明の実施形態に係る半導体集積回路１００の構成を示すブロック図である。半導体集積回路１００は、同図に示すように、メモリセルアレイ１１０、センスアンプ１２０、インバータ１３０、書込み回路１４０、リードワード線ドライバ１５０、ライトワード線ドライバ１６０、及びマルチプレクサ１７０を備えている。なお、これらの構成要素のうち、複数設けられているものについては、符号の後に枝番を付記してそれぞれを識別する（例えばメモリセルアレイ１１０−１，１１０−２等）。

メモリセルアレイ１１０は、行列状に配置された複数のメモリセル１１１を備えている。図１では、１行２列分のメモリセル１１１を図示しており、それぞれのメモリセル１１１を識別するため、符号の後に枝番を付記してある（メモリセル１１１−１，２）。

また、メモリセルアレイ１１０は、メモリセル１１１の行ごとに配線された１対のワード線（例えばＲＷＬとＷＷＬ）、メモリセル１１１の列ごとに配線されたリードビット線（例えばＲＢＬ１，ＲＢＬ２）、及びメモリセル１１１の列ごとに配線された１対のライトビット線（例えばＷＢＬ１とＸＷＢＬ１の対、ＷＢＬ２とＸＷＢＬ２の対）を備えている。リードワード線ＲＷＬは、読み出し時に使用するワード線であり、ライトワード線ＷＷＬは、書き込み時に使用するワード線である。

それぞれのメモリセル１１１は、従来のメモリセルと同様の構成である。具体的には、メモリセル１１１は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２、ＮＭＯＳトランジスタＱＮ１〜ＱＮ６の、８トランジスタで構成されている。ＰＭＯＳトランジスタＱＰ１、ＱＰ２、ＮＭＯＳトランジスタＱＮ１、ＱＮ２は、データを記憶するフリップフロップを構成している。

ＮＭＯＳトランジスタＱＮ３は、ドレインがライトビット線対の一方のライトビット線（例えばメモリセル１１１−１ではＷＢＬ１）に接続され、ソースがフリップフロップの一方の記憶ノードに接続されている。また、ＮＭＯＳトランジスタＱＮ４は、ドレインがライトビット線対のもう一方のライトビット線（例えばメモリセル１１１−１ではＸＷＢＬ１）に接続され、ソースがフリップフロップのもう一方の記憶ノードに接続されている。また、ＮＭＯＳトランジスタＱＮ３、ＱＮ４のゲートは何れも、ライトワード線ＷＷＬに接続されている。なお、ＮＭＯＳトランジスタＱＮ３，ＱＮ４は、アクセストランジスタとも呼ぶ。

ＮＭＯＳトランジスタＱＮ５、ＱＮ６は、ゲートがそれぞれ、フリップフロップの片方の記憶ノード、リードワード線ＲＷＬに接続され、記憶ノードのデータを、そのメモリセル１１１が対応したリードビット線（メモリセル１１１−１ではリードビット線ＲＢＬ１）に読み出す構成となっている。

センスアンプ１２０は、メモリセルアレイ１１０の列ごとに設けられている。センスアンプ１２０は、制御信号ＬＳＥで起動され、対応する列におけるライトビット線同士の電位差を増幅する。例えばセンスアンプ１２０−１は、ライトビット線ＷＢＬ１とＸＷＢＬ１との電位差を増幅する。

インバータ１３０は、メモリセルアレイ１１０の列ごとに設けられており、その列のリードビット線のデータを増幅して出力する。具体的には、インバータ１３０−１は、リードビット線ＲＢＬ１、インバータ１３０−２は、リードビット線ＲＢＬ２のデータをそれぞれ増幅して出力する。

書込み回路１４０は、メモリセルアレイ１１０の列ごとに設けられている。それぞれの書込み回路１４０は、カラムアドレス信号（この例ではＣＡ１又はＣＡ２）、書込み制御信号ＷＥによって制御されて、入力データＤＩＮをメモリセル１１１に書き込む。それぞれの書込み回路１４０は、具体的には、ＮＭＯＳトランジスタＱＮ１０、ＱＮ１１、ＡＮＤ回路１４１、及びＡＮＤ回路１４２を備えている。

ＡＮＤ回路１４１は、カラムアドレス信号、入力データＤＩＮの反転信号、及び書込み制御信号ＷＥが入力されている。また、ＡＮＤ回路１４２は、カラムアドレス信号、入力データＤＩＮ、及び書込み制御信号ＷＥが入力されている。

ＮＭＯＳトランジスタＱＮ１０は、ＡＮＤ回路１４１に制御されて、対応する列の一方のライトビット線（例えば書込み回路１４０−１ではＷＢＬ１）に接地レベルを供給する。また、ＮＭＯＳトランジスタＱＮ１１は、もう一方のライトビット線（例えば書込み回路１４０−１ではＸＷＢＬ１）に接地レベルを供給する。

リードワード線ドライバ１５０は、メモリセルアレイ１１０の各行に対応して配置され、対応する行のリードワード線を駆動する。それぞれのリードワード線ドライバ１５０は、ロウアドレス信号（図示せず）によって選択動作する。

ライトワード線ドライバ１６０は、メモリセルアレイ１１０の各行に対応して配置され、対応する行のライトワード線を駆動する。ライトワード線ドライバ１６０も、ロウアドレス信号（図示せず）によって選択動作する。

マルチプレクサ１７０は、インバータ１３０−１，２のそれぞれの出力（ＤＯ１及びＤＯ２）を入力とし、カラムアドレス信号ＣＡに応じ、ＤＯ１及びＤＯ２の何れかを出力データ（ＤＯＵＴ）として出力する。

図２は、ライトワード線ドライバ１６０に電源を供給する電源制御回路１８０の構成を示すブロック図である。電源制御回路１８０は、複数のライトワード線ドライバ１６０で共有される。

電源制御回路１８０は、図２に示すように、遅延回路１８１、ＮＡＮＤ回路１８２、ＮＡＮＤ回路１８３、ＰＭＯＳトランジスタＱＰ５、ＱＰ６を備えている。

ＮＡＮＤ回路１８２は、書込み制御信号ＷＥと、遅延回路１８１の出力とを入力とするＮＡＮＤ回路である。ＮＡＮＤ回路１８３は、ＮＡＮＤ回路１８２の出力と、書込み制御信号ＷＥとを入力とするＮＡＮＤ回路である。

ＰＭＯＳトランジスタＱＰ５は、ソースが電源レベルＶｄｄよりも低いレベルであるＶｄｄ−αに接続され、ゲートがＮＡＮＤ回路１８２に接続されている。また、ＰＭＯＳトランジスタＱＰ６は、ソースがＶｄｄレベルに接続され、ゲートがＮＡＮＤ回路１８３に接続されている。また、ＰＭＯＳトランジスタＱＰ５、ＱＰ６のドレインはともに、ライトワード線ドライバ１６０の電源に接続されている。

なお、Ｖｄｄ−αレベルは、ライトワード線がこのレベルに達しても、メモリセルの記憶データが破壊されないレベルに設定される。

（半導体集積回路１００の動作）
次に、図３の動作タイミングダイアグラムを用いて半導体集積回路１００の動作を説明する。

何れのメモリセルへもアクセスが行われない非選択状態では、リードワード線ＲＷＬと、ライトワード線ＷＷＬとはＬｏｗレベルである。この際、メモリセル１１１−１，２、ＮＭＯＳトランジスタＱＮ３、ＱＮ４、ＱＮ６は非導通である。

また、ライトビット線ＷＢＬ１、ＷＢＬ２、ＸＷＢＬ１、ＸＷＢＬ２、及びリードビット線ＲＢＬ１、ＲＢＬ２はプリチャージ回路（図示せず）によって、電源Ｖｄｄレベルに充電されている。また、書込み制御信号ＷＥ、カラムアドレス信号ＣＡ１、ＣＡ２、ＣＡはＬｏｗレベルである。

（書込みサイクル時）
メモリセル１１１への書込みサイクル時は、従来の半導体集積回路とは異なり、リードワード線ＲＷＬや、リードビット線ＲＢＬ１、ＲＢＬ２は動作しない。

先ず、書込み制御信号ＷＥがＨｉｇｈレベルに遷移すると、メモリセル１１１−１，２のＮＭＯＳトランジスタＱＮ３、ＱＮ４が導通する。

ここで例えば、書き込みの対象としてメモリセル１１１−１が選択されたとする。この際、メモリセル１１１−１に対応する書込み回路１４０−１においては、予め、カラムアドレス信号ＣＡ１がＨｉｇｈレベルに遷移しており、入力データＤＩＮのレベルに応じて、ＡＮＤ回路１４１の出力がＨｉｇｈレベルとなる。これにより、ＮＭＯＳトランジスタＱＮ１０が導通して、ライトビット線ＷＢＬ１が電源Ｖｄｄレベルから放電して、接地レベルに遷移する。一方、ライトビット線ＸＷＢＬ１はＶｄｄレベルに維持される。

続いて、ライトワード線ＷＷＬがＨｉｇｈレベルに遷移するが、先ず、電源制御回路１８０において、ＮＡＮＤ回路１８２の出力がＬｏｗレベルに遷移し、ＮＡＮＤ回路１８３の出力がＨｉｇｈレベルになる。この際、ＰＭＯＳトランジスタＱＰ５が導通し、ＰＭＯＳトランジスタＱＰ６は非導通である。したがって、ライトワード線ドライバ１６０の電源レベルは、Ｖｄｄよりも低いＶｄｄ−αレベルとなり、ライトワード線ＷＷＬのＨｉｇｈレベルはＶｄｄ−αレベルとなる。

ライトワード線ＷＷＬがＶｄｄ−αレベルに遷移したことにより、非選択状態のメモリセル１１１−２内のフリップフロップに記憶されるデータに基づき、ライトビット線ＷＢＬ２、ＸＷＢＬ２の何れかが放電される。ライトワード線ＷＷＬをＶｄｄ−αレベルとすることによって、ライトビット線からメモリセル１１１−２への電荷流入が抑えられ、それにより、非選択のメモリセル１１１−２の記憶データ破壊を抑えることが可能になる。

ライトビット線ＷＢＬ２又はＸＷＢＬ２の電位が電源レベルＶｄｄよりも１００ｍＶ程度下がり、センスアンプ１２０−２がライトビット線ＷＢＬ２とＸＷＢＬ２の電位差を増幅できるレベルになると、制御信号ＬＳＥがＨｉｇｈレベルに遷移する。それにより、ライトビット線ＷＢＬ２及びＸＷＢＬ２の何れかが急速に接地レベルに遷移し、増幅が完了する。

続いて、電源制御回路１８０における遅延回路１８１の出力が反転し、ＮＡＮＤ回路１８２の出力がＨｉｇｈレベルに遷移すると、ＰＭＯＳトランジスタＱＰ５が非導通となる。これと同時に、ＮＡＮＤ回路１８３の出力がＬｏｗレベルに遷移して、ＰＭＯＳトランジスタＱＰ６が導通して、ライトワード線ドライバ１６０の電源にＶｄｄレベルが供給される。これにより、ライトワード線ＷＷＬのレベルはＶｄｄ−αレベルから、Ｖｄｄレベルに遷移する。

ライトワード線ＷＷＬのレベルがＶｄｄレベルへと高くなることにより、書込み回路１４０とセンスアンプ１２０とで駆動されているライトビット線ＷＢＬ１、ＷＢＬ２、ライトビット線ＸＷＢＬ１、ＸＷＢＬ２の電位は、急速に、誤動作無くメモリセル１１１−１に対して書き込むことができる。

メモリセル１１１−１への書込みが完了すると、書込み制御信号ＷＥがＬｏｗレベルに遷移し、ライトワード線ＷＷＬがＬｏｗレベルに遷移した後、ライトビット線ＷＢＬ１、ＷＢＬ２とライトビット線ＸＷＢＬ１、ＸＷＢＬ２は、プリチャージ回路（図示せず）によって、電源Ｖｄｄレベルに充電される。

（読出しサイクル時）
一方、メモリセル１１１からの読出しサイクル時の動作は、従来の半導体集積回路と同様である。即ち、リードワード線ＲＷＬがＨｉｇｈレベルに遷移して、リードビット線ＲＢＬ１、ＲＢＬ２にメモリセル１１１−１，２データを読出し、出力ＤＯ１，ＤＯ２の何れかを、カラムアドレス信号ＣＡの値に従って、マルチプレクサ１７０が外部へ出力する。

また、制御信号ＬＳＥがＬｏｗレベルに設定され、これにより、センスアンプ１２０は読出し時には動作しない。その結果、消費電力を抑えることが可能になる。

半導体集積回路１００の特徴をまとめると次の通りである。

（１）半導体集積回路１００では、書込み時に、読み出し動作を先行して行なう必要がない。それゆえ、ライトワード線がＨｉｇｈレベルに遷移した時の非選択メモリセルのデータ破壊を抑えつつ、サイクルタイムを高速化できる。

即ち、本実施形態では、ライトワード線のＨｉｇｈレベルの電位を、初めは電源Ｖｄｄよりも低いＶｄｄ−αとすることで、同一ワード線上に接続された非選択メモリセルのデータ破壊を防ぎながら、ライトビット線を放電する。そして、それをセンスアンプで増幅し、その後、ライトワード線の電位をより高いＶｄｄレベルに遷移させる。これより、メモリセルへ急速にデータを書き戻すことができる。

ライトワード線のレベルをＶｄｄ−αと、低くすることにより、Ｖｄｄレベルである場合に比べてビット線の放電速度が遅くなる。しかし、従来の半導体集積回路の構成では読出し時にリードビット線のレベルが１／２Ｖｄｄまで下がらないと、リードビット線につながるインバータの出力が確定しない（図５を参照）。これに対して、本実施形態では、センスアンプで差動増幅することにより、ライトビット線のレベルがＶｄｄレベルから１００ｍＶ程度下がるだけで、データを確定することができる（図３を参照）。

例えば、電源Ｖｄｄが１．０Ｖの時に、従来の半導体集積回路のメモリセルがリードビット線を放電する能力が１０μＡで、半導体集積回路１００のメモリセルがライトビット線を放電する能力が５μＡであるとする。この場合、リードビット線とライトビット線の配線容量が同じであれば、従来の半導体集積回路が０．５Ｖまでリードビット線を放電する時間（図５のｔ２）と、半導体集積回路１００が０．９Ｖまでライトビット線を放電する時間（図３のｔ１）とを比べると、半導体集積回路１００の方が２．５倍速い。すなわち、半導体集積回路１００ではサイクルタイムを高速化できる。

さらに、従来の半導体集積回路は、リードビット線の放電後、データをラッチしてから書込み動作を開始し、そしてライトビット線を駆動して書込みを行う時間（図５のｔ３）が必要である。これに対して、半導体集積回路１００では、ライトビット線のレベルは確定しており、ライトワード線のレベルを上げるのみで書込みを行うことができ、サイクルタイムを高速化できる。

（２）従来の半導体集積回路では、書込み時にも、リードワード線、及びリードビット線を充放電する必要がある。これに対して、半導体集積回路１００では、書込み時には、リードワード線、及びリードビット線を動作させる必要が無く、消費電力を低減できる。

（３）従来の半導体集積回路では、メモリセルアレイを構成するメモリセル列毎に、ラッチ回路とマルチプレクサ回路を配置する必要があり、面積が増大する。これに対して、半導体集積回路１００では、各列にはセンスアンプのみの配置でよく、面積増加を抑制することができる。従来の半導体集積回路のラッチ回路は一般的には、フリップフロップとトランスファゲートで構成され、半導体集積回路１００のセンスアンプと同等の面積であり、マルチプレクサの面積分を省略できる。

以上のように本実施形態によれば、上記の（１）〜（３）に記述した効果を得ることができ、その実用的効果は大きい。

なお、本発明はメモリセルの構成を上記の例に制限するものでは無い。例えば６トランジスタ構成のメモリセルにも適用できる。

また、各構成要素は論理的に可能な範囲で種々組み合わせてもよい。

本発明に係る半導体集積回路は、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制することが可能になるという効果を有し、フリップフロップ型メモリセルを備えた半導体集積回路等として有用である。

本発明の実施形態に係る半導体集積回路１００の構成を示すブロック図である。 電源制御回路１８０の構成を示すブロック図である。 半導体集積回路１００の動作タイミングダイアグラムである。 従来の半導体集積回路の構成を示すブロック図である。 従来の半導体集積回路の動作タイミングダイアグラムである。

符号の説明

１００ 半導体集積回路
１１０ メモリセルアレイ
１１１ メモリセル
１２０ センスアンプ
１３０ インバータ
１４０ 書込み回路
１４１ ＡＮＤ回路
１４２ ＡＮＤ回路
１５０ リードワード線ドライバ
１６０ ライトワード線ドライバ
１７０ マルチプレクサ
１８０ 電源制御回路
１８１ 遅延回路
１８２ ＮＡＮＤ回路
１８３ ＮＡＮＤ回路
ＲＷＬ リードワード線
ＷＷＬ ライトワード線
ＷＥ 書込み制御信号
ＤＩＮ 入力データ
ＬＳＥ 制御信号
ＤＯＵＴ 出力データ
ＱＮ１〜ＱＮ１１ ＮＭＯＳトランジスタ
ＱＰ１〜ＱＰ６ ＰＭＯＳトランジスタ
ＣＡ、ＣＡ１、ＣＡ２ カラムアドレス信号
ＤＯ１、ＤＯ２ 出力
ＷＢＬ１、ＷＢＬ２ ライトビット線
ＸＷＢＬ１、ＸＷＢＬ２ ライトビット線

Claims (3)

1. 行列状に配置された複数のメモリセルと、
   前記複数のメモリセルの行毎に対応して配線された複数のワード線と、
   前記複数のメモリセルの列毎に対応して配線された複数のビット線対と、
   それぞれのビット線対に対応して設けられており、対応するビット線対のビット線同士の電位差を増幅する複数のセンスアンプと、
   前記複数のメモリセルの行毎に対応して配置され、対応する行のワード線を駆動する複数のワード線ドライバと、
   を備え、
   それぞれのメモリセルは、データを記憶する一対の記憶ノードを有するフリップフロップと２つのアクセストランジスタとを含み、
   前記２つのアクセストランジスタは、それぞれのゲートがともに対応するワード線と接続され、それぞれのドレインが対応するビット線対のそれぞれ異なるビット線に接続され、それぞれのソースが前記一対の記憶ノードのそれぞれ異なる記憶ノードに接続され、
   それぞれのワード線ドライバは、前記ワード線の電位を、書き込みサイクル開始後の所定期間である第１の期間は、前記第１の期間後の所定期間である第２の期間よりも低い電位で駆動し、
   それぞれのセンスアンプは、前記第１の期間に、対応するビット線対のビット線同士の電位差を増幅することを特徴とする半導体集積回路。
2. 請求項１の半導体集積回路であって、
   前記ワード線ドライバの電源に接続された電源制御回路をさらに有し、
   選択されたワード線の電位は、前記電源制御回路によって制御されることを特徴とする半導体集積回路。
3. 請求項１の半導体集積回路であって、
   前記メモリセルの読み出し時には、前記複数のセンスアンプは動作しないことを特徴とする半導体集積回路。

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