JPH11261017A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11261017A JPH11261017A JP6509598A JP6509598A JPH11261017A JP H11261017 A JPH11261017 A JP H11261017A JP 6509598 A JP6509598 A JP 6509598A JP 6509598 A JP6509598 A JP 6509598A JP H11261017 A JPH11261017 A JP H11261017A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000015654 memory Effects 0.000 claims abstract description 218
- 230000000295 complement effect Effects 0.000 claims abstract description 61
- 239000003990 capacitor Substances 0.000 claims description 29
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 26
- 239000000872 buffer Substances 0.000 description 13
- 230000004044 response Effects 0.000 description 12
- 230000007257 malfunction Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 102200017208 rs1555451582 Human genes 0.000 description 1
- 102200102378 rs387906638 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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Abstract
(57)【要約】
【課題】 隣接するビット線の寄生容量を介した影響を
低減してより高速のマルチポートメモリを実現するこ
と。 【解決手段】 複数のメモリセル11,12A-15A,12B-15Bを
配列したメモリセルアレイと、メモリセルアレイの各メ
モリセル内に列方向に伸びる少なくとも相補のライトデ
ータ線31A,32A;31B,32B とリードデータ線33A,33B の組
を有するビット線群とを備える半導体記憶装置であっ
て、リードデータ線33A,33B を挟むように相補のライト
データ線31A,32A;31B,32B が配置されている。
低減してより高速のマルチポートメモリを実現するこ
と。 【解決手段】 複数のメモリセル11,12A-15A,12B-15Bを
配列したメモリセルアレイと、メモリセルアレイの各メ
モリセル内に列方向に伸びる少なくとも相補のライトデ
ータ線31A,32A;31B,32B とリードデータ線33A,33B の組
を有するビット線群とを備える半導体記憶装置であっ
て、リードデータ線33A,33B を挟むように相補のライト
データ線31A,32A;31B,32B が配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にメモリセル内に列方向に伸びる複数のビット
線群を有し、異なるメモリセルを並行してアクセスでき
るマルチポートメモリに関する。
関し、特にメモリセル内に列方向に伸びる複数のビット
線群を有し、異なるメモリセルを並行してアクセスでき
るマルチポートメモリに関する。
【０００２】
【従来の技術】異なるメモリセルに並行してアクセスで
きるマルチポートメモリと呼ばれる半導体記憶装置（メ
モリ）がある。異なるメモリセルに並行してアクセスす
る方式としては、アドレス信号の入力ポートとデータ信
号の入出力ポートを２組有し、異なるメモリセルに対し
てそれぞれ書込み又は読み出し、又は書込みと読み出し
が並行して行える方式や、１組のポートは書込み専用
で、他の組のポートは読み出し専用である方式や、１組
のポートは書込み及び読み出しが可能で、他の組のポー
トは読み出し専用である方式など各種ある。この場合、
同一メモリセルに同時にアクセスすることは禁止されて
いる。また、アドレス信号の入力ポートは１個である
が、書き込んだデータを同時に読み出すことが並行して
行える方式などもある。いずれの方式も、メモリセル内
に列方向に伸びるビット線が複数の独立した群になって
いる。アドレス信号の入力ポートとデータ信号の入出力
ポートを２組有し、異なるメモリセルに対してそれぞれ
書込み又は読み出し、又は書込みと読み出しが並行して
行える方式を例として従来のマルチポートメモリを説明
する。
きるマルチポートメモリと呼ばれる半導体記憶装置（メ
モリ）がある。異なるメモリセルに並行してアクセスす
る方式としては、アドレス信号の入力ポートとデータ信
号の入出力ポートを２組有し、異なるメモリセルに対し
てそれぞれ書込み又は読み出し、又は書込みと読み出し
が並行して行える方式や、１組のポートは書込み専用
で、他の組のポートは読み出し専用である方式や、１組
のポートは書込み及び読み出しが可能で、他の組のポー
トは読み出し専用である方式など各種ある。この場合、
同一メモリセルに同時にアクセスすることは禁止されて
いる。また、アドレス信号の入力ポートは１個である
が、書き込んだデータを同時に読み出すことが並行して
行える方式などもある。いずれの方式も、メモリセル内
に列方向に伸びるビット線が複数の独立した群になって
いる。アドレス信号の入力ポートとデータ信号の入出力
ポートを２組有し、異なるメモリセルに対してそれぞれ
書込み又は読み出し、又は書込みと読み出しが並行して
行える方式を例として従来のマルチポートメモリを説明
する。
【０００３】図１は、従来のマルチポートメモリのデコ
ーダ部の構成を示すブロック図である。図１に示すよう
に、第１のメモリセル位置を示すアドレスＡがＡポート
アドレスバッファ１Ａに入力され、アドレスＡで示され
た第１のメモリセル位置へ書き込む又はそこから読み出
すデータがＡポートデータバッファ２Ａで入出力され
る。同様に、第２のメモリセル位置を示すアドレスＢが
Ｂポートアドレスバッファ１Ｂに入力され、アドレスＢ
で示された第２のメモリセル位置へ書き込む又はそこか
ら読み出すデータがＢポートデータバッファ２Ｂで入出
力される。図示は省略してあるが、書込み時にＡ、Ｂポ
ートデータバッファ２Ａ、２Ｂに入力されたデータはラ
イトアンプに供給され、読み出し時にメモリセルからセ
ンスアンプを介して読み出されたデータはＡ、Ｂポート
データバッファ２Ａ、２Ｂから出力される。
ーダ部の構成を示すブロック図である。図１に示すよう
に、第１のメモリセル位置を示すアドレスＡがＡポート
アドレスバッファ１Ａに入力され、アドレスＡで示され
た第１のメモリセル位置へ書き込む又はそこから読み出
すデータがＡポートデータバッファ２Ａで入出力され
る。同様に、第２のメモリセル位置を示すアドレスＢが
Ｂポートアドレスバッファ１Ｂに入力され、アドレスＢ
で示された第２のメモリセル位置へ書き込む又はそこか
ら読み出すデータがＢポートデータバッファ２Ｂで入出
力される。図示は省略してあるが、書込み時にＡ、Ｂポ
ートデータバッファ２Ａ、２Ｂに入力されたデータはラ
イトアンプに供給され、読み出し時にメモリセルからセ
ンスアンプを介して読み出されたデータはＡ、Ｂポート
データバッファ２Ａ、２Ｂから出力される。
【０００４】Ａポートアドレスバッファ１Ａに入力され
たアドレスＡは、アクセス位置の行を示す部分がＡポー
トロウデコーダ３Ａに供給され、列を示す部分がＡポー
トコラムデコーダ４Ａに供給される。同様に、Ｂポート
アドレスバッファ１Ｂに入力されたアドレスＢは、アク
セス位置の行を示す部分がＢポートロウデコーダ３Ｂに
供給され、列を示す部分がＢポートコラムデコーダ４Ｂ
に供給される。Ａポートロウデコーダ３ＡとＢポートロ
ウデコーダ３Ｂは、それぞれ供給されたアドレスをデコ
ードしてアクセスする行のワード線を活性化する。この
従来例では、図示していない制御信号でアドレスＡ、Ｂ
で示すメモリセルへのアクセスがそれぞれ書込みか読み
出しかが指示され、その指示に応じてＡポートロウデコ
ーダ３ＡとＢポートロウデコーダ３Ｂは、それぞれ読み
出し用のワード線又は書込み用ワード線を活性化する。
Ａポートコラムデコーダ４ＡとＢポートコラムデコーダ
４Ｂは、それぞれ供給されたアドレスをデコードしてア
クセスする列のライトアンプ又はセンスアンプを活性化
する。ライトアンプとセンスアンプのいずれを活性化す
るかは、上記の制御信号で指示される。
たアドレスＡは、アクセス位置の行を示す部分がＡポー
トロウデコーダ３Ａに供給され、列を示す部分がＡポー
トコラムデコーダ４Ａに供給される。同様に、Ｂポート
アドレスバッファ１Ｂに入力されたアドレスＢは、アク
セス位置の行を示す部分がＢポートロウデコーダ３Ｂに
供給され、列を示す部分がＢポートコラムデコーダ４Ｂ
に供給される。Ａポートロウデコーダ３ＡとＢポートロ
ウデコーダ３Ｂは、それぞれ供給されたアドレスをデコ
ードしてアクセスする行のワード線を活性化する。この
従来例では、図示していない制御信号でアドレスＡ、Ｂ
で示すメモリセルへのアクセスがそれぞれ書込みか読み
出しかが指示され、その指示に応じてＡポートロウデコ
ーダ３ＡとＢポートロウデコーダ３Ｂは、それぞれ読み
出し用のワード線又は書込み用ワード線を活性化する。
Ａポートコラムデコーダ４ＡとＢポートコラムデコーダ
４Ｂは、それぞれ供給されたアドレスをデコードしてア
クセスする列のライトアンプ又はセンスアンプを活性化
する。ライトアンプとセンスアンプのいずれを活性化す
るかは、上記の制御信号で指示される。
【０００５】図２は、従来のマルチポートメモリのメモ
リセルの構成と配線を示す図である。各メモリセルは記
憶素子としフリップ・フロップ（ＦＦ）１１と複数のＮ
ＭＯＳＦＥＴ１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂを有し、
メモリセル部では、このようなメモリセルがアレイ状に
配列されており、横方向を行、縦方向を列と称する。行
毎にワード線群が、列毎にビット線群が設けられてい
る。図２の（１）に示すように、各行には、Ａポートか
らの読み出しアクセスに応じてメモリセルから読み出し
を行うためのワード線（ＷＬＲＡ）２１Ａと、Ｂポート
からの読み出しアクセスに応じて読み出しを行うための
ワード線（ＷＬＲＢ）２１Ｂと、Ａポートからの書込み
アクセスに応じて書込みを行うためのワード線（ＷＬＷ
Ａ）２２Ａと、Ｂポートからの書込みアクセスに応じて
書込みを行うためのワード線（ＷＬＷＢ）２２Ｂの４本
のワード線が設けられている。また、各列には、Ａポー
トからの読み出しアクセスに応じてメモリセルから読み
出したデータが出力されるリードデータ線（ＲＡ）３３
Ａと、Ｂポートからの読み出しアクセスに応じて読み出
したデータが出力されるリードデータ線（ＲＢ）３３Ｂ
と、Ａポートからの書込みアクセスに応じて書込みデー
タに対応した状態になる相補のライトデータ線（ＷＡ、
ＸＷＡ）３１Ａ、３２Ａと、Ｂポートからの書込みアク
セスに応じて書込みデータに対応した状態になる相補の
ライトデータ線（ＷＢ、ＸＷＢ）３１Ｂ、３２Ｂの６本
のビット線が設けられている。
リセルの構成と配線を示す図である。各メモリセルは記
憶素子としフリップ・フロップ（ＦＦ）１１と複数のＮ
ＭＯＳＦＥＴ１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂを有し、
メモリセル部では、このようなメモリセルがアレイ状に
配列されており、横方向を行、縦方向を列と称する。行
毎にワード線群が、列毎にビット線群が設けられてい
る。図２の（１）に示すように、各行には、Ａポートか
らの読み出しアクセスに応じてメモリセルから読み出し
を行うためのワード線（ＷＬＲＡ）２１Ａと、Ｂポート
からの読み出しアクセスに応じて読み出しを行うための
ワード線（ＷＬＲＢ）２１Ｂと、Ａポートからの書込み
アクセスに応じて書込みを行うためのワード線（ＷＬＷ
Ａ）２２Ａと、Ｂポートからの書込みアクセスに応じて
書込みを行うためのワード線（ＷＬＷＢ）２２Ｂの４本
のワード線が設けられている。また、各列には、Ａポー
トからの読み出しアクセスに応じてメモリセルから読み
出したデータが出力されるリードデータ線（ＲＡ）３３
Ａと、Ｂポートからの読み出しアクセスに応じて読み出
したデータが出力されるリードデータ線（ＲＢ）３３Ｂ
と、Ａポートからの書込みアクセスに応じて書込みデー
タに対応した状態になる相補のライトデータ線（ＷＡ、
ＸＷＡ）３１Ａ、３２Ａと、Ｂポートからの書込みアク
セスに応じて書込みデータに対応した状態になる相補の
ライトデータ線（ＷＢ、ＸＷＢ）３１Ｂ、３２Ｂの６本
のビット線が設けられている。
【０００６】ＦＦ１１は２つの状態を取りえ、一方の端
子が「高（Ｈ）」の時には他方の端子は「低（Ｌ）」に
なるので、２つの状態を２つの論理値に対応させる。Ａ
ポートからの書込みアクセスに応じてメモリセルにデー
タを書き込む時には、ライトアンプによりライトデータ
線３１Ａ、３２Ａを書込みデータに応じた状態、例え
ば、ライトデータ線３１ＡがＨで３２ＡがＬの状態にし
た後、ワード線２２Ａを活性化する。これにより、ＮＭ
ＯＳＦＥＴ１２Ａと１３Ａがオンして、メモリセル１１
のＦＦが書込みデータに応じた状態になる。
子が「高（Ｈ）」の時には他方の端子は「低（Ｌ）」に
なるので、２つの状態を２つの論理値に対応させる。Ａ
ポートからの書込みアクセスに応じてメモリセルにデー
タを書き込む時には、ライトアンプによりライトデータ
線３１Ａ、３２Ａを書込みデータに応じた状態、例え
ば、ライトデータ線３１ＡがＨで３２ＡがＬの状態にし
た後、ワード線２２Ａを活性化する。これにより、ＮＭ
ＯＳＦＥＴ１２Ａと１３Ａがオンして、メモリセル１１
のＦＦが書込みデータに応じた状態になる。
【０００７】Ａポートからの読み出しアクセスに応じて
メモリセル１１からデータを読み出す時には、ワード線
２１Ａを活性化する。これにより、ＮＭＯＳＦＥＴ１５
Ａがオンする。ＮＭＯＳＦＥＴ１４Ａは、メモリセルの
ＦＦ１１が記憶している状態に応じてオン又はオフして
おり、オンしていればリードデータ線３３Ａは接地され
て「Ｌ」になるが、オフの場合には中間レベルのままで
ある。この差をセンスアンプで検出する。
メモリセル１１からデータを読み出す時には、ワード線
２１Ａを活性化する。これにより、ＮＭＯＳＦＥＴ１５
Ａがオンする。ＮＭＯＳＦＥＴ１４Ａは、メモリセルの
ＦＦ１１が記憶している状態に応じてオン又はオフして
おり、オンしていればリードデータ線３３Ａは接地され
て「Ｌ」になるが、オフの場合には中間レベルのままで
ある。この差をセンスアンプで検出する。
【０００８】各メモリセル毎に設けられるＮＭＯＳＦＥ
Ｔ１４Ａ、１５Ａの駆動能力を大きくすることは難し
く、記憶されているデータによりリードデータ線３３Ａ
に生じる電位の差を短時間で大きくすることは難しい。
そのため、読み出しアクセスにおいては、リードデータ
線３３Ａの電位が少し変化するとセンスアンプで増幅し
ている。
Ｔ１４Ａ、１５Ａの駆動能力を大きくすることは難し
く、記憶されているデータによりリードデータ線３３Ａ
に生じる電位の差を短時間で大きくすることは難しい。
そのため、読み出しアクセスにおいては、リードデータ
線３３Ａの電位が少し変化するとセンスアンプで増幅し
ている。
【０００９】Ｂポートからのアクセスに応じてメモリセ
ル１１にデータを書き込む時及び読み出す時も同様であ
る。ただし、ＮＭＯＳＦＥＴ１４Ａと１４Ｂには、それ
ぞれメモリセルのＦＦ１１の相補の信号が印加されるた
め、リードデータ線３３Ａと３３Ｂに読み出されるデー
タは逆であり、センスアンプの後で一方を反転してデー
タを揃えている。このようなことを行うのは、メモリセ
ルのＦＦ１１に接続される負荷のバランスをとるためで
ある。
ル１１にデータを書き込む時及び読み出す時も同様であ
る。ただし、ＮＭＯＳＦＥＴ１４Ａと１４Ｂには、それ
ぞれメモリセルのＦＦ１１の相補の信号が印加されるた
め、リードデータ線３３Ａと３３Ｂに読み出されるデー
タは逆であり、センスアンプの後で一方を反転してデー
タを揃えている。このようなことを行うのは、メモリセ
ルのＦＦ１１に接続される負荷のバランスをとるためで
ある。
【００１０】この従来例では、アドレスＡとＢに対する
ポートが２組あり、アドレスＡとＢに対する読み出しと
書込みのためのワード線とビット線の組がそれぞれ設け
られているので、ＡポートとＢポートからそれぞれデー
タの書込みと読み出しが独立に並行して行える。例え
ば、同一の行又は同一の列の２つのメモリセルに対して
並行して読み出し、書込み、又は読み出しと書込みが行
える。但し、同一のメモリセルに対して同時にアクセス
することは禁止されている。
ポートが２組あり、アドレスＡとＢに対する読み出しと
書込みのためのワード線とビット線の組がそれぞれ設け
られているので、ＡポートとＢポートからそれぞれデー
タの書込みと読み出しが独立に並行して行える。例え
ば、同一の行又は同一の列の２つのメモリセルに対して
並行して読み出し、書込み、又は読み出しと書込みが行
える。但し、同一のメモリセルに対して同時にアクセス
することは禁止されている。
【００１１】図２の（２）は、図２の（１）のＸ−Ｘ’
断面でのビット線層の配列を示す図である。このビット
線層の上又は下にワード線層が設けられ、その下にメモ
リセルを構成するＮＭＯＳＦＥＴが形成される。参照番
号１６は絶縁層である。図示のように、両側にＶＳＳ電
源線３４が配置され、その間にライトデータ線（ＷＡ）
３１Ａ、ライトデータ線（ＷＢ）３１Ｂ、リードデータ
線（ＲＡ）３３Ａ、リードデータ線（ＲＢ）３３Ｂ、ラ
イトデータ線（ＸＷＢ）３２Ｂ、ライトデータ線（ＸＷ
Ａ）３２Ａの順でビット線が配置される。このような配
置は、バルクレイアウトのしやすさから決められたもの
である。
断面でのビット線層の配列を示す図である。このビット
線層の上又は下にワード線層が設けられ、その下にメモ
リセルを構成するＮＭＯＳＦＥＴが形成される。参照番
号１６は絶縁層である。図示のように、両側にＶＳＳ電
源線３４が配置され、その間にライトデータ線（ＷＡ）
３１Ａ、ライトデータ線（ＷＢ）３１Ｂ、リードデータ
線（ＲＡ）３３Ａ、リードデータ線（ＲＢ）３３Ｂ、ラ
イトデータ線（ＸＷＢ）３２Ｂ、ライトデータ線（ＸＷ
Ａ）３２Ａの順でビット線が配置される。このような配
置は、バルクレイアウトのしやすさから決められたもの
である。
【００１２】
【発明が解決しようとする課題】図２のような配列で
は、隣接するビット線間に寄生容量が生じる。特に、近
年マルチポートメモリの容量が大きくなり、この寄生容
量が増大して、その影響が無視できなくなってきた。例
えば、Ａポートからある列のメモリセルに読み出しアク
セスを行うのと並行してＢポートから同じ列のメモリセ
ルに書込みアクセスを行う場合を考えてみる。Ａポート
からのアクセスとＢポートからのアクセスは全く独立し
ており、クロックも別にできる。リードデータ線（Ｒ
Ａ）３３Ａの電位は、アクセスしたメモリセルのデータ
に応じて変化しようとする。この時に、Ｂポートからの
書込みアクセスのため、データに応じてライトデータ線
（ＷＢ）３１Ｂと（ＸＷＢ）３２Ｂの一方が「Ｈ」に他
方が「Ｌ」に大きな振幅で変化すると、リードデータ線
（ＲＡ）３３Ａの電位は、隣接するライトデータ線（Ｗ
Ｂ）３１Ｂとの間の寄生容量を介して影響を受ける。上
記のように、リードデータ線（ＲＡ）３３Ａの少しの電
位変化がセンスアンプで増幅されるが、この直前にライ
トデータ線（ＷＢ）３１Ｂの電位が変化すると、リード
データ線（ＲＡ）３３Ａの電位変化が逆転することがあ
り、読み出しデータと異なる方向に増幅され、異なるデ
ータが出力されるという誤動作を生じる。
は、隣接するビット線間に寄生容量が生じる。特に、近
年マルチポートメモリの容量が大きくなり、この寄生容
量が増大して、その影響が無視できなくなってきた。例
えば、Ａポートからある列のメモリセルに読み出しアク
セスを行うのと並行してＢポートから同じ列のメモリセ
ルに書込みアクセスを行う場合を考えてみる。Ａポート
からのアクセスとＢポートからのアクセスは全く独立し
ており、クロックも別にできる。リードデータ線（Ｒ
Ａ）３３Ａの電位は、アクセスしたメモリセルのデータ
に応じて変化しようとする。この時に、Ｂポートからの
書込みアクセスのため、データに応じてライトデータ線
（ＷＢ）３１Ｂと（ＸＷＢ）３２Ｂの一方が「Ｈ」に他
方が「Ｌ」に大きな振幅で変化すると、リードデータ線
（ＲＡ）３３Ａの電位は、隣接するライトデータ線（Ｗ
Ｂ）３１Ｂとの間の寄生容量を介して影響を受ける。上
記のように、リードデータ線（ＲＡ）３３Ａの少しの電
位変化がセンスアンプで増幅されるが、この直前にライ
トデータ線（ＷＢ）３１Ｂの電位が変化すると、リード
データ線（ＲＡ）３３Ａの電位変化が逆転することがあ
り、読み出しデータと異なる方向に増幅され、異なるデ
ータが出力されるという誤動作を生じる。
【００１３】また、Ａポートからある列のメモリセルに
読み出しアクセスを行うのと並行してＢポートから同じ
列のメモリセルに読み出しアクセスを行う場合、リード
データ線（ＲＡ）３３Ａの電位は、アクセスしたメモリ
セルのデータに応じて変化し、少し変化した時点でセン
スアンプで増幅される。ワード線（ＷＬＲＡ）２１Ａが
活性化されている間、リードデータ線（ＲＡ）３３Ａの
電位はデータに応じて変化し続ける。この間にＢポート
からの読み出しアクセスが行われ、リードデータ線（Ｒ
Ｂ）３３Ｂの電位が記憶されているデータに応じて変化
した場合、リードデータ線（ＲＢ）３３Ｂの電位は、隣
接しているリードデータ線（ＲＡ）３３Ａの電位の変化
の影響を受け、誤動作を生じることがある。
読み出しアクセスを行うのと並行してＢポートから同じ
列のメモリセルに読み出しアクセスを行う場合、リード
データ線（ＲＡ）３３Ａの電位は、アクセスしたメモリ
セルのデータに応じて変化し、少し変化した時点でセン
スアンプで増幅される。ワード線（ＷＬＲＡ）２１Ａが
活性化されている間、リードデータ線（ＲＡ）３３Ａの
電位はデータに応じて変化し続ける。この間にＢポート
からの読み出しアクセスが行われ、リードデータ線（Ｒ
Ｂ）３３Ｂの電位が記憶されているデータに応じて変化
した場合、リードデータ線（ＲＢ）３３Ｂの電位は、隣
接しているリードデータ線（ＲＡ）３３Ａの電位の変化
の影響を受け、誤動作を生じることがある。
【００１４】上記のような問題は、メモリの速度が遅
く、メモリセルからのデータの読み出しによりリードデ
ータ線の電位が十分に変化した後にセンスアンプを動作
させて増幅を行うならば、隣接するビット線（ライトデ
ータ線又はリードデータ線）の寄生容量を介した影響は
小さくあまり問題にならかかった。しかし、近年マルチ
ポートメモリの動作速度、特に読み出し速度の高速化が
要求されており、動作速度を向上する上でこのような寄
生容量の影響が無視できなくなってきた。
く、メモリセルからのデータの読み出しによりリードデ
ータ線の電位が十分に変化した後にセンスアンプを動作
させて増幅を行うならば、隣接するビット線（ライトデ
ータ線又はリードデータ線）の寄生容量を介した影響は
小さくあまり問題にならかかった。しかし、近年マルチ
ポートメモリの動作速度、特に読み出し速度の高速化が
要求されており、動作速度を向上する上でこのような寄
生容量の影響が無視できなくなってきた。
【００１５】また、図２のメモリセルはフリップ・フロ
ップ（ＦＦ）で構成されるが、このようなメモリセルは
電源を切ると記憶データも消去される揮発性である。並
行してアクセスが行えるマルチポートメモリについて
も、動作速度が速く、構成が簡単な不揮発性のものが求
められている。本発明は、上記のような問題を解決する
と共に新たな要求に答えるためのもので、第１の目的
は、隣接するビット線の寄生容量を介した影響を低減し
てより高速のマルチポートメモリを実現することであ
り、第２の目的は、動作速度が速く、構成が簡単な不揮
発性のマルチポートメモリを実現することである。
ップ（ＦＦ）で構成されるが、このようなメモリセルは
電源を切ると記憶データも消去される揮発性である。並
行してアクセスが行えるマルチポートメモリについて
も、動作速度が速く、構成が簡単な不揮発性のものが求
められている。本発明は、上記のような問題を解決する
と共に新たな要求に答えるためのもので、第１の目的
は、隣接するビット線の寄生容量を介した影響を低減し
てより高速のマルチポートメモリを実現することであ
り、第２の目的は、動作速度が速く、構成が簡単な不揮
発性のマルチポートメモリを実現することである。
【００１６】
【課題を解決するための手段】本発明の第１の態様の半
導体記憶装置は、相補のライトデータ線とリードデータ
線とを有するもので、上記の第１の目的を実現するた
め、リードデータ線を相補のライトデータ線で挟んだ配
置とする。すなわち、本発明の第１の態様の半導体記憶
装置は、複数のメモリセルを配列したメモリセルアレイ
と、メモリセルアレイの各メモリセル内に列方向に伸び
る少なくとも相補のライトデータ線とリードデータ線の
組を有するビット線群とを備える半導体記憶装置であっ
て、リードデータ線を挟むように相補のライトデータ線
が配置されていることを特徴とする。
導体記憶装置は、相補のライトデータ線とリードデータ
線とを有するもので、上記の第１の目的を実現するた
め、リードデータ線を相補のライトデータ線で挟んだ配
置とする。すなわち、本発明の第１の態様の半導体記憶
装置は、複数のメモリセルを配列したメモリセルアレイ
と、メモリセルアレイの各メモリセル内に列方向に伸び
る少なくとも相補のライトデータ線とリードデータ線の
組を有するビット線群とを備える半導体記憶装置であっ
て、リードデータ線を挟むように相補のライトデータ線
が配置されていることを特徴とする。
【００１７】本発明の第１の態様は、ポートが２個で、
一方のポートが書込み専用の第１ポートで他方のポート
が読み出し専用の第２ポートで、ビット線群が第１ポー
トに対応した相補のライトデータ線と第２ポートに対応
したリードデータ線を有する半導体記憶装置（メモリ）
にも適用できる。その場合、相補のライトデータ線がシ
ールド線として機能して、リードデータ線への雑音の影
響を低減する。第１ポートと第２ポートで同じ列にアク
セスする場合、メモリセルのデータがリードデータ線に
読み出されるのと同時に相補のライトデータ線の電位が
変化することが起こり得るが、相補のライトデータ線の
電位は一方が「Ｈ」に他方が「Ｌ」に変化するためリー
ドデータ線への影響は相殺され、影響が低減される。
一方のポートが書込み専用の第１ポートで他方のポート
が読み出し専用の第２ポートで、ビット線群が第１ポー
トに対応した相補のライトデータ線と第２ポートに対応
したリードデータ線を有する半導体記憶装置（メモリ）
にも適用できる。その場合、相補のライトデータ線がシ
ールド線として機能して、リードデータ線への雑音の影
響を低減する。第１ポートと第２ポートで同じ列にアク
セスする場合、メモリセルのデータがリードデータ線に
読み出されるのと同時に相補のライトデータ線の電位が
変化することが起こり得るが、相補のライトデータ線の
電位は一方が「Ｈ」に他方が「Ｌ」に変化するためリー
ドデータ線への影響は相殺され、影響が低減される。
【００１８】また、本発明の第１の態様は、図２に示し
たポートが２個で、相補のライトデータ線とリードデー
タ線のビット線群を２組有するメモリにも当然適用でき
る。この場合には、組毎にリードデータ線を挟むように
相補のライトデータ線を配置する。この場合には、同じ
組のライトデータ線とリードデータ線が同時に使用され
ることはなく、リードデータ線の電位がメモリセルのデ
ータに応じて変化する場合には、両側のライトデータ線
の電位は、例えば「Ｈ」と「Ｌ」又は中間レベルなどに
固定されるので、両側のライトデータ線はシールド線と
して働き、リードデータ線への雑音の影響を低減する。
なお、一方のポートのみに対応して相補のライトデータ
線とリードデータ線が設けられている場合には、一方の
みに適用すればよい。
たポートが２個で、相補のライトデータ線とリードデー
タ線のビット線群を２組有するメモリにも当然適用でき
る。この場合には、組毎にリードデータ線を挟むように
相補のライトデータ線を配置する。この場合には、同じ
組のライトデータ線とリードデータ線が同時に使用され
ることはなく、リードデータ線の電位がメモリセルのデ
ータに応じて変化する場合には、両側のライトデータ線
の電位は、例えば「Ｈ」と「Ｌ」又は中間レベルなどに
固定されるので、両側のライトデータ線はシールド線と
して働き、リードデータ線への雑音の影響を低減する。
なお、一方のポートのみに対応して相補のライトデータ
線とリードデータ線が設けられている場合には、一方の
みに適用すればよい。
【００１９】本発明の第２の態様の半導体記憶装置は、
並行して使用される複数組のビット線群を備えるもの
で、上記第２の目的を実現するため、ビット線群を各組
毎に分離するように電源線を配置する。すなわち、本発
明の第２の態様の半導体記憶装置は、複数のメモリセル
を配列したメモリセルアレイと、メモリセルアレイの各
メモリセル内に列方向に伸びる複数組のビット線群とを
備える半導体記憶装置であって、ビット線群を各組毎に
分離するように設けられた電源線を備えることを特徴と
する。
並行して使用される複数組のビット線群を備えるもの
で、上記第２の目的を実現するため、ビット線群を各組
毎に分離するように電源線を配置する。すなわち、本発
明の第２の態様の半導体記憶装置は、複数のメモリセル
を配列したメモリセルアレイと、メモリセルアレイの各
メモリセル内に列方向に伸びる複数組のビット線群とを
備える半導体記憶装置であって、ビット線群を各組毎に
分離するように設けられた電源線を備えることを特徴と
する。
【００２０】本発明の第２の態様によれば、ビット線は
ポートに対応した群毎に電源線で分離されるため、電源
線がシールドとして働き、異なるポートのアクセスによ
るビット線の電位の変化が遮断されるので、雑音が低下
して誤動作が防止できる。更に、リードデータ線の上下
の少なくとも一方にシールドとして機能する電源配線を
設けることが望ましい。
ポートに対応した群毎に電源線で分離されるため、電源
線がシールドとして働き、異なるポートのアクセスによ
るビット線の電位の変化が遮断されるので、雑音が低下
して誤動作が防止できる。更に、リードデータ線の上下
の少なくとも一方にシールドとして機能する電源配線を
設けることが望ましい。
【００２１】なお、第２の態様の構成は第１の態様の半
導体記憶装置に適用可能である。本発明の第３の態様の
半導体記憶装置は、上記第２の目的を実現するため、メ
モリセルを強誘電体容量とＮＭＯＳＦＥＴで構成する。
すなわち、本発明の第３の態様の半導体記憶装置は、複
数のメモリセルを配列したメモリセルアレイと、メモリ
セルアレイの各メモリセル内に列方向に伸び、メモリセ
ルアレイの異なるメモリセルを並行してアクセスするた
めの複数組のビット線群とを備えるマルチポートメモリ
であって、メモリセルは、強誘電体容量とＮＭＯＳＦＥ
Ｔとを備えることを特徴とする。
導体記憶装置に適用可能である。本発明の第３の態様の
半導体記憶装置は、上記第２の目的を実現するため、メ
モリセルを強誘電体容量とＮＭＯＳＦＥＴで構成する。
すなわち、本発明の第３の態様の半導体記憶装置は、複
数のメモリセルを配列したメモリセルアレイと、メモリ
セルアレイの各メモリセル内に列方向に伸び、メモリセ
ルアレイの異なるメモリセルを並行してアクセスするた
めの複数組のビット線群とを備えるマルチポートメモリ
であって、メモリセルは、強誘電体容量とＮＭＯＳＦＥ
Ｔとを備えることを特徴とする。
【００２２】本発明の第３の態様によれば、メモリセル
が強誘電体容量を有するため、電源を切っても記憶され
たデータは保持される。従って、不揮発性メモリが実現
できる。これまで、メモリセルに強誘電体容量を設けて
不揮発性メモリを実現することは知られていたが、メモ
リセルに強誘電体容量を設けて不揮発性マルチポートメ
モリを実現することについては知られていなかった。
が強誘電体容量を有するため、電源を切っても記憶され
たデータは保持される。従って、不揮発性メモリが実現
できる。これまで、メモリセルに強誘電体容量を設けて
不揮発性メモリを実現することは知られていたが、メモ
リセルに強誘電体容量を設けて不揮発性マルチポートメ
モリを実現することについては知られていなかった。
【００２３】本発明の構成はどのようなマルチポートメ
モリにも適用可能である。複数のポートを備えるメモリ
については、複数のポートに対応して複数組のビット線
群を設ける。各メモリセルには１個又は２個の強誘電体
容量を設ける。１個の強誘電体容量を設ける場合には少
なくとも２個のＮＭＯＳＦＥＴでメモリセルを構成し、
２個の強誘電体容量を設ける場合には少なくとも４個の
ＮＭＯＳＦＥＴでメモリセルを構成する。センスアンプ
としてインバータを使用すると動作速度が速いが精度の
維持が難しくなるので、その場合にはメモリセルと同一
構成のリファレンスセルを設け、その基準電位と各メモ
リセルから読み出した電位を比較するようにする。
モリにも適用可能である。複数のポートを備えるメモリ
については、複数のポートに対応して複数組のビット線
群を設ける。各メモリセルには１個又は２個の強誘電体
容量を設ける。１個の強誘電体容量を設ける場合には少
なくとも２個のＮＭＯＳＦＥＴでメモリセルを構成し、
２個の強誘電体容量を設ける場合には少なくとも４個の
ＮＭＯＳＦＥＴでメモリセルを構成する。センスアンプ
としてインバータを使用すると動作速度が速いが精度の
維持が難しくなるので、その場合にはメモリセルと同一
構成のリファレンスセルを設け、その基準電位と各メモ
リセルから読み出した電位を比較するようにする。
【００２４】
【発明の実施の形態】第１実施例は、図２に示した従来
例の構成に本発明を適用したものである。図３は、本発
明の第１実施例のマルチポートメモリの構成を示す図で
あり、（１）が各メモリセル回路の構成を示し、（２）
がＸ−Ｘ’断面におけるビット線の配列を示す。また、
図４は第１実施例におけるライトアンプ７とセンスアン
プ８の構成を示す図である。
例の構成に本発明を適用したものである。図３は、本発
明の第１実施例のマルチポートメモリの構成を示す図で
あり、（１）が各メモリセル回路の構成を示し、（２）
がＸ−Ｘ’断面におけるビット線の配列を示す。また、
図４は第１実施例におけるライトアンプ７とセンスアン
プ８の構成を示す図である。
【００２５】図３に示すように、メモリセルはＣＭＯＳ
構造のフリップ・フロップ（ＦＦ）１１と複数のＮＭＯ
ＳＦＥＴ１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂを有する。ま
た、図４に示すように、ライトアンプ７は、ライトデー
タ線３１Ａ、３１Ｂ、３２Ａ、３２Ｂに接続された駆動
ユニット７１Ａ、７１Ｂ、７２Ａ、７２Ｂと、駆動ユニ
ット７１Ａと７１Ｂに印加する信号を反転してアンプユ
ニット７２Ａと７２Ｂに印加するためのインバータ７３
とを有する。駆動ユニット７１Ａは図示のような構成を
有し、ライトデータ線３１Ａを「Ｈ」にする時にはＰＭ
ＯＳＦＥＴ７１１をオンしてＮＭＯＳＦＥＴ７１２をオ
フする信号が印加され、ライトデータ線３１Ａを「Ｌ」
にする時にはＰＭＯＳＦＥＴ７１１をオフしてＮＭＯＳ
ＦＥＴ７１２をオンする信号が印加され、その列を選択
しない時にはＰＭＯＳＦＥＴ７１１とＮＭＯＳＦＥＴ７
１２の両方をオフする信号が印加される。
構造のフリップ・フロップ（ＦＦ）１１と複数のＮＭＯ
ＳＦＥＴ１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂを有する。ま
た、図４に示すように、ライトアンプ７は、ライトデー
タ線３１Ａ、３１Ｂ、３２Ａ、３２Ｂに接続された駆動
ユニット７１Ａ、７１Ｂ、７２Ａ、７２Ｂと、駆動ユニ
ット７１Ａと７１Ｂに印加する信号を反転してアンプユ
ニット７２Ａと７２Ｂに印加するためのインバータ７３
とを有する。駆動ユニット７１Ａは図示のような構成を
有し、ライトデータ線３１Ａを「Ｈ」にする時にはＰＭ
ＯＳＦＥＴ７１１をオンしてＮＭＯＳＦＥＴ７１２をオ
フする信号が印加され、ライトデータ線３１Ａを「Ｌ」
にする時にはＰＭＯＳＦＥＴ７１１をオフしてＮＭＯＳ
ＦＥＴ７１２をオンする信号が印加され、その列を選択
しない時にはＰＭＯＳＦＥＴ７１１とＮＭＯＳＦＥＴ７
１２の両方をオフする信号が印加される。
【００２６】Ａポートから書込みアクセスすると、Ａポ
ートコラムデコーダ４Ａから出力される列選択信号とＡ
ポートデータバッファ２Ａの出力する書込みデータに応
じてライトアンプ駆動信号が生成され、対応する列の駆
動ユニット７１Ａに印加されると共に、インバータ７３
を介して駆動ユニット７２Ａに印加される。これによ
り、Ａポート用の相補のライトデータ線３１Ａと３２Ａ
に、書込みデータに対応した相補の信号が印加される。
ロウアドレスについては、図２で説明したように、Ａポ
ートロウデコーダから行選択信号が対応する行のワード
線（ＷＬＷＡ）２２Ａに印加される。従って、選択され
たワード線（ＷＬＷＡ）２２Ａと選択された相補のライ
トデータ線３１Ａと３２Ａに接続されるメモリセルに書
込みが行われる。Ｂポートから書込みアクセスする場合
も同様である。
ートコラムデコーダ４Ａから出力される列選択信号とＡ
ポートデータバッファ２Ａの出力する書込みデータに応
じてライトアンプ駆動信号が生成され、対応する列の駆
動ユニット７１Ａに印加されると共に、インバータ７３
を介して駆動ユニット７２Ａに印加される。これによ
り、Ａポート用の相補のライトデータ線３１Ａと３２Ａ
に、書込みデータに対応した相補の信号が印加される。
ロウアドレスについては、図２で説明したように、Ａポ
ートロウデコーダから行選択信号が対応する行のワード
線（ＷＬＷＡ）２２Ａに印加される。従って、選択され
たワード線（ＷＬＷＡ）２２Ａと選択された相補のライ
トデータ線３１Ａと３２Ａに接続されるメモリセルに書
込みが行われる。Ｂポートから書込みアクセスする場合
も同様である。
【００２７】図４に示すように、センスンプ８は、リー
ドデータ線３３Ａ、３３Ｂに接続される単一リード形の
センスアンプ８１Ａ、８２Ｂを有する。センスアンプ８
１Ａ、８２Ｂがセンスアンプ駆動信号により選択的に活
性化できるようになっている。Ａポートから読み出しア
クセスすると、ロウアドレスについては、図２で説明し
たように、Ａポートロウデコーダから行選択信号が対応
する行のワード線（ＷＬＲＡ）２１Ａに印加される。こ
れに応じてすべてのリードデータ線３３Ａはアクセスし
た行のメモリセルに記憶されたデータに対応した状態に
変化を始める。所定時間経過してリードデータ線３３Ａ
の電位がある程度変化した状態で、センスアンプ駆動信
号により選択した列のセンスアンプ８１Ａが活性化さ
れ、それに接続されるリードデータ線３３Ａの状態、す
なわち記憶されたデータがセンスアンプ８１Ａから出力
される。Ｂポートから読み出しアクセスする場合も同様
である。
ドデータ線３３Ａ、３３Ｂに接続される単一リード形の
センスアンプ８１Ａ、８２Ｂを有する。センスアンプ８
１Ａ、８２Ｂがセンスアンプ駆動信号により選択的に活
性化できるようになっている。Ａポートから読み出しア
クセスすると、ロウアドレスについては、図２で説明し
たように、Ａポートロウデコーダから行選択信号が対応
する行のワード線（ＷＬＲＡ）２１Ａに印加される。こ
れに応じてすべてのリードデータ線３３Ａはアクセスし
た行のメモリセルに記憶されたデータに対応した状態に
変化を始める。所定時間経過してリードデータ線３３Ａ
の電位がある程度変化した状態で、センスアンプ駆動信
号により選択した列のセンスアンプ８１Ａが活性化さ
れ、それに接続されるリードデータ線３３Ａの状態、す
なわち記憶されたデータがセンスアンプ８１Ａから出力
される。Ｂポートから読み出しアクセスする場合も同様
である。
【００２８】以上説明した構成は従来例と同じである。
第１実施例のマルチポートメモリが図２に示した従来例
と異なるのは、図示のように、両側にＶＳＳ電源線３４
が配置され、その間にライトデータ線（ＷＡ）３１Ａ、
リードデータ線（ＲＡ）３３Ａ、ライトデータ線（ＸＷ
Ａ）３２Ａ、ライトデータ線（ＷＢ）３１Ｂ、リードデ
ータ線（ＲＢ）３３Ｂ、ライトデータ線（ＸＷＢ）３２
Ｂの順でビット線が配置されている点である。
第１実施例のマルチポートメモリが図２に示した従来例
と異なるのは、図示のように、両側にＶＳＳ電源線３４
が配置され、その間にライトデータ線（ＷＡ）３１Ａ、
リードデータ線（ＲＡ）３３Ａ、ライトデータ線（ＸＷ
Ａ）３２Ａ、ライトデータ線（ＷＢ）３１Ｂ、リードデ
ータ線（ＲＢ）３３Ｂ、ライトデータ線（ＸＷＢ）３２
Ｂの順でビット線が配置されている点である。
【００２９】第１実施例では、図３に示すように、リー
ドデータ線３３Ａはライトデータ線３１Ａと３２Ａに挟
まれ、リードデータ線３３Ｂはライトデータ線３１Ｂと
３２Ｂに挟まれている。Ａポートで読み出しを行う時に
は、ライトデータ線３１Ａと３２Ａには信号は印加され
ないため、リードデータ線３３Ａがメモリセルの記憶デ
ータに応じて変化する時に、ライトデータ線３１Ａと３
２Ａの電位が変化して、その間の寄生容量を介してリー
ドデータ線３３Ａの電位に影響することはない。これは
リードデータ線３３Ｂについても同様である。
ドデータ線３３Ａはライトデータ線３１Ａと３２Ａに挟
まれ、リードデータ線３３Ｂはライトデータ線３１Ｂと
３２Ｂに挟まれている。Ａポートで読み出しを行う時に
は、ライトデータ線３１Ａと３２Ａには信号は印加され
ないため、リードデータ線３３Ａがメモリセルの記憶デ
ータに応じて変化する時に、ライトデータ線３１Ａと３
２Ａの電位が変化して、その間の寄生容量を介してリー
ドデータ線３３Ａの電位に影響することはない。これは
リードデータ線３３Ｂについても同様である。
【００３０】Ｂポート用のビット線群であるライトデー
タ線３１Ｂ、リードデータ線３３Ｂ、ライトデータ線３
２Ｂとリードデータ線３３Ａとの間にも寄生容量はある
が、隣接していないため容量は小さく、リードデータ線
３３Ａの電位がメモリセルの記憶データに応じて変化す
る時に、Ｂポート用のビット線群の電位が大きく変化し
ても影響は小さく問題はない。従って、図２の従来例で
問題になった、リードデータ線３３Ａと３３Ｂの間の寄
生容量により、一方のリードデータ線の電位が大きく変
化する時の他方のリードデータ線への影響は低減され、
問題にならない。
タ線３１Ｂ、リードデータ線３３Ｂ、ライトデータ線３
２Ｂとリードデータ線３３Ａとの間にも寄生容量はある
が、隣接していないため容量は小さく、リードデータ線
３３Ａの電位がメモリセルの記憶データに応じて変化す
る時に、Ｂポート用のビット線群の電位が大きく変化し
ても影響は小さく問題はない。従って、図２の従来例で
問題になった、リードデータ線３３Ａと３３Ｂの間の寄
生容量により、一方のリードデータ線の電位が大きく変
化する時の他方のリードデータ線への影響は低減され、
問題にならない。
【００３１】以上説明したように、第１実施例のビット
線の配置であれば、リードデータ線の電位がメモリセル
の記憶データに応じて変化する時の他のビット線からの
影響が大幅に低減されるので、誤動作の発生がなくな
る。なお、第１実施例の構成において、後述するよう
に、リードデータ線３３Ａと３３Ｂの上又は下又は両方
に電源線を設ければ、隣接しない他の群のビット線との
寄生容量が低減されるので、他の群のビット線の電位変
化による雑音を一層低減できる。
線の配置であれば、リードデータ線の電位がメモリセル
の記憶データに応じて変化する時の他のビット線からの
影響が大幅に低減されるので、誤動作の発生がなくな
る。なお、第１実施例の構成において、後述するよう
に、リードデータ線３３Ａと３３Ｂの上又は下又は両方
に電源線を設ければ、隣接しない他の群のビット線との
寄生容量が低減されるので、他の群のビット線の電位変
化による雑音を一層低減できる。
【００３２】図５は、第２実施例のマルチポートメモリ
の構成を示す図であり、（１）はメモリセル部分の回路
を、（２）は（１）のＸ−Ｘ’断面におけるビット線層
における配置を示す。第２実施例は、１個のポートは書
込み専用で、他方のポートは読み出し専用のマルチポー
トメモリである。第２実施例の構成は、第１実施例のワ
ード線２１Ａ、２２Ｂ、ビット線３１Ｂ、３２Ｂ、３３
Ａを除き、ビット線３３Ｂを３１Ａと３２Ａの間に配置
した構成である。
の構成を示す図であり、（１）はメモリセル部分の回路
を、（２）は（１）のＸ−Ｘ’断面におけるビット線層
における配置を示す。第２実施例は、１個のポートは書
込み専用で、他方のポートは読み出し専用のマルチポー
トメモリである。第２実施例の構成は、第１実施例のワ
ード線２１Ａ、２２Ｂ、ビット線３１Ｂ、３２Ｂ、３３
Ａを除き、ビット線３３Ｂを３１Ａと３２Ａの間に配置
した構成である。
【００３３】第２実施例においても、リードデータ線３
３Ｂは相補のライトデータ線３１Ａと３２Ａに挟まれて
いる。従って、相補のライトデータ線３１Ａと３２Ａが
シールドとして働いて、リードデータ線３３Ａへの雑音
の影響を低減する。なお、２つのポートから同時に同じ
列の別のメモリセルに書込みと読み出しでアクセスする
場合、メモリセルのデータがリードデータ線３３Ｂに読
み出されるのと同時に相補のライトデータ線３１Ａと３
２Ａの電位が変化するが、相補のライトデータ線の電位
は一方が「Ｈ」に他方が「Ｌ」に変化するためリードデ
ータ線への影響は相殺され、リードデータ線に生じる雑
音は小さい。
３Ｂは相補のライトデータ線３１Ａと３２Ａに挟まれて
いる。従って、相補のライトデータ線３１Ａと３２Ａが
シールドとして働いて、リードデータ線３３Ａへの雑音
の影響を低減する。なお、２つのポートから同時に同じ
列の別のメモリセルに書込みと読み出しでアクセスする
場合、メモリセルのデータがリードデータ線３３Ｂに読
み出されるのと同時に相補のライトデータ線３１Ａと３
２Ａの電位が変化するが、相補のライトデータ線の電位
は一方が「Ｈ」に他方が「Ｌ」に変化するためリードデ
ータ線への影響は相殺され、リードデータ線に生じる雑
音は小さい。
【００３４】図６は、第３実施例のマルチポートメモリ
のビット線の配置を示す図である。この実施例は、第２
実施例の構成において、リードデータ線３３Ｂの上に絶
縁層３８を介して電源線ＶＤＤ又はＶＳＳを配置したも
ので、他の部分、例えば信号線４０などからのリードデ
ータ線３３Ａへの影響を一層低減できる。図７は、第４
実施例のマルチポートメモリの構成を示す図であり、
（１）はメモリセル部分の回路を、（２）は（１）のＸ
−Ｘ’断面におけるビット線層における配置を示す。第
４実施例は、Ａポートは書込みと読み出し兼用で、Ｂポ
ートは読み出し専用のマルチポートメモリである。Ａポ
ートからのアクセスは、ワード線（ＷＬＡ）２３を活性
化して、ＮＭＯＳＦＥＴ１２Ａと１３Ａをオンさせるこ
とで行われる。書込み時には、ライトアンプで相補のリ
ードライトデータ線３６Ａと３７Ａを書込みデータに応
じた状態にする。読み出し時には、リードライトデータ
線３６Ａと３７Ａがメモリセル１１に記憶された状態に
応じて電位差を生じるように変化するので、その電位差
を図８に示すような相補形のセンスアンプ８１で増幅す
る。このような相補形のセンスアンプ８１については公
知であるので、ここでは説明を省略する。Ｂポートから
のアクセスは、ワード線（ＷＬＢ）２４を活性化して、
ＮＭＯＳＦＥＴ１５Ｂをオンさせることで行われ、第１
実施例と同様に、単一リード形のセンスアンプ８１Ｂを
介して出力される。
のビット線の配置を示す図である。この実施例は、第２
実施例の構成において、リードデータ線３３Ｂの上に絶
縁層３８を介して電源線ＶＤＤ又はＶＳＳを配置したも
ので、他の部分、例えば信号線４０などからのリードデ
ータ線３３Ａへの影響を一層低減できる。図７は、第４
実施例のマルチポートメモリの構成を示す図であり、
（１）はメモリセル部分の回路を、（２）は（１）のＸ
−Ｘ’断面におけるビット線層における配置を示す。第
４実施例は、Ａポートは書込みと読み出し兼用で、Ｂポ
ートは読み出し専用のマルチポートメモリである。Ａポ
ートからのアクセスは、ワード線（ＷＬＡ）２３を活性
化して、ＮＭＯＳＦＥＴ１２Ａと１３Ａをオンさせるこ
とで行われる。書込み時には、ライトアンプで相補のリ
ードライトデータ線３６Ａと３７Ａを書込みデータに応
じた状態にする。読み出し時には、リードライトデータ
線３６Ａと３７Ａがメモリセル１１に記憶された状態に
応じて電位差を生じるように変化するので、その電位差
を図８に示すような相補形のセンスアンプ８１で増幅す
る。このような相補形のセンスアンプ８１については公
知であるので、ここでは説明を省略する。Ｂポートから
のアクセスは、ワード線（ＷＬＢ）２４を活性化して、
ＮＭＯＳＦＥＴ１５Ｂをオンさせることで行われ、第１
実施例と同様に、単一リード形のセンスアンプ８１Ｂを
介して出力される。
【００３５】第４実施例の構成が従来と異なるのは、図
７の（１）と（２）に示すように、ビット線層におい
て、Ａポート用のリードライトデータ線３６Ａと３７Ａ
を隣接して配置し、それらとＢポート用のリードデータ
線３６Ｂの間に電源線ＶＤＤ３５を配置し、更に両側に
電源線ＶＳＳ３４を配置している点である。図７に示す
ような第４実施例のビット線の配置により、Ａポート用
のリードライトデータ線３６Ａ、３７ＡとＢポート用の
リードデータ線３６Ｂは、電源線ＶＤＤ３５によってシ
ールドされるので、一方のポートでアクセスしている
時、特に読み出しアクセスを行っている時に、他方のポ
ート用のリードライトデータ線で電位が変化しても、そ
の変化による雑音の影響が低減される。
７の（１）と（２）に示すように、ビット線層におい
て、Ａポート用のリードライトデータ線３６Ａと３７Ａ
を隣接して配置し、それらとＢポート用のリードデータ
線３６Ｂの間に電源線ＶＤＤ３５を配置し、更に両側に
電源線ＶＳＳ３４を配置している点である。図７に示す
ような第４実施例のビット線の配置により、Ａポート用
のリードライトデータ線３６Ａ、３７ＡとＢポート用の
リードデータ線３６Ｂは、電源線ＶＤＤ３５によってシ
ールドされるので、一方のポートでアクセスしている
時、特に読み出しアクセスを行っている時に、他方のポ
ート用のリードライトデータ線で電位が変化しても、そ
の変化による雑音の影響が低減される。
【００３６】図９は、第５実施例のマルチポートメモリ
の構成を示す図であり、（１）はメモリセル部分の回路
を、（２）はビット線の配置を示す。第５実施例は、Ａ
ポートは書込みと読み出し兼用で、Ｂポートは読み出し
専用のマルチポートメモリであり、Ａポートによる書込
みと読み出しアクセスは、別のワード線とビット線を利
用して行われる。第５実施例の構成は、第１実施例の構
成で、Ｂポートによる書込みのためのワード線と相補の
ビットを除いた構成に相当する。
の構成を示す図であり、（１）はメモリセル部分の回路
を、（２）はビット線の配置を示す。第５実施例は、Ａ
ポートは書込みと読み出し兼用で、Ｂポートは読み出し
専用のマルチポートメモリであり、Ａポートによる書込
みと読み出しアクセスは、別のワード線とビット線を利
用して行われる。第５実施例の構成は、第１実施例の構
成で、Ｂポートによる書込みのためのワード線と相補の
ビットを除いた構成に相当する。
【００３７】第５実施例では、図示のように、Ａポート
用の相補のライトデータ線３１Ａと３２Ａ及びリードデ
ータ線３３Ａを左側に、Ｂポート用のリードデータ線３
３Ｂを右側に配置し、その間に第４実施例と同様に電源
線ＶＤＤ３５を配置し、更に右側ではリードデータ線３
３Ａを挟むように相補のライトデータ線３１Ａと３２Ａ
を配置する。これにより、第１実施例及び第４実施例で
説明した効果が得られる。なお、第５実施例では読み出
し用のＮＭＯＳＦＥＴ１４Ａと１４ＢをメモリセルのＦ
Ｆ１１の同じ側に接続している。このようにすること
で、ＦＦ１１の負荷バランスが若干不釣り合いになる
が、動作上は特に問題はなく、リードデータ線３３Ａと
３３Ｂには同じ極性のデータが読み出される。
用の相補のライトデータ線３１Ａと３２Ａ及びリードデ
ータ線３３Ａを左側に、Ｂポート用のリードデータ線３
３Ｂを右側に配置し、その間に第４実施例と同様に電源
線ＶＤＤ３５を配置し、更に右側ではリードデータ線３
３Ａを挟むように相補のライトデータ線３１Ａと３２Ａ
を配置する。これにより、第１実施例及び第４実施例で
説明した効果が得られる。なお、第５実施例では読み出
し用のＮＭＯＳＦＥＴ１４Ａと１４ＢをメモリセルのＦ
Ｆ１１の同じ側に接続している。このようにすること
で、ＦＦ１１の負荷バランスが若干不釣り合いになる
が、動作上は特に問題はなく、リードデータ線３３Ａと
３３Ｂには同じ極性のデータが読み出される。
【００３８】図１０は、第６実施例のマルチポートメモ
リの構成を示す図であり、（１）はメモリセルの配置と
ワード線及びビット線の配置を、（２）はメモリセル部
分の構成を示す。図１０の（１）に示すように、従来の
マルチポートメモリのワード線及びビット線に加えて、
所定の中間電位の共通ラインが設けられている。図１０
の（２）に示すように、各メモリセルは、強誘電体材料
で作られた２個の容量（キャパシタ）１１１と１１２を
直列に接続し、その接続部分を共通ライン４１に接続し
た記憶素子を有している。キャパシタ１１１と１１２
は、強誘電体材料で作られており、電圧を印加すると分
極し、電圧の印加を停止してもその分極が維持されるの
で、不揮発性記憶素子として動作する。
リの構成を示す図であり、（１）はメモリセルの配置と
ワード線及びビット線の配置を、（２）はメモリセル部
分の構成を示す。図１０の（１）に示すように、従来の
マルチポートメモリのワード線及びビット線に加えて、
所定の中間電位の共通ラインが設けられている。図１０
の（２）に示すように、各メモリセルは、強誘電体材料
で作られた２個の容量（キャパシタ）１１１と１１２を
直列に接続し、その接続部分を共通ライン４１に接続し
た記憶素子を有している。キャパシタ１１１と１１２
は、強誘電体材料で作られており、電圧を印加すると分
極し、電圧の印加を停止してもその分極が維持されるの
で、不揮発性記憶素子として動作する。
【００３９】Ａポートを利用した書込みは、ワード線
（ＷＬＡ）２３に行選択信号を印加してＮＭＯＳＦＥＴ
１２Ａと１３Ａをオンする。この状態で、ライトアンプ
により相補リードライトデータ線（ＢＬＡ，ＸＢＬＡ）
３６Ａと３７Ａの電位を書込みデータに応じて一方を
「Ｈ」に他方を「Ｌ」にすると、キャパシタ１１１と１
１２に電圧が印加されてキャパシタ１１１と１１２の両
端に電圧が保持される。読み出しを行う時には、同様に
ワード線２３に行選択信号を印加してＮＭＯＳＦＥＴ１
２Ａと１３Ａをオンする。これにより、キャパシタ１１
１と１１２の両端は相補リードライトデータ線３６Ａと
３７Ａに接続され、相補リードライトデータ線３６Ａと
３７Ａ間にキャパシタ１１１と１１２の両端に保持され
た電荷量に応じた電圧が生じる。これを図８に示した相
補形のセンスアンプで増幅して出力することにより記憶
したデータが読み出せる。Ｂポートを利用したアクセス
についても同様であり、Ａポートを利用したアクセスと
並行して行える。
（ＷＬＡ）２３に行選択信号を印加してＮＭＯＳＦＥＴ
１２Ａと１３Ａをオンする。この状態で、ライトアンプ
により相補リードライトデータ線（ＢＬＡ，ＸＢＬＡ）
３６Ａと３７Ａの電位を書込みデータに応じて一方を
「Ｈ」に他方を「Ｌ」にすると、キャパシタ１１１と１
１２に電圧が印加されてキャパシタ１１１と１１２の両
端に電圧が保持される。読み出しを行う時には、同様に
ワード線２３に行選択信号を印加してＮＭＯＳＦＥＴ１
２Ａと１３Ａをオンする。これにより、キャパシタ１１
１と１１２の両端は相補リードライトデータ線３６Ａと
３７Ａに接続され、相補リードライトデータ線３６Ａと
３７Ａ間にキャパシタ１１１と１１２の両端に保持され
た電荷量に応じた電圧が生じる。これを図８に示した相
補形のセンスアンプで増幅して出力することにより記憶
したデータが読み出せる。Ｂポートを利用したアクセス
についても同様であり、Ａポートを利用したアクセスと
並行して行える。
【００４０】ただし、第６実施例のマルチポートメモリ
では、読み出し時にキャパシタ１１１と１１２に保持さ
れた電荷量で相補リードライトデータ線３６Ａと３７Ａ
間に電圧を生じる。センスアンプで増幅する時に誤動作
しないようにするには、相補リードライトデータ線３６
Ａと３７Ａ間に生じる電圧をある程度大きくする必要が
あり、そのためにはキャパシタ１１１と１１２の容量を
大きくする必要がある。特に、高速の読み出し動作を行
うためには短時間で相補リードライトデータ線３６Ａと
３７Ａ間に所定量以上の電圧を生じさせる必要があり、
読み出し速度が速い時に問題になる。次に説明する第７
実施例ではこのような問題を解決する。
では、読み出し時にキャパシタ１１１と１１２に保持さ
れた電荷量で相補リードライトデータ線３６Ａと３７Ａ
間に電圧を生じる。センスアンプで増幅する時に誤動作
しないようにするには、相補リードライトデータ線３６
Ａと３７Ａ間に生じる電圧をある程度大きくする必要が
あり、そのためにはキャパシタ１１１と１１２の容量を
大きくする必要がある。特に、高速の読み出し動作を行
うためには短時間で相補リードライトデータ線３６Ａと
３７Ａ間に所定量以上の電圧を生じさせる必要があり、
読み出し速度が速い時に問題になる。次に説明する第７
実施例ではこのような問題を解決する。
【００４１】図１１は、第７実施例のマルチポートメモ
リの構成を示す図であり、メモリセル部分の構成とワー
ド線及びビット線の配置を示す。第７実施例のマルチポ
ートメモリは、図７に示した第４実施例のマルチポート
メモリにおいて、メモリセル１１を２個の強誘電体容量
１１１、１１２で構成したものである。従って、Ａポー
トは読み出しと書込み兼用で、Ｂポートは読み出し専用
であり、センスアンプは図８に示した相補形が使用され
る。電源を切っても記憶したデータが維持される不揮発
性メモリである点を除けば、第４実施例のマルチポート
メモリと同じ動作をする。第７実施例のマルチポートメ
モリでは、相補リードライトデータ線３６Ａと３７Ａ間
に電圧を生じさせるのはＮＭＯＳＦＥＴ１４Ｂ又は１６
Ｂが行い、キャパシタ１１１と１１２に保持された電圧
はＮＭＯＳＦＥＴ１４Ｂ又は１６Ｂを駆動するだけであ
り、大きな電流を必要としない。従って、キャパシタ１
１１と１１２の容量を小さくでき、メモリセルを小さく
できるので高集積化が可能である。
リの構成を示す図であり、メモリセル部分の構成とワー
ド線及びビット線の配置を示す。第７実施例のマルチポ
ートメモリは、図７に示した第４実施例のマルチポート
メモリにおいて、メモリセル１１を２個の強誘電体容量
１１１、１１２で構成したものである。従って、Ａポー
トは読み出しと書込み兼用で、Ｂポートは読み出し専用
であり、センスアンプは図８に示した相補形が使用され
る。電源を切っても記憶したデータが維持される不揮発
性メモリである点を除けば、第４実施例のマルチポート
メモリと同じ動作をする。第７実施例のマルチポートメ
モリでは、相補リードライトデータ線３６Ａと３７Ａ間
に電圧を生じさせるのはＮＭＯＳＦＥＴ１４Ｂ又は１６
Ｂが行い、キャパシタ１１１と１１２に保持された電圧
はＮＭＯＳＦＥＴ１４Ｂ又は１６Ｂを駆動するだけであ
り、大きな電流を必要としない。従って、キャパシタ１
１１と１１２の容量を小さくでき、メモリセルを小さく
できるので高集積化が可能である。
【００４２】図１０及び図１１に示した第６及び第７実
施例のマルチポートメモリでは、強誘電体材料で作られ
た２個のキャパシタを使用し、相補のライトデータ線及
びリードデータ線を設け、相補形のセンスアンプを使用
した。半導体メモリでは一層の高集積化が求められてお
り、次に説明する第８及び第９実施例は、第６及び第７
実施例のマルチポートメモリを高集積化したものであ
る。
施例のマルチポートメモリでは、強誘電体材料で作られ
た２個のキャパシタを使用し、相補のライトデータ線及
びリードデータ線を設け、相補形のセンスアンプを使用
した。半導体メモリでは一層の高集積化が求められてお
り、次に説明する第８及び第９実施例は、第６及び第７
実施例のマルチポートメモリを高集積化したものであ
る。
【００４３】図１２は、第８実施例のマルチポートメモ
リの構成を示す図であり、（１）はメモリセル部分の構
成を示し、（２）はメモリセルの配置とワード線及びビ
ット線の配置を示す。図１２の（１）に示すように、第
８実施例のマルチポートメモリは、図１０に示した第６
実施例のマルチポートメモリにおいて、キャパシタ１１
２、ＮＭＯＳＦＥＴ１３Ａ、１３Ｂ、及び相補のリード
ライトデータ線の一方３７Ａと３７Ｂを除いたものであ
る。第８実施例のマルチポートメモリの動作は第６実施
例のものとほぼ同じであるが、リードライトデータ線が
相補形でない。そのため、相補形のセンスアンプを使用
する時には、図１２の（２）に示すように、各列にメモ
リセルと同じ構成の比較用メモリセル４２を設け、比較
用メモリセル４２の出力する基準電位とリードライトデ
ータ線３６Ａと３６Ｂの電位差を増幅する。また、図４
に示したような単一リード形のセンスアンプを使用す
る。
リの構成を示す図であり、（１）はメモリセル部分の構
成を示し、（２）はメモリセルの配置とワード線及びビ
ット線の配置を示す。図１２の（１）に示すように、第
８実施例のマルチポートメモリは、図１０に示した第６
実施例のマルチポートメモリにおいて、キャパシタ１１
２、ＮＭＯＳＦＥＴ１３Ａ、１３Ｂ、及び相補のリード
ライトデータ線の一方３７Ａと３７Ｂを除いたものであ
る。第８実施例のマルチポートメモリの動作は第６実施
例のものとほぼ同じであるが、リードライトデータ線が
相補形でない。そのため、相補形のセンスアンプを使用
する時には、図１２の（２）に示すように、各列にメモ
リセルと同じ構成の比較用メモリセル４２を設け、比較
用メモリセル４２の出力する基準電位とリードライトデ
ータ線３６Ａと３６Ｂの電位差を増幅する。また、図４
に示したような単一リード形のセンスアンプを使用す
る。
【００４４】図１３は、第９実施例のマルチポートメモ
リのメモリセル部分の構成及びワード線及びビット線の
配置を示す図である。第９実施例のマルチポートメモリ
は、図１１に示した第７実施例のマルチポートメモリに
おいて、キャパシタ１１２、ＮＭＯＳＦＥＴ１３Ａ、１
６Ｂ、１７Ｂ、及び相補のリードライトデータ線の一方
３７Ａと３７Ｂを除いたものであり、高集積化が可能で
ある。これ以上の説明は省略する。
リのメモリセル部分の構成及びワード線及びビット線の
配置を示す図である。第９実施例のマルチポートメモリ
は、図１１に示した第７実施例のマルチポートメモリに
おいて、キャパシタ１１２、ＮＭＯＳＦＥＴ１３Ａ、１
６Ｂ、１７Ｂ、及び相補のリードライトデータ線の一方
３７Ａと３７Ｂを除いたものであり、高集積化が可能で
ある。これ以上の説明は省略する。
【００４５】以上、いくつかのマルチポートメモリを例
として本発明の実施例を説明したが、マルチポートメモ
リには他にも各種の方式があり、それらにも本発明は適
用可能である。また、メモリセルの構成も各種考えられ
るが、同様に本発明が適用可能である。
として本発明の実施例を説明したが、マルチポートメモ
リには他にも各種の方式があり、それらにも本発明は適
用可能である。また、メモリセルの構成も各種考えられ
るが、同様に本発明が適用可能である。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
読み出し時のリードデータ線への雑音の影響が低減され
るのでセンスアンプによる増幅時の誤動作がなくなり、
半導体メモリの信頼性を向上させることができる。更
に、読み出し時のリードデータ線への雑音の影響が低減
されるので、読み出した後直ちにセンスアンプによる増
幅を開始することができるので、半導体メモリの読み出
し速度を向上できる。
読み出し時のリードデータ線への雑音の影響が低減され
るのでセンスアンプによる増幅時の誤動作がなくなり、
半導体メモリの信頼性を向上させることができる。更
に、読み出し時のリードデータ線への雑音の影響が低減
されるので、読み出した後直ちにセンスアンプによる増
幅を開始することができるので、半導体メモリの読み出
し速度を向上できる。
【００４７】また、本発明によれば、不揮発性のマルチ
ポートメモリが実現される。
ポートメモリが実現される。
【図１】マルチポートメモリのデコーダ部の構成を示す
ブロック図である。
ブロック図である。
【図２】従来のマルチポートメモリのメモリセルの構成
とワード線及びビット線の配置を示す図である。
とワード線及びビット線の配置を示す図である。
【図３】第１実施例のマルチポートメモリのメモリセル
の構成とワード線及びビット線の配置を示す図である。
の構成とワード線及びビット線の配置を示す図である。
【図４】第１実施例のマルチポートメモリのライトアン
プとセンスアンプの構成を示す図である。
プとセンスアンプの構成を示す図である。
【図５】第２実施例のマルチポートメモリのメモリセル
の構成とワード線及びビット線の配置を示す図である。
の構成とワード線及びビット線の配置を示す図である。
【図６】第３実施例のマルチポートメモリのビット線の
配置を示す図である。
配置を示す図である。
【図７】第４実施例のマルチポートメモリのメモリセル
の構成とワード線及びビット線の配置を示す図である。
の構成とワード線及びビット線の配置を示す図である。
【図８】第４実施例のマルチポートメモリのセンスアン
プの構成を示す図である。
プの構成を示す図である。
【図９】第５実施例のマルチポートメモリのメモリセル
の構成とワード線及びビット線の配置を示す図である。
の構成とワード線及びビット線の配置を示す図である。
【図１０】第６実施例のマルチポートメモリのメモリセ
ルの配置とその構成とワード線及びビット線の配置とを
示す図である。
ルの配置とその構成とワード線及びビット線の配置とを
示す図である。
【図１１】第７実施例のマルチポートメモリのメモリセ
ルの構成とワード線及びビット線の配置を示す図であ
る。
ルの構成とワード線及びビット線の配置を示す図であ
る。
【図１２】第８実施例のマルチポートメモリのメモリセ
ルの配置とその構成とワード線及びビット線の配置とを
示す図である。
ルの配置とその構成とワード線及びビット線の配置とを
示す図である。
【図１３】第９実施例のマルチポートメモリのメモリセ
ルの構成とワード線及びビット線の配置を示す図であ
る。
ルの構成とワード線及びビット線の配置を示す図であ
る。
１Ａ…Ａポートアドレスバッファ １Ｂ…Ｂポートアドレスバッファ ２Ａ…Ａポートデータバッファ ２Ｂ…Ｂポートデータバッファ ３Ａ…Ａポートロウデコーダ ３Ｂ…Ｂポートロウデコーダ ４Ａ…Ａポートコラムデコーダ ４Ｂ…Ｂポートコラムデコーダ １１…メモリ素子（フリップフロップ） １２Ａ〜１５Ａ、１２Ｂ〜１５Ｂ…ＮＭＯＳＦＥＴ ２１Ａ…ワード線（ＷＬＲＡ） ２１Ｂ…ワード線（ＷＬＲＢ） ２２Ａ…ワード線（ＷＬＷＡ） ２２Ｂ…ワード線（ＷＬＷＢ） ３１Ａ、３１Ｂ、３２Ａ、３２Ｂ…ライトデータ線 ３３Ａ、３３Ｂ…リードデータ線
Claims (18)
- 【請求項１】 複数のメモリセルを配列したメモリセル
アレイと、 該メモリセルアレイの各メモリセル内に列方向に伸びる
少なくとも相補のライトデータ線とリードデータ線の組
を有するビット線群とを備える半導体記憶装置であっ
て、 前記リードデータ線を挟むように前記相補のライトデー
タ線が配置されていることを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置であっ
て、 前記メモリセルアレイの異なるメモリセルを並行してア
クセスするための複数のポートを備え、 前記ビット線群は、前記複数のポートに対応した複数組
に分けられる半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置であっ
て、 前記複数のポートの１つは書込み専用の第１ポートであ
り、前記複数のポートの他の１つは読み出し専用の第２
ポートであり、 前記ビット線群は、前記第１ポートに対応した相補のラ
イトデータ線と、前記第２ポートに対応したリードデー
タ線とを備え、該第２ポートに対応したリードデータ線
は前記第１ポートに対応した相補のライトデータ線に挟
まれている半導体記憶装置。 - 【請求項４】 請求項２に記載の半導体記憶装置であっ
て、 前記ビット線群の複数組の少なくとも１組は、相補のラ
イトデータ線と該相補のライトデータ線に挟まれたリー
ドデータ線とを備える半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置であっ
て、 前記複数のポートの１つは読み出し及び書込み用の第１
ポートであり、前記複数のポートの他の１つは読み出し
及び書込み用の第２ポートであり、 前記ビット線群は、前記第１ポートに対応した第１の相
補のライトデータ線と該第１の相補のライトデータ線に
挟まれた第１のリードデータ線とを有する第１ポート用
ビット線群と、前記第２ポートに対応した第２の相補の
ライトデータ線と該第２の相補のライトデータ線に挟ま
れた第２のリードデータ線とを有する第２ポート用ビッ
ト線群とを備える半導体記憶装置。 - 【請求項６】 請求項４に記載の半導体記憶装置であっ
て、 前記複数のポートの１つは読み出しと書込み用の第１ポ
ートであり、前記複数のポートの他の１つは読み出し専
用の第２ポートであり、 前記ビット線群は、前記第１ポートに対応した第１の相
補のライトデータ線と該第１の相補のライトデータ線に
挟まれた第１のリードデータ線とを有する第１ポート用
ビット線群と、前記第２ポートに対応した第２のリード
データ線とを備える半導体記憶装置。 - 【請求項７】 請求項２から６のいずれか１項に記載の
半導体記憶装置であって、 前記ビット線群を各組毎に分離するように設けられた電
源線を備える半導体記憶装置。 - 【請求項８】 請求項２から７のいずれか１項に記載の
半導体記憶装置であって、前記リードデータ線の上下の
少なくとも一方に設けられた電源配線を備える半導体記
憶装置。 - 【請求項９】 複数のメモリセルを配列したメモリセル
アレイと、 該メモリセルアレイの各メモリセル内に列方向に伸びる
複数組のビット線群とを備える半導体記憶装置であっ
て、 前記ビット線群を各組毎に分離するように設けられた電
源線を備えることを特徴とする半導体記憶装置。 - 【請求項１０】 請求項９に記載の半導体記憶装置であ
って、 前記メモリセルアレイの異なるメモリセルを並行してア
クセスするための複数のポートを備え、 前記ビット線群は、前記複数のポートに対応した複数組
に分けられ、 前記複数のポートの１つは読み出しと書込み用の第１ポ
ートであり、前記複数のポートの他の１つは読み出し専
用の第２ポートであり、 前記ビット線群は、前記第１ポートに対応した第１の相
補のリードライトデータ線と、前記第２ポートに対応し
た第２のリードデータ線とを備え、 前記第１の相補のリードライトデータ線と前記第２のリ
ードデータ線の間には、電源線が配置されている半導体
記憶装置。 - 【請求項１１】 請求項９に記載の半導体記憶装置であ
って、前記リードデータ線の上下の少なくとも一方に設
けられた電源配線を備える半導体記憶装置。 - 【請求項１２】 請求項１から１１のいずれか１項に記
載の半導体記憶装置であって、 前記メモリセルは、強誘電体容量とＮＭＯＳＦＥＴとを
備える半導体記憶装置。 - 【請求項１３】 複数のメモリセルを配列したメモリセ
ルアレイと、 前記メモリセルアレイの各メモリセル内に列方向に伸
び、前記メモリセルアレイの異なるメモリセルを並行し
てアクセスするための複数組のビット線群とを備えるマ
ルチポートメモリであって、 前記メモリセルは、強誘電体容量とＮＭＯＳＦＥＴとを
備えることを特徴とするマルチポートメモリ。 - 【請求項１４】 請求項８に記載のマルチポートメモリ
であって、 該メモリセルアレイの異なるメモリセルを並行してアク
セスするための複数のポートを備え、 前記複数組のビット線群は、前記複数のポートに対応し
ているマルチポートメモリ。 - 【請求項１５】 請求項１３に記載のマルチポートメモ
リであって、 前記複数組のビット線群は、２組の相補のリードライト
データ線を備え、 前記メモリセルは、２個の直列に接続された強誘電体容
量と、４個以上のＮＭＯＳＦＥＴとを備えるマルチポー
トメモリ。 - 【請求項１６】 請求項１３に記載のマルチポートメモ
リであって、 前記複数組のビット線群は、１組の相補のリードライト
データ線と、１組の相補のリード専用データ線とを備
え、 前記メモリセルは、２個の直列に接続された強誘電体容
量と、６個以上のＮＭＯＳＦＥＴとを備えるマルチポー
トメモリ。 - 【請求項１７】 請求項１３に記載のマルチポートメモ
リであって、 前記複数組のビット線群は、２本のリードライトデータ
線を備え、 前記メモリセルは、１個の強誘電体容量と、２個以上の
ＮＭＯＳＦＥＴとを備え、 前記メモリセルから前記リードライトデータ線に読み出
した信号と比較するための基準信号を出力する前記メモ
リセルと同一構成のリファレンスセルを備えるマルチポ
ートメモリ。 - 【請求項１８】 請求項１３に記載のマルチポートメモ
リであって、 前記複数組のビット線群は、１本のリードライトデータ
線と、１本のリード専用データ線とを備え、 前記メモリセルは、１個の強誘電体容量と、３個以上の
ＮＭＯＳＦＥＴとを備え、 前記メモリセルから前記リードライトデータ線又はリー
ド専用データ線に読み出した信号と比較するための基準
信号を出力する前記メモリセルと同一構成のリファレン
スセルを備えるマルチポートメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6509598A JPH11261017A (ja) | 1998-03-16 | 1998-03-16 | 半導体記憶装置 |
| DE19833570A DE19833570A1 (de) | 1998-03-16 | 1998-07-27 | Mehrfachanschluß-Speicher, der eine Mehrzahl von Gruppen von Bitleitungen hat |
| US09/123,983 US6044034A (en) | 1998-03-16 | 1998-07-29 | Multiport memory having plurality of groups of bit lines |
| KR1019980032989A KR100301193B1 (ko) | 1998-03-16 | 1998-08-14 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6509598A JPH11261017A (ja) | 1998-03-16 | 1998-03-16 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004236742A Division JP2005004962A (ja) | 2004-08-16 | 2004-08-16 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261017A true JPH11261017A (ja) | 1999-09-24 |
Family
ID=13277029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6509598A Ceased JPH11261017A (ja) | 1998-03-16 | 1998-03-16 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6044034A (ja) |
| JP (1) | JPH11261017A (ja) |
| KR (1) | KR100301193B1 (ja) |
| DE (1) | DE19833570A1 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007860A (ja) * | 2001-06-22 | 2003-01-10 | Hitachi Ltd | 半導体集積回路装置 |
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| KR19990076485A (ko) | 1999-10-15 |
| US6044034A (en) | 2000-03-28 |
| KR100301193B1 (ko) | 2001-09-22 |
| DE19833570A1 (de) | 1999-09-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050224 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050315 |
|
| A131 | Notification of reasons for refusal |
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|
| A313 | Final decision of rejection without a dissenting response from the applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A313 Effective date: 20050808 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051222 |