KR100955251B1 - Ｓｒａｍ 회로 및 이것을 이용한 버퍼 회로 - Google Patents

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Abstract

각각, 한 쌍의 기억부에서 구성되는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 행을 지정하는 복수의 기입 워드 선과, 상기 복수의 메모리 셀의 행을 지정하는 복수의 판독 워드 선 쌍과, 상기 한 쌍의 기억부에의 기입 시에, 상기 한 쌍의 기억부에 공통인 상기 기입 워드 선을 구동하는 기입 로우 디코더와, 상기 기억부로부터의 판독 시에, 상기 기억부에 접속되는 상기 판독 워드 선을 구동하는 판독 로우 디코더와, 상기 한 쌍의 기억부에의 기입 시에, 상기 한 쌍의 기억부를 지정하고, 상기 기입 워드 선에 의해 공통으로 지정된 상기 한 쌍의 기억부의 쌍방에, 각각 입력되는 데이터를 각각 기입하는 복수의 기입 비트 선 쌍과, 상기 기억부로부터의 판독 시에, 상기 기억부를 지정하고, 상기 판독 워드 선에 의해 공통으로 지정된 상기 기억부로부터 데이터를 판독하는(1개에서도 좋음) 판독 비트 선을 갖는다.
판독 비트 선, 기입 비트 선, 판독 워드 선, 기입 워드 선, 기입 로우 디코더, 판독 로우 디코더

Description

ＳＲＡＭ 회로 및 이것을 이용한 버퍼 회로{SRAM CIRCUIT AND BUFFER CIRCUIT USING SAME}
본 발명은 데이터의 전송 속도, 혹은 입력 데이터 폭과 출력 데이터 폭이 다른 Metal Oxide Semiconductor(금속 산화물 반도체:이하 MOS)에 의해 구성되는 SRAM 회로 및 이것을 이용한 버퍼 회로에 관한 것으로, 특히 SRAM 회로의 소형화와 고속화에 관한 것이다.
통상의 SRAM(Static Random Access 메모리) 회로는 1read/write에서, read 포트와 write 포트가 동일하다. 여기에서, 포트는 판독 혹은 기입을 행하는 입출력 인터페이스이며, 어드레스를 수용하는 레지스터나 어드레스를 디코딩하는 디코더, 어드레스의 위치를 지정하는 비트 선 및 워드 선을 가리킨다. 1read/write의 경우, 기입 및 판독은 동시에 행할 수 없다. 또한 판독 및 기입의 때에, 공통의 어드레스 디코더를 이용하여, 기입 혹은 판독의 위치를 결정한다. 그 때문에, 기입과 판독에 이용되는 어드레스의 비트 수는 동일하다.
이에 대하여, 복수의 포트를 갖는 SRAM 회로가 제안되어 있다(예를 들면, 비특허 문헌 1 참조).
복수의 포트를 갖는 SRAM 회로의 일례인 1read/2write의 SRAM 회로는 1개의 read 포트 및 2개의 write 포트를 갖고 있다. 이 회로에서는, 어드레스 디코더는 판독을 1개와, 기입을 위해 2개가 준비된다.
도 7은 종래의 1read/2write의 SRAM 회로의 구성도이다.
판독할 때는, 우선, 판독하는 위치를 나타내는 판독 어드레스가 판독 어드레스 레지스터(RAR)에 수용된다. 수용된 판독 어드레스는, 판독 칼럼 디코더(RCDC) 및 판독 로우 디코더(RRDC)에 공급된다. 판독 칼럼 디코더(RCDC) 및 판독 로우 디코더(RRDC)는 각각 메모리 어레이(300)에서의 판독 위치인 행과 열을 지정한다. 지정된 위치의 메모리 셀의 데이터는 OR 회로(400)를 통하여 출력된다.
또한, 1read/2write의 SRAM 회로에 대한 기입의 때는, 우선, 2개의 기입 위치를 각각 나타내는 2개의 기입 어드레스가 기입 어드레스 레지스터(WAR1, WAR2)에 수용된다. 기입 어드레스 레지스터(WAR1)에 수용된 기입 어드레스는 기입 칼럼 디코더(WCDC1) 및 기입 로우 디코더(WRDC1)에 공급된다. 기입 어드레스 레지스터(WAR2)에 수용된 기입 어드레스는 기입 칼럼 디코더(WCDC2) 및 기입 로우 디코더(WRDC2)에 공급된다. 2개의 기입 칼럼 디코더 및 2개의 기입 로우 디코더는 각각 메모리 어레이(300) 상의 기입 위치인 행과 열을 각각 지정한다. 지정된 위치의 2개의 메모리 셀에는 기입 데이터 레지스터(WDR1, WDR2)에 수용되는 기입 데이터가 기입 칼럼 디코더(WCDC1, WCDC2)를 통하여 기입된다.
도 8은 종래의 1read/2write의 SRAM 회로에 이용되는 SRAM 셀의 구성도이다. 종래의 1read/2write의 SRAM 셀은 P채널 MOS트랜지스터와 N채널 MOS트랜지스터, 비트 선 및 워드 선으로 구성되어 있다.
P채널 MOS트랜지스터(101)와 N채널 MOS트랜지스터(102)는 병렬로 접속되고, 인버터 회로를 구성하고 있다. 또한 마찬가지로, P채널 MOS트랜지스터(103)와 N채널 MOS트랜지스터(104)는 병렬로 접속되어, 인버터 회로를 구성하고 있다. 이들 4개의 트랜지스터에 의해 2개의 인버터 회로의 루프에 의한 플립 플롭 회로(flip-flop circuit)가 구성되어, 1비트의 정보가 유지된다.
게이트가 판독 워드 선(+RWL)에 접속되는 N채널 MOS트랜지스터(105)는 판독 비트 선(+RBL)과, 인버터 회로를 구성하는 트랜지스터(101, 102)의 게이트 측의 노드를 접속한다. 또한, 게이트가 기입 워드 선(+WWL0)에 접속되는 N채널 MOS트랜지스터(106)는 기입 비트 선(+WBL0)과, 인버터 회로를 구성하는 트랜지스터(101, 102)의 게이트 측의 노드를 접속한다. 또한, 게이트가 기입 워드 선(+WWL1)에 접속되는 N채널 MOS트랜지스터(107)는 기입 비트 선(+WBL1)과, 인버터 회로를 구성하는 트랜지스터(101, 102)의 게이트 측의 노드를 접속한다.
게이트가 판독 워드 선(+RWL)에 접속되는 N채널 MOS트랜지스터(108)는 판독 비트 선(-RBL)과, 인버터 회로를 구성하는 트랜지스터(103, 104)의 게이트 측의 노드를 접속한다. 또한, 게이트가 기입 워드 선(-WWL0)에 접속되는 N채널 MOS트랜지스터(109)는 기입 비트 선(-WBL0)과, 인버터 회로를 구성하는 트랜지스터(103, 104)의 게이트 측의 노드를 접속한다. 또한, 게이트가 기입 워드 선(+WWL1)에 접속되는 N채널 MOS트랜지스터(110)는 기입 비트 선(-WBL1)과, 인버터 회로를 구성하는 트랜지스터(103, 104)의 게이트 측의 노드를 접속한다.
이 SRAM 셀에 대하여 기입을 행할 경우에는, 우선 기입 로우 디코더(WRDC1) 에 의해 지정된 기입 워드 선(+WWL0)이 High 상태(이하 H)로 된다. 이것에 의해, N채널 MOS트랜지스터(106, 109)가 도통한다. 다음, 기입 데이터 레지스터(WDR1)에 수용된 기억하고 싶은 데이터가 기입 칼럼 디코더(WCDC1)에 의해 지정된 기입 비트 선(+WBL0)으로부터 입력된다. 동시에, 기입 비트 선(-WBL0)으로부터는 기입 비트 선(+WBL0)과는 역(逆)의 상태가 입력된다.
기억하고 싶은 데이터가 H일 경우에는, N채널 MOS트랜지스터(102)와 P채널 MOS트랜지스터(103)는 도통하고, 인버터 회로를 구성하는 트랜지스터(101, 102)의 게이트 측의 노드는 H에 고정되고, 동일한 인버터 회로를 구성하는 트랜지스터(103, 104)의 게이트 측의 노드는 Low 상태(이하 L)에 고정된다.
또한, 이 SRAM 셀에 대하여 다른 계통의 포트를 이용하여 동시에 기입을 행하는 것이 가능하다. 그 경우, 우선 기입 로우 디코더(WRDC2)에 의해 지정된 워드 선(+WWL1)을 H로 한다. 이에 따라, N채널 MOS트랜지스터(107, 110)가 도통한다. 다음, 기입 데이터 레지스터(WDR2)에 수용된 기억하고 싶은 데이터가 기입 칼럼 디코더(WCDC2)에 의해 지정된 비트 선(+WBL1)으로부터 입력된다. 동시에, 비트 선(-WBL1)으로부터는 비트 선(+WBL1)과는 역의 상태가 입력된다.
기억하고 싶은 데이터가 L일 경우에는, N채널 MOS트랜지스터(104)와 P채널 MOS트랜지스터(101)는 도통하고, 인버터 회로를 구성하는 트랜지스터(101, 102)의 게이트 측의 노드는 L에 고정되고, 마찬가지로 인버터 회로를 구성하는 트랜지스터(103, 104)의 게이트 측의 노드는 H에 고정된다. 2개의 계통을 이용하여, 별개의 셀에 동시에 기입을 행함으로써, 기입의 속도를 높이는 것이 가능하다. 또한, 2개의 계통이 동일의 위치에 동시에 기입을 행하는 것을 금지하기 위한 하드웨어가 필요하다.
이 SRAM 셀로부터 데이터의 판독을 행할 경우에는, 우선 판독 로우 디코더(RRDC)에 의한 디코딩의 결과 선택된 판독 워드 선(+RWL)은 H로 된다. 이에 의해, N채널 MOS트랜지스터(105, 108)는 도통한다. 그리고, 플립 플롭 회로의 루프의 일부로 되는 인버터 회로를 구성하는 트랜지스터(101, 102)의 게이트 측에 기억된 데이터가 판독 칼럼 디코더(RCDC)에 의해 지정된 판독 비트 선(+RBL)으로부터 출력된다. 동시에, 판독 비트 선(-RBL)으로부터는, 해당 인버터 회로에 의해 판독 비트 선(+RBL)의 상태가 반전됨으로써, 판독 비트 선(+RBL)과는 역의 상태가 출력된다.
이러한 1read/2write의 SRAM 회로는, write 포트의 수가 read 포트의 수의 2배이기 때문에, 입력되는 데이터와 출력되는 데이터의 데이터 폭이 다른, 또는 2개의 계통을 이용하여 별개의 셀에 동시에 기입을 행함으로써, 데이터 기입의 속도를 외관상 높게 2배로 향상시킬 수 있고, 데이터의 기입과 판독의 속도가 다른, 버퍼 회로로서 이용된다.
도 9는 1read/2write의 SRAM 회로의 사용예를 도시하는 도면이다. 중앙 연산 장치(이하 CPU)(100)는 연산에 의해 획득된 데이터(D1)를, 1read/2write의 SRAM 회로(101a)에 대하여 출력한다. CPU(1OO)는 고속 연산을 행하기 위해, 획득된 데이터를 즉석에서 출력하고, 별개의 연산을 시작하는 것이 요구된다.
여기서, 1read/2write의 SRAM 회로(101a)는, 2개의 기입 포트를 이용하여 데 이터를 수신하고, 1개의 판독 포트에서 데이터(D2)를 출력한다. 따라서, 판독 포트 수는 기입 포트 수의 1/2이기 때문에, 외관상의 데이터(D2)의 판독에 관한 전송 속도는 데이터(D1)의 기입에 관한 전송 속도의 1/2로 된다.
또한, 1read/2write의 SRAM 회로(101b)는 1read/2write의 SRAM 회로(101a)로부터의 출력인 데이터(D2)를 수신하고, 2개의 기입 포트에 의해 기입을 행한다. 기입된 데이터(D2)는 1개의 판독 포트에 의해 판독되고, 데이터(D3)로서 출력된다. 따라서, 판독 포트 수는 기입 포트 수의 1/2이기 때문에, 외관상의 데이터(D3)의 판독에 관한 전송 속도는 데이터(D2)의 기입에 관한 전송 속도의 1/2로 된다.
따라서, 데이터(D3)의 판독에 따른 전송 속도는 데이터(D1)의 기입에 따른 전송 속도의 1/4로 된다.
이렇게 하여, CPU로부터 출력되는 데이터는 서서히 전송 속도를 저하시킨다. CPU로부터 출력되는 데이터(D1)는 빈번하게 출력되는 것이 아니기 때문에, 데이터(D1)를 수신하는 처리를 가능한 고속으로 행한 후는 속도를 저하시켜도 좋다. 이렇게 하여, CPU는 데이터(D3)의 후단에 계속되는 속도의 지연 메모리 회로의 처리의 종료를 기다리지 않고, 데이터를 출력한다고 하는 일종의 공방 처리를 행할 수 있다.
비 특허 문헌 1 : 「CMOS VLSI설계의 원리 시스템의 시점으로부터」 Niel H.E.Weste, Kamran Eshraghi저, 마루젠 주식회사 발행, 310쪽, 1988년
그러나, 종래의 1read/2write의 SRAM 회로에서는, 기입의 포트를 2개 용의(用意)하여 2배의 속도로 기입을 행하고 있기 때문에, 판독 어드레스의 레지스터가 1개와, 기입 어드레스의 레지스터가 2개 필요했다. 또한, 마찬가지로 판독 어드레스의 디코더가 1개와, 기입 어드레스의 디코더가 2개 필요했다. 이것들의 회로가 중복하여 설치되기 때문에, 종래의 1read/2write의 SRAM 회로는 사이즈를 작게 하는 것이 곤란하였다.
또한, 1read/2write의 SRAM 회로에서는, 다수의 워드 선이나 트랜지스터가 이용되어, 메모리 셀 사이즈가 커진다. 그 때문에, 비트 선이나 워드 선이 길어져서, 저항 및 배선 용량이 커진다. 저항 및 배선 용량이 커지면, 트랜지스터를 구동하는 구동 전류가 작아지기 때문에(배선 용량이 커지면, 트랜지스터에서 구동해야만 하는 부하가 늘어나기 때문에), 1read/2write의 SRAM 회로에서는 고속화를 행하는 것이 곤란했다.
여기서, 본 발명의 목적은 메모리 셀의 사이즈가 작은 1read/2write의 SRAM 회로를 제공하는 것이다.
또한, 본 발명의 목적은, 메모리 셀의 사이즈가 작고, 고속 동작이 가능한 1read/2write의 SRAM 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 메모리 셀의 사이즈가 작은 SRAM 회로를 이용한 버퍼 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 메모리 셀의 사이즈가 작고, 고속 동작이 가능한 SRAM 회로를 이용한 버퍼 회로를 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명의 제일 측면에 의한 SRAM 회로는 각각 한 쌍의 기억부에서 구성되는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 행을 지정하는 복수의 기입 워드 선과, 상기 복수의 메모리 셀의 행을 지정하는 복수의 판독 워드 선 쌍과, 상기 한 쌍의 기억부에의 기입 시에, 상기 한 쌍의 기억부에 공통인 상기 기입 워드 선을 구동하는 기입 로우 디코더와, 상기 기억부로부터의 판독 시에, 상기 기억부에 접속된 상기 판독 워드 선을 구동하는 판독 로우 디코더와, 상기 한 쌍의 기억부에의 기입 시에, 상기 한 쌍의 기억부를 지정하고, 상기 기입 워드 선에 의해 공통으로 지정된 상기 한 쌍의 기억부의 쌍방에, 각각 입력되는 데이터를 각각 기입하는 복수의 기입 비트 선 쌍과, 상기 기억부로부터의 판독 시에, 상기 기억부를 지정하고, 상기 판독 워드 선에 의해 공통으로 지정된 상기 기억부로부터, 데이터를 판독하는(1개에서도 좋음. 이하 동일) 판독 비트 선을 갖는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 바람직한 실시예에서는, 기입 칼럼 디코더를 더 갖고, 상기 기입 칼럼 디코더는, 입력되는 기입 어드레스의 말미(末尾)의 비트에 기초하여 기입을 행하는 기입 비트 선을 상기 기입 비트 선 쌍으로부터 선택하는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 바람직한 실시예에서는, 상기 판독 로우 디코더는, 입력되는 판독 어드레스의 말미의 비트에 기초하여, 판독을 행하는 판독 워드 선을 상기 판독 워드 선 쌍으로부터 선택하는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 또한 바람직한 실시예에서는, 상기 기입 칼럼 디코더는, 상기 한 쌍의 기입 비트 선을 동시에 구동하고, 상기 한 쌍의 기억부에 대하여 데이터의 기입을 동시에 행하는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 또한 바람직한 실시예에서는, 제 1 및 제 2 기입 트랜지스터를 더 갖고, 상기 제 1 기입 트랜지스터는 게이트 측에 상기 기입 워드 선이 접속되고, 게이트에의 신호의 공급에 기초하여 상기 기입 비트 선 쌍의 한쪽과 상기 한 쌍의 기억부의 한쪽을 접속하고, 상기 제 2 기입트랜지스터는 게이트 측에 상기 기입 워드 선이 접속되고, 게이트에의 신호의 공급에 기초하여 상기 기입 비트 선 쌍의 다른 쪽과 상기 한 쌍의 기억부의 다른 쪽을 접속하는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 또한 바람직한 실시예에서는, 제 1 및 제 2 판독 트랜지스터를 더 갖고, 상기 제 1 판독 트랜지스터는 게이트 측에 상기 판독 워드 선 쌍의 한쪽이 접속되고, 게이트에의 신호의 공급에 기초하여 상기 판독 비트 선과 상기 한 쌍의 기억부의 한쪽을 접속하고, 상기 제 2 판독 트랜지스터는 게이트 측에 상기 판독 워드 선 쌍의 다른 쪽이 접속되고, 게이트에의 신호의 공급에 기초하여 상기 판독 비트 선과 상기 한 쌍의 기억부의 다른 쪽을 접속하는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 또한 바람직한 실시예에서는, 상기 한 쌍의 기억부에의 기입 시에, 상기 기입 워드 선에 의해 지정된 모든 상기 메모리 셀은, 상기 기입 비트 선 쌍에 의해 지정되고, 지정된 모든 상기 한 쌍의 기억부에 대하여, 동시에 기입이 행해지는 것을 특징으로 한다.
상기 발명의 제 1 측면에서, 또한 바람직한 실시예에서는, 상기 기억부로부터의 판독 시에, 상기 판독 워드 선에 의해 지정된 모든 상기 메모리 셀은 상기 판독 선에 의해 지정되고, 지정된 모든 상기 기억부로부터, 동시에 판독이 행해지는 것을 특징으로 한다.
또한, 상기 발명의 제 2 측면에 의한 버퍼 회로는, 각각, 한 쌍의 기억부에서 구성되는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 행을 지정하는 복수의 기입 워드 선과, 상기 복수의 메모리 셀의 행을 지정하는 복수의 판독 워드 선 쌍과, 상기 한 쌍의 기억부에의 기입 시에, 상기 한 쌍의 기억부에 공통인 상기 기입 워드 선을 구동하는 기입 로우 디코더와, 상기 기억부로부터의 판독 시에, 상기 기억부에 접속되는 상기 판독 워드 선을 구동하는 판독 로우 디코더와, 상기 한 쌍의 기억부에의 기입 시에, 상기 한 쌍의 기억부를 지정하고, 상기 기입 워드 선에 의해 공통으로 지정된 상기 한 쌍의 기억부의 쌍방에, 각각 입력되는 데이터를 각각 기입하는 복수의 기입 비트 선 쌍과, 상기 기억부로부터의 판독 시에, 상기 기억부를 지정하고, 상기 판독 워드 선에 의해 공통으로 지정된 상기 기억부로부터, 데이터를 판독하는 복수의 판독 비트 선을 갖는 SRAM 회로를 복수로 구비하고, 상기 SRAM 회로의 상기 판독 비트 선과, 다른 상기 SRAM 회로의 상기 기입 비트 선 쌍의 한쪽이 서로 접속되는 것을 특징으로한다.
본 발명의 SRAM 회로는 2비트의 정보에 대하여 공통의 기입 워드 선을 이용하여 액세스함으로써, 처리의 고속화와 메모리 사이즈의 소형화를 실현하는 것이 가능하다.
도 1은 본 발명을 적용한 SRAM 셀의 구성도.
도 2는 본 발명의 제 1 실시 형태에서의 SRAM 회로의 구성도.
도 3은 본 발명의 SRAM을 버퍼 회로에 적용하는 예.
도 4는 CPU(100)의 연산 결과를 유지하는 레지스터(102)의 구성도.
도 5는 버퍼 회로에 적용되는 본 발명의 SRAM 회로.
도 6은 버퍼 회로에 적용되는 본 발명의 SRAM 회로(101b).
도 7은 종래의 1read/2write의 SRAM 회로의 구성도.
도 8은 종래의 1read/2write의 SRAM 회로에 이용되는 SRAM 셀의 구성도.
도 9는 1read/2write의 SRAM 회로의 사용예를 도시하는 도면.
이하, 도면에 따른 본 발명의 실시 형태에 관하여 설명한다. 다만, 본 발명의 기술적 범위는 이것들의 실시 형태에 한정되지 않고, 특허청구범위에 기재된 사항과 그의 균등물까지 이르는 것이다.
도 1은 본 발명의 제 1 실시 형태를 적용한 SRAM 셀의 구성도이다. 본 실시 형태에 의한 SRAM 셀은 1비트를 기억하는 기억부(219, 220)를 한 쌍 포함하고, 4개의 P채널 MOS트랜지스터, 12개의 N채널 MOS트랜지스터로 구성된다. 또한, SRAM 셀에 포함되는 한 쌍의 기억부는 6개의 비트 선 및 3개의 워드 선을 통하여 액세스된다. 그리고, 판독을 행하는 포트가 1개인 것에 대하여, 기입은 2개의 포트를 이용하여 행해진다.
P채널 MOS트랜지스터(201)와 N채널 MOS트랜지스터(202)는 병렬로 접속되어 있다. 또한, 마찬가지로 트랜지스터(203, 204), (211, 212) 및 (213, 214)가 병렬로 접속되어 있다. 이것들의 8개의 트랜지스터에서 한 쌍의 기억부(219, 220)를 구성하기 때문에, 도 1의 SRAM 셀에는 2비트의 정보가 유지된다.
게이트가 판독 워드 선(+RWL1)에 접속되는 N채널 MOS트랜지스터(205)는 판독 비트 선(+RBL)과, 인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측의 노드를 접속한다. 또한, 마찬가지로 게이트가 판독 워드 선(+RWL1)에 접속되는 N채널 MOS트랜지스터(207)는 판독 비트 선(-RBL)과, 동일한 인버터 회로를 구성하는 트랜지스터(203, 204)의 게이트 측의 노드를 접속한다. 또한, 게이트가 판독 워드 선(+RWL0)에 접속되는 N채널 MOS트랜지스터(216)는 판독 비트 선(+RBL)과, 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측의 노드를 접속한다. 또한, 마찬가지로 게이트가 판독 워드 선(+RWL0)에 접속되는 N채널 MOS트랜지스터(218)는 판독 비트 선(-RBL)과, 동일한 인버터 회로를 구성하는 트랜지스터(213, 214)의 게이트 측의 노드를 접속한다. 게이트가 기입 워드 선(+WWL)에 접속되는 N채널 MOS트랜지스터(206, 208, 216, 218)는 각각 기입 비트 선(+WBL1, -WBL1, +WBL0, -WBL0)과 접속된다.
이 SRAM 셀에 대하여 기입을 행할 경우에는, 우선 기입 워드 선(+WWL)을 H로 한다. 이에 따라, N채널 MOS트랜지스터(206, 208, 215, 217)가 도통한다. 다음, 기억하고 싶은 데이터가 기입 비트 선(+WBL0) 및 (+WBL1)으로부터 입력된다. 동시에, 기입 비트 선(-WBL0)으로부터는 기입 비트 선(+WBL0)과는 역의 상태가 입력되고, 기입 비트 선(-WBL1)으로부터는 기입 비트 선(+WBL1)과는 역의 상태가 입력된 다.
기입 비트 선(+WBL1)으로부터 N채널 MOS트랜지스터(206)를 통하여 입력된 데이터는 인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측에 유지된다. 또한, 기입 비트 선(+WBL0)으로부터 N채널 MOS트랜지스터(215)를 통하여 입력된 데이터는 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측에 유지된다.
인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측의 노드에 기억하고 싶은 데이터가 H일 경우에는, N채널 MOS트랜지스터(202)와 P채널 MOS트랜지스터(203)는 도통하고, 인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측의 노드는 H에 고정되고, 동일한 인버터 회로를 구성하는 트랜지스터(203, 204)의 게이트 측의 노드는 L에 고정된다.
인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측의 노드에 데이터를 기억하는 것과 동시에, 또한 다른 계통의 포트를 이용하여 동일한 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측의 노드에 기입을 행하는 것이 가능하다. 그 경우, 기입 워드 선(+WWL)이 H로 된 타이밍에서, 기억하고 싶은 데이터를 기입 비트 선(+WBL0)로부터 입력한다. 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측의 노드에 기억하고 싶은 데이터가 L일 경우에는, N채널 MOS트랜지스터(214)와 P채널 MOS트랜지스터(211)는 도통하고, 해당 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측의 노드는 L에 고정되고, 동일한 인버터 회로를 구성하는 트랜지스터(213, 214)의 게이트 측의 노드는 H에 고정된다.
이 SRAM 셀로부터 데이터의 판독을 행할 경우에는, 우선 판독 워드 선(+RWL1)을 H로 한다. 이에 따라, N채널 MOS트랜지스터(205, 207)가 도통한다. 그리고, 인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측의 노드에 기억된 데이터가 판독 비트 선(+RBL)으로부터 출력된다. 동시에, 판독 비트 선(-RBL)으로부터는, 판독 비트 선(+RBL)과는 역의 상태가 출력된다.
그 후, 판독 워드 선(+RWL0)을 H로 한다. 이에 따라, N채널 MOS트랜지스터(216, 218)가 도통한다. 그리고, 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측의 노드에 기억된 데이터가 판독 비트 선(+RBL)으로부터 출력된다. 동시에, 판독 비트 선(-RBL)으로부터는, 해당 판독 비트 선(+RBL)과는 역의 상태가 출력된다.
도 1에 도시되는 본 실시 형태에 의한 SRAM 셀은 도 8에 도시되는 종래의 SRAM 셀의 2배의 정보를 유지한다. 그러나, 도 8에 도시되는 종래의 SRAM 셀은 10배의 트랜지스터, 3개의 워드 선 및 6개의 비트 선으로 구성되는 것에 대하여, 본 실시 형태에 의한 SRAM 셀은 16개의 트랜지스터, 3개의 워드 선 및 6개의 비트 선으로 구성되어 있다. 본 실시 형태에 의한 SRAM 셀은 종래의 회로의 2배의 정보를 유지하기 때문에, 2비트 단위의 용량으로 비교한 경우에 있어서, 20개의 트랜지스터, 6개의 워드 선 및 12개의 비트 선으로 구성되는 종래의 SRAM 셀에 비해서 트랜지스터 4개와, 워드 선 3개 및 비트 선 6개를 절약하는 것이 가능하다. 따라서, 본 발명을 이용함으로써 종래예와 비교하여, 단위 기억 용량 당의 트랜지스터나 워드 선 등의 물리량을 삭감하는 것이 가능해 진다.
이러한 트랜지스터나 워드 선 및 비트 선의 삭감에 의해, SRAM 회로의 소형 화를 행할 수 있다. 또한 단위 기억 용량당의 물리량을 삭감하는 것에 수반하여 SRAM 회로의 소형화에 의해 워드 선이나 비트 선의 선 길이가 짧아지며, 워드 선이나 비트 선의 저항값도 저하되기 때문에, 트랜지스터를 구동하는 구동 전류를 크게 하는 것이 가능하다. 또한, 구동 전류가 커지면, 트랜지스터의 동작이 고속화되고, SRAM 회로 자체의 고속화가 가능하게 된다.
도 2는, 본 발명의 제 1 실시형태에서의 SRAM 회로의 구성도이다.
본 발명의 SRAM 셀로 구성되는 메모리 어레이(200)로부터 판독을 행할 시에는, 우선, 판독 어드레스 레지스터(RAR)에 판독을 행하는 어드레스를 나타내는 비트 열이 수용된다. 수용된 비트 열의 최하위를 제외한 하위 비트(칼럼 어드레스)에 기초하여, 판독 칼럼 디코더(RCDC)는 대응하는 판독 비트 선을 구동한다. 동시에, 수용된 비트 열의 상위 비트(로우 어드레스) 및 최하위 비트(선택 비트)(221)에 기초하여, 판독 로우 디코더(RRDC)는 대응하는 판독 워드 선을 구동한다. 최하위 비트(221)는, 도 1에서의 판독 워드 선(+RWL1, +RWL0) 중 어느 쪽을 구동하는가를 결정하기 위해 이용되는 선택 비트이다. 최하위 비트가 0의 경우(짝수 어드레스의 경우), 판독 워드 선(+RWL0)이 구동되고, 최하위 비트가 1의 경우(홀수 어드레스의 경우), 판독 워드 선(+RWL1)이 구동된다.
당해 비트 선 및 워드 선의 구동에 의해, 도 1에서의 트랜지스터(205, 207, 216 또는 218)가 도통되고, 소망의 메모리 셀에 기억된 데이터에의 read 액세스를 가능하게 한다. 판독 어드레스 레지스터(RAR)에 수용된 비트 열에 기초하여 액세스된 메모리 어레이(200) 내의 데이터는 메모리 어레이(200)에 접속되는 모든 비트 선의 논리합(OR 논리 연산)을 채용함으로써 출력된다.
또한, 본 발명의 SRAM 셀로 구성된 메모리 어레이(200)에 대하여 기입을 행할 때에는, 먼저, 기입 어드레스 레지스터(WAR)에 기입을 행하는 어드레스를 나타내는 비트 열이 수용된다. 이때, 판독에 사용되었던 어드레스의 비트 수가 N이 라고 하면, 기입에 사용되는 어드레스의 비트수는 N-1로 된다. 왜냐하면, 판독에 사용되는 어드레스의 최하위 비트인 선택 비트가 1의 경우(홀수 어드레스의 경우)와 0의 경우(짝수 어드레스의 경우)는 데이터가 동일의 셀에 수용할 수 있고, 동일의 셀에 대하여 홀수 어드레스에 대한 데이터와 짝수 어드레스에 대한 데이터를 동시에 기입을 행하기 때문이다.
최하위 비트에 해당하는 선택 비트를 제외한 기입 어드레스 레지스터(WAR)에 기입을 행하는 어드레스를 나타내는 N-1 자리 수의 비트 열이 수용되면, 기입 칼럼 디코더(WCDC)는, 수용된 비트 열의 하위 비트(칼럼 어드레스)에 기초하여, 당해 칼럼 어디레스의 디코딩을 행하는 기입 비트 선을 구동한다. 기입 로우 디코더(WRDC)는, 수용된 비트 열의 상위 비트(로우 어드레스)에 기초하여, 당해 로우 어드레스의 디코딩을 행하는 기입 워드 선(+WWL)을 구동한다. 더욱이, 비트 선의 구동 시에, 기입 위치의 어드레스의 최하위 비트가 O(짝수 어드레스)인 데이터(WD0)와, 기입 위치의 어드레스의 최하위 비트가 1(홀수 어드레스)인 데이터(WD1)가, 도 1에서의 기입 비트 선(+WBL0, +WBL1)을 구동하는 신호와 논리곱(AND 논리 연산)을 채용하며, 비트 내에 기입된다. 예를 들면, 본 실시 형태에서의 도 1의 SRAM 셀에서, 짝수 어드레스와 홀수 어드레스에 각각, 데이터(WD0)와 데이 터(WD1)를 동시에 기입하는 경우를 예로 설명한다. 이 SRAM 셀에 대하여 기입을 행할 경우에는, 우선, 기입 워드 선(+WWL)을 H로 한다. 이에 따라, N채널 MOS 트랜지스터(206, 208, 215, 217)가 도통한다. 다음, 데이터(WD0)가 짝수 어드레스에 대응하는 기입 비트 선(+WBL0) 및 데이터(WD1)가 홀수 어드레스에 대응하는 기입 비트 선(+WBL1)으로부터 입력된다. 여기에서, 데이터(WD0)가 O의 경우에는, 기입 비트 선(+WBL0)을 구동하는 신호의 값(1)과의 논리곱(AND 논리 연산)의 결과인 O이 +WBL0으로부터 입력되고, 데이터(WD0)가 1의 경우에는, 기입 비트 선(+WBL0)을 구동하는 신호의 값(1)과의 논리곱(AND 논리 연산)의 결과인 1이 +WBL0로부터 입력된다. 마찬가지로, 데이터(WD1)가 O인 경우에는, 기입 비트 선(+WBL1)을 구동하는 신호의 값(1)과의 논리곱(AND 논리 연산)의 결과인 O이 +WBL1로부터 입력되고, 데이터(WD1)가 1의 경우에는, 기입 비트 선(+WBL1)을 구동하는 신호의 값(1)과의 논리곱(AND 논리 연산)의 결과인 1이 +WBL1로부터 입력된다. 동시에, 기입 비트 선(-WBLO)으로부터는, 기입 비트 선(+WBL0)과는 역의 상태가 입력되며, 기입 비트 선(-WBL1)으로부터는 기입 비트 선(+WBL1)과는 역의 상태가 입력된다.
기입 비트 선(+WBL1)으로부터 N채널 MOS트랜지스터(206)를 통하여 입력된 데이터는 인버터 회로를 구성하는 트랜지스터(201, 202)의 게이트 측에 유지된다. 또한, 기입 비트 선(+WBL0)으로부터 N채널 MOS트랜지스터(215)를 통하여 입력된 데이터는 인버터 회로를 구성하는 트랜지스터(211, 212)의 게이트 측에 유지된다.
이러한 구성으로 함으로써, 종래의 1read/2write의 SRAM 회로에서는 기입 어드레스 레지스터(WAR), 기입 칼럼 디코더(WCDC), 기입 로우 디코더(WRDC) 및 기입 데이터 레지스터(WDR)가 각각 2개 필요했던 것에 대해, 본 실시 형태의 SRAM 회로에서는 각각 1개씩으로 기능시킬 수 있다. 또한, 기입 칼럼 디코더(WCDC)는 짝수 어드레스 또는 홀수 어드레스의 선택을 행하는 선택 비트에 해당하는 최하위 비트가 불필요해 짐으로써 소형으로 고속화된다. 이와 같이, 메모리 어레이의 주변 회로를 간략화함으로써, SRAM 회로를 소형화하는 가능해 진다.
또한, 종래의 1read/2write의 SRAM 회로에서는 기입 계통이 2 계통 존재하기 위해, 2 계통이 동일의 위치에 기입을 행하는 것을 금지하는 배타 제어를 위한 하드웨어가 필요했다. 그러나, 본 실시 형태의 SRAM 회로에서는 동시에 동일한 위치에 기입 행하는 일이 없기 때문에, 이러한 배타 제어를 위한 하드웨어도 생략하고, 소형화하는 것이 가능하다.
다음, 본 발명의 제 2 실시 형태에 관하여 설명한다.
도 3은, SRAM 회로를 버퍼 회로에 적용하는 예이다. CPU(100)의 연산 결과는 레지스터(102)에 수용된다. 여기에서, 레지스터(102)는 64비트의 데이터 길이이고, 상위의 32비트 데이터를 수용하는 상위 비트부(102x)와, 하위의 32비트 데이터를 수용하는 하위 비트부(102y)를 가상적으로 포함한다.
또한, 레지스터(102)에 일시적으로 유지된 데이터는 CPU(100)가 다음 연산을 개시하기 때문에, 바로 버퍼 회로(1O1a)에 수용되지 않으면 안된다.
버퍼 회로로서 사용되는 본 실시 형태의 SRAM 회로(101a)의 데이터 폭은 32비트 길이이지만, 1개의 셀에 대하여 2비트의 정보를 수용할 수 있는 본 실시 형태의 회로 구성에 의해 레지스터(102)의 상위 비트부(102x) 및 하위 비트부(102y)의 2 계통으로부터, 동시에 기입을 행하는 것이 가능하다.
우선, 기입 로우 디코더(WRDCa)는, SRAM 회로(101a)의 홀수 어드레스에 대응하는 어드레스 1부(101a_1x)와 짝수 어드레스에 대응하는 어드레스 O부(1O1a_1y)를 동시에 지정하기 위해, 양자 간에 있는 기입 워드 선(WaL_1)을 구동한다. 레지스터(102)의 상위 비트부(102x)의 32비트 길이 데이터는 SRAM 회로(101a)의 어드레스 1부(101a_1x)에 기입된다. 또한, 레지스터(102)의 하위 비트부(102y)의 32비트 길이 데이터는 SRAM 회로(10la)의 어드레스 0부(101a_1y)에 기입된다.
여기서, 상기에서 설명한 SRAM 회로의 홀수 어드레스에 대응하는 어드레스1부와 짝수 어드레스에 대응하는 어드레스 0부에의 동시 기입의 동작을 행하기 위해, 레지스터(102)와 SRAM 회로(101a)가 어떻게 접속되어 있는가를 설명한다.
도 4는 CPU(100)의 연산 결과를 유지하는 레지스터(102)의 내부 구성도이다. 또한, 도 5는 버퍼 회로에 적용되는 본 실시 형태의 SRAM 회로(101a)이다. 레지스터(102)는 각각, 도 1에서 도시하는 바와 같이 P채널 MOS트랜지스터(도 1에서의 202, 204, 212 및 214)와 N채널 MOS트랜지스터(도 1에서의 201, 203, 211 및 213)가 병렬로 접속된 인버터 회로의 루프에 의해 구성되는 64개의 플립 플롭(F00으로부터 F63)으로 구성되어 있다. 또한, 64개의 플립 플롭(F00으로부터 F63) 중 플립 플롭(F0으로부터 F31)이 레지스터(102)의 상위 비트부(102x)에 할당되고, 플립(F32로부터 F63)이 레지스터(102)의 하위 비트부(l02y)에 할당된다. 64개의 플립 플롭에는 각각, 플립 플롭이 유지하는 내용을 리셋(reset)하는 클리어 신호(CR)와 플립 플롭을 구동하는 클록 신호(CLK)가 입력된다. 또한, 64개의 플립 플롭(F00으로부 터 F63)에는 CPU(100)의 연산 결과인 비트(D0으로부터 D63)가 데이터 입력으로서 접속된다.
플립 플롭(F00으로부터 F63)은 비트(D0으로부터 D63)로부터 입력된 데이터를, 클리어 신호(CR)가 입력될 때까지, 출력 신호(OUT0으로부터 OUT63)로서 출력한다. 즉, CPU(100)에 의한 연산 결과는 클리어 신호(CR)의 입력까지 레지스터(102)에 유지된다.
레지스터(102)로부터의 출력 신호(OUT0으로부터 OUT63)는 도 5에서 각각 플립 플롭(CL00으로부터 CL31)을 구성하는 본 실시 형태의 SRAM 회로(101a)의 기입 비트 선(+WBL0, +WBL1)에 입력된다. 또한, 레지스터(102)로부터의 출력 신호(OUT0으로부터 OUT63)의 반전 신호는 도 5에서 각각 플립 플롭(CL00으로부터 CL31)을 구성하는 본 실시 형태의 SRAM 회로(101a)의 기입 비트 선(-WBL0, -WBL1)에 입력한다.
또한, 상세하게 설명하면, 레지스터(102)의 상위 비트부(102x)에 맞는 플립 플롭(F00으로부터 F31)의 출력 신호(OUT0으로부터 OUT31)는 도 5에서의 기입 비트 선(+WBL1_00으로부터 +WBL1_31)에 각각 입력된다. 또한, 플립 플롭(F00으로부터 F31)의 출력 신호(OUT0으로부터 OUT31)의 반전 신호는 마찬가지로 도 5에서의 기입 비트 선(-WBL1_00으로부터 -WBL1_31)에 입력된다.
그리고, 레지스터(102)의 하위 비트부(102y)에 맞는 플립 플롭(F32로부터 F63)의 출력 신호(OUT32로부터 OUT63)는 마찬가지로 도 5에서의 기입 비트 선(+WBL0_00으로부터 +WBL0_31)에 입력된다. 또한, 플립 플롭(F32로부터 F63)의 출력 신호(OUT32로부터 OUT63)의 반전 신호는 마찬가지로 도 5에서의 기입 비트 선(-WBL0_00으로부터 -WBL0_31)에 입력된다.
상기에서 설명한 기입 비트 선에의 데이터의 입력과 동시에, 도 3에서의 기입 로우 디코더(WRDCa)는 로우 어드레스의 디코딩 결과에 기초하여 도 5에서의 워드 선(+WWL)을 구동한다. 워드 선(+WWL)에 의해 지정되는 메모리 셀(CL00으로부터 CL31)에 대하여, 기입 비트 선(+WBL1_00으로부터 +WBL1_31)으로부터 입력된 신호는 기입 어드레스가 홀수 어드레스일 경우에 대응하는 어드레스 1부(101a_1x)에 기억되고, 기입 비트 선(+WBL0_00으로부터 +WBL0_31)에 입력한 신호는 기입 어드레스가 짝수 어드레스일 경우에 대응하는 어드레스 0부(101a_1y)에 기억된다.
다음, 도 3에서의 SRAM 회로(101a)로부터 데이터를 판독하고, 또한 SRAM 회로(101b)에 대하여 기입을 행할 경우에 관하여 설명한다.
우선, 도 3에서의 판독 로우 디코더(RRDCa)는 로우 어드레스의 디코딩 결과에 기초하여 SRAM 회로(101a)로부터의 판독을 행하는 행을 지정한다. 도 3의 경우, 4개의 행(101a_1x, 101a_ly, 101a_2x, 101a_2y) 중에서 선택이 행해진다. 여기에서는, 도 5에서 홀수 어드레스에 대응하는 어드레스 1부(101a_1x)에 대응하는 판독 워드 선(+RWL)을 구동하는 것으로 한다. 그리고, 기입 로우 디코더(WRDCb)는 기입을 행하는 SRAM 회로(101b) 내의 행을 선택한다. 여기에서는, SRAM 회로(101b)의 어드레스 1부(101b_1x)와, 어드레스 0부(101b_1y)를 동시에 지정하기 때문에, 도 5에서의 양자의 사이에 있는 판독 워드 선(+WWL)을 구동하는 것으로 한다.
SRAM 회로(101a) 내의 홀수 어드레스에 대응하는 어드레스 1부(101a_1x)의 16비트 길이의 상위 데이터는 SRAM 회로(101b)의 홀수 어드레스에 대응하는 어드레스 1부(101b_1x)에 판독된다. 또한, SRAM 회로(101a) 내의 홀수 어드레스에 대응하는 어드레스 1부(101a_1x)의 16비트 길이의 하위 데이터는 SRAM 회로(101b) 내의 짝수 어드레스에 대응하는 어드레스 0부(101b_1y)에 판독된다.
여기서, 상기에서 설명한 동작을 행하기 위해, SRAM 회로(101a, 101b)가 어떻게 접속되어 있는가를 설명한다.
도 6은 버퍼 회로에 적용되는 SRAM 회로(101b)이다. 도 5에서의 SRAM 회로(101a)로부터의 출력을 행하는 판독 비트 선(+RBL_00으로부터 +RBL_31)은 각각, 도 6에서의 판독 비트 선(+WBL1_00으로부터 +WBL1_15, +WBL0_00으로부터 +WBL0_15)에 입력된다.
또한, 상세하게 설명하면, 도 3에서의 SRAM 회로(101a)로부터의 출력인 16비트 길이의 상위 데이터를 출력하는 판독 비트 선(+RBL_00으로부터 +RBL_15)은 도 6에서의 판독 비트 선(+WBL1_00으로부터 +WBL1_15)에 입력된다. 그리고, 도 3에서의 SRAM 회로(101a)로부터의 출력인 16비트 길이의 하위 데이터를 출력하는 판독 비트 선(+RBL_16으로부터 +RBL_31)은 도 6에서의 기입 비트 선(+WBL0_00으로부터 +WBL0_15)에 입력된다.
또한, 도 3에서의 SRAM 회로(101a)로부터의 출력인 16 비트 길이의 상위 데이터의 반전 신호를 출력하는 판독 비트 선(-RBL_00으로부터 -RBL_15)은 도 6에서의 기입 비트 선(-WBL1_00으로부터 -WBL1_15)에 입력된다. 그리고, 도 3에서의 SRAM 회로(101a)로부터의 출력인 16비트 길이의 하위 데이터의 반전 신호를 출력하는 판독 비트 선(-RBL_16으로부터 -RBL_31)은 도 6에서의 기입 비트 선(-WBL0_00으로부터 -WBL0_15)에 입력된다.
기입 비트 선에의 데이터의 입력과 동시에, 도 3에서의 기입 로우 디코더(WRDCb)는 로우 어드레스의 디코딩 결과에 기초하여 도 6에서의 워드 선(+WWL)을 구동한다. 워드 선(+WWL)에 의해 지정되는 메모리 셀(CL00으로부터 CL15)에 대하여, 기입 비트 선(+WBL1_00으로부터 +WBL1_15)으로부터 입력된 신호는 기입 어드레스가 홀수 어드레스일 경우에 대응하는 어드레스 1부(101b_1x)에 기억되고, 기입 비트 선(+WBL0_00으로부터 +WBL0_15)에 입력한 신호는 기입 어드레스가 짝수 어드레스일 경우에 대응하는 어드레스 0부(101b_1y)에 기억된다.
이렇게, 상기에서 설명한 버퍼 회로는 본 실시 형태의 SRAM 회로를 이용한 메모리에 의해 구성되기 때문에, 트랜지스터나 워드 선 등의 삭감에 의해, 회로의 소형화를 행하는 것이 가능하다. 또한, 소형화에 의해 워드 선이나 비트 선이 짧아지고, 워드 선이나 비트 선의 저항값도 저하하기 때문에, 트랜지스터를 구동하는 구동 전류를 크게 하는 것이 가능하다. 구동 전류가 커지면, 트랜지스터의 동작이 고속화되고, SRAM 회로 자체의 고속화가 가능해 진다.
또한, 2개 필요했던 기입 로우 디코더를 하나 생략함으로써, SRAM 회로를 소형화하는 것이 가능하다.

Claims (6)

  1. 공통의 판독 비트 선 및 공통의 기입 워드 선에 병렬로 접속되는 제 1 및 제 2 플립 플롭 회로(flip-flop circuit)와,
    상기 제 1 플립 플롭 회로에 접속되고, 상기 공통의 기입 워드 선에 공급되는 기입 제어 신호에 의해 도통되어서 제 1 기입 신호를 상기 제 1 플립 플롭 회로에 공급하는 제 1 기입 제어 회로와,
    상기 제 2 플립 플롭 회로에 접속되고, 상기 공통의 기입 워드 선에 공급되는 기입 제어 신호에 의해 도통되어서 제 2 기입 신호를 상기 제 2 플립 플롭 회로에 공급하는 제 2 기입 제어 회로와,
    상기 제 1 플립 플롭 회로에 접속되고, 제 1 판독 워드 선에 공급되는 제 1 판독 제어 신호에 의해 도통되고, 상기 제 1 플립 플롭 회로로부터 상기 공통의 판독 비트 선에의 판독 신호의 판독 제어를 행하는 제 1 판독 제어 회로와,
    상기 제 2 플립 플롭 회로에 접속되고, 제 2 판독 워드 선에 공급되는 제 2 판독 제어 신호에 의해 도통되고, 상기 제 2 플립 플롭 회로로부터 상기 공통의 판독 비트 선에의 판독 신호의 판독 제어를 행하는 제 2 판독 제어 회로를 갖는 것을 특징으로 하는 메모리 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 기입 제어 회로는 각각,
    상기 제 1 플립 플롭 회로에 접속되고, 상기 기입 워드 선에 공급되는 기입 제어 신호에 의해 도통되어서 제 1 기입 신호를 상기 제 1 플립 플롭 회로에 공급하는 제 1 기입 제어 스위칭 소자와,
    상기 제 2 플립 플롭 회로에 접속되고, 상기 기입 워드 선에 공급되는 기입 제어 신호에 의해 도통되어서 상기 제 1 기입 신호의 반전 신호를 상기 제 2 플립 플롭 회로에 공급하는 제 2 기입 제어 스위칭 소자로 구성되고,
    상기 제 1 및 제 2 판독 제어 회로는 각각,
    상기 제 1 플립 플롭 회로에 접속되고, 제 1 판독 워드 선에 공급되는 제 1 판독 제어 신호에 의해 도통되어, 상기 제 1 플립 플롭 회로로부터의 판독 신호의 판독 제어를 행하는 제 1 판독 제어 스위칭 소자와,
    상기 제 2 플립 플롭 회로가 접속되고, 제 2 판독 워드 선에 공급되는 제 2 판독 제어 신호에 의해 도통되어, 상기 제 2 플립 플롭 회로로부터의 상기 판독 신호의 반전 신호의 판독 제어를 행하는 제 2 판독 제어 스위칭 소자로 구성되는 것을 특징으로 하는 메모리 회로.
  4. 제 1 항에 있어서,
    상기 메모리 회로는 상위 어드레스용 제 1 기입 디코더 및 하위 어드레스용 제 2 기입 디코더와, 상위 어드레스용 제 1 판독 디코더 및 하위 어드레스용 제 2 판독 디코더를 더 갖고,
    상기 기입 제어 신호는 상기 상위 어드레스용 제 1 기입 디코더에 의해 제어되고,
    상기 제 1 및 상기 제 2 기입 신호는 상기 하위 어드레스용 제 2 기입 디코더에 의해 제어되고,
    상기 제 1 및 제 2 판독 제어 신호는 상기 상위 어드레스용 제 1 판독 디코더에 의해 제어되고,
    상기 제 1 및 제 2 플립 플롭 회로로부터의 판독 신호는 상기 하위 어드레스용 제 2 판독 디코더에 의해 제어되는 것을 특징으로 하는 메모리 회로.
  5. 연산 처리 수단 및 상기 연산 처리 수단으로부터의 출력을 저장하는 버퍼 수단을 포함하고,
    상기 버퍼 수단은,
    기입 제어 신호가 접속되는 상위 어드레스용 제 1 기입 디코더와,
    제 1 및 제 2 기입 신호가 접속되는 하위 어드레스용 제 2 기입 디코더와,
    판독 제어 신호가 접속되는 상위 어드레스용 제 1 판독 디코더와,
    판독 신호가 접속되는 하위 어드레스용 제 2 판독 디코더와,
    공통의 기입 워드 선의 양측에 각각 배치되며, 상기 공통의 기입 워드 선과 아울러서 공통의 판독 비트 선에 병렬로 접속됨과 동시에, 제 1 및 제 2 판독 워드 선과 각각 접속되는 제 1 및 제 2 플립 플롭 회로와,
    상기 제 1 플립 플롭 회로 및 상기 제 1 기입 신호 사이의 도통을 상기 기입 제어 신호에 의해 제어를 행하는 제 1 기입 제어 회로와,
    상기 제 2 플립 플롭 회로 및 상기 제 2 기입 신호 사이의 도통을 상기 기입 제어 신호에 의해 제어를 행하는 제 2 기입 제어 회로와,
    상기 제 1 플립 플롭 회로 및 상기 공통의 판독 비트 선에의 상기 판독 신호 사이의 도통을 상기 제 1 판독 워드 선을 통해 접속되는 상기 판독 제어 신호에 의해 제어를 행하는 제 1 판독 제어 회로와,
    상기 제 2 플립 플롭 회로 및 상기 공통의 판독 비트 선에의 상기 판독 신호 사이의 도통을 상기 제 2 판독 워드 선을 통해 접속되는 상기 판독 제어 신호에 의해 제어를 행하는 제 2 판독 제어 회로를 포함하는 것을 특징으로 하는 정보 처리 장치.
  6. 공통의 기입 워드 선의 양측에 각각 배치되어 상기 공통의 기입 워드 선 및 공통의 판독 비트 선에 병렬로 접속됨과 아울러서, 제 1 및 제 2 판독 워드 선과 각각 접속되는 제 1 및 제 2 플립 플롭 회로를 갖는 메모리 회로용 기입 및 판독 을 제어하는 방법으로서,
    상기 공통의 기입 워드 선에 기입 제어 신호를 적용하는 단계와,
    상기 공통의 기입 워드 선에 상기 기입 제어 신호를 적용하여, 제 1 기입 신호를 상기 제 1 플립 플롭 회로에 공급하는 단계와,
    상기 공통의 기입 워드 선에 상기 기입 제어 신호를 적용하여, 제 2 기입 신호를 상기 제 2 플립 플롭 회로에 공급하는 단계와,
    상기 제 1 플립 플롭 회로에 접속되는 상기 제 1 판독 워드 선에 제 1 판독 제어 신호를 적용하여, 상기 제 1 플립 플롭 회로로부터의 출력을 상기 공통의 판독 비트 선에서 판독하는 단계와,
    상기 제 2 플립 플롭 회로에 접속되는 상기 제 2 판독 워드 선에 제 2 판독 제어 신호를 적용하여, 상기 제 2 플립 플롭 회로로부터의 출력을 상기 공통의 판독 비트 선에서 판독하는 단계를 포함하는 것을 특징으로 하는 방법.
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