JPS63308783A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータの位置合わせを行なって読み出し及び書
き込みを行なう記憶装置に関するものである。

従来の技術 従来の記憶装置を第３図に示す。第３図において、１０
１は記憶要素であり、１ビツトのデータを格納する。ｙ
個の記憶要素１０１が共通のワード線Ｗ（ｉｌに接続さ
れてワード（１）を構成する（１＝０、　１．　２・・
・川、　　Ｎ−１）。１０２はワード選択回路であり、
アドレスをデコードしてＮ個のワード線Ｗ（ロ）〜Ｗ（
Ｎ−１）の１つを選択する。１０３は書き込み制御回路
であり、書き込みデータをＭ個のビット線Ｂに）〜Ｂ（
Ｍ−１）に出力し、ワード選択回路１０２が選択したワ
ードへ格納する。

１０４は読み出し制御回路であり、ワード選択回路１０
２によって選択され、ビット線Ｂ（０）〜Ｂ（Ｍ−１）
に読み出されたワードのデータを取り込み外部へ出力す
る。このような記憶装置では、書き込み、又は読み出し
すべきデータの全ビットが１つのワードの中にある場合
は１回のアクセスで動作を完了するが、２つのワードＫ
またがる場合は２回のアクセスが必要である。２回にわ
けてアクセスする為に、２回目のアクセスの時にはアド
レスをインクリメントする必要があり、読み出し動作の
場合には１回目で読み出されたデータを一時保持してお
き、２回目で読み出されたデータと連結し必要な部分だ
け出力し、また、書き込み動作の場合には与えられたデ
ータを分割して２回に分けてビット線に出力しなければ
ならない。

発明が解決しようとする問題点 このような従来の回路では、データが２つのワードにま
たがる場合、処理時間が長くなり、制御が複雑になると
いう問題があった。

本発明はかかる点に鑑みてなされたもので、簡単な構成
で、データが２つのワードにまたがる場合にも１回のア
クセスで書き込み及び読み出しを完了することができ、
制御が簡単な記憶装置を提供することを目的としている
。

問題点を解決するための手段 本発明は上記問題点を解決するため、複数のワードを格
納する記憶回路と、ワード選択回路と、読み出し選択回
路と、書き込み配置回路を有し、前記ワードはそれぞれ
２つのワード線に接続され、連続する２つのワードと前
記２つのワード線をそれぞれ共有し、前記ワード選択回
路は、１つのアドレスによって前記ワード線の１つを選
択して、連続する前記２つのワードを同時にアクセスし
、前記書き込み配置回路は連続した２つのワードの中の
、前記アドレスが示す位置へデータを配置して前記記憶
回路へ出力し、前記読み出し選択回路は、前記記憶回路
から読み出された連続する２つのワードの中から、前記
アドレスが示す位置のデータを選択して出力する記憶装
置である。

作用 本発明は上記した構成により、任意の連続した２つのワ
ードを同時にアクセスでき、１ワードと同じかそ扛より
小さいサイズのデータならば、たとえ２つのワードにま
たがっても１回のアクセスで読み出し動作及び書き込み
動作を行なうことができる。

実施例 第１図は本発明の記憶装置の一実施例を示すブロック図
である。第１図において、１は記憶要素であり１ビツト
の情報を保持し、複数の記憶要素によってワードが構成
される。この例では、３２個の記憶要素１が２つの隣接
するワード線Ｗ（ｉ）・Ｗ（ｉ＋１　）に接続されてワ
ード（ｉ）を構成する（　ｉ　””Ｃ）＋　　１　＋　
’２”・・＋　　Ｎ　　１　）。ワード選択回路２がワ
ード線Ｗ（ｉ）を選択することによって、ワード（ｉ）
のデータを上位ビット線Ｂ　Ｈ（０１−Ｂ　Ｈ（３１）
へ読み出すか、あるいは、上位ビット線Ｂ　Ｈ（ｏ）〜
ＢＨ（３１）のデータをワード（１）へ書き込むことが
でき、また、ワード線Ｗ（ｉ＋１）を選択することによ
って、ワード（１）のデータを下位ビット線ＢＬに）〜
ＢＬ（３１）へ読み出したり、下位ビット線ＢＬ（０）
−Ｂ　Ｌ　（３１）のデータをワード（１）へ書き込む
ことができる。このようなワードがＮ個、上位ビット線
Ｂ　Ｈ（０１−Ｂ　Ｈ（３１）と下位ビット線ＢＬ（ｄ
−ＢＬ　（３１）に接続されて、記憶回路３を構成する
。隣接するワード（ｉ−１）とワード（ｉ）はワード線
Ｗ（ｉ）に接続されているので、ワード選択回路２がワ
ード線Ｗ（ｉ）を選択することによって、ワード（１−
１）とワード（ｉ）が同時にアクセスされる。すなわち
、１回のアクセスで連続する２つのワードの書き込み、
あるいは読み出しが実行さ扛る。アクセスされるデータ
の最小のサイズを１バイト（＝８ビット）、最大のサイ
ズを１ワード（＝３２ビット）とすると、アドレス４の
最下位２ビツトは、ワード中のデータのバイト単位の位
置を表わし、ワード選択回路２はアドレス４のうち、最
下位２ビツトを除く上位のビットをデコードして、ワー
ド線の１つを選択する。

書き込み動作の際に、書き込み選択回路５は、下位ビッ
ト線ＢＩ、に）〜ＢＬ（３１）と上位ビット線ＢＨ（（
２）〜ＢＨ（３１）を６４ピツトの連続したデータ領域
とみなし、書き込みデータを、アドレス４の最下位２ビ
ツトが示す位置へ配置し、下位ビット線ＢＬ（ｏ）〜Ｂ
Ｌ（３１）、上位ビット線ＢＨ（０）〜ＢＨ（３１）へ
出力する。同様に、読み出し動作の際には、読み出し選
択回路６は、６４ビツトの下位ビット線Ｂｌ、（ｏ）〜
ＢＬ（３１）、上位ビット線ＢＨ（Ｃ））−ＢＨ（３１
）に読み出された２ワードのデータのうち、アドレス４
の最下位２ビツトが示す位置から３２ビツトを選択して
、読み出しデータとして出力する。

このようにして、２つのワードにまたがるようなデータ
でも、１回のアクセスで書き込み、あるいは読み出しが
実行できる。アクセスすべきデータのサイズがワードと
等しいか、又は小さい場合には、そのデータは連続する
２ワードの中に必ず含まｎる。

第２図に、本発明の他の実施例のブロック図を示す。第
２図において、１と２は第１図における１と２と同じで
、それぞれ、記憶要素とワード選択回路である。３２個
の記憶要素１によってワードが構成されるが、偶数番目
のワードすなわちワード（２１）は２つのワード線Ｗ（
２ｉ）とＷ（２ｉ−ｚ）に接続されるが、そのどちらで
アクセスされても、下位ビット線Ｂ　Ｌ（ｏ）−Ｂ　Ｌ
（３１）に対して、読み出し、及び書き込みが実行され
、一方、奇数番目のワード、即ち、ワード（２ｉ＋　１
）は、２つのワード線Ｗ（２ｉ−１）、Ｗ（２ｉ＋１）
に接続され、そのどちらでアクセスしても、上位ビット
線ＢＨ１ｏ）〜ＢＨ（ｓｌ）に対して、読み出し、及び
書き込み動作を実行する。従って、Ｎ個のワードによっ
て構成される記憶回路３のうち、任意の連続する２つの
ワードが１つのワード線によってアクセスされるが、書
き込み配置回路１５及び読み出し選択回路１６は、偶数
番目のワード線Ｗ（２１）が選択された時には、下位ビ
ット線ＢＬに）〜ＢＬ（３１）、上位ビット線ＢＨ（ｏ
）〜Ｂ）ｆ（３１）の順で、一方、奇数番目のワード線
Ｗ（２ｉ＋１）が選択された時には、上位ビット線ＢＨ
（（２）〜ＢＨ（３１）、下位ビット線ＢＬゆ）〜ＢＩ
、（３１）の順で、６４ビツトのデータ領域を考え、ア
ドレスの最下位２ビツトが示す位置に対して、書き込み
データ、あるいは読み出しデータを、配置１選択する必
要がある。

発明の効果 以上述べてきたように、本発明によれば、簡易な回路構
成で、２つのワードにまたがるデータに対しても、１回
のアクセスで読み出し、又は書き込み動作が実行でき、
制御もきわめて簡易になり、実用的にきわめて有用であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例における記憶装置を示すブロ
ック図、第２図は本発明の他の実施例の記憶装置を示す
ブロック図、第３図は従来の記憶装置を示すブロック図
である。 １．１０１・・・・・・記憶要素、２，１０２・・・・
・・ワード選択回路、３・・・・・・記憶回路、６，１
６・・川・書き込み配置回路、６，１ｅ・川・・読み出
し選択回路、１０３・・・・・・書き込み制御回路、１
０４・・川・読み出し制御回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 撓みとレデーク

Claims (1)

【特許請求の範囲】
1. 　複数のワードを格納する記憶回路と、ワード選択回路
   と、読み出し選択回路と、書き込み配置回路を有し、前
   記ワードはそれぞれ２つのワード線に接続され、連続す
   る２つのワードと前記２つのワード線をそれぞれ共有し
   、前記ワード選択回路は、１つのアドレスによって前記
   ワード線の１つを選択して、連続する前記２つのワード
   を同時にアクセスし、前記書き込み配置回路は連続した
   ２つのワードの中の、前記アドレスが示す位置へデータ
   を配置して前記記憶回路へ出力し、前記読み出し選択回
   路は、前記記憶回路から読み出された連続する２つのワ
   ードの中から、前記アドレスが示す位置のデータを選択
   して出力することを特徴とする記憶装置。