JPS61120260A - 順次デ−タ記憶回路のアクセス装置 - Google Patents
順次デ−タ記憶回路のアクセス装置Info
- Publication number
- JPS61120260A JPS61120260A JP24283284A JP24283284A JPS61120260A JP S61120260 A JPS61120260 A JP S61120260A JP 24283284 A JP24283284 A JP 24283284A JP 24283284 A JP24283284 A JP 24283284A JP S61120260 A JPS61120260 A JP S61120260A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- circuit
- sequential data
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
近年、産業界において画像処理技術が重要視されてきて
おり、なかでも画像データなどの順次データ、を扱う上
で、順次データ記憶回路のアクセス装置の開発には目ざ
ましいものがある。
おり、なかでも画像データなどの順次データ、を扱う上
で、順次データ記憶回路のアクセス装置の開発には目ざ
ましいものがある。
従来例の構成とその問題点
以下、図面を参照しながら、従来の順次データ記憶回路
のアクセス装置について説明を行なう。
のアクセス装置について説明を行なう。
第１図は、順次データをワード単位に区切って記録する
記憶方法を示すものである。第１図ａにおいて、１はワ
ード単位で区切った順次データ、９４１図すにおいて２
は順次データ１をワード単位で構成された記憶回路で記
録した状態のデータである。
記憶方法を示すものである。第１図ａにおいて、１はワ
ード単位で区切った順次データ、９４１図すにおいて２
は順次データ１をワード単位で構成された記憶回路で記
録した状態のデータである。
第２図は、ｈ行を列ワードの配列された順次データを示
すものである。 。
すものである。 。
第３図は、第１図や第２図に示す様に順次データをワー
ド単位に区切って記録する従来の順次データ記憶回路の
アクセス装置と記憶回路のブロック図を示すものである
。第３図において、３は順次データ記憶回路の制御を行
なう順次データ記憶回路のコントロール装置、４は順次
データをワード単位にまとめるシフトレジスタ、６はシ
フトレジスタ４の順次データ入力端子、６は順次データ
を記憶する１ワード分並べた記憶回路、７は記憶回路６
の制御線、８は記憶回路６のアドレス線。
ド単位に区切って記録する従来の順次データ記憶回路の
アクセス装置と記憶回路のブロック図を示すものである
。第３図において、３は順次データ記憶回路の制御を行
なう順次データ記憶回路のコントロール装置、４は順次
データをワード単位にまとめるシフトレジスタ、６はシ
フトレジスタ４の順次データ入力端子、６は順次データ
を記憶する１ワード分並べた記憶回路、７は記憶回路６
の制御線、８は記憶回路６のアドレス線。
９は記憶回路６のデータ線である。
以上の様に構成された従来の順次データ記憶回路のアク
セス装置の動作について説明する。
セス装置の動作について説明する。
まず、順次データ１を第１図ａの様に区切り。
第１図すの様に記憶回路に記録する動作を説明する。
送られてくる順次データを第３図の順次データ入力端子
６から、シフトレジスタ４に入力する。
６から、シフトレジスタ４に入力する。
この間に、順次データ記憶回路のコントロール装置３よ
り次の順次データの格納するアドレスを記憶回路のアド
レス線８に出力しておき、シフトレジスタ４に順次デー
タが１ワード入力されたことで、順次データ記憶回路の
コントロール装置３より記憶回路の制御線７を通して書
き込み制御を行なう。この動作により、順次データを記
憶回路に記録する。
り次の順次データの格納するアドレスを記憶回路のアド
レス線８に出力しておき、シフトレジスタ４に順次デー
タが１ワード入力されたことで、順次データ記憶回路の
コントロール装置３より記憶回路の制御線７を通して書
き込み制御を行なう。この動作により、順次データを記
憶回路に記録する。
次に、記録された順次データを読み出す動作を説ワする
。順次データ記憶回路のコントロール装置３より読み出
すアドレスを記憶回路のアドレス線８に出力して、記憶
回路の制御線７を通して、記憶回路のデータ線９に１ワ
ードに区切られた順次データが出力される。この動作に
より、順次データの読み出しをする。
。順次データ記憶回路のコントロール装置３より読み出
すアドレスを記憶回路のアドレス線８に出力して、記憶
回路の制御線７を通して、記憶回路のデータ線９に１ワ
ードに区切られた順次データが出力される。この動作に
より、順次データの読み出しをする。
さらに、順次データ記憶回路に外部データ１ワード書き
込む動作を説明する。
込む動作を説明する。
順次データ記憶回路のコントロール装置３より、書き込
むアドレスを記憶回路のアドレス線８に出力して、書き
込む１ワードの外部データを記憶回路のデータ線９に出
力して、記憶回路の制御線７を通して書き込み制御を行
なう。
むアドレスを記憶回路のアドレス線８に出力して、書き
込む１ワードの外部データを記憶回路のデータ線９に出
力して、記憶回路の制御線７を通して書き込み制御を行
なう。
この動作により、外部データ１ワード書き込みをする。
しかしながら上記の様な構成では、ワード単位に区切っ
て記録された順次データを、第４図又は第５図に示すよ
うな区切りにまたがった順次データを読み出す、または
、その順次データの上に外部データを書き込むことが外
部処理なしＫは行なえず、また、この動作において２回
収上アクセス可能長さを表している。
て記録された順次データを、第４図又は第５図に示すよ
うな区切りにまたがった順次データを読み出す、または
、その順次データの上に外部データを書き込むことが外
部処理なしＫは行なえず、また、この動作において２回
収上アクセス可能長さを表している。
発明の目的
本発明は上記欠点に鑑み、第４図又は第５図に示す様な
区切シＫまたがった順次データの読み出し又は書き込み
を１回のアクセスで行なうことのできる順次データ記憶
回路のアクセス装置を提供するものである。
区切シＫまたがった順次データの読み出し又は書き込み
を１回のアクセスで行なうことのできる順次データ記憶
回路のアクセス装置を提供するものである。
発明の構成
この目的を達成するために本発明の順次データ記憶回路
のアクセス装置は、各ビット毎に独立に制御可能で、か
つアドレスを記憶する記憶回路と、外部より与えられた
アドレスと１つ増加したアドレスを切換えて記憶回路の
アドレス線にアドレスを出力する回路と、外部データ線
のデータと記憶回路のデータ線のデータ間を外部より指
示した数だけシフトする回路で構成されている。
のアクセス装置は、各ビット毎に独立に制御可能で、か
つアドレスを記憶する記憶回路と、外部より与えられた
アドレスと１つ増加したアドレスを切換えて記憶回路の
アドレス線にアドレスを出力する回路と、外部データ線
のデータと記憶回路のデータ線のデータ間を外部より指
示した数だけシフトする回路で構成されている。
この構成により、同一アクセスサイクル内に外部アドレ
ス値とそれより１つ大きいアドレス値で記憶回路にアク
セス可能となり、ワードとワードの区切りにまたがった
データを１回のアクセスで読み出し又は書き込みが可能
となる。
ス値とそれより１つ大きいアドレス値で記憶回路にアク
セス可能となり、ワードとワードの区切りにまたがった
データを１回のアクセスで読み出し又は書き込みが可能
となる。
実施例の説明
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第６図は本発明の一実施例における順次データ記憶回路
のアクセス装置と記憶回路のブロック図を示すものであ
る。
のアクセス装置と記憶回路のブロック図を示すものであ
る。
第６図において、１ｏは順次データ記憶回路の制御を行
なう順次データ記憶回路のコントロール装置、１１は順
次データをワード単位にまとめるシフトレジスタ、１２
は１１のシフトレジスタの順次データ入力端子、１３は
順次データを記憶する１ワード分並べたアドレスラッチ
機能を有した記憶回路である。１４は記憶回路１３それ
ぞれ独立に制御できる制御線、１５は記憶回路１３のア
ドレス線、１６は記憶回路１３のデータ線、１７はデー
タ線１６のデータを外部より指示された数タケシフトす
るバレルシフタ、１８はバレルシフタ１７にシフトする
方向数を指示するシフトデータ線である。１９は順次デ
ータ記憶回路のコントロール装置１０より与えられたア
ドレスをそのまま記憶回路のアドレス線１５に出力した
り、このアドレスを１つ増やしたり切換えられるインク
リメンタである。
なう順次データ記憶回路のコントロール装置、１１は順
次データをワード単位にまとめるシフトレジスタ、１２
は１１のシフトレジスタの順次データ入力端子、１３は
順次データを記憶する１ワード分並べたアドレスラッチ
機能を有した記憶回路である。１４は記憶回路１３それ
ぞれ独立に制御できる制御線、１５は記憶回路１３のア
ドレス線、１６は記憶回路１３のデータ線、１７はデー
タ線１６のデータを外部より指示された数タケシフトす
るバレルシフタ、１８はバレルシフタ１７にシフトする
方向数を指示するシフトデータ線である。１９は順次デ
ータ記憶回路のコントロール装置１０より与えられたア
ドレスをそのまま記憶回路のアドレス線１５に出力した
り、このアドレスを１つ増やしたり切換えられるインク
リメンタである。
以上のように構成された順次データ記憶回路のアクセス
装置について、以下その動作について説明する。まず、
順次データを記録する動作は従来例と同じである。
装置について、以下その動作について説明する。まず、
順次データを記録する動作は従来例と同じである。
次に、第４図又は第５図に示すワードとワードの区切り
にわたっての外部データ書ゆ込み又は読み出しについて
説明する。
にわたっての外部データ書ゆ込み又は読み出しについて
説明する。
ｉ番地のｊビット目より１ワードのアクセスにおいて外
部からの情報として、番地ｉと先頭ビット位置ｊを与え
る。ここで１ワードはｎビットとする。１９のインクリ
メンタは外部アドレスをそのまま出力する状態にして記
憶回路のアドレス線１６に外部から与えられた情報ｉを
のせて制御線１４を通してｊビットからｎ−１ビツトま
での記憶回路に番地ｉをアドレスラッチする。このアド
レスラッチ直後、インクリメンタ１９を１つ増加する状
態にして残りの０〜ｊ−１ビツトの記憶回路に番地ｉ＋
１をアドレスラッチする。このとき、記憶回路のデータ
線１６上にわりつけられる状態を第７図、第８図に示す
。
部からの情報として、番地ｉと先頭ビット位置ｊを与え
る。ここで１ワードはｎビットとする。１９のインクリ
メンタは外部アドレスをそのまま出力する状態にして記
憶回路のアドレス線１６に外部から与えられた情報ｉを
のせて制御線１４を通してｊビットからｎ−１ビツトま
での記憶回路に番地ｉをアドレスラッチする。このアド
レスラッチ直後、インクリメンタ１９を１つ増加する状
態にして残りの０〜ｊ−１ビツトの記憶回路に番地ｉ＋
１をアドレスラッチする。このとき、記憶回路のデータ
線１６上にわりつけられる状態を第７図、第８図に示す
。
読み込みにおいては、バレルシフタ１７に、シフタデー
タ線１８を通して左ｊビットシフトの情報をわたし、第
９図に示すように、データを整列させて外部データ線に
出力する。
タ線１８を通して左ｊビットシフトの情報をわたし、第
９図に示すように、データを整列させて外部データ線に
出力する。
書き込みにおいては、バレルシフタ１７に、シフトデー
タ線１８を通して右１ビツトシフトの情報をわたし、第
１０図に示すように、書き込み用にデータを整列させて
記憶データ線に出力し、順次データ記憶回路のコントロ
ール装置１ｏより、制御線１４を通して書き込み動作を
する。
タ線１８を通して右１ビツトシフトの情報をわたし、第
１０図に示すように、書き込み用にデータを整列させて
記憶データ線に出力し、順次データ記憶回路のコントロ
ール装置１ｏより、制御線１４を通して書き込み動作を
する。
以上のように本実施例によれば、データの番地と先頭ビ
ット位置を与えることにより、第４図又は第５図に示す
ワードとワードの区切りにわたってのデータの読み出し
及び書き込みを１回のアクセスで行なうことができる。
ット位置を与えることにより、第４図又は第５図に示す
ワードとワードの区切りにわたってのデータの読み出し
及び書き込みを１回のアクセスで行なうことができる。
発明の効果
以上のように本発明は、各ビット毎に独立に制御可能で
、かつアドレスを記憶する記憶回路と、外部より与えら
れたアドレスと１つ増加したアドレスを切換えて記憶回
路のアドレス線上にアドレスを出力する回路と、外部デ
ータ線のデータと記憶回路のデータ線のデータ間を外部
より指示した数だけソフトする回路とで構成された順次
データ記憶回路のアクセス装置により、甫−４−一一馬
＆寺≠示イワードとワードの区切りにわたってのデータ
の読み出し及び書き込みを１回のアクセスで行なうこと
ができ、その実用的効果は犬なるものがある。
、かつアドレスを記憶する記憶回路と、外部より与えら
れたアドレスと１つ増加したアドレスを切換えて記憶回
路のアドレス線上にアドレスを出力する回路と、外部デ
ータ線のデータと記憶回路のデータ線のデータ間を外部
より指示した数だけソフトする回路とで構成された順次
データ記憶回路のアクセス装置により、甫−４−一一馬
＆寺≠示イワードとワードの区切りにわたってのデータ
の読み出し及び書き込みを１回のアクセスで行なうこと
ができ、その実用的効果は犬なるものがある。
第１図へはワード単位で区切った順次データの説明図、
第１図すは順次データをワード単位で構成された記憶回
路で記録された状態のデータの説明図、第２図はに行ｅ
列ワード配列された順次データの説明図、第３図は順次
データをワード単位に区切って記録する従来の順次デー
タ記憶回路のアクセス装置と記憶回路のブロック図、第
４図はワード単位で区切った順次データの説明図、第６
図は第４図と同様の順次データが２次元配列された状態
を示す説明図、第６図は本発明の一実施例におけるアク
セス装置のブロック図、第７図は第６図の記憶回路のア
クセス中のアドレスの記憶状態を示す説明図、第８図は
第６図の記憶回路から読み出されたデータの説明図、第
９図は読み出されたデータの左へｊビットシフトしてデ
ータの順序をととのえたことを示す説明図、第１０図は
第６図の記憶回路の書き込み用にデータを右１ｊビツト
シフトした説明図である。 １０・・・・・ゴ／トロール装！、１１・・・・・・シ
フトレジスタ、１２・・・・・・シフトレジスタの順次
データ入力端子、１３・・・・・・記憶回路、１４・・
・・・・制御線、１５・・・・・・アドレス線、１６・
・・・・・データ線、１ア・・・・・・バレルシフタ、
１８・・・・・・シフトデータ線、１９・・・・・・イ
ンクリメンタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （ａＪ） （ｂ
）第３図 １４図 第５図
第１図すは順次データをワード単位で構成された記憶回
路で記録された状態のデータの説明図、第２図はに行ｅ
列ワード配列された順次データの説明図、第３図は順次
データをワード単位に区切って記録する従来の順次デー
タ記憶回路のアクセス装置と記憶回路のブロック図、第
４図はワード単位で区切った順次データの説明図、第６
図は第４図と同様の順次データが２次元配列された状態
を示す説明図、第６図は本発明の一実施例におけるアク
セス装置のブロック図、第７図は第６図の記憶回路のア
クセス中のアドレスの記憶状態を示す説明図、第８図は
第６図の記憶回路から読み出されたデータの説明図、第
９図は読み出されたデータの左へｊビットシフトしてデ
ータの順序をととのえたことを示す説明図、第１０図は
第６図の記憶回路の書き込み用にデータを右１ｊビツト
シフトした説明図である。 １０・・・・・ゴ／トロール装！、１１・・・・・・シ
フトレジスタ、１２・・・・・・シフトレジスタの順次
データ入力端子、１３・・・・・・記憶回路、１４・・
・・・・制御線、１５・・・・・・アドレス線、１６・
・・・・・データ線、１ア・・・・・・バレルシフタ、
１８・・・・・・シフトデータ線、１９・・・・・・イ
ンクリメンタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （ａＪ） （ｂ
）第３図 １４図 第５図
Claims (1)
- 各ビット毎に独立に制御可能で、かつアドレスを記憶す
る記憶回路と、外部より与えられたアドレスと１つ増加
したアドレスを切換えて記憶回路のアドレス線上にアド
レスを出力する回路と、外部データと記憶回路のデータ
線のデータ間を外部より指示した数だけシフトする回路
とで構成される順次データ記憶回路のアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24283284A JPS61120260A (ja) | 1984-11-16 | 1984-11-16 | 順次デ−タ記憶回路のアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24283284A JPS61120260A (ja) | 1984-11-16 | 1984-11-16 | 順次デ−タ記憶回路のアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120260A true JPS61120260A (ja) | 1986-06-07 |
Family
ID=17094951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24283284A Pending JPS61120260A (ja) | 1984-11-16 | 1984-11-16 | 順次デ−タ記憶回路のアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335146U (ja) * | 1986-08-22 | 1988-03-07 | ||
| JPS63142471A (ja) * | 1986-11-21 | 1988-06-14 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | アレイワード編成メモリシステム |
| JPH0544778U (ja) * | 1991-11-21 | 1993-06-15 | 正勝 井内 | 自転車の前輪の振れ止め具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111169A (ja) * | 1981-12-23 | 1983-07-02 | Hitachi Ltd | メモリのアクセス方法 |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
-
1984
- 1984-11-16 JP JP24283284A patent/JPS61120260A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111169A (ja) * | 1981-12-23 | 1983-07-02 | Hitachi Ltd | メモリのアクセス方法 |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335146U (ja) * | 1986-08-22 | 1988-03-07 | ||
| JPS63142471A (ja) * | 1986-11-21 | 1988-06-14 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | アレイワード編成メモリシステム |
| JPH0544778U (ja) * | 1991-11-21 | 1993-06-15 | 正勝 井内 | 自転車の前輪の振れ止め具 |
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