JP2531822B2 - 命令先行読出し装置 - Google Patents
命令先行読出し装置Info
- Publication number
- JP2531822B2 JP2531822B2 JP2063426A JP6342690A JP2531822B2 JP 2531822 B2 JP2531822 B2 JP 2531822B2 JP 2063426 A JP2063426 A JP 2063426A JP 6342690 A JP6342690 A JP 6342690A JP 2531822 B2 JP2531822 B2 JP 2531822B2
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Description
【発明の詳細な説明】 技術分野 本発明は命令先行読出し装置に関し、特に情報処理装
置の命令先行読出しに用いられる命令バッファおよび分
岐予測バッファの実装方法に関する。
置の命令先行読出しに用いられる命令バッファおよび分
岐予測バッファの実装方法に関する。
従来技術 従来、命令先行読出し装置においては、第3図に示す
ように、命令バッファ10,11と分岐予測バッファ12,13と
が夫々分離されており、これらに対して命令先行読出し
アドレスカウンタ1から夫々独立に読出しを行えるよう
になっている。
ように、命令バッファ10,11と分岐予測バッファ12,13と
が夫々分離されており、これらに対して命令先行読出し
アドレスカウンタ1から夫々独立に読出しを行えるよう
になっている。
すなわち、命令先行読出しアドレスカウンタ1からの
アドレスにより命令バッファ10,11から夫々読出された
命令語は、命令先行読出しアドレスカウンタ1からのア
ドレスの最下位ビットに応じて選択されて命令読出しレ
ジスタ6に保持され、命令読出しレジスタ6から命令処
理装置(図示せず)に送出される。
アドレスにより命令バッファ10,11から夫々読出された
命令語は、命令先行読出しアドレスカウンタ1からのア
ドレスの最下位ビットに応じて選択されて命令読出しレ
ジスタ6に保持され、命令読出しレジスタ6から命令処
理装置(図示せず)に送出される。
また、命令先行読出しアドレスカウンタ1からのアド
レスにより分岐予測バッファ12,13から夫々読出された
分岐予測情報は、命令先行読出しアドレスカウンタ1か
らのアドレスの最下位ビットに応じて選択されて分岐予
測情報読出しレジスタ7に保持され、分岐予測情報読出
しレジスタ7から分岐予測装置8に送出される。
レスにより分岐予測バッファ12,13から夫々読出された
分岐予測情報は、命令先行読出しアドレスカウンタ1か
らのアドレスの最下位ビットに応じて選択されて分岐予
測情報読出しレジスタ7に保持され、分岐予測情報読出
しレジスタ7から分岐予測装置8に送出される。
分岐予測装置8では分岐予測情報読出しレジスタ7か
らの分岐予測情報により分岐後のアドレスが生成され、
該アドレスが命令先行読出しアドレスカウンタ1に送出
される。
らの分岐予測情報により分岐後のアドレスが生成され、
該アドレスが命令先行読出しアドレスカウンタ1に送出
される。
このような従来の命令先行読出し装置では、一般的な
場合、主記憶装置(図示せず)あるいは緩衝記憶装置
(図示せず)から命令バッファ10,11への命令語のロー
ドのレートが大きいと、複数の命令バッファ10,11に夫
々分割して記憶させねばならず、入力端子数を増加させ
なければならない。
場合、主記憶装置(図示せず)あるいは緩衝記憶装置
(図示せず)から命令バッファ10,11への命令語のロー
ドのレートが大きいと、複数の命令バッファ10,11に夫
々分割して記憶させねばならず、入力端子数を増加させ
なければならない。
現在のメモリチップの発達の傾向としては、メモリ容
量の向上に比べてI/O(入出力)ピン数の向上が非常に
劣っており、命令語のロードのレートを向上させようと
すればチップ数を増やさなければならなくなる。
量の向上に比べてI/O(入出力)ピン数の向上が非常に
劣っており、命令語のロードのレートを向上させようと
すればチップ数を増やさなければならなくなる。
また、命令バッファ10,11の容量とそれを実現する記
憶装置の容量とにおいて、命令語のロードのレートによ
り記憶装置全体の容量が命令バッファ10,11の容量より
大きくなる。
憶装置の容量とにおいて、命令語のロードのレートによ
り記憶装置全体の容量が命令バッファ10,11の容量より
大きくなる。
通常、命令バッファ10,11の容量および記憶装置の容
量は2n単位で取られるため、それらの容量の比は2n:1と
なる。
量は2n単位で取られるため、それらの容量の比は2n:1と
なる。
よって、命令バッファ10,11および分岐予測バッファ1
2,13を実現する記憶装置の容量を効率的に使用すること
ができず、また記憶装置を構成するチップの数が増える
と、命令先行読出しアドレスカウンタ1から命令バッフ
ァ10,11や分岐予測バッファ12,13までの距離が物理的に
遠くなり、遅延量の面からも不利になる。
2,13を実現する記憶装置の容量を効率的に使用すること
ができず、また記憶装置を構成するチップの数が増える
と、命令先行読出しアドレスカウンタ1から命令バッフ
ァ10,11や分岐予測バッファ12,13までの距離が物理的に
遠くなり、遅延量の面からも不利になる。
発明の目的 本発明は上記のような従来のものの問題点を除去すべ
くなされたもので、遅延量の面で不利となることなく、
命令バッファおよび分岐予測バッファを実現する記憶装
置の容量を効率的に使用することができる命令先行読出
し装置の提供を目的とする。
くなされたもので、遅延量の面で不利となることなく、
命令バッファおよび分岐予測バッファを実現する記憶装
置の容量を効率的に使用することができる命令先行読出
し装置の提供を目的とする。
発明の構成 本発明による命令先行読出し装置は、偶数アドレスの
命令語を格納する命令バッファと奇数アドレスの命令語
に対応する分岐予測情報を格納する分岐予測バッファと
からなる第1の記憶手段と、前記奇数アドレスの命令語
を格納する命令バッファと前記偶数アドレスの命令語に
対応する分岐予測情報を格納する分岐予測バッファとか
らなる第2の記憶手段と、前記第1および第2の記憶手
段にアドレスを供給するアドレス供給手段と、前記アド
レス供給手段のアドレスが偶数アドレスのときに前記第
1の記憶手段から前記偶数アドレスの命令語を、前記第
2の記憶手段から前記偶数アドレスの命令語に対応する
分岐予測情報を夫々読出すよう制御し、前記アドレス供
給手段のアドレスが奇数アドレスのときに前記第2の記
憶手段から前記奇数アドレスの命令語を、前記第1の記
憶手段から前記奇数アドレスの命令語に対応する分岐予
測情報を夫々読出すよう制御する読出し制御手段とを有
することを特徴とする。
命令語を格納する命令バッファと奇数アドレスの命令語
に対応する分岐予測情報を格納する分岐予測バッファと
からなる第1の記憶手段と、前記奇数アドレスの命令語
を格納する命令バッファと前記偶数アドレスの命令語に
対応する分岐予測情報を格納する分岐予測バッファとか
らなる第2の記憶手段と、前記第1および第2の記憶手
段にアドレスを供給するアドレス供給手段と、前記アド
レス供給手段のアドレスが偶数アドレスのときに前記第
1の記憶手段から前記偶数アドレスの命令語を、前記第
2の記憶手段から前記偶数アドレスの命令語に対応する
分岐予測情報を夫々読出すよう制御し、前記アドレス供
給手段のアドレスが奇数アドレスのときに前記第2の記
憶手段から前記奇数アドレスの命令語を、前記第1の記
憶手段から前記奇数アドレスの命令語に対応する分岐予
測情報を夫々読出すよう制御する読出し制御手段とを有
することを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明
する。
する。
第1図は本発明の一実施例の構成を示すブロック図で
ある。図において、記憶装置4は偶数アドレスの命令語
が格納された命令バッファ4aと、奇数アドレスの分岐予
測情報が格納された分岐予測バッファ4bとから構成され
ており、先頭アドレスからアドレス順に命令バッファ4a
が配置され、それに後続して真中のアドレスからアドレ
ス順に分岐予測バッファ4bが配置されている。
ある。図において、記憶装置4は偶数アドレスの命令語
が格納された命令バッファ4aと、奇数アドレスの分岐予
測情報が格納された分岐予測バッファ4bとから構成され
ており、先頭アドレスからアドレス順に命令バッファ4a
が配置され、それに後続して真中のアドレスからアドレ
ス順に分岐予測バッファ4bが配置されている。
記憶装置5は奇数アドレスの命令語が格納された命令
バッファ5aと、偶数アドレスの分岐予測情報が格納され
た分岐予測バッファ5bとから構成されており、先頭アド
レスからアドレス順に命令バッファ5aが配置され、それ
に後続して真中のアドレスからアドレス順に分岐予測バ
ッファ5bが配置されている。
バッファ5aと、偶数アドレスの分岐予測情報が格納され
た分岐予測バッファ5bとから構成されており、先頭アド
レスからアドレス順に命令バッファ5aが配置され、それ
に後続して真中のアドレスからアドレス順に分岐予測バ
ッファ5bが配置されている。
したがって、命令バッファ4a,5aをアクセスするため
には記憶装置4,5に入力するアドレス値の最上位ビット
を“0"にし、分岐予測バッファ4b,5bをアクセスするた
めには記憶装置5,4に入力するアドレス値の最上位ビッ
トを“1"にすればよい。
には記憶装置4,5に入力するアドレス値の最上位ビット
を“0"にし、分岐予測バッファ4b,5bをアクセスするた
めには記憶装置5,4に入力するアドレス値の最上位ビッ
トを“1"にすればよい。
また、夫々対応する命令バッファ4a,5aの命令語およ
び分岐予測バッファ4b,5bの分岐予測情報のアドレス値
は、最上位ビットを除けば一致する。
び分岐予測バッファ4b,5bの分岐予測情報のアドレス値
は、最上位ビットを除けば一致する。
命令先行読出しアドレスカウンタ1からのアドレスの
最下位ビットはアドレスの最上位ビットとして記憶装置
4に入力され、またインバータ9によって反転された最
下位ビットの反転値がアドレスの最上位ビットとして記
憶装置5に入力される。
最下位ビットはアドレスの最上位ビットとして記憶装置
4に入力され、またインバータ9によって反転された最
下位ビットの反転値がアドレスの最上位ビットとして記
憶装置5に入力される。
よって、命令先行読出しアドレスカウンタ1からのア
ドレスが偶数アドレスを示すときにはアドレスレジスタ
2を介して記憶装置4に入力されるアドレスの最上位ビ
ットが“0"になり、記憶装置4の命令バッファ4a内の命
令語が読出されて命令読出しレジスタ6に保持される。
ドレスが偶数アドレスを示すときにはアドレスレジスタ
2を介して記憶装置4に入力されるアドレスの最上位ビ
ットが“0"になり、記憶装置4の命令バッファ4a内の命
令語が読出されて命令読出しレジスタ6に保持される。
このとき同時に、アドレスレジスタ3を介して記憶装
置5に入力されるアドレスの最上位ビットが“1"にな
り、記憶装置5の分岐予測バッファ5b内の分岐予測情報
が読出されて分岐予測情報読出しレジスタ7に保持され
る。
置5に入力されるアドレスの最上位ビットが“1"にな
り、記憶装置5の分岐予測バッファ5b内の分岐予測情報
が読出されて分岐予測情報読出しレジスタ7に保持され
る。
命令読出しレジスタ6に保持された命令語は命令処理
装置(図示せず)に送出され、分岐予測情報読出しレジ
スタ7に保持された分岐予測情報は分岐予測装置8に送
出される。
装置(図示せず)に送出され、分岐予測情報読出しレジ
スタ7に保持された分岐予測情報は分岐予測装置8に送
出される。
分岐予測装置8では分岐予測情報読出しレジスタ7か
らの分岐予測情報により分岐後のアドレスが生成され、
該アドレスが命令先行読出しアドレスカウンタ1に送出
される。
らの分岐予測情報により分岐後のアドレスが生成され、
該アドレスが命令先行読出しアドレスカウンタ1に送出
される。
一方、命令先行読出しアドレスカウンタ1からのアド
レスが奇数アドレスを示すときにはアドレスレジスタ2
を介して記憶装置4に入力されるアドレスの最上位ビッ
トが“1"になり、記憶装置4の分岐予測バッファ4b内の
分岐予測情報が読出されて分岐予測情報読出しレジスタ
7に保持される。
レスが奇数アドレスを示すときにはアドレスレジスタ2
を介して記憶装置4に入力されるアドレスの最上位ビッ
トが“1"になり、記憶装置4の分岐予測バッファ4b内の
分岐予測情報が読出されて分岐予測情報読出しレジスタ
7に保持される。
このとき同時に、アドレスレジスタ3を介して記憶装
置5に入力されるアドレスの最上位ビットが“0"にな
り、記憶装置5の命令バッファ5a内の命令語が読出され
て命令読出しレジスタ6に保持される。
置5に入力されるアドレスの最上位ビットが“0"にな
り、記憶装置5の命令バッファ5a内の命令語が読出され
て命令読出しレジスタ6に保持される。
命令読出しレジスタ6に保持された命令語および分岐
予測情報読出しレジスタ7に保持された分岐予測情報
は、上述した動作と同様に、夫々命令処理装置および分
岐予測装置8に送出される。
予測情報読出しレジスタ7に保持された分岐予測情報
は、上述した動作と同様に、夫々命令処理装置および分
岐予測装置8に送出される。
第2図は本発明の一実施例の動作を示すタイミングチ
ャートである。これら第1図および第2図を用いて本発
明の一実施例の動作について説明する。
ャートである。これら第1図および第2図を用いて本発
明の一実施例の動作について説明する。
まず、命令先行読出しアドレスカウンタ1からアドレ
ス‘0'が出力されると、該アドレス‘0'が最上位ビット
“0"とともにアドレスレジスタ2を介して記憶装置4に
入力され、記憶装置4の命令バッファ4a内の命令語I0が
読出されて命令読出しレジスタ6に保持される。
ス‘0'が出力されると、該アドレス‘0'が最上位ビット
“0"とともにアドレスレジスタ2を介して記憶装置4に
入力され、記憶装置4の命令バッファ4a内の命令語I0が
読出されて命令読出しレジスタ6に保持される。
このとき同時に、該アドレス‘0'が最上位ビット“1"
とともにアドレスレジスタ3を介して記憶装置5に入力
されるので、記憶装置5の分岐予測バッファ5b内の分岐
予測情報B0が読出されて分岐予測情報読出しレジスタ7
に保持される。
とともにアドレスレジスタ3を介して記憶装置5に入力
されるので、記憶装置5の分岐予測バッファ5b内の分岐
予測情報B0が読出されて分岐予測情報読出しレジスタ7
に保持される。
命令読出しレジスタ6に保持された命令語I0は命令処
理装置に送出され、分岐予測情報読出しレジスタ7に保
持された分岐予測情報B0は分岐予測装置8に送出される
(第2図参照)。
理装置に送出され、分岐予測情報読出しレジスタ7に保
持された分岐予測情報B0は分岐予測装置8に送出される
(第2図参照)。
次に、命令先行読出しアドレスカウンタ1からアドレ
ス‘1'が出力されると、該アドレス‘1'の最下位ビット
を除くアドレス、すなわちアドレス‘0'が最上ビット
‘1'とともにアドレスレジスタ2を介して記憶装置4に
入力され、記憶装置4の分岐予測バッファ4b内の分岐予
測情報B1が読出されて分岐予測情報読出しレジスタ7に
保持される。
ス‘1'が出力されると、該アドレス‘1'の最下位ビット
を除くアドレス、すなわちアドレス‘0'が最上ビット
‘1'とともにアドレスレジスタ2を介して記憶装置4に
入力され、記憶装置4の分岐予測バッファ4b内の分岐予
測情報B1が読出されて分岐予測情報読出しレジスタ7に
保持される。
同時に、該アドレス‘0'が最上位ビット“0"とともに
アドレスレジスタ3を介して記憶装置5に入力されるの
で、記憶装置5の命令バッファ5a内の命令語I1が読出さ
れて命令読出しレジスタ6に保持される。
アドレスレジスタ3を介して記憶装置5に入力されるの
で、記憶装置5の命令バッファ5a内の命令語I1が読出さ
れて命令読出しレジスタ6に保持される。
命令読出しレジスタ6に保持された命令語I1および分
岐予測情報読出しレジスタ7に保持された分岐予測情報
B1は、上述した動作と同様に、夫々命令処理装置および
分岐予測装置8に送出される(第2図参照)。
岐予測情報読出しレジスタ7に保持された分岐予測情報
B1は、上述した動作と同様に、夫々命令処理装置および
分岐予測装置8に送出される(第2図参照)。
以下同様に、命令先行読出しアドレスカウンタ1から
偶数アドレス‘2',‘4'が出力されると、記憶装置4の
命令バッファ4aから夫々命令語I2,I4が読出されて命令
読出しレジスタ6に保持され、記憶装置5の分岐予測バ
ッファ5bから夫々分岐予測情報B2,B4が読出されて分岐
予測情報読出しレジスタ7に保持される。
偶数アドレス‘2',‘4'が出力されると、記憶装置4の
命令バッファ4aから夫々命令語I2,I4が読出されて命令
読出しレジスタ6に保持され、記憶装置5の分岐予測バ
ッファ5bから夫々分岐予測情報B2,B4が読出されて分岐
予測情報読出しレジスタ7に保持される。
また、命令先行読出しアドレスカウンタ1から奇数ア
ドレス‘3'が出力されると、記憶装置5の命令バッファ
5aから命令語I3が読出されて命令読出しレジスタ6に保
持され、記憶装置4の分岐予測バッファ4bから分岐予測
情報B3が読出されて分岐予測情報読出しレジスタ7に保
持される。
ドレス‘3'が出力されると、記憶装置5の命令バッファ
5aから命令語I3が読出されて命令読出しレジスタ6に保
持され、記憶装置4の分岐予測バッファ4bから分岐予測
情報B3が読出されて分岐予測情報読出しレジスタ7に保
持される。
これにより、記憶装置4,5に夫々命令バッファ4a,5aお
よび分岐予測バッファ4b,5bを配置し、しかも命令語お
よび分岐予測情報の同時読出しが可能となるので、記憶
装置4,5として容量の大きなメモリチップを使用するこ
とにより、メモリチップの個数を減らすことができると
ともに、入力端子数を減らすことができる。
よび分岐予測バッファ4b,5bを配置し、しかも命令語お
よび分岐予測情報の同時読出しが可能となるので、記憶
装置4,5として容量の大きなメモリチップを使用するこ
とにより、メモリチップの個数を減らすことができると
ともに、入力端子数を減らすことができる。
また、命令先行読出しアドレスカウンタ1から命令バ
ッファ4a,5aや分岐予測バッファ4b,5bまでの距離が物理
的に遠くなることなく、遅延量の面からも不利になるこ
とはない。
ッファ4a,5aや分岐予測バッファ4b,5bまでの距離が物理
的に遠くなることなく、遅延量の面からも不利になるこ
とはない。
よって、命令バッファ4a,5aおよび分岐予測バッファ4
b,5bを実現する記憶装置4,5の容量を効率的に使用する
ことができる。
b,5bを実現する記憶装置4,5の容量を効率的に使用する
ことができる。
このように、命令先行読出しアドレスカウンタ1から
偶数アドレスが出力されたときには、記憶装置4の命令
バッファ4aから命令語を、記憶装置5の分岐予測バッフ
ァ5bから分岐予測情報を夫々読出し、命令先行読出しア
ドレスカウンタ1から奇数アドレスが出力されるときに
は、記憶装置5の命令バッファ5aから命令語を、記憶装
置4の分岐予測バッファ4bから分岐予測情報を夫々読出
すようにすることによって、記憶装置4,5として容量の
大きなメモリチップを使用することにより、メモリチッ
プの個数を減らすことができるとともに、入力端子数を
減らすことができるので、遅延量の面で不利となること
なく、命令バッファ4a,5aおよび分岐予測バッファ4b,5b
を実現する記憶装置4,5の容量を効率的に使用すること
ができる。
偶数アドレスが出力されたときには、記憶装置4の命令
バッファ4aから命令語を、記憶装置5の分岐予測バッフ
ァ5bから分岐予測情報を夫々読出し、命令先行読出しア
ドレスカウンタ1から奇数アドレスが出力されるときに
は、記憶装置5の命令バッファ5aから命令語を、記憶装
置4の分岐予測バッファ4bから分岐予測情報を夫々読出
すようにすることによって、記憶装置4,5として容量の
大きなメモリチップを使用することにより、メモリチッ
プの個数を減らすことができるとともに、入力端子数を
減らすことができるので、遅延量の面で不利となること
なく、命令バッファ4a,5aおよび分岐予測バッファ4b,5b
を実現する記憶装置4,5の容量を効率的に使用すること
ができる。
発明の効果 以上説明したように本発明によれば、偶数アドレスの
命令語を格納する命令バッファと奇数アドレスの命令語
に対応する分岐予測情報を格納する分岐予測バッファと
からなる第1の記憶手段と、奇数アドレスの命令語を格
納する命令バッファと偶数アドレスの命令語に対応する
分岐予測情報を格納する分岐予測バッファとからなる第
2の記憶手段とに偶数アドレスが供給されたときに、第
1の記憶手段から偶数アドレスの命令語を、第2の記憶
手段からその偶数アドレスの命令語に対応する分岐予測
情報を夫々読出すよう制御し、奇数アドレスが供給され
たときに、第2の記憶手段から奇数アドレスの命令語
を、第1の記憶手段からその奇数アドレスの命令語に対
応する分岐予測情報を夫々読出すよう制御するようにす
ることによって、遅延量の面で不利となることなく、命
令バッファおよび分岐予測バッファを実現する記憶装置
の容量を効率的に使用することができるという効果があ
る。
命令語を格納する命令バッファと奇数アドレスの命令語
に対応する分岐予測情報を格納する分岐予測バッファと
からなる第1の記憶手段と、奇数アドレスの命令語を格
納する命令バッファと偶数アドレスの命令語に対応する
分岐予測情報を格納する分岐予測バッファとからなる第
2の記憶手段とに偶数アドレスが供給されたときに、第
1の記憶手段から偶数アドレスの命令語を、第2の記憶
手段からその偶数アドレスの命令語に対応する分岐予測
情報を夫々読出すよう制御し、奇数アドレスが供給され
たときに、第2の記憶手段から奇数アドレスの命令語
を、第1の記憶手段からその奇数アドレスの命令語に対
応する分岐予測情報を夫々読出すよう制御するようにす
ることによって、遅延量の面で不利となることなく、命
令バッファおよび分岐予測バッファを実現する記憶装置
の容量を効率的に使用することができるという効果があ
る。
【図面の簡単な説明】 第1図は本発明の一実施例の構成を示すブロック図、第
2図は本発明の一実施例の動作を示すタイミングチャー
ト、第3図は従来例の構成を示すブロック図である。 主要部分の符号の説明 1……命令先行読出しアドレスカウンタ 2,3……アドレスレジスタ 4,5……記憶装置 4a,5a……命令バッファ 4b,5b……分岐予測バッファ 6……命令読出しレジスタ 7……分岐予測情報読出しレジスタ 9……インバータ
2図は本発明の一実施例の動作を示すタイミングチャー
ト、第3図は従来例の構成を示すブロック図である。 主要部分の符号の説明 1……命令先行読出しアドレスカウンタ 2,3……アドレスレジスタ 4,5……記憶装置 4a,5a……命令バッファ 4b,5b……分岐予測バッファ 6……命令読出しレジスタ 7……分岐予測情報読出しレジスタ 9……インバータ
Claims (1)
- 【請求項1】偶数アドレスの命令語を格納する命令バッ
ファと奇数アドレスの命令語に対応する分岐予測情報を
格納する分岐予測バッファとからなる第1の記憶手段
と、前記奇数アドレスの命令語を格納する命令バッファ
と前記偶数アドレスの命令語に対応する分岐予測情報を
格納する分岐予測バッファとからなる第2の記憶手段
と、前記第1および第2の記憶手段にアドレスを供給す
るアドレス供給手段と、前記アドレス供給手段のアドレ
スが偶数アドレスのときに前記第1の記憶手段から前記
偶数アドレスの命令語を、前記第2の記憶手段から前記
偶数アドレスの命令語に対応する分岐予測情報を夫々読
出すよう制御し、前記アドレス供給手段のアドレスが奇
数アドレスのときに前記第2の記憶手段から前記奇数ア
ドレスの命令語を、前記第1の記憶手段から前記奇数ア
ドレスの命令語に対応する分岐予測情報を夫々読出すよ
う制御する読出し制御手段とを有することを特徴とする
命令先行読出し装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2063426A JP2531822B2 (ja) | 1990-03-14 | 1990-03-14 | 命令先行読出し装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2063426A JP2531822B2 (ja) | 1990-03-14 | 1990-03-14 | 命令先行読出し装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03263223A JPH03263223A (ja) | 1991-11-22 |
JP2531822B2 true JP2531822B2 (ja) | 1996-09-04 |
Family
ID=13228950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2063426A Expired - Lifetime JP2531822B2 (ja) | 1990-03-14 | 1990-03-14 | 命令先行読出し装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2531822B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2773471B2 (ja) * | 1991-07-24 | 1998-07-09 | 日本電気株式会社 | 情報処理装置 |
-
1990
- 1990-03-14 JP JP2063426A patent/JP2531822B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03263223A (ja) | 1991-11-22 |
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