JPS5953630B2 - メモリ−のアドレス指定装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、計数型電子計算機のために設計された、メモ
リーのアドレス指定（以下一般に、番地付けという）装
置に関するものである。

例えば、本題の番地付け装置は、ＭＯＳ型半導体の読出
し専用メモリー（以後ＲＯＭと略す）やスタテツクタイ
プの読み出し、書き込み型メモリー（以後ＲＡＭと略す
）に適用される。より詳細には、前記装置は、複数のデ
ータ語を記憶するように設計され、あらかじめ定められ
たアクセス時間を持つ複数のメモリー素子（例、メモリ
ーチ：）７間）から成つている。

更に、そのメモリー素子は、複数の番地で連続的に番地
付けされる。その番地アドレスのそれぞれは、第１の部
分はすべてのメモリ素子に共通で、残りは可変である。
（例えばメモリーチツプごとに異なる。）又、複数の読
み出しレジスタが、対応する読み出し語を記憶するため
に、メモリーに接続されている。その読み出しレジスタ
は、メモリー素子及び読み出しレジスタに接続されてい
るデータ出力チヤネルのアクセスタイムよりも比較的短
い読み出し時間を持つている。本明細書において、メモ
リ・アクセス時間とは、メモリの記憶場所をアドレス指
定するのに要する時間、レジスタの読出時間とは読出レ
ジスタ５０ー５７のひとつの内容を読み出すのに要する
時間、．゜レジスタのロード時間とは書込レジスタにデ
ータをロードするのに要する時間の意昧で通常使用する
。

番地の第１部分が、メモリーを構成しているすべての素
子（以後これを「チツプ」という）は共通な語を選択す
るのに用いられるような、既知のメモリー番地装置はあ
る。

番地の第２部分はデコードされ、チツプの特別な番地を
含むイネーブル信号を与える。メモリーからの異なる語
の読出しは、それゆえ、連続的な読み出しサイクルとな
る。５それぞれの読み出しサイクルは、ある一定のアク
セス時間と、出力データが有効となつている間の時間を
含んでいる。

このような装置の多くの不都合は、メモリーアクセス時
間がすべての番地付けの列について必要であるという事
実による。より詳細には、読み出しサイクルの長さが、
連続する番地付けに対するメモリーアクセス時間の間変
わらず、この時間は減らせない。本発明の目的は、ある
きまつた時間内に唯一つのアクセス時間を用いて、複数
のメモリー番地をアクセスするためのメモリー番地付け
装置を与えることである。

特に、前記番地付け装置は、番地の第１共通部分で指定
される語のすべてのメモリー素子における同時の選択の
ためそして、アクセス時間の終りに読み出しレジスター
へ語を転送するための第１の番地付け手段と、読み出し
に必要な時間の後で、番地の第２部分によつて選択され
た読み出しレジスターに保持されている語のデータ出力
チヤネルへの転送を連続的に命令するための第２番地付
け手段とから成つている。その結果、番地の第１共通部
分で定義される番地にあるメモリー素子に書かれている
語を読み出すための時間の総和は、メモリー素子の１つ
のアクセス時間とレジスターの読み出しに必要な時間と
の和に等しい。第１図と第２図を用いて、従前の技術に
よる番地付け装置が、ＲＯＭメモリー・＼の応用として
、説明する。

信号径路（チヤネル）１０はチヤネル１σとチヤネル１
０″から成つている。チヤネル１σはＮ＝ｌｏｇ２Ｍな
るＮ本の導体から成つている。ここでＭは、ＲＯＭの１
つのチツプ（第１図において１〜８）に含まれている語
の数である。例えば、１つのチツプが８ビツトの１０２
４語含んでいれば、そのときチヤネル１σの導体の数は
Ｎ＝１０となる。チヤネル１０Ｉは、Ｍ″＝ｌ０ｇ２Ｐ
なるＭ本の導体を含んでいる。ここでＰはＲＯＭを構成
しているチツプの数である。例えば、ＲＯＭが８個のチ
ツプから成つているとすれば、チヤネル１０″はＭ＝３
本の導体から成つている。今、ある番地がチヤネル１０
に存在するとき、下位１０ビツトが、チヤネル１０″を
経由して、ＲＯＭの第１番目から８番めのチツプ・＼送
られる。他方残りの上位３ビツトは、チヤネル１０″を
経由して、デコーダ２０・＼送られる。デコーダ２０は
、３ビツトの入力をデコードし、そのＬ個の出力のうち
の１つ（０からＬ−１まで）を有効にする。

デコーダ２０の出力は、ＲＯＭの１〜８のチツプの１つ
を有効にする入力に供給される。このため、たとえチヤ
ネル１０″がすべての１〜８のチツプに同じ番地を送つ
ても、デコーダ２０によつて有効にされたチツプのみが
、指定された語を出力する。チヤネル１０で指定する語
を読み取つたあとで、メモリーの連続する番地に記憶さ
れている語を読み出す必要があれば、上に述べたすべて
の動作が繰り返されねばならない。

この状況が、第２図に描かれている時間関係（タイミン
グ）図に示されている。その図の中で、図Ａは、チヤネ
ル１０に存在する現在の番地を示している。この番地は
、Ｄにより示される読み出し間隔の間じゆう変わらずに
残つている。図Ｂは、デコーダ２０によつて送られるメ
モリチツプの選択信号を表している。図Ｃは、出力デー
タを示している。図Ｅは、ＲＯＭのアクセス時間を示し
、時間Ｆは、チヤネル１９に対する読出しレジスタ１１
−１８の出力データが有効である持続時間を示している
。第２図からもわかるように、チヤネル１９上の出力デ
ータは、番地に対応するメモリセルの位置には無関係に
、すべてのＦ単位の時間有効である。ＲＯＭによる出力
のそれぞれの１バイトは、このように前記時間間隔を必
要とする。そのために、一連のバイトを読み出すために
要する時間は、１バイトを読み出すのに必要な時間の和
である。以下の、第３図、第４図そして第５図に関して
本発明による装置の一実施例を詳細に記述する。第３図
は、スタテイツク型のＲＡＭメモリーに関するものであ
る。より詳細には、この種のメモリーは、語の読み出し
が読み出すデータを破壊しないし、その結果、前記デー
タを再書き込みする必要がないという性質を持つている
。メモリーを構成している回路４０〜４７（以後チツプ
と呼ぶ）の素子は、ＭＯＳ型半導体である。例えば、こ
れらのチツプは、１０２４−８ビツト語の容量を持ち、
１０ビツトから成る番地チヤネル２１に接続されている
。チヤネル２１は、番地の上位１０ビツトを持ち、第４
図に詳細に示される番地制御器（アドレスコントローラ
）２９に接続されている。

アドレスコントローラ２９は、番地チヤネル２１５を経
由して、１３ビツトの容量を持つ番地チヤネル２１に接
続されている。番地チヤネル２『は又番地チヤネル２４
に接続されている。そのチヤネル２４は、番地情報の下
位３ビツトを持つている。チヤネル２４は、ＡＯからＡ
７を有効にする８本の出力信号を与えるデコーダ２７の
入力に接線されている。

これらの出力は、それぞれ、６０〜６７と７０〜７７の
ＡＮＤ回路の第１入力に与えられる。ＡＮＤ回路６０〜
６７の第２入力には、チヤネル２Ｖ上の現在の番地と共
に、（図には示されていないが）中央処理装置（ＣＰＵ
）により生成される信号Ｓが供給される。信号Ｓは、信
号ＡＯ〜Ａ７の１つと共に、ＡＮＤ回路６０〜６７の１
つを有効にする。ＡＮＤ６Ｏ〜６７の出力は、それぞれ
、レジスター３０〜３７のイネーブル入力に接続されて
いる。レジスター３０〜３７は、ＣＰＵから来るデータ
を送るチヤネル２１につながつている。そして、そのレ
ジスタの内容がＲＡＭに書き込まれる。もちろん、信号
Ｓは、情報がＲＡＭに書き込まれるべきときにのみ、そ
してその結果チヤネル２２が、レジスター３０〜３７に
ロードされるべきデータを保持しているときにのみ生成
される。ＡＮＤ７Ｏ〜７７の第２入力は、チヤネル２Ｖ
上の現在の番地と共に、ＣＰＵから生じる信号Ｌが与え
られる。

信号Ｌは、信号ＡＯ−Ａ７のうちの１つと共に、ＡＮＤ
７Ｏ〜７７の１つを有効にする。ＡＮＤ７Ｏ〜７７の出
力のそれぞれは、ＲＡＭ４Ｏ〜４７のそれぞれのチツプ
から読み出されるデータを保持するために用いられるレ
ジスター５０−５７のイネーブル入力に接続されている
。レジスター５０〜５７の出力は、チヤネル２３に接続
されている。チヤネル２３は、レジスター群５０〜５７
の含まれ、ＡＮＤ７Ｏ〜７７のうちの１つで有効にされ
るレジスターに保持されているデータをＣＰＵへ送る。
第４図を参照すると、アドレスコントローラ２９がここ
に描かれている。

それは、本発明の改良点の１つを成すものである。その
コントローラ２９は、スタテイサイザ（静止化）レジス
ター２５を含んでいる。そのレジスターの出力は、チヤ
ネル２１″上に存在する現在の番地の上位部分を保有し
ている。チヤネル２１″は又、番地比較回路２６の入力
に接続されている。レジスター２５の出力は、上に述べ
たように、チヤネル２１から成つていて、それは、ＲＡ
Ｍ４Ｏ〜４７チツプの入力に接続されている。チヤネル
２１は又、比較回路２６の番地の第２入力に接続されて
いる。比較回路２６は、チヤネル２１と２１″から成る
導体と同じ数の（第４図には図示されていない）０ＲＥ
ＸＣＬＵＳＩＶＥ（排他的論理和）回路を含んでいる。
前記排他的論理和回路は、０Ｒ回路の入力に接続されて
いて、その出力が導体８１である。結果として、この導
体は、もし、チヤネル２１と２１１上の現在の信号の構
成が異なつていれば、そのときに限り、論理レベル１の
ＣＩＮＤ信号を伝送する。例えば、もし、チヤネル２１
に、現在の番地００００１０００１１が保持されていて
、同時に、チヤネル２１″に現在の番地０００００００
０１１があるとすれば、その時ＣＩＮＤ信号は論理レベ
ル１である。

ＣＩＮＤ＝１というのは、ＣＰＵから来ている、現在チ
ヤネル２１Ｉにある新しい番地が、現在チヤネル２１に
ある前のメ゛モリ一間隔の番地と異なつているというこ
とを示している。番地比較回路２６から生成されるＣＩ
ＮＤ信号は、レジスター２５のイネーブル入力に加えら
れる。その結果、もしチヤネル２１″から来る新しい番
地が、今チヤネル２１にある番地（レジスター２５に書
き込まれている番地に一致している番地）と異なつてい
れば、このとき、ＣＩＮＤ信号は、チヤネル２１″上に
ある新しい番地のレジスター２５への書き込みを可能に
する。レジスター２５に書かれているデータは、常にチ
ヤネル２１上にあり、その結果、新しい番地は又チヤネ
ル２１に書かれる。それは、（チヤネル２Ｖから来る）
番地の上位部分だけが、常にチヤネル２１と２１Ｉ上に
ある（我々の例では１０ビツト）という事実から示され
る。その結果、ＣＩＮＤ信号が論理レベル１にあるとき
、これは、チヤネル２１″上にある、番地の上位部分が
チヤネル２１上にある、番地の上位部分と異なることを
示している。すでに上で述べたように、チツプ４０〜４
７は、スタテイツク型である。

これは、今番地がチヤネル２１上に保持されていて、読
み出し命令Ｌがレベル１１１であるときに、すべてのチ
ツプ４０〜４７が対応するデータ出力１００〜１０７に
指定された番地に記憶されている語を与えるということ
を意味している。例えば、今２進番地００００１００１
１１がチヤネル２１上にあるとき（即ち１０進記法で゛
３９”であるとき）、４０〜４７のすべてのチツプの４
０番目のセル（最初のセルはＯ番地に対応する）に書か
れて、記憶されている語が、読み出され、レジスター５
０〜５７に書き込まれる。すべてのレジスター５０〜５
７には、チヤネル２１の現在の番地の対応する部分によ
つて指定され、チツプ４０〜４７から語み出された語が
自動的にロードされる。更に、レジスター５０〜５７は
、番地がチヤネル２１上に保持されているその持続時間
中ずつと、チヤネル２１で指定された語を含んでいると
いうことを覚えておくことは重要である。

これは、異なつた番地がチヤネル２１上に来ない限りは
、レジスター５０〜５７はチヤネル２１で特定した番地
に記憶されているその１バイトを含んでいる。上で引用
した例において、チヤネル２１が１０番地６３９゛を与
えているときに、チツブ４０〜４７の第４０番目のセル
が読み出され、レジスター５０〜５７へ転送された。こ
の例で、実際のレジスター５０〜５７から読み出された
語は、次の表に示すようにレジスター５０〜５７に保持
されている。デコーダ２７は、チヤネル２４上に現在あ
る番地の下位３ビツトを、デコードすることによつて、
チヤネル２３を通つてＣＰＵへ送られるべき語を選択す
る。

例えば、チヤネル２４が２進構成６００１”であれば、
そのとき、信号Ａ１が発生し、読み出し命令Ｌとともに
、ＡＮＤ−カモ刀そのレジスターに書かれている１バイ
トが、チヤネル２３を通してＣＰＵへ送られる。前記バ
イトは、メモリー番地３１３に対応する。上で用いられ
た番地が、第５図における線図Ｇに示される番地Ｚ１に
対応することが仮定されている。

第５図の線図Ｌは、レジスター５０〜５７よりのデータ
出力を示している。そして、矢印９０からもわかるよう
に、チヤネル２３上のデータは、番地Ｚ１の立ち上りか
らＴミリ秒遅れている。Ｚ１二３１３のすぐ後で、番地
Ｚ２＝３１９がチヤネル２１にあると仮定しよう。表に
示されているように、前記番地は、チヤネル２１上の今
のビツト配置を変えない。実際 同じビツト配置がチヤ
ネル２１ｆと２１の両方に存在するので、（第４図の）
番地比較回路２６はＣＩＮＤなる番地取り変え信号を発
生しない。

そしてその結果、チヤネル２１上の番地は確定されてい
る。一方デコーダ２７には、ビツト構成１１１が入力さ
れ、信号Ａ７を生じる。信号Ａ７は読み出し命令Ｌとと
もに、ＡＮＤ７７に与えられ、それがレジスター５７に
保持されている語の読み出しを可能にする。実際の３１
９番地に記憶されている語は、現在すでにレジスター５
７にあつて、すぐに出力データチヤネル２３へ転送され
る。これまで述べられて来たことによると、表に示され
ている番地に記憶されている、最初の語に続くどの語の
読み出しも、デコーダ２７の回復時間に相当する遅れを
伴つて起こることは明らかである。

前記遅れ時間は、フリツプフロツプのスイツチング時間
にほぼ相当する。それゆえ、メモリーサイクルアクセス
時間Ｔに較べると大変短いであろう。同様に、番地Ｚ２
に続けて表の中の８つの番地に含まれるどの番地Ｚ３Ｃ
ｌえば、番地３１５）が読み出しを要求されても、その
番地で指定されたセルの内容は、メモリーサイクル（５
００ないし１０００ナノ秒）の遅れではなく、約数ナノ
秒（約５０ナノ秒）の遅れを伴つて読み出される。無論
、チヤネル２１の現在の番地００００１００１１１に関
して表に説明されてきたことは、００００００００００
と１１１１１１１１１１の間でどの番地であろうとも正
しい。実際に、第５図の番地Ｚ４がチヤネル２１″上の
信号構成を変えると仮定してみよう。その比較回路２６
は、チヤネル２１″の新しい構成を受け取り、チヤネル
２１に存在する前の構成とそれを較べる。

その構成において、比較の結果が異つていると、線１８
にＣＩＮＤ信号を発生する。そのＣＩＮＤ信号（第５図
を見よ）は、チヤネル２１上の現在の信号の新しい構成
をレジスター２５に書くことを可能にする。その結果、
同様に新しいコード構成がチヤネル２１に存在し、第５
図に示されるメモリーサイクルＴの終わりに、読み出さ
れた語がチツプ４０〜４７からレジスタにロードされる
。第５図に示されている矢印９１、９２そして９３が、
これまで記述されて来たことを示している。第５図は、
番地信号によりＣＩＮＤの変化（矢印９２）が生じるの
は、チヤネル２１のビツトの構成が番地Ｚ４と番地Ｚ３
で異なつていることによるということを示している。信
号ＣＩＮＤは、新しい番地をチヤネル２１に書かせ（矢
印９３）；メモリーサイクルＴの後、レジスター５０〜
５７に出力データを与える。その結果、チヤネル２１上
の新しい現在の番地に関して記憶されている語は、番地
Ｚ３に関するデータのＴ単位時間後で有効である。最後
に、もし新しい番地Ｚ５が、チヤネル２１の構成を変え
ないような番地の集合に属していれば、データは第５図
の矢印９４で示されているようにすぐに有効である。

これまで述べられてきたことによると、本発明によるメ
モリー番地機構がどのようにして、複数のメモリー素子
から複数の語を読み出し、同時に対応する複数のレジス
ター５０〜５７にそれを移すかということに関して疑う
余地はない。

これらのレジスターは、メモリーを構成する素子の数に
より前もつて定義されている集合に含まれている、隣接
している番地に属する語をこのようにして得る。前記集
合に属する新しい番地がチヤネル２Ｖに現れたときに、
要求された語は、すでにレジスター５０〜５７の１つで
有効になつている。

その関係する語は、レジスター５０〜５７の読み出し時
間に等しい時間の後、データ出力チヤネル２３に転送さ
れる。本発明による装置は、前記メモリーからデータが
読み出されるのとほぼ同じ速さでメモリーにデータを書
き込むことができる。

これは次の事実により可能である。即ち、チヤネル２１
に番地部分が到着すると、読出し動作がすべてのチツプ
４０〜４７に並行に為される一方で、信号Ｓと信号ＡＯ
からＡ７の１つを経て、データ入力レジスター３０〜３
７の１つを働かすことによつて、いづれかのチツプに単
独に書き込みを指令する。その結果、チヤネル２１に保
持されている番地により選択された番地の集合の下で、
個々の読み出しそして又は書き込みサイクルは、データ
出力レジスタ５０〜５７の１つを働せること又はデータ
入力レジスター３０〜３７の動作に必要な時間に等しい
持続時間を持つている。このように、レジスター３０〜
３７の巾の１つの書き込みレジスターが、メモリー素子
４０〜４７の属する対応するチツプに書き込んでいる一
方で、前記のレジスターと異なる他の残りの書き込みレ
ジスターは、前のサイクルを部分的に重複させながら書
き込みサイクルを始めている。それゆえ、もし例えば、
連続する番地がチヤネル２Ｖ上に共通の番地部分を持つ
ていれば、そのときチヤネル２２上のデータはレジスタ
ー３０〜３７のロード時間に等しい間隔をおいて送られ
ればよい。

これまで述べて来たように、これは次のことから可能で
ある。

というのは、ＡＮＤ６０〜６７により発生した信号は、
それに関連したレジスターへのロードをし、と同時に他
のメモリー素子とは独立に、このレジスターに保持され
ている語をメモリーに書き込ませる。その結果、素子４
０〜４７の書き込みサイクルは重複し得るので、チヤネ
ル２１上の現在の番地部によつて示される番地の集合は
、レジスター３０〜３７のロード時間の和に等しい最少
の時間に書きこまれ得る。

それは結局、チヤネル２１上の現在の番地部によつて定
義される番地の集合の下で、どのように自由に書き込み
と読み出しサイクルが混合されるかに示されている。

その唯一の限度は、実行中の最後の書き込みサイクルの
ときの読み出し動作に必要な待ち時間によつて押えられ
る。これは、書き込みサイクルについて、読み出しサイ
クルを重複させることは明らかに不可能であることによ
る。第３図は、複数の４０〜４７形のメモリーチツプを
複合して、それらの間で異なるビツト容量によりいづれ
か１つを選んで利用できるようになるようなすべての構
造の応用の例を与えている。もうーつの応用の例が、１
６ビツト語を得ることに関して、このような方法で第３
図に描かれている型の２個のチツプを複合して為される
かもしれない。この例において、ＡＮＤ７０〜７７のそ
れぞれからの出力信号は、２個の５０〜５７の型の読み
出しレジスターに送られる。同様に、ＡＮＤ６０〜６７
からの出力信号は、２個の並んだ４０〜４７型のチツプ
に接続されている２個の３０〜３７型の書き込みレジス
ターに送られる。

無論、番地の集合を構成している語の総数はまた、デコ
ーダ２７を変更することで変えられる。実際に、もし４
線から１６線・＼のデコーダが用いられていれば、１６
の番地の集合が番地の下位４ビツトをデコードすること
により用いられてもよい。本発明は、図面を参照して、
適切な応用のためにこれまで選ばれて来た特別な具体例
に限定されるだけではなく、発明の利用によつて、応用
のすべての可能な方法が適用され得るので、その特許請
求の範囲が変形や、改良や、加えてその設計の詳細の部
分等の変更を含んでいることは明らかである。

【図面の簡単な説明】

第１図は、既知の番地付け装置のブロツク図を示してい
る。 第２図は、第１図の装置に関する（従前の方法における
）タイミング図を示している。第３図は、本発明に従う
番地付け装置のブロツク図を表わしている。第４図は、
本発明に従う番地制御装置の詳細を表わしている。第５
図は、第３図に示される装置のタイミング図を表わして
いる。１，２，８，４０，４１，４７：メモリーチツプ
、２０，２７：デコーダ、２９：番地制御器、３０，３
１，３７：入カレジスタ、６０，６１，６７，７０，７
１，７７：ＡＮＤ回路、５０，５１，５７：出力レジス
タ、２５：スタテイサイザレジスタ、２６：比較回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリー素子４０−４７を有するメモリーの
   ためのアドレス指定装置であつて、前記複数のメモリー
   素子のそれぞれが共通の並例データ出力チャンネル２３
   に接続されかつあるきまつたメモリ・アクセス時間を必
   要とし、前記複数のメモリー素子がアドレス・チャンネ
   ル２１′の受け取るアドレスによりアドレス指定可能で
   あり、該アドレスのそれぞれが第１の共通なアドレス部
   分と第２の可変アドレス部分から成り、前記メモリーが
   前記複数のメモリー素子のそれぞれに対応して設けられ
   た個別のデータ読出レジスタ５０−５７を含み、該デー
   タ読出レジスタは前記メモリー素子より読み出されるワ
   ードを記憶するため前記メモリー素子に接続された入力
   を有し及び前記データ出力チャンネルに接続された出力
   を有し、かつ前記メモリ・アクセス時間より短い読出時
   間を有するようになつているアドレス指定装置において
   、（イ）前記第１の共通アドレス部分を運ぶ前記アドレ
   ス・チャンネル部分２１″に結合された入力を有し、前
   記第１の共通アドレス部分によりアドレス指定された場
   所であつて複数の情報ワードを記憶する場所を前記メモ
   リー素子の全てについて同時に選択する第１のアドレス
   指定手段２９と、（ロ）前記第１のアドレス指定手段の
   出力に応答して、前記の選択の後読み出したワードを前
   記データ読出レジスターに転送する手段と、（ハ）前記
   アドレスチャンネル部分２１″に結合されかつ前記第１
   のアドレス指定手段の出力に結合され、前記第１の共通
   アドレス部分として同一のものが続けて２つ発生するか
   否かを検査するアドレス制御手段２６、８１と、（ニ）
   前記第２の可変アドレス部分により選択されたデータ読
   出レジスタに記憶されたワードを前記データ出力チャン
   ネルに順次転送制御する第２のアドレス指定手段２７と
   、から成り以つて前記第１の共通アドレス部分により特
   定された場所における前記メモリー素子に記憶されたワ
   ードに対する読出時間が前記選択された読出レジスタの
   読出時間の和に単一のメモリアクセス時間を加えたもの
   に実質上等しくなるようにしたアドレス指定装置。 ２ 特許請求の範囲第１項記載のアドレス指定装置にお
   いて、前記第１のアドレス指定手段は前記共通アドレス
   部分を記憶するアドレスレジスター２５より成り、前記
   アドレス制御手段は前記アドレスレジスターに記憶され
   たアドレスを、前記アドレスチャンネル部分の受け取る
   アドレスと比較し、不一致を検出した場合はアドレスレ
   ジスターに対してエネーブル信号（ＣＩＮＤ）を発生し
   て、このエネーブル信号に応答してアドレスレジスタの
   内容を変えてその入力チャンネル部分にある共通アドレ
   ス部分が記憶されるようにした比較回路２６を有するこ
   と。 ３ 特許請求の範囲第１項又は第２項記載のアドレス指
   定装置において、前記第２のアドレス指定手段は第２の
   可変アドレス部分を運ぶ第３のアドレス・チャンネル２
   ４と、該アドレスチャンネルに接続され第２の可変アド
   レス部分をデコードするデコーダ２７と、該デコーダの
   出力に接続され読出指令（Ｌ）に制御されて選択的に、
   前記可変アドレス部分の特定するデータ読出レジスタを
   付勢する第１のゲート手段７０−７７とから成ること。 ４ 複数のメモリー素子４０−４７を有するメモリーの
   ためのアドレス指定装置であつて、前記複数のメモリ素
   子のそれぞれが共通の並列データ入力チャンネルに接続
   されかつメモリ素子に１情報ワードを書き込むためある
   きまつたメモリー・アクセス時間を必要とし、前記複数
   のメモリ素子がアドレスチャンネル２１′の受け取るア
   ドレスによリアドレス指定可能であり、前記アドレスの
   それぞれは第１の共通アドレス部分と第２の可変アドレ
   ス部分を有し、前記メモリが各メモリ素子を共通のデー
   タ入力チャンネルに接続する個別のデータ書込レジスタ
   を有し、前記データ書込レジスタが前記メモリー・アク
   セス時間より短いロード時間で情報ワードを記憶するよ
   うになつているアドレス指定装置において、（イ）前記
   第１の共通アドレス部分を運ぶ前記アドレスチャンネル
   の部分２１″に結合され、前記第１の共通アドレス部分
   によりアドレス指定された場所を前記メモリ素子の全て
   について同時に選択する第１のアドレス指定手段２９と
   、（ロ）前記第１のアドレス指定手段の出力に結合され
   前記第１の共通アドレス部分として同じものが２度続け
   て発生するか否かを検査するアドレス制御手段２６、８
   １と、（ハ）前記データ書込レジスタに結合され、前記
   第２の可変アドレス部分に従つて前記データ書込レジス
   タを順次ロードし関連するメモリに書込む指令を出す第
   ２のアドレス指定手段２７とから成り、以つて、続けて
   発生する同一のアドレス共通部分により指定される場所
   におけるメモリ素子の書込動作時間が、続けて発生する
   同一の共通アドレス部分と関連する第２の可変アドレス
   部分により特定される書込レジスタのロード時間の和に
   単一のメモリ・アクセス時間を加えたものに実質上等し
   くなるようにしたアドレス指定装置。 ５ 特許請求の範囲第４項記載のアドレス指定装置にお
   いて、前記第１のアドレス指定装置は前記共通アドレス
   部分を記憶するアドレス・レジスタ２５より成り、前記
   アドレス制御手段は前記アドレスレジスターに記憶され
   たアドレスを、前記アドレスチャンネル部分の受け取る
   アドレスと比較し、不一致を検出した場合はアドレスレ
   ジスターに対してエネーブル信号（ＣＩＮＤ）を発生し
   て、このエネーブル信号に応答してアドレスレジスタの
   内容を変えてその入力チャンネル部分にある共通アドレ
   ス部分が記憶されるようにした比較回路２６を有するこ
   と。 ６ 特許請求の範囲第４項又は第５項に記載のアドレス
   指定装置において、前記第２のアドレス指定手段は第２
   の可変アドレス部分を運ぶ第３のアドレス・チャンネル
   ２４と該アドレスチャンネルに接続され第２の可変アド
   レス部分をデコードするデコーダ２７と、該デコーダの
   出力に接続され書込指令（Ｓ）に制御されて前記可変ア
   ドレス部分の特定するデータ書込レジスタを付勢する第
   ２のゲート手段６０−６７とから成ること。