JPH02224041A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御回路に関し、特に中央処
理装置におけるキャッシュメモリ制御回路に関する。

〔従来の技術〕

−ｍにキャッシュメモリを採用する中央処理装置は一語
が多ビット（数バイ）・）で構成されていてしかもデー
タの処理はバイト毎に行なえるものが多い。そこでここ
では、−語（ワード）が複数のバイトで構成され、ワー
ド及びバイト毎にデータ処理が可能な中央処理装置につ
いて説明する。

従来この種のキャッシュメモリ制御回路は、第３図に示
すようにキャッシュメモリ１を有しており、このキャッ
シュメモリ１内にはアドレスデコーダ１ａとメモリアレ
イ１ｂを有している。キャッシュメモリ１への書き込み
はそのデータを一時的にライトバッファ２に保持される
４このライトバッファ２はバイト単位で書き込み可能で
あり、それぞれバイト２ａ、２ｂ、２ｃ、２ｄを有しで
いる。キャッシュメモリ１へ書き込むデータはライトデ
ータレジスタ３に格納される。キャッジツメモリ１から
読み出されるデータは一時的にり一ドバッファ４に保持
され、キャッシュメモリ１△１、の書き込みアドレスは
ライトアドレスレジスタ５に格納される。読み出しデー
タのアドレスはり−・・ドアドレスレジスタ６に格納さ
れる。リード／ライト制御回路７はリードバッファ４及
びライトバッファ２の読み出し／書き込みを制御する回
路で、信号線７】、〜７３はリード／ライト制御回路７
から出力される信号線であり、キャッシュデータ選択信
号線７１はライトバッファ２への書き込みデータをキャ
ッシュメモリ１から入力するように選択する信号線であ
り、ライトデータ書き込み信号線７２は選択されたデー
タを書き込むための信号線で、ライトバッファ２の各バ
イト２ａ、２ｂ、２ｅ、２ｄに対しライトデータ書き込
み信号線７２ａ、７２ｂ、７２ｃ、７２ｄが対応してい
る。リードデータ書き込み信号線７３はキャッシュメモ
リ１あるいはライトバッファ２からのデータをリードバ
ッファ４へ書き込むための信号線である。キャッシュデ
ータ選択信号線７１がアクティブでない時はライトバッ
ファ２への入力は、ライトデータレジスタ３のデータが
選択される。その選択回路例を第４図に示す。

キャッシュメモリ１ヘデータを書き込む場合、ライトア
ドレスレジスタ５により示されるアドレスに、ライトバ
ッファ２のデー夕を書き込む。同様にキャッシュメモリ
１よりデータを読み出す場合、リードアドレスレジスタ
６により示されるアドレスから、リードバッファ４ヘデ
ータが読み出される。キャッシュメモリ１の内部では書
き込み／読み出しのアドレスはアドレスデコーダ１ａに
よりデコードされメモリアレイ１ｂのうちの１ワードが
選択される。

また、キャッシュメモリ１へ書き込むデータはまずライ
Ｉ・データレジスタ３に格納される。それがワードデー
タであればライトデータレジスタ３からライ）・バッフ
ァ２をとうしそのままライトアドレスレジスタ５により
指定されるキャッシュメモリ】の該当するアドレスに書
き込まれる。

〔発明が解決しようとする課題〕

しかし、書き込みのデータ幅が１ワードに満たない場合
（説明を簡単にするなめ例えばライトバッファ２の２８
、に対応する１バイトのデータとする）は、まずリード
／ライト制御回路７はキャッシュデータ選択信号線７１
にアクティブにしライトデータレジスタ２へのデータ入
力としてキャッシュメモリ１を選択し、ライトデータ書
き込み信号線７２ｂ、７２ｃ、７２ｄをアクティブにし
、２ａに対応するバイトを除くデータをキャッシュメモ
リ１よりライトバッファ２に書き込み、次にキャッシュ
データ選択信号線７１をインアクティブにしライトバッ
ファ２へのデータ入力としてライトデータレジスタを選
択したうえでライトデータ書き込み信号線７２ａのみを
アクティブにし２ａに対応する１バイト・のデータをラ
イトデータレジスタ３から書き込み、次にそのライトバ
ッファの内容をキャッシュメモリ１に書き込むという３
つのサイクルが必要であり処理速度の低下を招いていた
。

ここで、キャッシュメモリ自体をバイトアクセス可能に
すれば問題は解決するが、その場合はキャッシュメモリ
の回路構成が複雑になり回路規模の増大化という問題が
おきる。

〔課題を解決するための手段〕

本発明のキャッシュメモリ制御回路は、キャッシュメモ
リと、該キャッシュメモリへ書き込むデータを格納する
ライトデータレジスタと、キャッシュメモリからの読み
出しデータとライ１−データレジスタからの読み出しデ
ータを複数のブロックに分離して選択的に接続し得るラ
イトバッファ回路とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のキャッシュメモリ制御回路
を示すブロック図である。第１、図において、本発明の
一実施例はアドレスデコーダ１ａとメモリアレイ１ｂを
有するキャッシュメモリ１゜と、キャッシュメモリ１に
接続されるライトバッファア１０２およびリードバッフ
ァ４と、ライトバッファ１０２に接続されるライトデー
タレジスタ３と、キャッシュメモリ１に接続されるライ
Ｉ・アドレスレジスタ５およびリードアドレスレジスタ
６と、ライトバッファ１０２およびリードバッファ４に
接続されるリード／ライト制御回路７とを含む。

ライトバッファ１０２はデータをキャッシュメモリ１か
ら入力するか、ライトデータレジスタ３から入力するか
をバイト単位１０２ａ、１０２ｂ。

１０２ｃ、１０２ｄで分離して選択可能な構成になって
いる。それぞれパイ１〜に対応するライトデータ選択信
号７１ａ、７１ｂ、７１ｃ、７１ｄが設けられている。

次に、本実施例の動作について説明する。一般的な動作
については従来技術の項で説明した動作とまったく同様
であるので、説明を省略する。

キャッシュメモリ１への書き込みのデータ幅が、１ワー
ドに満たない場合（従来技術の説明の項と同様に、説明
を簡単にするために例えばライトバッファ１０２の１０
２ａに対応する１バイトのデータを書き込む場合につい
て説明する）、リード／ライト制御回路７はキャッシュ
データ選択信号線７１、ａをインアクティブに、キャッ
シュデータ選択信号線７１ｂ、７１ｅ、７１ｄをアクテ
ィブにしライトデータ書き込み信号７２をアクティブに
してう、イトバッファ１０２への書き込みを行う、その
結果ライトデータレジスタ３から１０２ａに対応するバ
イトが、キャッシュメモリ１から１０２ｂ、１０２ｃ、
１０２ｄに対応するバイトが１回のサイクルで排他的に
書き込まれたことになる。つまり、従来例に比較し１サ
イクル少ない時間で書き込みが実行できる。

〔発明の効果〕

以上説明したように、本発明は、ライトバッファへのデ
ータをキャッシュメモリから入力するか、ライトデータ
レジスタから入力するかをバイト単位で分離して選択可
能な構成にしたライトバッファ回路を設けることにより
、キャッシュメモリへの書き込むデータ幅が１ワードに
満たない場合でも、キャッシュメモリをバイトアクセス
可能な構成にする（回路規模を増大化させる）ことなし
に、高速動作が実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例としてのキャッシュメモリ制御
回路を示すブロック図、第２図は本実施例に用いる選択
回路を示すブロック図６第３図は従来例のキャッシュメ
モリ制御回路を示すブロック図。第４図は従来の選択回
路を示すブロック図である。 １・・・キャッシュメモリ、ｔ　ａ・・・アドレスデコ
ーダ、１−ｂ・・・メモリアレイ、２・・・ライトバッ
ファ、２　ａ　−２ｂ・・・ライトバッファ内のバイト
単位、３・・・ライトデータレジスタ、４・・・リーダ
バッファ、５・・・ライトアドレスレジスタ、６・・・
リードアドレスレジスタ、７・・・リード／ライト制御
回路、７１゜７１ａ〜７　］−ｄ・・・キャッシュデー
タ選択信号線、７２．７２ａ〜７２ｄ・・・ライトデー
タ書き込み信号線、７３・・・リードデータ書き込み信
号線、１０２・・・ライトバッファ、１０２ａ〜１０２
ｄ・・・ライトバッファ内のバイト単位、

Claims (1)

【特許請求の範囲】
1. キャッシュメモリと、該キャッシュメモリへ書き込むデ
   ータを格納するライトデータレジスタと前記キャッシュ
   メモリからの読み出しデータと前記ライトデータレジス
   タからの読み出しデータを複数のブロックに分離して選
   択的に接続するキャッシュデータ選択信号線を有するラ
   イトバッファとを含むことを特徴とするキャッシュメモ
   リ制御回路。