JP2527814B2

JP2527814B2 - 命令処理システム

Info

Publication number: JP2527814B2
Application number: JP1165718A
Authority: JP
Inventors: 英二飛田; 俊春大島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-06-28
Filing date: 1989-06-28
Publication date: 1996-08-28
Anticipated expiration: 2011-08-28
Also published as: JPH0330021A

Description

【発明の詳細な説明】〔概要〕命令処理システムに関し、必要な命令を予めビット線に読出しておくことによ
り、次命令デコードの開始を早め、命令処理を高速化す
ることを目的とし、ｎビット単位の命令を格納する多数の格納手段と、各
組６ビットの２組のビット線と、各々の格納手段を何れ
のビット線に接続するかを予め設定する設定手段と、前
記２組のビット線を所定の選択信号に従って選択する選
択手段と、選択ビット線上の命令を取り込んでデコード
し、次回のデコードに使用する命令要求を通知するデコ
ーダと、該デコーダの命令要求および設定手段の設定情
報に従って、２組のビット線を択一的に選択する所定の
選択信号を出力する信号出力手段と、を備えて構成して
いる。

〔産業上の利用分野〕

本発明は、命令処理システムに関し、特に、可変長命
令仕様でパイプライン処理を行う命令処理システムに関
する。

近年、マイクロコンピュータに対しては、高速動作は
勿論のこと、メモリ空間を拡大して膨大なデータ量を取
り扱えること、さらに、従来の64ビット構成にも対応で
きること等の様々な要求が課せられている。こうした要
求を実現するための技術としては、例えばパイプライン
処理（高速動作）や可変長命令仕様（拡張性）が有効で
ある。

〔従来の技術〕

第４図は可変長命令仕様でパイプライン処理を行う従
来の命令処理システムの一例を示す図である。この図に
おいて、H₀〜H₃は各々同一構成の命令キュー（命令バッ
ファともいう）で、１つの命令キュー（倒えばH₀）は、
ｎ列×ｍ行にマトリクス配列された多数のメモリセルＭ
_i,j（但し、_i:列番号_j:行番号）と、列ごとのビット線B
_iと、命令長通知信号OLに従って必要な行のＭ_i,jをアク
セスし、一行分のＭ_i,jからのｎビットデータ（例えば
ｎ＝16ビットのハーフワード（HW）データ）をB_iを介し
て出力させる読出し位置指定回路１と、を備える。

各H₀〜H₃からの読出しデータD₀〜D₃は、転送回路２で
必要に応じてデータの順番が入れ替えられたあと、デコ
ーダ３に入力され、デコーダ３はデコーダD₀〜D₃をデコ
ードして当命令の命令長が何HWかを通知する命令長通知
信号OL（例えば、当命令の命令長が1HWの場合OL_-1）を
出力する。

このような構成において、各H₀〜H₃の所定行のＭ_i,j
から読出された4HW分の命令（D₀〜D₃）をデコーダ３に
よってデコードした結果、次要求命令長が例えば１命令
長（OL_-1）であったとすると、読出し位置指定回路１
は、H₀の所定行＋１行（例えば先に読出したメモリセル
の行が1m＝１であれば、所定行はｍ＝２となる）を指定
し、ｍ＝２の行の命令をB_iを介して出力させる。デコー
ダ３には、OL_-1に従って今回読出した命令（D₀）と先の
命令（D₀〜D₃のうちの３つ）とが与えられ、これらの新
たな4HWの命令をデコード処理し、再び命令長通知OLを
出力する。パイプラインの処理単位は、 A.「命令読出し」 B.「命令デコード」 C.「命令長判別」のＡ〜Ｃまでの単位となり、Ａ〜Ｃを並行して行うこと
により、全体の命令処理時間を短縮化している。

第５図は、従来例の読出しを示すタイミング図で、デ
コードステージDC1でデコーダに入力した4HW命令〜
のデコードの結果、当命令長が２（OL_-2）であった場合
に、このOL_-2に従ってB_iに4HW命令〜が読出され、
これらの〜がデコーダに入力される様子を示してい
る。

〔発明が解決しようとする課題〕

しかしながら、このような従来の命令処理システムに
あっては、読出し位置指定回路１がデコーダ３からのOL
に従ってＭ_i,jをアクセスし、必要な命令をB_i上に読出
す構成となっていたため、命令の読出しがB_iの負荷容量
の充電時間だけ遅れ、その結果、パイプライン処理の処
理時間が増加するといった問題点があった。

すなわち、パイプライン処理の処理問題は、そのパイ
プラインを構成する各処理段位の最大処理時間で制限さ
れるので、仮にＢ「命令デコード」やＣ「命令長判別」
を如何に高速化したとしても、他の１つの処理要素、す
なわちＡ「命令読出し」が、上述の理由により遅れてい
たのでは、結局、このＡによってパイプライン処理時間
が制限されてしまい、一層の高速化は望めない。

本発明は、このような問題点に鑑みてなされたもの
で、必要な命令を予めビット線に読出しおくことによ
り、次命令デコードの開始を早め、命令処理を高速化す
ることを目的としている。

〔課題を解決するための手段〕

第１図は本発明に係る命令処理システムの原理ブロッ
ク図を示す。

第１図において、本発明に係る命令処理システムは、
ｎビット単位の命令を格納する多数の格納手段ａと、各
組ｎビットの２組のビット線ｂと、各々の格納手段を何
れのビット線に接続するかを予め設定する設定手段ｃ
と、前記２組のビット線を所定の選択信号に従って選択
する選択手段ｄと、選択ビット線上の命令を取り込んで
デコードし、次回のデコードに使用する命令要求を通知
するデコーダｅと、該デコーダの命令要求および設定手
段の設定情報に従って、２組のビット線を択一的に選択
する所定の選択信号を出力する信号出力手段ｆと、を備
えて構成している。

〔作用〕

本発明に係る命令処理システムでは、予め２組のビッ
ト線に命令が出力され、現在の命令をデコードした結果
の命令要求通知、すなわち命令長通知に従って何れか１
組のビット線上の命令がデコーダに与えられる。したが
って、必要な命令をあらためてビット線に読出す必要が
なく、ビット線の負荷容量に係る上記問題を解決でき
る。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２、３図は本発明に係る命令処理システムの一実施
例を示す図である。なお、本実施例において、従来例と
同一機能部分には同一番号を使用する。

第２図において、H₁₀〜H₁₃は各々同一構成の命令キュ
ー（命令バッファともいう）であり、１つの命令キュー
（例えばH₁₀）は、ｎ列×ｍ行にマトリクス配列された
多数のメモリセルＭ_i,j（但し、i:列番号,j:行番号）
と、列ごとのビット線B_ai、B_biと、予め行単位のＭ_i,j
をどちらのB_ai、B_biに接続するかを設定する信号W_jを出
力する設定手段10と、選択信号S_sに従ってB_ai,B_biのど
ちらか一方の組（添字ａの組およびｂの組）を選択する
選択手段11と、命令長通知信号OLや設定手段10からの設
定情報Ｉに従って２組のビット線をH₁₀〜H₁₃ごとに選択
する選択信号S_sを出力する信号出力手段12と、を備え
る。H₁₀〜H₁₃内の一行分のメモリセルＭ_i,jは一つの格
納手段を構成する。

なお、以下の説明を簡単にするために、H₁₀〜H₁₃には
予めHW単位の命令〜がプリフェッチされているもの
とし、具体的には、H₁₀の１行目（すなわちＭ_1,1〜Ｍ
_n,1）にが格納され、〜までがH₁₁〜H₁₃同一行
（すなわち１行目）に格納され、また、H₁₀の２行目
（すなわちＭ_1,2〜Ｍ_n,2）にが格納され、〜まで
がH₁₁〜H₁₃の同一行（すなわち２行目）に格納されてい
るものとする。

次に、第３図のタイミングチャートを参照しながら、
本実施例の回路動作を説明する。まず、デコードステー
ジDC1で4HWの命令〜をデコーダ３に入力し、これら
の命令〜をデコードした結果、例えば2HWの更新を
要求する信号（命令違通知信号OL_-2）が出力された場合
を考える。この場合、次のデコードステージDC2では
の命令がデコーダ３に入力されることになる。こ
れは、命令〜をH₁₀〜H₁₃のａ組のビット線（B_a1〜B
_an）に出力するとともに、これらの〜に続く命令
〜を予めH₁₀〜H₁₃のｂ組のビッド線（B_b1〜B_bn）に出
力しておくことにより達成される。すなわち、予め設定
手段10によって１行目のメモリセルＭ_1,1〜Ｍ_n,1をａ組
のビット線B_a1,B_anに接続し、２行目のメモリセルＭ_1,2
〜Ｍ_n,2をｂ組のビット線B_b1,B_bnに接続しておき、そし
て信号出力手段12によって選択手段11を制御して各ビッ
ト線の組を選択すればよい。具体的には、H₁₂,H₁₃のａ
組のビット線を選択して命令を得る一方、H₁₀,H₁₁
のｂ組のビット線を選択して命令を得ることにな
る。これによって、DC2の開始後速やかに、OL_-2で要求
したとおりの更新命令をデコーダ３に入力する
ことができる。

以上述べたように、本実施例によれば、命令キューH
₁₀〜H₁₃のそれぞれに２組のビット線（B_a1〜B_anの組とB
_b1〜B_bnの組）を設け、一方のビット線組に命令〜
を出力するとともに、他方のビット線組に予め命令〜
を出力できるように構成したので、ビット線の負荷容
量に係る前記問題を解決でき、次回のデコードステージ
におけるデコード入力を高速化してパイプライン処理を
高速化することができる。

なお、他方のビット線組に読み出しておく次回デコー
ドの候補となる命令は、今回のデコード命令を
とすると、必ずこれに続くの命令となる。これ
は、可変長命令仕様においては、今回のデコード命令が
であれば、これに続くのなかのどれか
の命令が命令長通知に基づく更新命令となるからである
（ただし、命令長通知が０の場合には何れも該当しな
い）。

すなわち、命令長通知が“0"の場合は、今回のデコー
ド入力→次回のデコード入力となり、
命令長通知が“1"の場合は→（が更
新された）となり、命令長通知が“2"の場合は
→（）が更新された）となり、……命令長
通知が“4"の場合は→（全部が更新さ
れた）となる。したがって、今回のデコードステージと
次回のデコードステージの間でａ組、ｂ組のビット線に
読み出しておく命令は、との合計８命
令でよい。

〔発明の効果〕

本発明によれば、必要な命令を予めビット線に読み出
すことができ、次命令デコードの開始を早め、命令処理
を高速化することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２、３図は本発明に係る命令処理システムの一実施例
を示す図であり、第２図はその構成図、第３図はその動作タイミングチャート、第４、５図は従来の命令処理システムを示す図であり、第４図はその構成図、第５図はその動作タイミングチャートである。３……デコーダ、 10……設定手段、 11……選択手段、 12……信号出力手段、Ｍ_i,j……メモリセル（一行分で格納手段）、 B_ai……ビット線（添字ａの組とｂの組で２組のビット
線）。 B_bi……ビット線（添字ａの組とｂの組で２組のビット
線）。

Claims

(57)【特許請求の範囲】

【請求項１】ａ）ｎビット単位の命令を格納する多数の
格納手段と、ｂ）各組ｎビットの２組のビット線と、ｃ）各々の格納手段を何れのビット線に接続するかを予
め設定する設定手段と、ｄ）前記２組のビット線を所定の選択信号に従って選択
する選択手段と、ｅ）選択ビット線上の命令を取り込んでデコードし、次
回のデコードに使用する命令要求を通知するデコーダ
と、ｆ）該デコーダの命令要求および設定手段の設定情報に
従って、２組のビット線を択一的に選択する所定の選択
信号を出力する信号出力手段と、を備えたことを特徴と
する命令処理システム。