JPH1125009A - データ転送制御装置 - Google Patents
データ転送制御装置Info
- Publication number
- JPH1125009A JPH1125009A JP9174323A JP17432397A JPH1125009A JP H1125009 A JPH1125009 A JP H1125009A JP 9174323 A JP9174323 A JP 9174323A JP 17432397 A JP17432397 A JP 17432397A JP H1125009 A JPH1125009 A JP H1125009A
- Authority
- JP
- Japan
- Prior art keywords
- information
- data
- frame
- unit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 経済的な大容量・高速・高信頼のデータ転送
装置の実現を目指す。 【解決手段】 媒体から情報がＭフレーム読み出される
間に情報の１フレームをエラー訂正するエラー訂正処理
部21と、それぞれ１フレーム以上の情報を格納すること
ができるＭ個の領域を有する第１の記憶部22と、媒体か
らの情報の読み出しが順方向又は逆方向で行われる場合
に応じて、第１の記憶部22のＭ個の領域のアドレスをそ
れぞれ順方向又は逆方向に指定し、到達する情報を１フ
レームずつ第１の記憶部22に格納する指令を発するアド
レス発生部23と、媒体１からの情報の読出が逆方向で行
われる場合にフレーム毎のフレームを構成するバイト単
位のデータを順方向に変換するフレーム処理部26とを有
し、フレーム単位に構成される任意長の情報を媒体から
読み出して、エラー訂正処理部21出力と第１の記憶部22
に記録された対応する情報とでエラー訂正された情報を
作成する構成。
装置の実現を目指す。 【解決手段】 媒体から情報がＭフレーム読み出される
間に情報の１フレームをエラー訂正するエラー訂正処理
部21と、それぞれ１フレーム以上の情報を格納すること
ができるＭ個の領域を有する第１の記憶部22と、媒体か
らの情報の読み出しが順方向又は逆方向で行われる場合
に応じて、第１の記憶部22のＭ個の領域のアドレスをそ
れぞれ順方向又は逆方向に指定し、到達する情報を１フ
レームずつ第１の記憶部22に格納する指令を発するアド
レス発生部23と、媒体１からの情報の読出が逆方向で行
われる場合にフレーム毎のフレームを構成するバイト単
位のデータを順方向に変換するフレーム処理部26とを有
し、フレーム単位に構成される任意長の情報を媒体から
読み出して、エラー訂正処理部21出力と第１の記憶部22
に記録された対応する情報とでエラー訂正された情報を
作成する構成。
Description
【０００１】
【発明の属する技術分野】本発明は、データ転送制御装
置、特に磁気テープ等の媒体に記録されたフレーム単位
に構成された任意長の情報を上位へ転送するためのデー
タ転送制御装置に関する。
置、特に磁気テープ等の媒体に記録されたフレーム単位
に構成された任意長の情報を上位へ転送するためのデー
タ転送制御装置に関する。
【０００２】近年、周辺制御装置の分野においても、処
理データの大容量化・転送速度の高速化・装置の信頼性
の向上が要求されてきた。それに加えて、エラー訂正機
能の高機能化や、走行方向においても、それぞれに応じ
てデータ書き込み読み出し動作を行う必要が生じてき
た。
理データの大容量化・転送速度の高速化・装置の信頼性
の向上が要求されてきた。それに加えて、エラー訂正機
能の高機能化や、走行方向においても、それぞれに応じ
てデータ書き込み読み出し動作を行う必要が生じてき
た。
【０００３】
【従来の技術】従来、データ転送装置において、データ
を一時的に格納し、転送タイミングを換える手段として
はマルチプレクサ（セレクタ）や、メモリ等の素子を用
いてデータ転送方法を制御する方式が一般的に使われて
いた。しかし、エラー訂正方式の高機能化や、順方向、
逆方向のデータ書き込み読み出し動作などに対応するた
めには、単にメモリ素子を追加するとか、セレクタで各
々のケースに対応して切り替え制御を行うといった方法
をとった場合、将来、大容量化・高速化・高信頼化とい
った要求に対して、回路が複雑化してしまい、重ねて回
路の規模を増大させてしまうという欠点もあり、回路設
計の効率化という面においては必ずしも最善の方法では
なかった。
を一時的に格納し、転送タイミングを換える手段として
はマルチプレクサ（セレクタ）や、メモリ等の素子を用
いてデータ転送方法を制御する方式が一般的に使われて
いた。しかし、エラー訂正方式の高機能化や、順方向、
逆方向のデータ書き込み読み出し動作などに対応するた
めには、単にメモリ素子を追加するとか、セレクタで各
々のケースに対応して切り替え制御を行うといった方法
をとった場合、将来、大容量化・高速化・高信頼化とい
った要求に対して、回路が複雑化してしまい、重ねて回
路の規模を増大させてしまうという欠点もあり、回路設
計の効率化という面においては必ずしも最善の方法では
なかった。
【０００４】
【発明が解決しようとする課題】転送されてきたデータ
に対して、次段階へ転送するまでにエラー訂正等の処理
を行う場合、エラー訂正等の処理に一定の時間を要する
ため、一時的にデータを格納する手段が必要である。そ
の手段として、メモリ素子やＦＦ、マルチプレクサ、セ
レクタ等の素子の使用を最小限とし、順方向や逆方向の
ライト・リード動作に対応するために、データ転送に関
して、メモリアドレスを制御する方法を工夫する必要が
ある。
に対して、次段階へ転送するまでにエラー訂正等の処理
を行う場合、エラー訂正等の処理に一定の時間を要する
ため、一時的にデータを格納する手段が必要である。そ
の手段として、メモリ素子やＦＦ、マルチプレクサ、セ
レクタ等の素子の使用を最小限とし、順方向や逆方向の
ライト・リード動作に対応するために、データ転送に関
して、メモリアドレスを制御する方法を工夫する必要が
ある。
【０００５】
【課題を解決するための手段】本発明のデータ転送制御
装置は、図１の原理説明図に示すように構成される。即
ち、媒体から前記情報がＭフレーム（Ｍは整数）読み出
される間に前記情報の１フレーム以上のエラーを訂正す
るエラー訂正処理部21と、それぞれ１フレーム以上の情
報を格納することができるＭ個の領域を有する第１の記
憶部22と、前記媒体からの情報の読み出しが順方向で行
われる場合と逆方向で行われる場合に応じて、前記第１
の記憶部22のＭ個の領域のアドレスをそれぞれ順方向ま
たは逆方向に指定し、到達する情報を１フレームずつ前
記第１の記憶部22に格納する指令を発するアドレス発生
部23と、前記媒体からの情報の読み出しが逆方向で行わ
れる場合にフレーム毎のフレームを構成するバイト単位
のデータを順方向に変換するフレーム処理部26とを有
し、フレーム単位に構成される任意長の情報を媒体から
読み出して上位へ転送するデータ転送制御装置であっ
て、前記媒体から読み出された情報は、前記エラー訂正
処理部21出力と前記第１の記憶部22に記録された対応す
る情報とによってエラー訂正された情報を作成するよう
に構成する。
装置は、図１の原理説明図に示すように構成される。即
ち、媒体から前記情報がＭフレーム（Ｍは整数）読み出
される間に前記情報の１フレーム以上のエラーを訂正す
るエラー訂正処理部21と、それぞれ１フレーム以上の情
報を格納することができるＭ個の領域を有する第１の記
憶部22と、前記媒体からの情報の読み出しが順方向で行
われる場合と逆方向で行われる場合に応じて、前記第１
の記憶部22のＭ個の領域のアドレスをそれぞれ順方向ま
たは逆方向に指定し、到達する情報を１フレームずつ前
記第１の記憶部22に格納する指令を発するアドレス発生
部23と、前記媒体からの情報の読み出しが逆方向で行わ
れる場合にフレーム毎のフレームを構成するバイト単位
のデータを順方向に変換するフレーム処理部26とを有
し、フレーム単位に構成される任意長の情報を媒体から
読み出して上位へ転送するデータ転送制御装置であっ
て、前記媒体から読み出された情報は、前記エラー訂正
処理部21出力と前記第１の記憶部22に記録された対応す
る情報とによってエラー訂正された情報を作成するよう
に構成する。
【０００６】また、前記構成において、前記フレーム単
位に構成される任意長の情報を、前記第１の記憶部22の
特定領域へ並列に書き込むことも行う。さらに、前記の
構成に加えて、前記エラー訂正された情報を格納する第
２の記憶部24と、エラー訂正された情報の任意のデータ
の番地を指定するデータ採取制御部25とを設け、エラー
訂正された情報の任意のデータを採取する構成とするこ
とも出来る。
位に構成される任意長の情報を、前記第１の記憶部22の
特定領域へ並列に書き込むことも行う。さらに、前記の
構成に加えて、前記エラー訂正された情報を格納する第
２の記憶部24と、エラー訂正された情報の任意のデータ
の番地を指定するデータ採取制御部25とを設け、エラー
訂正された情報の任意のデータを採取する構成とするこ
とも出来る。
【０００７】
【発明の実施の形態】以下、図２〜図９を用いて説明す
る。図２は本発明の基本構成図である。図２において、
１は媒体、２は外部から任意データ長（フレーム単位）
の情報を格納する任意データ長認識部、３はデータ転送
高速化のため、Ｎ個（任意の数）のメモリ素子の使用情
報を格納するメモリ数認識部、４は特定アドレス値を設
定するアドレスロード値設定回路、５は媒体の走行方向
（順方向、逆方向）において、エラー訂正処理回路に入
力するデータ順序を切り替えるためのＦＷＤ／ＢＷＤ切
り替え回路（図中では、切替回路と表示する事があ
る）、６は媒体（テープ等）の走行方向（順方向、逆方
向）を判別するための走行方向判断回路である。７はメ
モリに格納されたデータを読み出しまたは書き込みする
際に制御されるアドレスカウンタ回路、８は転送されて
きたデータに対してエラー訂正を行うエラー訂正処理回
路、９はデータを格納するための第１のメモリ（ＳＲＡ
Ｍ(1))、10はデータ抜き取りタイミングを変更する際の
プログラム可能なプログラマブル位置設定部、11はエラ
ー訂正後の情報の一部のデータを抜き取りたい場合、読
み取り方向によって切り替え可能な任意データ採取制御
部、12は任意データ採取制御部11から出力された第２の
メモリ14へのアドレスとデータ抜き取りアドレスとを比
較するアドレス比較部、13はアドレス比較部12により一
致したタイミングでデータを抜き取るデータ採取部、14
はデータを格納するための第２のメモリ (ＳＲＡＭ
(2))、15はフレーム単位並べ替え回路で、媒体１からの
情報の読み出しが逆方向で行われる場合に各フレーム毎
にフレームを構成するバイト単位のデータを順方向に変
換（並べ替え）するものである。
る。図２は本発明の基本構成図である。図２において、
１は媒体、２は外部から任意データ長（フレーム単位）
の情報を格納する任意データ長認識部、３はデータ転送
高速化のため、Ｎ個（任意の数）のメモリ素子の使用情
報を格納するメモリ数認識部、４は特定アドレス値を設
定するアドレスロード値設定回路、５は媒体の走行方向
（順方向、逆方向）において、エラー訂正処理回路に入
力するデータ順序を切り替えるためのＦＷＤ／ＢＷＤ切
り替え回路（図中では、切替回路と表示する事があ
る）、６は媒体（テープ等）の走行方向（順方向、逆方
向）を判別するための走行方向判断回路である。７はメ
モリに格納されたデータを読み出しまたは書き込みする
際に制御されるアドレスカウンタ回路、８は転送されて
きたデータに対してエラー訂正を行うエラー訂正処理回
路、９はデータを格納するための第１のメモリ（ＳＲＡ
Ｍ(1))、10はデータ抜き取りタイミングを変更する際の
プログラム可能なプログラマブル位置設定部、11はエラ
ー訂正後の情報の一部のデータを抜き取りたい場合、読
み取り方向によって切り替え可能な任意データ採取制御
部、12は任意データ採取制御部11から出力された第２の
メモリ14へのアドレスとデータ抜き取りアドレスとを比
較するアドレス比較部、13はアドレス比較部12により一
致したタイミングでデータを抜き取るデータ採取部、14
はデータを格納するための第２のメモリ (ＳＲＡＭ
(2))、15はフレーム単位並べ替え回路で、媒体１からの
情報の読み出しが逆方向で行われる場合に各フレーム毎
にフレームを構成するバイト単位のデータを順方向に変
換（並べ替え）するものである。
【０００８】媒体１から読み出されたデータは、次段へ
データを転送するまでにエラー訂正等の処理を行うため
に一時的にバッファリングしなければならない。データ
を第１のメモリ９に格納する際、格納するメモリアドレ
スはアドレスカウンタ回路７によって決定される。その
カウンタ制御には、ロードする値・タイミングが重要で
あり、その情報はアドレスロード値設定回路４で作成さ
れる。
データを転送するまでにエラー訂正等の処理を行うため
に一時的にバッファリングしなければならない。データ
を第１のメモリ９に格納する際、格納するメモリアドレ
スはアドレスカウンタ回路７によって決定される。その
カウンタ制御には、ロードする値・タイミングが重要で
あり、その情報はアドレスロード値設定回路４で作成さ
れる。
【０００９】また、カウンタの出力値は第１のメモリ９
のアドレス線（ＡＤ）に入力されており、データを第１
のメモリ９の決まった領域に格納するようにアドレス制
御するようになっている。
のアドレス線（ＡＤ）に入力されており、データを第１
のメモリ９の決まった領域に格納するようにアドレス制
御するようになっている。
【００１０】図２に記号２〜７で示す各回路からなるア
ドレス発生部（図１におけ記号23に相当する）には次の
３つの機能がある。第１は、読み取り走行方向によって
切り替えるＦＷＤ／ＢＷＤ切替え回路５があり、走行方
向判断回路６によって順方向／逆方向を判断した結果に
よってアドレス順を切り替えることである。特に走行方
向が逆方向の場合には、フレーム単位並べ替え回路15に
よって、各フレーム毎にフレームを構成するバイト単位
のデータを順方向に並べ替える。これは、エラー訂正処
理の演算がフレーム毎に順方向に行われるからである。
このように順方向／逆方向の対応した制御を行うことに
よって、順方向と逆方向の別々のエラー訂正演算処理回
路を作成する必要がなくなる。
ドレス発生部（図１におけ記号23に相当する）には次の
３つの機能がある。第１は、読み取り走行方向によって
切り替えるＦＷＤ／ＢＷＤ切替え回路５があり、走行方
向判断回路６によって順方向／逆方向を判断した結果に
よってアドレス順を切り替えることである。特に走行方
向が逆方向の場合には、フレーム単位並べ替え回路15に
よって、各フレーム毎にフレームを構成するバイト単位
のデータを順方向に並べ替える。これは、エラー訂正処
理の演算がフレーム毎に順方向に行われるからである。
このように順方向／逆方向の対応した制御を行うことに
よって、順方向と逆方向の別々のエラー訂正演算処理回
路を作成する必要がなくなる。
【００１１】第２は、外部から任意データ長（フレーム
単位）の情報を格納する任意データ長認識部２があり、
その設定を行うことによってメモリのデータを壊すこと
なくデータ転送を可能とすることである。第３は、デー
タ転送高速化のため、Ｎ個のメモリ素子の使用情報を格
納するメモリ数認識部３があり、メモリ数を増やすこと
により、より多くの情報を並列に転送することを可能と
することである。なおエラー訂正後の情報の一部のデー
タを抜き取る場合については、後述する。
単位）の情報を格納する任意データ長認識部２があり、
その設定を行うことによってメモリのデータを壊すこと
なくデータ転送を可能とすることである。第３は、デー
タ転送高速化のため、Ｎ個のメモリ素子の使用情報を格
納するメモリ数認識部３があり、メモリ数を増やすこと
により、より多くの情報を並列に転送することを可能と
することである。なおエラー訂正後の情報の一部のデー
タを抜き取る場合については、後述する。
【００１２】図３はフレームデータの書き込みと読み出
しを説明するためのフレームデータ転送タイミング図で
ある。図２において、媒体１から読みだされたリードデ
ータが１バイト単位で転送されてきた場合、アドレスロ
ード値設定回路４によって設定されたフレーム単位のグ
ループ毎に決められたＳＲＡＭ(1) ９の格納アドレス
（ロード値）にデータが１バイト格納される。その後ア
ドレスカウンタ回路７によってアドレスがインクリメン
トし、データが１バイトずつグループ毎に格納されてい
く。
しを説明するためのフレームデータ転送タイミング図で
ある。図２において、媒体１から読みだされたリードデ
ータが１バイト単位で転送されてきた場合、アドレスロ
ード値設定回路４によって設定されたフレーム単位のグ
ループ毎に決められたＳＲＡＭ(1) ９の格納アドレス
（ロード値）にデータが１バイト格納される。その後ア
ドレスカウンタ回路７によってアドレスがインクリメン
トし、データが１バイトずつグループ毎に格納されてい
く。
【００１３】ところで、１フレームのデータ（例えば１
８バイト）を転送する場合、エラー訂正処理回路８にお
いてエラー訂正処理演算を行う際、エラーチェック処理
に１フレーム、エラー訂正処理に１フレームかかるた
め、データを書き込んだ後、同一のアドレスのデータを
読み出すには、図３のように２フレームの遅れが生じ
る。そのためにデータをＳＲＡＭ(1) ９に格納するグル
ープを３つに分け、外部から設定された任意データ長
（フレーム単位）の情報により決定された（任意データ
長認識部２）書き込み、読み出しのそれぞれの開始、終
了アドレスを別々にロード値として設定する。
８バイト）を転送する場合、エラー訂正処理回路８にお
いてエラー訂正処理演算を行う際、エラーチェック処理
に１フレーム、エラー訂正処理に１フレームかかるた
め、データを書き込んだ後、同一のアドレスのデータを
読み出すには、図３のように２フレームの遅れが生じ
る。そのためにデータをＳＲＡＭ(1) ９に格納するグル
ープを３つに分け、外部から設定された任意データ長
（フレーム単位）の情報により決定された（任意データ
長認識部２）書き込み、読み出しのそれぞれの開始、終
了アドレスを別々にロード値として設定する。
【００１４】図４は、メモリマップ図であり、グループ
毎のメモリ格納領域を示したものである。図４におい
て、はフレーム単位群のデータのグループ番号を
示す。同じく図４において、００，１２，２４は順方向
（ＦＷＤ）の場合における、又１１，２３，３５は逆方
向（ＢＷＤ）の場合における、各グループのデータを格
納する領域を表したアドレス初期値（ロード値）であ
る。これらの初期値は、各フレームの長さ（任意データ
長認識部）の設定情報から算出されるものである。
毎のメモリ格納領域を示したものである。図４におい
て、はフレーム単位群のデータのグループ番号を
示す。同じく図４において、００，１２，２４は順方向
（ＦＷＤ）の場合における、又１１，２３，３５は逆方
向（ＢＷＤ）の場合における、各グループのデータを格
納する領域を表したアドレス初期値（ロード値）であ
る。これらの初期値は、各フレームの長さ（任意データ
長認識部）の設定情報から算出されるものである。
【００１５】グループの書き込みタイミングの場合、
００がアドレスロード値としてセットされ、メモリ格納
領域の００にデータが１バイト格納される。格納領域の
同一アドレスを読み出すのに２フレーム遅れるのは決ま
っているため、図３に示す通り、グループをライトし
ている時はグループをリードし、グループをライト
している時はグループをリードし、グループをライ
トしている時はグループをリードするようにライト、
リード時それぞれについてアドレスロード値設定回路
４、アドレスカウンタ回路７を設定する。
００がアドレスロード値としてセットされ、メモリ格納
領域の００にデータが１バイト格納される。格納領域の
同一アドレスを読み出すのに２フレーム遅れるのは決ま
っているため、図３に示す通り、グループをライトし
ている時はグループをリードし、グループをライト
している時はグループをリードし、グループをライ
トしている時はグループをリードするようにライト、
リード時それぞれについてアドレスロード値設定回路
４、アドレスカウンタ回路７を設定する。
【００１６】また、エラー訂正処理はフレーム毎に行わ
れるが、フレームを構成するバイト単位の情報の順序は
順方向でなければ正しいエラー訂正処理が行われない。
そこで、媒体１の走行方向が逆で、媒体１から逆方向に
送られてくるデータをエラー訂正処理する場合、フレー
ム単位並べ替え回路15において各フレーム毎にバイト単
位のデータを順方向に並べ変えて、エラー訂正処理回路
８およびＳＲＡＭ(1)９に入力する。このように、媒体
に書き込まれたデータを読み出す場合は、順方向（ＦＷ
Ｄ）と逆方向（ＢＷＤ）でデータ並びが逆なため、ＢＷ
Ｄリード時は、ＦＷＤリード時とは読み出しアドレス制
御を切り替えることを行っている。
れるが、フレームを構成するバイト単位の情報の順序は
順方向でなければ正しいエラー訂正処理が行われない。
そこで、媒体１の走行方向が逆で、媒体１から逆方向に
送られてくるデータをエラー訂正処理する場合、フレー
ム単位並べ替え回路15において各フレーム毎にバイト単
位のデータを順方向に並べ変えて、エラー訂正処理回路
８およびＳＲＡＭ(1)９に入力する。このように、媒体
に書き込まれたデータを読み出す場合は、順方向（ＦＷ
Ｄ）と逆方向（ＢＷＤ）でデータ並びが逆なため、ＢＷ
Ｄリード時は、ＦＷＤリード時とは読み出しアドレス制
御を切り替えることを行っている。
【００１７】具体的には、ＦＷＤ／ＢＷＤ各々の走行方
向を判断する走行方向判断回路６によって走行方向を判
別し、リードアドレス順を制御する切り替え回路５によ
って切り替える。つまり、ＦＷＤの場合はグループの開
始アドレスをロードし、カウンタ値を１づつ増やしてい
くが、ＢＷＤの場合は、グループの終了アドレスをロー
ド値とし、カウンタ値を１づつ減らしていくようにす
る。
向を判断する走行方向判断回路６によって走行方向を判
別し、リードアドレス順を制御する切り替え回路５によ
って切り替える。つまり、ＦＷＤの場合はグループの開
始アドレスをロードし、カウンタ値を１づつ増やしてい
くが、ＢＷＤの場合は、グループの終了アドレスをロー
ド値とし、カウンタ値を１づつ減らしていくようにす
る。
【００１８】グループをＢＷＤでリードする場合を例
にとると、ＲＥＡＤカウンタをＦＷＤ／ＢＷＤ切り替え
回路５でＢＷＤモードに切り替えると、アドレスロード
設定値は１１となり、以後ダウンカウントするようにな
る。このことにより、ＦＷＤリード時と、ＢＷＤリード
時での読み出し順序を切り替えることができる。
にとると、ＲＥＡＤカウンタをＦＷＤ／ＢＷＤ切り替え
回路５でＢＷＤモードに切り替えると、アドレスロード
設定値は１１となり、以後ダウンカウントするようにな
る。このことにより、ＦＷＤリード時と、ＢＷＤリード
時での読み出し順序を切り替えることができる。
【００１９】また、記録媒体１から読みだされたリード
データが複数バイト単位で転送されてきた場合に関して
は、基本的には１バイト単位の転送時と同様だが、デー
タ転送高速化のためＮバイト（Ｎは任意の整数）とする
ことにより実現できる。このＮはメモリ数認識部３にお
いて認識される。
データが複数バイト単位で転送されてきた場合に関して
は、基本的には１バイト単位の転送時と同様だが、デー
タ転送高速化のためＮバイト（Ｎは任意の整数）とする
ことにより実現できる。このＮはメモリ数認識部３にお
いて認識される。
【００２０】図５は、図３のフレームデータ転送タイミ
ング図の詳細タイミングを示したのものである。 (イ)
は媒体（テープ）走行方向が順方向（ＦＷＤ）時、
(ロ) は逆方向（ＢＷＤ）時のタイミングであり、図５
で示すタイミングの範囲はいずれも図３においてＷＲＩ
ＴＥ動作がグループからグループへ、ＲＥＡＤ動作
がグループからグループへ移行するタイミングであ
る。
ング図の詳細タイミングを示したのものである。 (イ)
は媒体（テープ）走行方向が順方向（ＦＷＤ）時、
(ロ) は逆方向（ＢＷＤ）時のタイミングであり、図５
で示すタイミングの範囲はいずれも図３においてＷＲＩ
ＴＥ動作がグループからグループへ、ＲＥＡＤ動作
がグループからグループへ移行するタイミングであ
る。
【００２１】まず、図２内のアドレスカウンタ回路７に
おいては、ＷＲＩＴＥカウンタにアドレスロード値設定
回路４によってアドレスロード値（初期値）”２４”が
セットされる。同時に、アドレスカウンタ回路７内の走
行方向別アドレス制御部によってＦＷＤと判別された場
合、ＲＥＡＤカウンタに”００”がセットされる。これ
が図３におけるＷＲＩＴＥ、ＲＥＡＤのタイミング
である。その後、順次ＷＲＩＴＥ、ＲＥＡＤカウンタ
が、１ずつインクリメントしていく。
おいては、ＷＲＩＴＥカウンタにアドレスロード値設定
回路４によってアドレスロード値（初期値）”２４”が
セットされる。同時に、アドレスカウンタ回路７内の走
行方向別アドレス制御部によってＦＷＤと判別された場
合、ＲＥＡＤカウンタに”００”がセットされる。これ
が図３におけるＷＲＩＴＥ、ＲＥＡＤのタイミング
である。その後、順次ＷＲＩＴＥ、ＲＥＡＤカウンタ
が、１ずつインクリメントしていく。
【００２２】ＷＲＩＴＥカウンタに初期値”２４”がセ
ットされ、１ずつインクリメントされている様子を図５
内のＷＲ（ＦＷＤ、ＢＷＤ）ＡＤＲＳのタイミングとし
て、ＲＥＡＤカウンタに初期値”００”がセットされて
１ずつインクリメントされている様子を図５内のＲＤ
（ＦＷＤ）ＡＤＲＳのタイミングとして表している。
ットされ、１ずつインクリメントされている様子を図５
内のＷＲ（ＦＷＤ、ＢＷＤ）ＡＤＲＳのタイミングとし
て、ＲＥＡＤカウンタに初期値”００”がセットされて
１ずつインクリメントされている様子を図５内のＲＤ
（ＦＷＤ）ＡＤＲＳのタイミングとして表している。
【００２３】同様に、ＢＷＤと判別された場合は、ＷＲ
ＩＴＥカウンタに”２４”がセットされると同時にＲＥ
ＡＤカウンタに”１１”がセットされ、ＷＲＩＴＥカウ
ンタは１ずつインクリメント、ＲＥＡＤカウンタは１づ
つデクリメントしていく。この際、ＲＥＡＤグループは
ＦＷＤの場合と同じで、ＦＷＤの場合と読み出す順序
が逆になっている。逆方向読出動作は、エラー訂正処理
回路８において必要な動作となる。ＢＷＤの場合のＷＲ
ＩＴＥ、ＲＥＡＤカウンタのインクリメント、デクリメ
ントの様子は、図５ (ロ) で 、ＷＲ（ＦＷＤ、ＢＷ
Ｄ）ＡＤＲＳ、ＲＤ（ＢＷＤ）ＡＤＲＳのタイミングと
して表している。この、各々のカウンタの値がＳＲＡＭ
(1) ９のアドレスに入力され、ＳＲＡＭ(1) ９にデータ
を格納する領域を制御する。
ＩＴＥカウンタに”２４”がセットされると同時にＲＥ
ＡＤカウンタに”１１”がセットされ、ＷＲＩＴＥカウ
ンタは１ずつインクリメント、ＲＥＡＤカウンタは１づ
つデクリメントしていく。この際、ＲＥＡＤグループは
ＦＷＤの場合と同じで、ＦＷＤの場合と読み出す順序
が逆になっている。逆方向読出動作は、エラー訂正処理
回路８において必要な動作となる。ＢＷＤの場合のＷＲ
ＩＴＥ、ＲＥＡＤカウンタのインクリメント、デクリメ
ントの様子は、図５ (ロ) で 、ＷＲ（ＦＷＤ、ＢＷ
Ｄ）ＡＤＲＳ、ＲＤ（ＢＷＤ）ＡＤＲＳのタイミングと
して表している。この、各々のカウンタの値がＳＲＡＭ
(1) ９のアドレスに入力され、ＳＲＡＭ(1) ９にデータ
を格納する領域を制御する。
【００２４】次にエラー訂正後の情報の一部の抜き取り
について説明する。エラー訂正後の情報の一部のデータ
を抜き取りたい場合、媒体１の走行方向によって切り替
え可能な任意データ採取制御部11により、データの採取
を行いたいアドレスを発生させ、第１のメモリ９のアド
レスと比較するアドレス比較部12により一致したタイミ
ングでデータ採取部13でデータの抜き取りを行う。デー
タの抜き取りタイミングの変更は、プログラム可能なプ
ログラマブル位置設定部10により容易に変更可能であ
り、また外部からの設定を容易とするためレジスタ等で
保持できるものとする。任意データ採取制御部11により
確定されたアドレス値は、第１のメモリ９のアドレスと
一致したかどうかはアドレス比較部により決定され、一
致したタイミングで第２のメモリ14から出力された訂正
後のデータをデータ採取部13により抜き取る。
について説明する。エラー訂正後の情報の一部のデータ
を抜き取りたい場合、媒体１の走行方向によって切り替
え可能な任意データ採取制御部11により、データの採取
を行いたいアドレスを発生させ、第１のメモリ９のアド
レスと比較するアドレス比較部12により一致したタイミ
ングでデータ採取部13でデータの抜き取りを行う。デー
タの抜き取りタイミングの変更は、プログラム可能なプ
ログラマブル位置設定部10により容易に変更可能であ
り、また外部からの設定を容易とするためレジスタ等で
保持できるものとする。任意データ採取制御部11により
確定されたアドレス値は、第１のメモリ９のアドレスと
一致したかどうかはアドレス比較部により決定され、一
致したタイミングで第２のメモリ14から出力された訂正
後のデータをデータ採取部13により抜き取る。
【００２５】図６は、ＳＲＡＭ(2) 14のメモリマップ図
である。図中、およびはフレーム単位のデータグル
ープ番号であり、００および２０は各グループのデータ
を格納する領域を表したアドレス初期値（ロード値）で
ある。
である。図中、およびはフレーム単位のデータグル
ープ番号であり、００および２０は各グループのデータ
を格納する領域を表したアドレス初期値（ロード値）で
ある。
【００２６】図７は、ＳＲＡＭ(2) データ転送タイミン
グ図であり、グループ別のＷＲＩＴＥ動作とＲＥＡＤ動
作のタイミングを示したものである。図８と図９とはＳ
ＲＡＭ(2) のタイミング図で、図８はＦＷＤ時のタイミ
ングをまた図９はＢＷＤ時のタイミングを示す。図８
中、（イ）全体はＤＡＴＡの単位である１ＢＬＯＣＫの
ＤＡＴＡを示している。（ロ）詳細１Ａは抜き取りデー
タ部分を拡大したものである。（ハ）詳細２Ａは、ＳＲ
ＡＭ(2) への、ＷＲＩＴＥ Ｅｎａｂｌｅ／ＲＥＡＤ
Ｅｎａｂｌｅ／ＡＤＲＥＳＳ値により詳細なタイミング
を示している。
グ図であり、グループ別のＷＲＩＴＥ動作とＲＥＡＤ動
作のタイミングを示したものである。図８と図９とはＳ
ＲＡＭ(2) のタイミング図で、図８はＦＷＤ時のタイミ
ングをまた図９はＢＷＤ時のタイミングを示す。図８
中、（イ）全体はＤＡＴＡの単位である１ＢＬＯＣＫの
ＤＡＴＡを示している。（ロ）詳細１Ａは抜き取りデー
タ部分を拡大したものである。（ハ）詳細２Ａは、ＳＲ
ＡＭ(2) への、ＷＲＩＴＥ Ｅｎａｂｌｅ／ＲＥＡＤ
Ｅｎａｂｌｅ／ＡＤＲＥＳＳ値により詳細なタイミング
を示している。
【００２７】なお、（ロ）詳細１Ａおよび（ハ）詳細２
Ａでは、ＷＲＩＴＥ／ＲＥＡＤタイミングがＧＲＯＵＰ
１／２と重なっているが、（ハ）詳細２Ａに示すよう
に、ＲＥＡＤ ａｆｔｅｒ ＷＲＩＴＥ動作なので、Ｄ
ａｔａの安全性は保障される。また、Ｄａｔａを抜き取
りタイミングは、（ハ）詳細２Ａに示すように、実例で
はＳＲＡＭ(2) の"0E"または"2E"から抜き取る。な
お、"0E"と"2E"の違いは１ブロックのデータの長さによ
って切り替える必要がある。
Ａでは、ＷＲＩＴＥ／ＲＥＡＤタイミングがＧＲＯＵＰ
１／２と重なっているが、（ハ）詳細２Ａに示すよう
に、ＲＥＡＤ ａｆｔｅｒ ＷＲＩＴＥ動作なので、Ｄ
ａｔａの安全性は保障される。また、Ｄａｔａを抜き取
りタイミングは、（ハ）詳細２Ａに示すように、実例で
はＳＲＡＭ(2) の"0E"または"2E"から抜き取る。な
お、"0E"と"2E"の違いは１ブロックのデータの長さによ
って切り替える必要がある。
【００２８】図９中、（イ）全体はＤＡＴＡの単位であ
る１ＢＬＯＣＫのＤＡＴＡを示している。（ロ）詳細１
Ｂは抜き取りデータ部分を拡大したものである。（ハ）
詳細２Ｂは、ＳＲＡＭ(2) への、ＷＲＩＴＥ Ｅｎａｂ
ｌｅ／ＲＥＡＤ Ｅｎａｂｌｅ／ＡＤＲＥＳＳ値により
詳細なタイミングを示している。実例ではＳＲＡＭ(2)
の"03"から抜き取る。
る１ＢＬＯＣＫのＤＡＴＡを示している。（ロ）詳細１
Ｂは抜き取りデータ部分を拡大したものである。（ハ）
詳細２Ｂは、ＳＲＡＭ(2) への、ＷＲＩＴＥ Ｅｎａｂ
ｌｅ／ＲＥＡＤ Ｅｎａｂｌｅ／ＡＤＲＥＳＳ値により
詳細なタイミングを示している。実例ではＳＲＡＭ(2)
の"03"から抜き取る。
【００２９】なお、ＳＲＡＭ(2) は、ＳＲＡＭ(1) の大
きさ（増設量）によって、ＳＲＡＭ(1) と同様の変更が
必要になる。
きさ（増設量）によって、ＳＲＡＭ(1) と同様の変更が
必要になる。
【００３０】
【発明の効果】上記方法によれば、データ可変長・デー
タ転送の高速化・媒体からの読み出しデータ順が順方向
や逆方向に変化した場合・高性能なエラー訂正演算処理
を行う際に、フレーム単位としてデータのずれが生じた
場合など、より高度、複雑になりつつあるデータ転送制
御方式に対して、以上に挙げた要因を総括的に対処する
ことが可能となる。
タ転送の高速化・媒体からの読み出しデータ順が順方向
や逆方向に変化した場合・高性能なエラー訂正演算処理
を行う際に、フレーム単位としてデータのずれが生じた
場合など、より高度、複雑になりつつあるデータ転送制
御方式に対して、以上に挙げた要因を総括的に対処する
ことが可能となる。
【００３１】従来の、こういったデータ転送制御を行う
場合の常套手段である、データ格納やバッファ制御を行
うためにＦＦやセレクタといった素子を闇雲に追加す
る、という方法に対し、以上の制御を行うことにより、
データ格納やバッファ制御を行うために使用される素子
の絶対数を最小限に抑え、回路規模の増大、複雑化を防
ぎ、開発期間の短縮、開発費の低減、さらにはテスト項
目の簡略化をも図ることが出来る。即ち、開発期間の縮
小、コストダウン、試験工程の簡略化など、多方面にわ
たって効率面での向上が可能となる。
場合の常套手段である、データ格納やバッファ制御を行
うためにＦＦやセレクタといった素子を闇雲に追加す
る、という方法に対し、以上の制御を行うことにより、
データ格納やバッファ制御を行うために使用される素子
の絶対数を最小限に抑え、回路規模の増大、複雑化を防
ぎ、開発期間の短縮、開発費の低減、さらにはテスト項
目の簡略化をも図ることが出来る。即ち、開発期間の縮
小、コストダウン、試験工程の簡略化など、多方面にわ
たって効率面での向上が可能となる。
【図１】 原理説明図
【図２】 基本構成図
【図３】 フレームデータ転送タイミング図
【図４】 ＳＲＡＭ（１）メモリマップ図
【図５】 ライトリードタイミング図
【図６】 ＳＲＡＭ（２）メモリマップ図
【図７】 ＳＲＡＭ（２）データ転送タイミング図
【図８】 ＳＲＡＭ（２）タイミング図（ＦＷＤ）
【図９】 ＳＲＡＭ（２）タイミング図（ＢＷＤ）
１は媒体、 ２は任意データー長認識部、 ３はメモリ数認識部、 ４はアドレスロード値設定回路、 ５はＦＷＤ／ＢＷＤ切り替え回路（ＦＷＤ／ＢＷＤ切替
回路）、 ６は走行方向判断回路、 ７はアドレスカウンタ回路、 ８はエラー訂正処理回路、 ９は第１のメモリ (ＳＲＡＭ(1))、 10はプログラマブル位置設定部、 11は任意データ採取制御部、 12はアドレス比較部、 13はデータ採取部、 14は第２のメモリ (ＳＲＡＭ(2))、 15はフレーム単位並べ替え回路、 21はエラー訂正処理部、 22は第１の記憶部、 23はアドレス発生部、 24は第２の記憶部、 25はデータ採取制御部、 26はフレーム処理部。
回路）、 ６は走行方向判断回路、 ７はアドレスカウンタ回路、 ８はエラー訂正処理回路、 ９は第１のメモリ (ＳＲＡＭ(1))、 10はプログラマブル位置設定部、 11は任意データ採取制御部、 12はアドレス比較部、 13はデータ採取部、 14は第２のメモリ (ＳＲＡＭ(2))、 15はフレーム単位並べ替え回路、 21はエラー訂正処理部、 22は第１の記憶部、 23はアドレス発生部、 24は第２の記憶部、 25はデータ採取制御部、 26はフレーム処理部。
Claims (3)
- 【請求項１】 エラー訂正処理部と、第１の記憶部と、
アドレス発生部と、フレーム処理部とを有し、フレーム
単位に構成される任意長の情報を媒体から読み出して上
位へ転送するデータ転送制御装置であって、 前記エラー訂正処理部は、媒体から前記情報がＭフレー
ム（Ｍは整数）読み出される間に前記情報の１フレーム
以上の情報をエラー訂正するものであり、 前記第１の記憶部は、それぞれ１フレーム以上の情報を
格納することができるＭ個の領域を有するものであり、 前記アドレス発生部は、前記媒体からの情報の読み出し
が順方向で行われる場合と逆方向で行われる場合に応じ
て、前記第１の記憶部のＭ個の領域のアドレスをそれぞ
れ順方向または逆方向に指定し、到達する情報を１フレ
ームずつ前記第１の記憶部に格納する指令を発するもの
であり、 前記フレーム処理部は、前記媒体からの情報の読み出し
が逆方向で行われる場合に各フレーム毎にフレームを構
成するバイト単位のデータを前記エラー訂正処理部での
演算のために順方向に変換するものであり、 前記媒体から読み出された情報は、前記エラー訂正部出
力と前記第１の記憶部に記録された対応する情報とによ
ってエラー訂正された情報を作成することを特徴とする
データ転送制御装置。 - 【請求項２】 前記フレーム単位に構成される任意長の
情報を、前記第１の記憶部の特定領域へ並列に書き込む
ことを特徴とする請求項１記載のデータ転送制御装置。 - 【請求項３】 第２の記憶部と、データ採取制御部を更
に設けてなる請求項１または２記載のデータ転送制御装
置であって、 前記第２の記憶部は、前記エラー訂正された情報を格納
するものであり、 前記データ採取制御部は、エラー訂正された情報の任意
のデータの番地を指定するものであり、 エラー訂正された情報の任意のデータを採取することを
特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17432397A JP3966944B2 (ja) | 1997-06-30 | 1997-06-30 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17432397A JP3966944B2 (ja) | 1997-06-30 | 1997-06-30 | データ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125009A true JPH1125009A (ja) | 1999-01-29 |
| JP3966944B2 JP3966944B2 (ja) | 2007-08-29 |
Family
ID=15976641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17432397A Expired - Fee Related JP3966944B2 (ja) | 1997-06-30 | 1997-06-30 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3966944B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151952B2 (en) | 1999-12-08 | 2006-12-19 | Ntt Docomo, Inc. | Portable telephone and terminal equipment |
-
1997
- 1997-06-30 JP JP17432397A patent/JP3966944B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151952B2 (en) | 1999-12-08 | 2006-12-19 | Ntt Docomo, Inc. | Portable telephone and terminal equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3966944B2 (ja) | 2007-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5847741B2 (ja) | パタ−ン発生器 | |
| US20080028108A1 (en) | DMA transfer control apparatus | |
| JPH02234242A (ja) | 部分書込み制御装置 | |
| JPH0433029A (ja) | メモリ装置とその駆動方法 | |
| JPH1125009A (ja) | データ転送制御装置 | |
| JPS6211736B2 (ja) | ||
| JPS6017547A (ja) | 動作履歴記憶装置 | |
| JPS60186964A (ja) | ベクトル処理装置 | |
| JP2527814B2 (ja) | 命令処理システム | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| KR0134461B1 (ko) | 스택 겸용 선입 선출 메모리 장치 | |
| JPH09288618A (ja) | 記憶装置及びそのメモリアクセス制御方法 | |
| JPS6057095B2 (ja) | 記憶装置 | |
| JPS6240525A (ja) | デ−タ転送バツフア方式 | |
| JPS62216046A (ja) | 論理シミユレ−シヨン装置の記録制御方式 | |
| JP2567982B2 (ja) | バストレース制御方式 | |
| JPS63241648A (ja) | デイスク制御装置 | |
| JPS63200235A (ja) | デ−タプロセツサ | |
| JPS60178540A (ja) | 情報処理装置におけるバイパス制御方式 | |
| JPS62290949A (ja) | 主記憶制御方式 | |
| JPS6116115B2 (ja) | ||
| JPH0290795A (ja) | 時分割スイッチ制御装置 | |
| JP2001184173A (ja) | 磁気ディスク装置およびレコード読み出し方法 | |
| JPH02171913A (ja) | 光ディスク装置制御方式 | |
| JPS6191751A (ja) | デ−タバツフア出力制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040712 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040802 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060310 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060310 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070418 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070530 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140608 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |