JPS63200235A - デ−タプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データプロセッサに関し、例えば高級言語
によるデータの演算を行うプロセッサに利用して有効な
技術に関するものである。

〔従来の技術〕

演算制御のためのレジスタ構成技術としては、演算を行
うレジスタ（被演算数、演算数及び結果を入れるレジス
タ）をアキュムレータと固定せず、任意のレジスタ間で
演算を行う方式が公知である。

この方式では、適当な数の１群のレジスタを汎用レジス
タとして持つことにより、演算効率を良くしようとする
ものである。また、上記演算レジスタとして、更に多く
の記憶容量を持つスクラッチパッドメモリ（一時記憶装
置）を用いることにより、演算時に伴うレジスタ間転送
を簡略化を図ったスクラッチパッドメモリ方式も提案さ
れている。

このような演算制御のためのレジスタ構成技術に関して
は、例えば、社団法人発明協会、昭和５６年４月１０日
発行「特許からみたマイクロコンピュータシステム１頁
３２２〜頁３２３がある。

〔発明が解決しようする問題点〕

上記レジスタ構成技術にあっては、複数の汎用レジスタ
の中から、一対の演算を行うレジスタを指定しなければ
ならない。このため、その演算すべきデータの格納や演
算結果の取り出しに逐一レジスタを指定するためのアド
レス信号を発生しなければならないという煩わしさがあ
り、その分データの格納や取り出し及び演算速度が遅く
なる。

そこで、本願発明者等は、連続した複数のレジスタから
なるスタックを利用して演算のためのレジスタを構成す
ることを考えた。上記スタックはスタックポインタによ
る＋１又は−１の歩進動作に従って自動的にレジスタの
指定が行われるためデータの格納や取り出しが而単にな
り、漸化的なオペレージジンを高速に行うこと°ができ
る。

しかしながら、スタックを用いた場合においても、１つ
の命令サイクルにおいてスタックは１回しかアクセスで
きないから、データの演算においては、スタックポイン
タが指定するスタックの内容を演算を行うレジスタに転
送した後、上記スタックポインタを−１（デクリメント
）させる。この後上記スタックポインタが指定するスタ
ックのデータを演算ユニットに供給して、上記演算を行
うレジスタに既に格納されたデータとの演算を行う等の
ように、比較的多くの動作サイクルを必要とするもので
ある。

この発明は、少ない動作サイクルにより漸化的なデータ
処理を実現したデータプロセッサを提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。

すなわち、演算すべきデータをスタックを利用して格納
する方式を採用するとともに、データをスタックに取り
込む命令サイクルでは、スタックポインタを＋１歩進動
作を行わせて演算を行うレジスタに保持されたデータを
上記スタックポインタが指示するスタックに格納した後
上記レジスタに新たなデータを格納し、データをスタッ
クから取り除く命令サイクルでは、上記レジスタに保持
されたデータを読み出した後上記レジスタにスタックポ
インタが指示するスタックに格納されたデータを転送す
るとともにスタックポインタを−１の歩道動作を行わせ
る。

〔作　用〕

上記した手段によれば、演算を行うレジスタには、常に
演算すべき最新のデータが格納されており、スタックポ
インタが指定するスタックにはその前に取り込まれたデ
ータが格納されるから、演算の要求に応じて即時の演算
実行が可能となる。

〔実施例〕

第１図には、この発明に係るデータプロセッサの要部一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶・シリコンのような１つの半
導体基板上において形成される。

スタックＳＴＣは、連続した複数のレジスタＳＯないし
Ｓｎから構成される。上記スタックＳＴＣは、それぞれ
制御信号Ｃ１，Ｃ２によって制御されるゲート回路Ｇｌ
、Ｇ２を介してそれぞれ一対のデータバスＢＡ、ＢＢに
選択的に結合される。

上記スタックＳＴＣを構成する複数のレジスタＳＯない
しＳｎのうち、スタックポインタＳＰによって指定され
た１つのレジスタが、上記ゲート回路Ｇ１又はＧ２を介
して上記バスＢＡ又はＢＢに結合される。

上記スタックポインタＳＰは、後述するようなデータを
格納を指示する命令（ＰＵＳＨ）を実行する特定のマシ
ンサイクルおいて＋１のインクリメント動作を行い、デ
ータの取り出しを指示する命令（ＰＯＰ）を実行する特
定のマシンサイクルにおいて−１のデクリメント動作を
行う。このような歩進動作は、制御信号Ｃ５によって行
われる。

この制御信号Ｃ５には、上記＋１又は−１の指示を行う
制御信号と、その動作タイミング信号が含まれる。

演算ユニットＡＬＵは、特に制限されないが、算術演算
機能及び論理演算機能を持ち、その演算命令に従った演
算モードにより、演算を行うレジスタＲのデータと、特
に制限されないが、一方のデータバス上Ｂ上のデータと
の演算を行う。この演算結果は、特に制限されないが、
一対のデータバスＢＡ及びＢＢ上に送出される。

上記演算のためのレジスタＲは、制御信号Ｃ３゜Ｃ４に
よって制御されるゲート回路Ｇ３．Ｇ４を介して上記一
対のデータバスＢＡ、ＢＢに結合される。

上記各制御信号ＣＩないしＣ５は、図示しないマイクロ
プログラムＲＯＭ　（以下ｍＲＯＭと称する）により一
定の順序で形成される。

なお、特に制限されないが、データバスＢＡは、図示し
ない演算を行うべきデータ等が格納されるメモリ回路と
結合されている。

第２図には、スタックＳＴＣにデータを格納する動作を
説明するための概念図が示されている。

スタックＳＴＣに演算を行うべきデータを格納する動作
は、ブツシュ（Ｐ　Ｕ　Ｓ　Ｈ）命令により実行される
。例えば、ＰＵＳＨ，Ａのように表現された命令を発行
すると、最初のサイクル＋１１において制御信号Ｃ５が
形成されてスタックポインタＳＰに＋１のインクリメン
ト動作を行わせる。これと平行して上記データＡが格納
されたメモリ回路等がアクセスされてデータバス上にデ
ータＡの読み出しが開始される。次のサイクル（２）に
おいて、制御信号Ｃ２と０４が形成されてゲート回路Ｇ
２と０４が開いて上記スタックポインタＳＰが指示した
＋１されたレジスタＳ１０に、レジスタＲに保持されて
データ（Ｙ）がデータバスＢＢを介して転送される。そ
して、最後のサイクル（３）において、制御信号Ｃ３が
形成されてゲート回路Ｇ３が開いてデータバス上Ａ上の
データ（Ａ）をレジスタＲに格納させる。

このよ゛うな動作の繰り返しによって、同図において例
示的に示されているスタックＳ５ないしＳ９には、既に
データ（Ｔ）ないしくＸ）が順次格納されたものである
。

このようなデータの取り込みにより、レジスタＲに最新
のデータが格納され、スタックポインタＳＰによって指
示されるスタックトップにはその前に取り込まれたデー
タを格納することができる。

すなわち、レジスタＳＯにデータが格納されていない状
態を除いて、何時でも演算命令の発行をすると、上記レ
ジスタＲに格納されたデータとスタックトップのデータ
との演算を行うことが可能となる。

第３図には、スタックＳＴＣからデータを取り除く動作
を説明するための概念図が示されている。

スタックＳＴＣに格納されているデータを取り除く動作
は、ポツプ（ＰＯＰ）命令により実行される。例えば、
ＰＯＰ、Ａのように表現された命令を発行すると、最初
のサイクル（１）において制御信号Ｃ３が形成されてゲ
ート回路Ｇ３が開いてレジスタＲに格納されているデー
タ（Ａ）が、データバスＢＡを介して図示しないメモリ
回路に転送される。次のサイクル（２）において、制御
信号Ｃ２と０４が形成されてゲート回路Ｇ２とＧ４が開
いて上記スタックポインタＳＰが指示しているレジスタ
Ｓ１０のデータ（Ｙ）がレジスタＲに転送される。そし
て、最後のサイクル（３）において、制御信号Ｃ５が形
成されてスタックポインタＳＰに−１のデクリメント動
作を行わせる。

このような動作の繰り返しによって、同図において例示
的に示されているスタックｓ５ないしＳ９には、既にデ
ータ（Ｔ）ないしくＸ）を順次取り出しことができる。

このようなデータの取り除き動作においても、レジスタ
Ｒには最新のデータが格納され、スタックポインタＳＰ
によって指示されるスタックトップにはその１つ前のデ
ータとすることができる。

すなわち、上記同様にレジスタＳＯにデータが格納され
ていない状態を除いて、何時でも演算命令の発行をする
と、上記レジスタＲに格納されたデータとスタックトッ
プのデータとの演算を行うことが可能となる。

第４図には、演算命令の実行動作を説明するための概念
図が示されている。例えば、加算を指示する命令は、プ
ラス（＋）命令により実行される。

例えば、十のように表現された命令を発行すると、最初
のサイクル（１１において制御信号Ｃ２が形成されてゲ
ート回路Ｇ２が開いてスタックポインタＳＰが指示する
レジスタＳＩＯのデータ（Ｙ）が演算ユニットの一方の
入力に供給され、演算ユニッ’　）ＡＬＵはレジスタＲ
に格納されたデータ（Ａ）との加算動作（Ｙ＋Ａ）を行
う。最後のサイクル（２）において、制′ａ信号Ｃ３が
形成されてゲート回路Ｇ３が開いて、上記演算ユニット
ＡＬＵの出力信号Ｙ＋ＡがデータバスＢＡを介してレジ
スタＲに取り込まれる。すなわち、レジスタＲに保持さ
れるデータは、上記演算の実行により、データ（Ａ）か
らデータ（Ｙ＋Ａ）のように置き換えられる。

したがって、上記演算命令＋とＰＯＰ命令を一対として
スタックトップがレジスタＳ５を指定するまで繰り返し
て実行すると、上記データ人ないしＴの総和がレジスタ
Ｒに格納される。

また、上記演算命令十とＰｔＪＳｌ（命令を一対として
繰り返して実行すると、順次加算されたデータが積み重
なって各レジスタＳｌｌないし３１５等に格納されるも
のである。

この実施例においては、上記のようにスタックへのデー
タの格納及び取り除きにおいて、そのデータを演算用の
レジスタを仲介して行わせるものであるため、実質的な
スタックトップのデータがレジスタに格納され、スタッ
クポインタは次のデータが格納されたスタックを指示す
るものであるため何時でも演算命令を発行することがで
きる。

言い換えるならば、演算のためだけに演算を行うレジス
タのスタックとの間でのデータ転送サイクルを省略でき
る。これによって、演算処理の大幅な高速化が可能とな
る。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１演算すべきデータをスタックを利用して格納する
方式を保用するとともに、データをスタックに取り込む
命令サイクルでは、スタックポインタを＋１歩進動作を
行わせて演算を行うレジスタに保持されたデータを上記
スタックポインタが指示するスタックに格納した後上記
レジスタに新たなデータを格納し、データをスタックか
ら取り除く命令サイクルでは、上記レジスタに保持され
たデータを読み出した後上記レジスタにスタックポイン
タが指示するスタックに格納されたデータを転送すると
ともにスタックポインタを−１の歩道動作を行わせるこ
とにより、演算を行うレジスタには、常に演算すべき最
新のデータが格納されており、スタックポインタが指定
するスタックにはその前に取り込まれたデータが格納さ
れる。このため、演算実行のために演算を行うレジスタ
とスタックとの間でのデータ転送サイクルが不用となり
、演算の要求に応じて即時の演算実行が可能となるため
高速化を図ることができるとい゛う効果が得られる。

（２）上記演算ユニットは、演算命令サイクルにおいて
レジスタに格納されたデータとスタックポインタが指示
するスタックに格納されたデータをその演算命令に従い
演算して、その演算結果をレジスタに格納することによ
り、上記演算結果を含む最新のデータを演算を行うレジ
スタに格納できるため、データの取り除き及び新たなデ
ータの格納サイクルにおいても、特別のデータ転送動作
を必要としない。これによって、いっそうの漸化的なオ
ペレーションの高速化を図ることができるという効果が
得られる。

（３）データの格納及び取り除きにおいて、スタック方
式を利用することにより、アドレス指定が自動的に行わ
れため、高速化とプログラムの簡素化を図ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、データバスの構
成は、１つの命令サイクルにおいて、スタックを１回し
かアクセスしないことを条件として、前記のようなデー
タの転送を可能にするものであれば何であってもよい。

また、演算ユニットは、そのデータプロセッサの機能に
応じて、算術演算又は論理演算のみを行うものであって
もよい。さらに、スタック、レジスタ及び演算ユニット
と、データバスとの接続を選択的に行うゲート回路の構
成は、種々の変形を採ることができるものである。

この発明は、データプロセッサとして広く利用できるも
のである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、演算すべきデータをスタックを利用して格
納する方式を採用するとともに、データをスタックに取
り込む命令サイクルでは、スタックポインタを＋１歩進
動作を行わせて演算を行うレジスタに保持されたデータ
を上記スタックポインタが指示するスタックに格納した
後上記レジスタに新たなデータを格納し、データをスタ
ックから取り除く命令サイクルでは、上記レジスタに保
持されたデータを読み出した後上記レジスタにスタック
ポインタが指示するスタックに格納されたデータを転送
するとともにスタックポインタを−１の歩進動作を行わ
せることにより、演算を行うレジスタには、常に演算す
べき最新のデータが格納されており、スタックポインタ
が指定するスタックにはその前に取り込まれたデータが
格納される。このため、演算実行のために演算を行うレ
ジスタとスタックとの間でのデータ転送サイクルが不用
となり、演算の要求に応じて即時の演算実行が可能とな
って動作の高速化を図ることができる。

【図面の簡単な説明】

第１図は、この発明に係るデータプロセッサの要部一実
施例を示すブロック図、 第２図は、スタックへのデータの格納動作を説明するた
めの概念図、 第３図は、スタックからのデータの取り除き動作を説明
するための概念図、 第４図は、その演算動作の一例を説明するための概念図
である。 ＳＴＣ・・スタック、ＳＯ〜Ｓｎ・・スタックレジスタ
、ＳＰ・・スタックポインタ、Ｒ・・演算を行うレジス
タ、ＡＬＵ・・演算ユニット、Ｇ１−０４・・ゲート回
路、ＢＡ、ＢＢ・・データバス 第１図 第２図 ＴＣ

Claims (1)

1. 【特許請求の範囲】 １、少なくとも一対のデータバスにその入出力が結合さ
   れ、連続した複数のレジスタからなるスタックと、上記
   スタックの選択動作を行うスタックポインタと、上記一
   対のデータバスにその入出力が結合される、レジスタと
   、上記レジスタに取り込まれたデータと一方のデータバ
   スを介して供給されるデータとを受ける演算ユニットと
   を含み、データをスタックに取り込む命令サイクルおい
   て、上記スタックポインタを＋１歩進動作を行わせて上
   記レジスタに保持されたデータを＋１されたスタックポ
   インタが指定するスタックに格納した後上記レジスタに
   新たなデータを格納し、データをスタックから取り除く
   命令サイクルにおいて、上記レジスタに保持されたデー
   タを読み出した後上記レジスタにスタックポインタが指
   示するスタックに格納されたデータを転送するとともに
   スタックポインタを−１の歩進動作を行わせることを特
   徴とするデータプロセッサ。 ２、上記演算ユニットは、演算命令サイクルにおいてレ
   ジスタに格納されたデータとスタックポインタが指示す
   るスタックに格納されたデータをその演算命令に従い演
   算して、その演算結果をレジスタに格納するものである
   ことを特徴とする特許請求の範囲第１項記載のデータプ
   ロセッサ。