JPS6116111B2

JPS6116111B2 -

Info

Publication number: JPS6116111B2
Application number: JP8610980A
Authority: JP
Inventors: Tetsuo Okamoto; Shigeaki Okuya
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-06-25
Filing date: 1980-06-25
Publication date: 1986-04-28
Also published as: JPS5710871A

Description

【発明の詳細な説明】本発明は、例えば複数の第１オペランドと複数
の第２オペランドの対応するオペランド同志を演
算するベクトル演算処理方式に関し、特にその命
令制御装置の命令パイプラインにおいて演算処理
や記憶データ処理部を管理する演算制御管理部分
を複数段にして、しかも演算処理部や記憶データ
処理部を複数個の処理ユニツトで構成するととも
に、各処理ユニツトのパイプライン段数を等しく
するようにしたベクトル演算処理方式に関するも
のである。

汎用計算機では、１エレメントのデータをメモ
リ上から中央処理装置内のレジスタへロードした
り、またレジスタ上の１エレメントよりなる第２
入力オペランドと１エレメントよりなる第３入力
オペランドとの間に演算を施し、１エレメントよ
りなる結果オペランドを得る。そしてこのような
制御を行なう命令はスカラ命令といわれる１命令
で、単数のエレメント処理を行なう命令である。

しかしながらベクトル演算装置では、１命令に
より複数のエレメントを処理するベクトル命令に
より制御されるものである。例えばロード命令で
は、第１図に示す如く、主記憶装置１上の複数の
エレメントa₁，a₂，a₃………anおよびb₁，b₂，b₃
………bnを命令制御装置４の命令にもとづき、
記憶制御部３、主記憶制御装置２を経由してベク
トル・レジスタ５にロードし、例えば次の加算命
令によつて、演算処理部６においてこれらのデー
タを加算させて、Ａ＋Ｂ＝Ｃすなわちa₁＋b₁＝
C₁、a₂＋b₂＝c₂………an＋bn＝cnという加算を行
なわせ、この結果得られた複数の加算結果c₁，
c₂，c₃………cnをベクトル・レジスタ５にセツト
したのちに主記憶装置１に格納するような処理が
行なわれる。この場合、１つの加算命令により上
記a₁＋b₁＝c₁、a₂＋b₂＝c₂………an＋bn＝cnとい
う複数の演算が順次行なわれるものである。

このような演算を行なう場合に、ベクトル演算
装置の如き高速計算機の分野では、命令をパイプ
ライン処理することが一般に行なわれている。例
えば１つの命令処理は、第２図に示す如く、命
令語の取出し（Fetch）、その解読（Decode）、
命令実行（Execute）の３段階に分けることが
できる。そしてこのような命令処理を１命令ずつ
処理せずに、先行の命令が命令実行を行なつてい
るとき、次の命令は命令の解読を行なつており、
さらに後続する命令は命令語の取出を行なう。す
なわち、第３図に示す如く、先行の命令V₁が命
令実行（Ｅ）を行なつているとき、次の命令V₂
は命令解続（Ｄ）を行ない、さらに次の命令V₃
は命令語取出（Ｆ）を行なうというように、各段
階を同時に処理するパイプライン処理方式により
処理されている。このとき、命令実行のために、
複数のサイクルを必要とするものであるが、一般
に演算処理部はパイプライン構造ではなく１命令
実行に際して、アダーやシフターを複数回使用し
て１つのスカラ命令、つまり１エレメントづつの
処理を行なうようになつている。したがつて、１
つの先行命令が命令実行（Ｅ）を終了するまで次
の命令に対する命令実行を行なうことができなか
つた。

ところが演算速度の高速化があまり要求されな
い場合には、上記の如き方式でもあまり問題はな
いが、ベクトル命令を超高速度で処理する場合に
は、演算処理部をパイプライン構造にし、先行の
エレメントの演算処理が完了する前に後続のエレ
メントを投入し、その演算処理を開始する必要が
ある。

例えば加算を行なう場合、演算処理部における
命令実行は、データの読出し（Read）、両オ
ペランドの指数比較（Compare）、指数を合わ
せるためのシフト（Aligment）、加算
（Add）、演算後正規化のためのシフト（Post
Shift）、データの書込み（Write）の６段階に
分けられる。ここで上記およびではシフタを
使用する必要がある。汎用計算機では同じシフタ
を使用しているが、これでは演算速度が遅くなる
ので、ベクトル命令を超高速に処理するためには
当然演質処理部をパイプライン構造にし、このた
めに上記およびのために、それぞれ別のシフ
タが設けられることになる。したがつて、複数の
エレメントを１つの命令で処理するベクトル命令
をパイプライン演算器で処理すると、第４図イに
示す如く、一番先行のエレメントl₁に関して、最
終段階である書込処理が行なわれるとき、次のエ
レメントl₂はポストシフト処理が行なわれ、エレ
メントl₃については加算処理が行なわれ、エレメ
ントl₄についてはアライメント処理が行なわれ、
エレメントl₅については指数比較処理が行なわ
れ、そしてエレメントl₆については読出処理が行
なわれ、このような各処理がエレメントlnついて
順次行なわれる。そしてその結果、ベクトル命令
で加算を行なう場合には、１命令について第４図
ロの如き、平行四辺形で表示されるような処理が
遂行されることになる。

また第１図に示すベクトル・レジスタ５に主記
憶装置１からデータをロードするロード命令のと
きは、記憶制御部３において、加算命令と同様の
パイプライン処理が行われる。

しかしながら、このようなパイプライン構造を
具備した演算処理部で、ベクトル命令V₁，V₂
（例えばいずれも加算命令とする）を連続的に処
理する場合、命令制御装置における命令制御パイ
プライン構造では、第５図に示すような状態で、
これらのベクトル命令V₁，V₂に対する処理が行
なわれる。

いま、命令制御装置では命令V₁により、命令
語の読出しF₁が行なわれ、それの解読D₁が行な
われるとき、命令V₂により命令語の読出しF₂が
行なわれる。そして演算処理部で命令V₁の命令
実行E₁が行なわれるとき、命令制御装置では命
令V₂における命令語の解続D₂が行なわれる。し
かるに、この命令実行E₁は、第５図に示す如
く、時間t₂において最後のエレメントl₈に対する
書込処理が行なわれたときに終了し、それから命
令V₂に対する命令実行E₂が行なわれる。それ
故、演算処理部で命令V₁において最後のエレメ
ントl₈に対するデータ読出し処理が終つた時刻t₁
から、命令V₂において最初のエレメントl₁′に対
するデータ読出し処理が始まる時刻t₂までのt₂−
t₁＝t₀の期間は、このデータ読出し処理回路は、
ジヨブの遂行が可能であるにもかかわらず、命令
制御装置から何もジヨブが与えられない、いわゆ
る遊び期間となる。同様にして指数比較処理、ア
ライメント処理、加算処理、ポストシフト処理、
および書込処理の各回路にもそれぞれt₀だけの遊
び期間が存在し、その結果、第５図において斜線
部Ｌで示す如き遊び期間が存在することになる。
このように、命令制御装置のパイプライン構造上
の制限により、演算処理部で命令V₁に対する読
出しの段階があけば、命令V₂に対する読出し処
理を行なうことができるにもかかわらず、これを
行なうことができず、この結果上記遊び期間を生
ずる欠点があり、高速処理上問題となる。

それ故、第６図に示す如く、命令パイプライン
の命令実行段階を、例えば２分割してデータ読出
し段階とその後の段階に分けて管理することが考
ええられる。この場合には、命令制御装置に第１
命令実行レジスタと第２命令実行レジスタを設
け、命令V₁については最初第１命令実行レジス
タにセツトされた命令により制御を行ない、命令
V₁において、すべてのエレメントに対する読出
し処理が終了した時刻T₁において第２命令実行
レジスタに命令をセツトして、該第２命令実行レ
ジスタにセツトした命令にもとづき時刻T₂まで
の書込み処理を管理するようにする。

しかしながら、例えば命令V₁が加算命令であ
り命令V₂が比較命令であるようなときに次のよ
うな問題がある。

加算命令の場合には、既に記載した如く、デ
ータの読出し（Read）、両オペランドの指数比
較（Exponent Compare）、指数合わせのシフ
ト（Aligment）、加算（Add）、演算後正規
化のためのシフト（Post Shift）、データの書
込み（Write）の６サイクルで処理が終了し、ま
た比較命令の場合には、データの読出し
（Read）、両オペランドの指数比較（Exponent
Compare）、指数合わせのシフト
（Aligment）、比較（Compare）、比較結果の
書込み（Write）の５サイクルで処理が終了す
る。

それ故、第７図に示す如く、命令V₁として加
算命令が処理され、命令V₂として比較命令が処
理されるとき、書込みサイクルが同時に行なわれ
ることになるが、演算処理部における書込みレジ
スタは１つしかないので、命令V₁による結果と
命令V₂による結果とが同時に重ね書きされるこ
とになり、これらは分離することができないの
で、命令V₁と命令V₂との結果が混合され、正確
な結果を得ることができない。

これを防止するには、先行の命令V₁が完了し
てから後続の命令V₂を発信するか、あるいは命
令毎に必要な処理サイクル数を検出しておき、追
い越すことあるいは追い付くことが予想されると
きには、このようなことが生じなくなるまで、後
続の命令発信を持たせるようにしなければならな
い。しかしながら前者の場合には、パイプライン
にした意味がなくなり、データ処理能率が落ちる
し、また後者の場合には、常に命令を比較し、命
令に応じて後続の命令発信制御を行なわなければ
ならないので、制御が非常に複雑になる。

したがつて本発明は、上記の如く後続の命令が
先行の命令を追付き追越すようなことを簡単に防
止することができるベクトル演算処理方式の提供
を目的とするものであつて、このために本発明に
おけるベクトル演算処理方式では、パイプライン
構造を有する演算処理部等の演算処理手段または
記憶制御部等の記憶データ処理手段と上記演算処
理手段または記憶データ処理手段におけるデータ
処理を制御する命令制御装置を具備し、ベクトル
命令を処理するベクトル演算処理方式において、
上記命令制御装置の演算実行命令情報を保持する
ステージ・レジスタ、ステージ設定回路、命令デ
コーダ等を具備する演算実行ステージに演算制御
実行命令情報を保持する複数の演算制御実行命令
保持手段を設けて、この演算実行ステージを複数
のステージに分割するとともに、上記演算処理手
段または記憶データ処理手段において複数個の処
理ユニツトを設け、かつこれらの処理ユニツトの
パイプライン段数を等しくしたことを特徴とする
ものである。

本発明の詳細を説明するに先立ち、第８図によ
り本発明の動作の概略を説明する。

本発明では、演算処理部に複数の命令処理部分
を設けておく、例えば１つを加算命令処理部分と
し、他の１つを比較命令処理部分とする。そして
この比較命令処理部分にダミーサイクルを挿入し
ておき、６サイクルで比較処理が終了するように
構成する。したがつて、第８図に示す如く、命令
V₁として加算命令が伝達され、命令V₂として比
較命令が伝達される場合には、加算命令を加算命
令処理部分で６サイクルタイムで処理され、次い
で伝達された比較命令もダミーサイクルが挿入さ
れているために、これまた６サイクルタイムで処
理されることになり、その書込み段階が重畳する
ようなことはない。

以下、本発明の一実施例を第９図乃至第１１図
にもとづき説明する。

第９図は、本発明の一実施例構成図、第１０図
はその動作説明図、第１１図は本発明の一部詳細
説明図である。

図中、７はERステージ設定回路、８はERステ
ージレジスタ、９はEWステージ設定回路、１０
はEWステージレジスタ、１１および１２はデコ
ーダ、１３はベクトルレジスタ、１４は演算処理
部、１４−１は加算命令処理ユニツト、１４−２
は比較命令処理ユニツト、１５は第１オペランド
レジスタ、１６は第２オペランドレジスタ、１７
は比較回路、１８は第１データレジスタ、１９は
第２データレジスタ、２０は比較保持レジスタ、
２１は第１シフタ、２２は第１演算レジスタ、２
３は第２演算レジスタ、２４は演算回路、２５は
演算識別レジスタ、２６は演算出力レジスタ、２
７は第２シフタ、２８は出力レジスタ、２９はマ
ルチプレクサ、３０は第１オペランドレジスタ、
３１は第２オペランドレジスタ、３２は比較回
路、３３は第１データレジスタ、３４は第２デー
タレジスタ、３５は比較保持レジスタ、３６はシ
フタ、３７は第１演算レジスタ、３８は第２演算
レジスタ、３９は演算回路、４０はダミーレジス
タ、４１は演算出力レジスタ、４２は出力レジス
タである。

ERステージ・レジスタ８およびEWステー
ジ・レジスタ１０は、それぞれ演算実行命令を保
持するステージ・レジスタであり、演算実行命令
保持手段を提供する。

ERステージ設定回路７は、演算処理部１４に
対してデコーダ１１から命令を伝達したときに読
出し処理の実行が可能かどうか判断し、読出し処
理が可能であるとき、デコーダＤより命令を受取
つて、これをERステージレジスタ８に伝達して
さらにデコーダ１１で解読したり、また該ERス
テージレジスタ８にセツトした命令を保持する必
要がなくなつたときには、これを消去したりある
いは次の新らしい命令を受理するような制御を行
なうものである。

EWステージ設定回路９は、ERステージレジ
スタ８から伝達された命令をEWステージレジス
タ１０にセツトしたり、またEWステージレジス
タ１０にセツトした命令を保持する必要がなくな
つたときには、これを消去したり、あるいは次の
新らしい命令を受理するような制御を行なうもの
である。

デコーダ１１はERステージレジスタ８にセツ
トされた命令をデコードするものであつて、特に
書込み処理命令以外の部分をデコードするもので
ある。

ベクトルレジスタ１３はベクトル演算に必要な
複数のエレメントを一時的にセツトしたり、また
演算処理部１４で処理した結果をデコーダ１２に
より解読されたライト命令により、一時的にセツ
トされるようなものである。

演算処理部１４はベクトルレジスタ１３にセツ
トされているエレメントを使用して、デコーダ１
１により解読された演算処理を実行するものであ
つて、例えば加算命令処理ユニツト１４−１、比
較命令処理ユニツト１４−２およびマルチプレク
サ２９等が設けられている。

加算命令処理ユニツト１４−１は、加算命令を
処理するユニツトであつて、第１オペランドレジ
スタ１５、第２オペランドレジスタ１６、比較回
路１７、第１シフタ２１、演算回路２４、第２シ
フタ２７等の第１１図に示す如き各部により構成
されている。

また比較命令処理ユニツト１４−２は、比較命
令を処理するユニツトであつて、第１オペランド
レジスタ３０、第２オペランドレジスタ３１、比
較回路３２、シフタ３６、演算回路３９、ダミー
レジスタ４０等の、これまた第１１図に示す如き
各部により構成されている。

第１オペランドレジスタ１５および第２オペラ
ンドレジスタ１６は、加算命令処理ユニツト１４
−１で加算処理される第１オペランドおよび第２
オペランドがそれぞれベクトルレジスタ１３から
マルチプレクサ２９を経由して伝達されるもので
ある。比較回路１７は、第１オペランドレジスタ
１５および第２オペランドレジスタ１６にセツト
された第１オペランドと第２オペランドの指数部
分を比較するものである。

第１データレジスタ１８および第２データレジ
スタ１９は、上記第１オペランドレジスタ１５お
よび第２オペランドレジスタ１６から、それぞれ
第１オペランドおよび第２オペランドが伝達され
るものである。比較保持レジスタ２０は、比較回
路１７で行なわれた上記第１オペランドおよび第
２オペランドの指数部の比較結果がセツトされる
レジスタであつて、この比較結果にもとづき第１
シフタ２１において両オペランドのいずれか一方
が指数合わせのためにシフトされるものである。

第１演算レジスタ２２および第２演算レジスタ
２３は、第１シフタ２１の出力がセツトされるも
のであつて、指数合わせが行なわれた両オペラン
ドがセツトされるものである。演算回路２４は加
算を行なうものであり、演算結果得られた識別事
項、例えば演算の結果得られた数値の先頭に０が
いくつあるとかいうような識別結果が、演算識別
レジスタ２５にセツトされ、また演算結果の数値
は演算出力レジスタ２６にセツトされる。

第２シフタ２７は、演算出力レジスタ２６に出
力された数値の先頭に０が存在する場合、演算識
別レジスタ２５から伝達される制御信号により、
その０が存在しないようにシフトされるものであ
り、そのシフト結果が出力レジスタ２８に出力さ
れる。

マルチプレクサ２９は、ERステージレジスタ
８にセツトされた命令が加算命令の場合には、デ
コーダ１１からの制御信号により、ベクトルレジ
スタ１３から読出した、第１オペランドおよび第
２オペランドを加算命令処理ユニツト１４−１の
第１オペランドレジスタ１５および第２オペラン
ドレジスタ１６に伝達するように動作し、比較命
令の場合には、比較命令処理ユニツト１４−２の
第１オペランドレジスタ３０および第２オペラン
ドレジスタ３１に伝達するように動作する。

第１オペランドレジスタ３０および第２オペラ
ンドレジスタ３１は、比較命令処理ユニツト１４
−２で比較処理される第１オペランドおよび第２
オペランドがそれぞれベクトルレジスタ１３から
マルチプレクサ２９を経由して伝達されるもので
ある。比較回路３２は、第１オペランドレジスタ
３０および第２オペランドレジスタ３１にセツト
された第１オペランドと第２オペランドの指数部
分を比較するものである。

第１データレジスタ３３および第２データレジ
スタ３４は、上記第１オペランドレジスタ３０お
よび第２オペランドレジスタ３１からそれぞれ第
１オペランドおよび第２オペランドが伝達される
ものである。比較保持レジスタ３５は比較回路３
２で行なわれた上記両オペランドの指数部の比較
結果がセツトされるレジスタであつて、この比較
結果にもとづき、シフタ３６において両オペラン
ドのいずれか一方が指数合わせのためにシフトさ
れるものである。

第１演算レジスタ３７および第２演算レジスタ
３８は、シフタ３６の出力がセツトされるもので
あつて、指数合わせが行なわれた両オペランドが
セツトされるものである。演算回路３９は、上記
第１演算レジスタ３７および第２演算レジスタ３
８にセツトされた両オペランドの比較が行なわれ
るものであつて、その結果得られた、両オペラン
ドのいずれが大きいかという識別結果が直接出力
レジスタ４２に伝達されないで、ダミーレジスタ
４０にセツトされ、またどれだけ大きいかという
数値は演算出力レジスタ４１にセツトされるもの
である。

ダミーレジスタ４０は、演算回路３９から伝達
された比較結果データをそのまま一時保持するも
のであつて、比較命令処理に必要なサイクル数を
加算命令処理に必要なサイクル数と一致させるた
めのダミーサイクル処理に使用されるものであ
り、したがつて演算回路３９から、このダミーレ
ジスタ４０に１サイクル保持されたあとで出力レ
ジスタ４２に出力されることになる。

いま命令V₁として加算命令を実行する場合、
命令制御装置にこの命令V₁が伝達される。これ
により命令制御装置はフエツチF₁を行ない、次
いでこれをデコードD₁する。そして時刻t₀′でER
ステージ設定回路７が演算処理部１４において上
記デコードD₁にもとづく命令が実行できると判
断したとき、ERステージレジスタ８にデコーダ
より伝達された命令をセツトする。

ERステージレジスタ８にセツトされた命令は
さらにデコーダ１１によりデコードされ、これに
もとづきデコーダ１１はエレメントの読出要求命
令および該エレメントの処理要求命令をベクトル
レジスタ１３および演算処理部１４に伝達する。
この場合、デコーダの段階におけるデコードD₁
の結果加算命令であることが識別される。そして
デコーダ１１からのデコード出力により、ベクト
ルレジスタ１３からエレメントl₁，l₂………が順
次読出されたとき（R₁）、これらのエレメント
l₁，l₂………（エレメントl₁は第１オペランドa₁と
第２オペランドb₁、エレメントl₂は第１オペラン
ドa₂と第２オペランドb₂………よりなる）は、マ
ルチプレクサ２９により加算命令処理ユニツト１
４−１の第１オペランドレジスタ１５および第２
オペランドレジスタ１６に順次セツトされ、指数
比較（C₁），指数合わせのためのシフト（A₁）、
加算（Ad）、加算後正規化のためのシフト（Ps）
が行なわれる。そして最初のエレメントl₁に対す
る上記（R₁）乃至（Ps）までの各段階の処理が行
なわれ、その演算結果をベクトルレジスタ１３に
セツトすべき段階にきたとき、EWステージ設定
回路９はERステージレジスタ８から伝達されて
いる命令をEWステージレジスタ１０にセツトす
る。これは例えば演算処理部１４からEWステー
ジ設定回路９に対して発生される書込段階到達指
示信号にもとづき行う。またはカウンタ等の手段
で書込段階到達サイクルを予測して行なうことも
できる。このEWステージレジスタ１０に命令を
セツトしたときデコーダ１２はその書込み処理命
令部分をデコードして書込要求命令をベクトルレ
ジスタ１３に伝達する。これにより時刻t₂′よ
り、上記エレメントl₁，l₂………に対する加算処
理結果が出力レジスタ２８からベクトルレジスタ
１３にセツトされることになる（W₁）。そして時
刻t₅′において各エレメントl₁，l₂………に対する
加算処理結果がベクトルレジスタ１３にセツトさ
れたとき命令V₁に対する処理が終了する。

一方命令V₂は、上記命令V₁のデコードD₁が終
了したとき直ちにデコードD₂が行なわれる。そ
してこのとき命令V₂が比較命令であることが識
別されるので、比較命令処理ユニツトが使用でき
ることがわかるが、ERステージ・レジスタ８が
命令V₁で使用中であるため、ERステージがあく
まで待つてからERステージ設定回路７は、命令
V₂をERステージレジスタ８にセツトし、これを
デコーダ１１でデコードする。この場合、デコー
ダ１１からの指示により、ベクトルレジスタ１３
から比較されるべき第１オペランドa₁′，a₂′……
…と第２オペランドb₁′，b₂′………が順次読出さ
れ（R₂）、マルチプレクサ２９により比較処理ユ
ニツトの第１オペランドレジスタ３０および第２
オペランドレジスタ３１にセツトされ、上記命令
V₁の場合と同様に指数比較（C₂）、指数合わせの
ためのシフト（A₂）が行なわれ、次いで第１オペ
ランドa₁′と第２オペランドb₁′、第１オペランド
a₂′と第２オペランドb₂′………の比較（CMP）、
ダミーサイクル処理（DUMY）が行なわれる。
そして最初の第１オペランドa₁′と第２オペラン
ドb₁′の比較結果をベクトルレジスタ１３にセツ
トすべき段階にきたとき、EWステージ設定回路
９はERステージ第２レジスタ８′にセツトされて
いた命令をEWステージ第２レジスタ１０′にセ
ツトする。このセツトタイミングは、これまた演
算処理部１４からの指示により、あるいはカウン
タ等にもとづく書込段階サイクルを予測するなど
の適当な手段により得ることができる。このEW
ステージ第２レジスタ１０′に命令をセツトした
ときデコーダ１２はその書込み処理命令部分をデ
コードして書込要求命令をベクトルレジスタ１３
に伝達する。これにより時刻t₃′から上記各比較
結果が出力レジスタ４２からベクトルレジスタ１
３に順次セツトされることになる。そして時刻
t₆′において、すべての比較結果がベクトルレジ
スタ１３にセツトされたとき、命令V₂に対する
処理が終了する。

以上説明の如く、本発明によれば演算処理部
に、例えば比較命令処理の場合でも、他の命令処
理の場合とサイクル数が同一になるように構成さ
れた複数の処理ユニツトを設けたので、先行の命
令よりも後続命令が先に終了するようなことはな
い。しかも上記の命令V₂の如く、後続命令の実
行開始段階は、先行命令V₁の第１段階部分（読
出し段階）の処理終了後に連続して行うことがで
きるので、データ処理能率を高めることができ
る。

【図面の簡単な説明】

第１図はベクトル演算装置の構成図、第２図乃
至第４図はその動作説明図、第５図は従来のベク
トル演算装置の問題点の説明図、第６図は上記問
題点を改善した場合の動作説明図、第７図は第６
図における問題点の説明図、第８図は本発明の動
作概略説明図、第９図は本発明の一実施例構成
図、第１０図はその動作説明図、第１１図は本発
明の一部詳細説明図である。図中、１は主記憶装置、２は主記憶制御部、３
は記憶制御部、４は命令制御装置、５はベクトル
レジスタ、６は演算処理部、７はERステージ設
定回路、８はERステージレジスタ、９はEWス
テージ設定回路、１０はEWステージレジスタ、
１１および１２はデコーダ、１３はベクトルレジ
スタ、１４は演算処理部、１４−１は加算命令処
理ユニツト、１４−２は比較命令処理ユニツト、
１５は第１オペランドレジスタ、１６は第２オペ
ランドレジスタ、１７は比較回路、１８は第１デ
ータレジスタ、１９は第２データレジスタ、２０
は比較保持レジスタ、２１は第１シフタ、２２は
第１演算レジスタ、２３は第２演算レジスタ、２
４は演算回路、２５は演算識別レジスタ、２６は
演算出力レジスタ、２７は第２シフタ、２８は出
力レジスタ、２９はマルチプレクサ、３０は第１
オペランドレジスタ、３１は第２オペランドレジ
スタ、３２は比較回路、３３は第１データレジス
タ、３４は第２データレジスタ、３５は比較保持
レジスタ、３６はシフタ、３７は第１演算レジス
タ、３８は第２演算レジスタ、３９は演算回路、
４０はダミーレジスタ、４１は演算出力レジス
タ、４２は出力レジスタをそれぞれ示す。

Claims

【特許請求の範囲】１パイプライン構造を有する演算処理手段また
は記憶データ処理手段と上記演算処理手段または
記憶データ処理手段におけるデータ処理を制御す
る命令制御装置を具備し、ベクトル命令を処理す
るベクトル演算処理方式において、上記命令制御装置の演算実行命令情報を保持す
るステージ・レジスタ、ステージ設定回路、命令
デコーダ等を具備する演算実行ステージに演算制
御実行命令情報を保持する複数の演算制御実行命
令保持手段を設けてこの演算実行ステージを複数
のステージに分割するとともに、上記演算処理手
段または記憶データ処理手段において複数個の処
理ユニツトを設けかつこれらの処理ユニツトのパ
イプライン段数を等しくしたことを特徴とするベ
クトル演算処理方式。