JPS6227829A - 多重ロード命令制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 多重ロード命令をパイプラインを用いた複数個のフロー
によって実行するデータ処理装置において、レジスタ干
渉を判別するレジスタ干渉判別回路を、複数のレジスタ
分を一緒に照合するよう構成しておいた上で、末尾のフ
ロー中にダミー・フローを付加させることによって、上
記レジスタ干渉判別回路のハードウェア構成を簡易化し
かつ処理速度も１τ分の遅れで済ますようにしたことが
開示されている。

〔産業上の利用分野〕

本発明は、多重ロード命令制御方式、特に、多重ロード
命令をパイプラインを用いた複数個のフローによって実
行するデータ処理装置において。

レジスタ干渉判別回路の構成を簡易化し、かつ処理速度
の遅れを最小限に保つようにした多重ロード命令制御方
式に関するものである。　　〜〔従来の技術〕 従来から多重ロード命令をパイプラインを用いた複数個
のフローによって実行することが行われている。第３図
は多重ロード命令を実行する処理態様を示している。

第３図において、■は多重ロード命令であり。

当該多重ロード命令は、汎用レジスタ（１語分の容量）
Ｒ１から汎用レジスタＲ３までの各レジスタに対して、
Ｂ２とＢ２とで指示する主記憶装置上のアドレスから順
次データをロードすることを指示するものである。図中
の符号２，３は夫々加算器、４ないし１１は夫々レジス
タ、１２は比較回路を表している。また図示り、Ａ、Ｔ
、Ｂ、Ｅ。

Ｗは夫々１つのフローを構成するサイクルを表している
。

図示の多重ロード命令が与えられると、命令のＢ２で指
定される汎用レジスタの内容Ｒ（ＩＢ）が加算器２に供
給されると共に、ディスプレースメントＤ２がレジスタ
４にセットされ、Ｒ１がレジスタ５にセットされ、Ｒ３
がレジスタ６にセットされる。そして、加算器２からの
出力がサイクルＴにおいてレジスタ７にセントされると
共にレジスタ１２にセットされる。レジスタ７の内容に
よって主記憶装置がアクセスされる。

サイクルＴにおいて、レジスタ４には＋４または＋８が
セットされる。当該＋４されるのは主記憶装置から１語
分がフェッチされたときであり。

＋８がセットされるのは２語分がフェッチされたときで
ある。またサイクルＴにおいて、加算器３による加算結
果によってレジスタ５の内容が更新される。このとき＋
１されるのは上記１語分がフェッチされて１個のレジス
タにセットされたときであり、＋２されるのは上記２語
分がフェッチされて２個のレジスタにセットされたとき
であり。

当該加算結果は２次のフローにおいて、フェッチされて
きたデータがセットされるレジスタの機番をポイントし
ている。レジスタ６の内容は次のフローにおいてもその
まま引き継がれる。またサイクルＴにおいて、レジスタ
５の内容がレジスタ８に引き継がれ、以後サイクルＢ、
Ｅ、Ｗと転送されてゆく。このことは１図示最上位に示
したフローにおいて、データがロードされて書き込まれ
るべきレジスタを順次受は渡してゆき、主記憶からフェ
ッチされてくるデータがサイクルＷにおいて当該レジス
タ（この場合Ｒ１）に書き込まれることを保証し、各サ
イクルにおけるレジスタ干渉のチェックに使われる。

上記最上位のフローに続いて、１τだけ遅れてスタート
する第２のフロー、更に１τ遅れてスタートする第３の
フロー、・・・・・・が、順次進行してゆき、レジスタ
５の内容とレジスタ６の内容とが比較回路１２にて比較
される間に一致すると、当該多重ロード命令の処理が終
了したこととなる。

上述の如く多重ロード命令が実行されるが、レジスタ干
渉と呼ばれる問題を考慮することが必要である。それは
、上記第３図において９例えば図示矢印（ａ）において
データを書き込むべきレジスタ（図示の場合には（Ｒ１
＋２）なる機番をもつレジスタなど）を、それ以後のフ
ローにおいて、　（ｉ）゛オペランド・アクセスのため
のアドレス計算に用いるインデックス・レジスタやベー
ス・レジスタとして読み出そうとした場合、（ｉｉ）あ
るいはレジスタ・オペランドとして読み出そうとした場
合に生じる問題である。即ち、同じレジスタを使用する
形となって干渉が生じる問題である。

このような干渉をなくするために、第４図図示の如き対
策がとられる。

第４図（Ａ）図示の場合には、フロー（ｆＩ）で書き替
えるレジスタを、フロー（ｆ２）でオペランドアドレス
計算のインデクスまたはベースとして、読※出そうとし
ている。

この場合、フロー（ｆ、）のＡ、　Ｔ、　Ｂ、　Ｅ。

Ｗの各サイクルにおいて、書き込みを予定されるレジス
タ番号と、フロー（ｆ２）のＤサイクルである読み出し
レジスタ番号とを照合する。即ち。

ＩＴＣ，Ａｌ、ＴＷｌ、ＢＷＩ、ＥＷＩ、ＷＡとＩＢ、
ＩＸとを比較し、そのいずれかが一致するかどうかを調
べ、また、レジスタ番号と共にパイプラインを順次受は
渡されるレジスタ参照の有無のタグＡＷＲ，ＴＷＲ，Ｂ
ＷＲ，ＥＷＲ，ＷＷＲを調べて、レジスタ番号が一致し
、レジスタ書き込みがある時はフロー（ｆ２）がＤサイ
クルからＡサイクルへ移るのを禁止する。（エキスキュ
ート・ジェネレート・インクロックＥＧＩ）。

また、第４図（Ｂ）図示の場合には、フロー（ｆ３）で
、書き替えるレジスタをフロー（ｆ４）でレジスタオペ
ランドとして、読み出そうとしている。

この場合、フロー（ｆ３）のＥサイクルで書き込みを予
定されているレジスタ番号ＥＷＩとフロー　（ｆ４　）
のＢサイクルで読み出そうとするレジスタ番号とを照合
し、また、レジスタ参照有無のタグＥＷＲを調べて、レ
ジスタ番号が一致して。

レジスタ書き込みがある時には、フロー（ｆ、）がＢサ
イクルからＥサイクルへ移るのを禁止する１（エキスキ
ュート・エキスキュート・インクロックＥＥＩ）。

上記レジスタ干渉の有無を調べるに当たって。

１つの技術上の問題がある。即ち、レジスタＩＸやＷＡ
などの内容はレジスタの機番を示しているものであるが
、当該レジスタの機番は例えば４ビツトで与えられてお
り、上記第４図（Ａ）図示の場合のチェックの場合の如
く２図示矢印（Ｃ）１で示すサイクルにおいて連続する
機番をもつ２つのレジスタがチェックの対象となり、矢
印（Ｃ）２で示すサイクルにおいて連続する機番をもつ
２つのレジスタがチェックの対象となり、・・・・・・
する場合に。

各機番の４ビツトについて照合するようにすると。

ハードウェア構成が大となると共に、当該照合のための
処理時間が所定の時間を超過してしまうこととなる。

このために、上記の如く連続する機番をもつことから、
当該各レジスタの機番の中の例えば最下位ビットを無視
した値をもって比較することが行われる。即ち２つのレ
ジスタが例えばｒｏｏｌｏ」とｒｏ　Ｏ１１１との機番
をもっている場合には。

夫々の最下位ビットを無視したｒｏｏｌＪをもって、上
記インデックス・レジスタＩＸなどの内容中の最下位ビ
ットを無視・した値「＊＊末」と照合をとるようにされ
る。

〔発明が解決しようとする問題点〕

上述の如く、３ビツト分を照合するようにすることは、
きわめて有効な手段であるが、この手段を採用すること
によって１次の新しい問題が生じる。即ち、従来から主
記憶装置からデータをフェッチしてくる場合には、２語
単位で、かつ２語単位での境界をまたぐことのないよう
にデータがフェッチされてくる。このために、仮に、上
記多重ロード命令によって指示される先頭のレジスタＲ
１が奇数の機番をもっているとすると、上記連続する機
番をもつ２つのレジスタの機番は、「奇数」のものと「
偶数」のものとの組となる。即ち。

例えば機番ｒｏ０１１Ｊと機番ｒｏ　１００Ｊとの組と
なる。このために、上述の如く最下位ビ・ノドを無視し
た結果は、ｒｏｏＩＪとｒｏ　１０Ｊとの如く異なった
値となり、上述の如くインテ・ノクスＩＸなどの内容中
の最下位ビットを無視した値「＊木本」と照合すること
の合理性が問題となる。

また上記ｒｏ　ＯＩＪとｒｏ　１０ｊとの夫々について
「＊木本」と照合するようにすることも、処理速度の面
から好ましくない。

〔問題点を解決するための手段〕

本発明は上記の点を解決するものであり、第１図は本発
明の原理説明図を示す。図中の符号５゜６．８，９．１
０．１１　Ａ、Ｔ、Ｂ、Ｅ、Ｗは第３図に対応しており
、１３はレジスタ干渉判別回路、１４は本発明において
もうけられる奇数・偶数ペア検出回路、１５はダミー・
フロー・ラッチ、Ａ’　、Ｔ’　、Ｂ’　、Ｅ’　、Ｗ
’　は本発明においてもうけられるダミー・フローを表
している。

第４図を参照して上述の如く、レジスタ干渉の有無を判
別するためにレジスタ干渉判別回路１３がもうけられて
いる。該判別回路１３は、第４図（Ａ）に対応するエキ
スキュート・ジェネレート・インクロック（ＥＧＩ）に
対応するものであるが、第４図（Ｂ）に対応するものは
入力情報がより簡単であることから図示を省略した。

第１図図示の判別回路１３は、各フローのサイクルＤに
おいて、　（ｉ）当該サイクルＤにおけるインデックス
・レジスタＩＸの内容がレジスタＩＴＣの内容かレジス
タＴＷＩの内容がレジスタＢＷ１の内容かレジスタＥＷ
Ｉの内容がレジスタＷＡの内容のいずれかと一致するか
否か、（ｉｉ）当該サイクルＤにおけるベース・レジス
タＩＢの内容がレジスタＩＴＣの内容かレジスタＴＷＩ
の内容かレジスタＢＷＩの内容かレジスタＥＷＩの内容
かレジスタＷＡの内容のいずれかと一致するか否かをチ
ェックする。一致したときにはレジスタ干渉が生じたも
のとして、後続のフローをＤサイクルでインクロックす
る。

奇数・偶数ベア検出回路１４は、複数のフローの最終段
のフローのサイクルＡにおいてのみ検出動作が発動する
ようにされ、最終段のフローにおいてフェッチされてく
る２語分のデータが夫々。

先に奇数機番のレジスタにセットされ次いで偶数機番の
レジスタにセットされる形となっている場合を検出する
。この形になっている場合には、上述した如く、レジス
タの機番の最下位ビットを省略した値を、上記レジスタ
干渉判別回路１３の入力に用いただけでは十分でない。

そのために２本発明の場合には、ダミー・フローを走行
させて上記の問題を解決するようにしている。

〔作用〕

多重ロード命令が実行される場合には、第３図を参照し
て説明した如く、複数のフローを走行させることによっ
て当該ロード力（行われる。この場合に各フローにおい
てサイクルＡ、Ｔ、Ｂ、Ｅ。

Ｗ毎に予め定められた処理を実行してゆ（が、当該各フ
ローにおいて２語分のデータがフェッチされ、レジスタ
に夫々セントされる。このとき、上述した如（，２語分
のデータが（ｉ）偶数機番のレジスタとこれより１つ大
きい奇数機番のレジスタにセットされるケースと、（ｉ
ｉ）奇数機番のレジスタとこれより１つ大きい偶数機番
のレジスタにセットされるケースとがあり得る。

前者（ｉ）の場合には、夫々の機番の最下位ビットを無
視した値を利用して、上記レジスタ干渉判別回路１３に
供給するようにしても、上記無視した値が２つのレジス
タについて同じ値となるので問題はない。例えば最初の
フローで機番「ｏ。

１０」とｒｏｏｌｌＪのレジスタにセットされ。

次のフローで機番ｒ０１００Ｊとｒｏ　１０１Ｊのレジ
スタにセットされ・・・・・・の如く、各フローでセッ
トされてゆく場合には１機番の最下位ビットを無視して
最初のフローでｒｏｏｌｊの値をもつレジスタの対にセ
ットされ２次のフローで「ＯｌＯ」の値をもつレジスタ
の対にセットされ、・・・・・・るとみて９例えば次の
命令で使うインデックス・レジスタＩＸの内容中の最下
位ビットを無視した値ｒ＊＊）ｋＪと照合をとるように
しても、一致がとれたときには、インデックス・レジス
タＩＸの内容「＊＊＊末」は上記レジスタ対のいずれか
一方と照合がとれていることが保証される。

しかし、上記後者の場合には２例えば最初のフローでｒ
ＱＯｌｌＪとｒｏ　１００Ｊのレジスタにセットされ１
次のフローでｒｏ　１０１Ｊと「０１１０」のレジスタ
にセットされ・・・・・・の如り、各フローでセットさ
れてゆくこととなる。このために。

最下位ビットを無視した値は上記レジスタ対において同
じ値とならない。このために、上記前者（ｉ）の場合に
おいて得られた保証が得られないこととなる。

しかし、上記の如く２つのレジスタに各フロー毎にデー
タがセットされるものとして。

最初のフローで→機番ｒ００１１Ｊ　、　　ｒｏｌｏｏ
Ｊ　。

次のフローで一機番ｒ０１０１Ｊ、　　ｒ０１１０Ｊ最
終段ラローで一機番ｒｌｌｌｌＪ　　ｒｏｏｏｏＪとセ
ントされるものとしたとき９機番の最下位ビットを無視
した値を抽出して１例えばインデックス・レジスタＩＸ
の内容「＊＊末末」に対して。

最初のフローで一値ｒｏｏＩＪ 次のフローで→値ｒｏ　１０Ｊ 最終段フローで一値ｒｌ　１１Ｊ を照合し、更にダミーのフローを用意してダミー・フロ
ーで一値ｒｏ　００Ｊ と照合するようにすれば、上記保証が得られるものとな
ることが判る。

本発明においては、このことに着目して、最終段フロー
において、当該ダミー・フローを用意するか否かを検出
し、必要に応じてダミー・フローＡ’　、Ｔ’　、Ｂ’
　、Ｅ’　、Ｗ’　を走らせるようにする。

これによって、上記レジスタ干渉判別回路１３のハード
ウェア構成を簡単化し１判別のための処理時間を少なく
した上で、正しく照合が行われることを保証することが
可能となる。

〔実施例〕

第２図は本発明の実施例処理態様を示す。ただし、第２
図は最終段フローについてのみ図示されている。最終段
以外のフローは第３図図示のものと同じであるので省略
されている。

回生の符号２，５，６，８，９，１０，１１゜１３．１
４．１５．Ｄ、Ａ、Ｔ、Ｂ、Ｅ、Ｗ、Ａ’　。

Ｔ’　、Ｂ’　、Ｅ’　、Ｗ’　は夫々第１図に対応し
ている。

上述の如く、各フローにおいてフェッチされる２語分の
データが、奇数機番のレジスタとこれより１つ大きい偶
数機番のレジスタにセットされることになっていること
は。

（ｉ）多重ロード命令が実行されていること（図示しＭ
識別信号によって判定する）。

（ｉｉ　）主記憶装置からのフェッチが２語単位の境界
をまたいで行われていないこと（図示ＥＡＧ□主記憶装
置に対するアクセス・アドレス□の例えばビット＃２９
が零であることによって判定する）。

（ｉｉｉ　）レジスタＩＴＣの内容とレジスタＡ１の内
容とがｒＦＪとｒＯＪ、ｒｌＪとｒ２Ｊ、ｒ３」とｒＡ
Ｊ、　ｒ５Ｊとｒ６Ｊ、　ｒ７Ｊと「８Ｊ、’ｒ９Ｊと
ｒＡＪ、　ｒＢＪとｒＣＪ、　ｒＤ」とｒＥＪのいずれ
かのペアであることあるいは、ＩＴＣ＝ＡＩ−１でＩＴ
Ｃ最下位ビットが１　（図示レジスタＩＴＣの内容とレ
ジスタＡ１の内容とを導入することによって判定する。

この条件は、ＬＭ命令の終了条件を満たしている） によって判り１図示検出回路１４は当該判定をワイヤド
論理によって行っている。そして、検出回路１４が上記
「奇数・偶数のペア」となっていることを検出した場合
には１図示ダミー・フロー・ラッチ１５が、サイクルＡ
からＴへ移行するタイミング（ＡＲＥＬ）においてセン
トされると共に。

加算器２に対して＋１を行うことを指示する。

ダミー・フロー・ラッチ１５がセットされると。

ダミー・フローの走行が行われることとなるが。

当該ダミー・フローにおいてはデータをフェッチすべき
でないことから、フェッチ長さを零にする′ようにし、
かつレジスタ書き込みを禁止するようにする。しかし、
最終段フローに対して見掛は上受に１フロー進めた形で
、レジスタ干渉判別回路１３における照合が行われるよ
うにされる。

多重ロードの終了シーケンスの解析は２次のようにして
行われる。即ち。

（ｉ）レジスタＩＴＣの内容がレジスタＡ１の内容に等
しいか。

（ｉｉ　）上記ＥＡＧ−主記憶装置に対するアクセス・
アドレス−の例えばビット＃２９が零であり、かつレジ
スタＩＴＣの内容とレジスタＡ１の内容とが最下位ビッ
トを無視して等しいか のいずれかで終了となる。

〔発明の効果〕

以上説明した如（７本発明によれば、レジスタ干渉判別
回路において、レジスタ機番中の１ビツトを無視した値
を照合のために利用することができ、かつそのような照
合を行っても高々１τ分の遅れが導入されるだけで済む
こととなる。

【図面の簡単な説明】

第１図は本発明の原理動作図、第２図は本発明の一実施
例処理態様、第３図は多重ロード命令の処理説明図、第
４図はレジスタ干渉の態様を説明する説明図を示す。 図中、１は多重ロード命令、２．３は加算器。 ４．５，６．７．８，９．ｔｏ、１１はレジスタ。 １２は比較回路、１３はレジスタ干渉判別回路。 １４は奇数・偶数ペア検出回路、１５はダミー・フロー
・ラッチを示す。

Claims (1)

1. 【特許請求の範囲】 複数のサイクルよりなるパイプラインを用いてロード処
   理を行う機能をそなえ、複数個分のデータのロード処理
   を多重ロード命令にもとづいて上記パイプラインを用い
   る複数のフローによって実行するデータ処理装置におい
   て、 上記複数のフロー中の夫々のフローの予め定めたサイク
   ルにおいて、当該サイクルで用いるレジスタと、当該フ
   ロー以前に進行しつつある１つまたは複数のフローにつ
   いての予め定めたサイクルにおいて用いたレジスタとを
   照合する照合部を有するレジスタ干渉判別回路をそなえ
   、 該レジスタ干渉判別回路における上記照合部はレジスタ
   書き込みを２語同時に行おうとする時には、上記使用す
   るレジスタの機番のうちの１ビット分を省略した値をも
   って機番照合を行うよう構成されてなり、 更に、上記複数のフロー中の末尾のフローに対応してロ
   ードされる２語分のデータがセットされる２つのレジス
   タについての、上記１ビット分を省略した機番の値が異
   なるか否かを検出する奇数・偶数ペア検出回路をもうけ
   ると共に、 当該検出回路において上記機番の値が異なることが検出
   された際にセットされるダミー・フロー・ラッチをもう
   け、 上記ダミー・フロー・ラッチがセットされた際の対応処
   理を実行すべく、上記末尾のフローにダミー・フローを
   付加した ことを特徴とする多重ロード命令制御方式。