JPS5831471A - ベクトル命令処理装置におけるコンフリクト・チエツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ベクトル命苓を並列に処浮可能な装置におい
て、前後の命令が同一のベクトル・レジスタ領域を指定
したときのレジスタ・コンフリクトにより生じる誤り処
理を防止するための、コンフリクト・チェック岬路に関
し、特にデータ噂エレメント数が変更された時点でのレ
ジスタ・コンフリクトのチェックにおいて、従来、無条
件でまたはコンフリクトと判定されて並列処理を禁止さ
れたものの中に非コンフリクトの場合が多く含まれてい
たものを改善することのできる一手段をそなえたコンフ
リクト・チェック向路に関する。

はじめに、本発明の技術的背景について述べる。

第１図は、本発明が適用される一般的なベクトル命令処
理装置の概略構成を示す。高速計算機の分野では、１つ
の命令で多数のデータを処理することが行なわれる。こ
の多数のデータの集合をベクトル・データと呼び、それ
ぞれのデータをエレメントと呼ぶ。これらのベクトル・
データは、演算処理の高速化のた１めに、主記憶装置か
ら一旦ベクトル・レジスタに移し、そこで演算装置によ
って処理される。ベクトル・レジスタと主記憶装置との
間のデータ転送は、主記憶制御装置、ロード処理部、ス
トア処理部を介して行なわれる。演算装置およびベクト
ル・レジスタは並列処理を可能にするため、必要に応じ
て複数組設けられている。

ベクトル演算命令は、フェッチされ、デコードされてか
ら命令制御装置において制御のための起動信号に変換さ
れる。本発明は、との命令制御装置において連続した命
令に対して並列処理動作を可能にするためのチェック手
段に関連するものである０ 次に１ベクトル演算命令の実行について概説し、あわせ
て従来の方式の問題点について触れる。

ベクトル演算命令の例として、ベクトル加算命令ＶＡＤ
Ｄおよびベクトル乗算命令ＶＭＬＴについて下に説明す
る。

Ｖ　Ａ　Ｄ　Ｄ　　　Ｖ　Ｒｓ　、　Ｖ　Ｒ１、Ｖ　Ｒ
ｓベクトル・データｖＲ１の各エレメントの値にＶ　Ｒ
ｍの対応するエレメントの値を加え、結果をＶＲ，の対
応するエレメントに格納する（ＶＲｇ＋ｙ　Ｒｓ＋　Ｖ
　Ｒ１）。

Ｖ　Ｍ　Ｌ　Ｔ　　　Ｖ　Ｒｓ’＝　Ｖ　Ｒｔ　、Ｖ　
Ｒｓベクトル・データｖＲ２の各エレメントの値にＶＲ
３の対応するエレメントの値を乗じ、結果をＶ　Ｒｖの
対応するエレメントに格納する（ＶＲ，ＸＶ　Ｒｇ−＋
　Ｖ　Ｒｔ）。

ベクトル・データは、前述したベクトル・レジスタに格
納される。ベクトル・レジスタは複数のレジスタで構成
され、そしてそれら個々のレジスタは、ベクトル・デー
タの各エレメントと１対１で対応ずけられるようにアド
レスをもっている０１つのベクトル・データの各エレメ
ントは、連続アドレスのレジスタに格納される。命令は
、このベクトル−レジスタの中の先頭エレメントに対応
するレジスタのアドレスを指定することにより、。

オペランドの格納場所を指定する。

指定された先頭エレメントのアドレスからどこまでか１
つのベクトル・データに属するニレメン、トのアドレス
であるかを知るために、予め、ベクトル・レングス（Ｖ
Ｌ）を制御レジスタに格納しておく。とのＶＬの値は、
１つのベクトル・データが占有する連続するアドレスの
数、すなわちエレメント数を表わす。

とこで、ｖＬの値とベクトル嗜レジスターアドレス指定
との間には、一定の規約が設けられる。

この規約は、ＶＬＯ値をその大きさによって複数のラン
クに分け、各ランクに対してベクトル・レジスタ内の指
定可能なアドレスの位置を一定範囲に制限する本のであ
る。ＶＬの値ごとに、ベクトル・レジスタ内の領域は予
めユニットに分割される。それにより、異次るＶＬのベ
クトル・データが混在している場合のベクトル−レジス
タの利用効率の低下が防がれるとともに制御奄容易とな
る。

第２図は、上記の規約の１具体例を示す表である。こと
では、１つのベクトル・レジスタを構成するレジスタの
個数を２５６とし、またそのア、ドレスを８ビツトで指
定する。上位ランクに行く＃１どアドレスの下位桁は″
Ｏ”で固定され、×マークで示す上位桁で指定可能なと
びとびのアドレス位置のみにアドレス指定が制限される
ことがわかる。

この場合の規約は、任意のＶＬをもつベクトル・データ
について先頭アドレスとして指定可能なアドレスは、そ
のＶＬが含まれるランクの最大ＶＬ値の整数倍に制限す
るという本のである。

命令の実行は、パイプライン方式で行なわれる。

第３図は、加算命令ＶＡＤＤについての処理過程を図式
的に示したものである。

一般に、高速計算機では、複数の演算器を用いて命令の
並列処理が行なわれる。しかし、たとえばＶＡＤＤとＶ
ＭＬＴとが連続している場合であって、しか４ＶＡＤＤ
とＶＭＬＴとがそれぞれ使用するベクトル・レジスタに
同じものが含まれていたときには、命令の順序を゛保証
するために並列処理の程度を制限することが行なわれて
いる。第４図（ａ）、（ｂ）は、その事例を示したもの
で、以下に簡単に説明する０ 第４図（５１）は、先行命令ＶＡＤＤの演算結果格納用
ベクトル・レジスタＶ　Ｒｓと、並列処理しようとする
次の命令ＶＭＬＴの演算結果格納用ベクトル・レジスタ
ＶＲ，とが同じアドレスを指定していた場合を示す。Ｖ
ＡＤＤの１サイクル（１ｆ）以上後ＫＶＭＬＴｔ奥行し
、図のように並列処理を行なうことによ？、ＶＡＤＤの
第１エレメントの加算結果のＶ　Ｒ１への格納後１ｔを
経て、ＶＭＬＴの第１エレメントの乗算結果のＶ　Ｒｓ
への格納が行なわれる。したがって、ＶＡＤＤのＶＲＩ
領域がＶＭＬＴのＶ　Ｒｔ領領域重複している部分に書
き込まれたＶＡＤＤの加算結果は、ＶＭＬＴの乗算結果
によって書き直され、正しい値が得られる。

第４図（ｂ）　ｈ、Ｖ　Ａ　Ｄ　Ｄ　ｆ）　Ｖ　Ｒｓと
ＶＭＬＴ（７）ＶＲ２、あるいはＶ　Ｒｓとが等しいけ
れども並列処理が可能な事例を示している。この場合に
は、ＶＡＤＤの第１エレメントの加算結果がＶ　Ｒｓに
格納された次のサイクル（ｌτ後）で、ＶＭＬＴの実行
を開始する◇このとき、ＶＭＬＴは、ＶＡＤＤの加算結
果（ＶＲｓ）をオペランドの１つ（ＶＬｔたはＶ　Ｒｓ
）として使用して乗算を行なうが、並列処理によっても
ＶＡＤＤからＶＭＬＴへのエレメントの受は渡しのレベ
ルでは正しい順序関係が維持されているため、データの
破壊や誤シ処理を生じることはない。このよう外条件に
ある場合をリンクと呼んでいる。

このように１連続する命令を並列処理するためには、前
後の命令のオペランドがコンフリクトしないよう、その
レジスタ・アドレスが一致しているか否・かを検出する
ことが必要・となる。ところ・で、ＶＬの値は、プログ
ラムによって動的に変更される。そこで、たとえばＶＡ
ＤＤからＶＭＬＴに移るときにＶＬＯ値が変えられた場
合、前後の命令でオペランドのレジスタ・アドレス（先
頭エレメント・アドレス）が相違していても、一方の命
令のオペランドの一部また蝶全部のエレメントのアドレ
スが他方の命令のオペランドのアドレス領域に含まれ゛
ていることが起こシ得る。ヒれは、第２図の表の例で云
えば、ランクが変わった場合にその可能性が生じる。

たとえば、先行命令”Ｔ’　ＦｉＶ　Ｌ　＝８　’＊　
Ｖ　Ｒｔ　”００００１０００とし、後続命令テＦｉ　
Ｖ　Ｌ　”　４　＊　Ｖ　Ｒｍ”００００１１００とす
ると、ＶＲ，とＶ　Ｒｓとの先頭エレメント・アドレス
嬬異なっていて亀、ＶＲ，の８ケのエレメ、ントのアド
レス００００１０００〜００００１１１１にはＳＶＲｍ
の４ケのエレメントのアドレスｏｏｏ。

１１００〜００００１１１１が含まれ、実際にはオペラ
ンドのコンフリクトが生じていることになる。、このた
め、従来はｖＬが変更されたときに限って、先行命令の
終了まで後続命令の実行を禁止する処置をとっていた。

しかし、これで鉱、前後の命令のオペランド・アドレス
が全く相違してコンフリクトがない場合にも、ｖＬが変
化したというだけで、並列処理をすることができないと
いう問題があった。

本発明拡、連続する命令間でオペランドのニレメン）ａ
ＶＬが変更された際、無条件に並列処理を禁止すること
をせず、前後の命令の各オペランド・アドレスの上位ビ
ットを比較して、その結果に応じて後続命令に対する並
列処理への起動を制御するようにし、上述した問題点の
幣決を図った亀のである。

そのため、本発明は、ベクトル・データを処理する並列
動作可能な複数の演算処理部と複数のデータ・エレメン
トからなるベクトル・データを保持するベクトル・レジ
スタとを備えたベクトル命令処理装置において、先行命
令のベクトル・レジスタ・アドレスおよび後続命令のベ
クトル・レジスターアドレスを比較して、一致したとき
にコンフリクトしたことを示す信号を出力する比較回路
と、前記比較回路におけるベクトル・レジスタ・アドレ
゛ス“の比較ビット桁を、データ・エレメント数の変更
指示に基づいて一定の上位桁に制擢する回路と、からな
ると・とを特徴とするコンフリクト・チェック回路を提
供するものである。

本発明はまた、上記したベクトル・レジスタ・アドレス
の比較ビット桁を上位桁に制限する回路が、現在のデー
タ・エレメント数と変更指示されたデータ・エレメント
数・とのいずれか大きい方の値に基づいて比較ビット桁
を制限することを特徴とするコンフリクト・チェック回
路を提供するものである。

本発明は更にまた、ベクトル・データを処理する並列動
作、可能な複数の演算処理部と複数のデータ・エレメン
トからなるベクトル・データを保持するベクトル・レジ
スタとを備えたベクトル命令処理装置にｉいて、先行命
令のベクトル・レジスタ・アドレスおよび後続命令のベ
クトル・レジスタ・アドレスを比較して、一致したとき
くコンフリクトしたことを示す信号を出力する比較回路
と、前記比較回路におけるベクトル・レジスタ・アドレ
スの比較ビット桁を、現在のデータ・エレメント数と変
更指示されたデータ・エレメント数とのいずれか大きい
方の値に基づいて一定の上位桁に制限する回路と、デー
タ・エレメント数の変更の方向が小から大へかまたは矢
から小へかを検出する回路と、′先行命令のベクトル・
レジスタ・アト゛レスに対する後続命令のベクトル・レ
ジスタ・アドレスのエレメント距離を検出する回路と、
からなることを特徴とするコンフリクト・チェック回路
を提供する亀のである。

以下に、本発明を実施例にしたがって説明する。

第５図は、本発明にしたがって構成されたコンフリクト
・チェック回路の１実施例を示す。この回路は、第２図
に示したランク付けの表に基づいて構成されている。こ
の表ではｖＬの値が３２以下に制限されているため、ア
ドレスの上位３ビツトが異なるならばコンフリクトは起
こらず、他方上位３ビツトが一致しているならばコンフ
リクトが舊きている可能性があるというととがコンフリ
クトの検出原理とされている。

第５図において、１は８ビツトの一致回路であシ、２は
１０個のＯＲゲートからな′るＯＲ回路、３は８個の排
他的ＮＯＲゲートからなる排他的Ｎ。

８回路、４はＡＮＤ回路でめる〇−一致回路は先行命令
ｆ）ＶＬ　（ＯＬＤ　　ＭＬ）と後続命令（ＤＶＬ（Ｎ
ＥＷ　　ＶＬ）とを比較し、不一致のときに″″１′ｂ 回′路４とは、先行命令のベクトル・レジスタ・アドレ
スＸ・〜ｘ７と、後続命令のベクトル・レジスタ・アド
レス１〜にとを比較して、一致したときに＠１”を出力
する一致回路である。ＯＲ回路２は、排他的ＮＯＲ回路
３に入力される２組のアト−レスのうち下位５桁のＸｓ
　−ｘ、、Ｙ３〜Ｙ１を、一致囲路１の不一致出力が＠
１”のとき比較の対象から外すため、下位５桁に対応す
る排他７的ＮＯＲ回路の全入力を強制的＠１ｍにす−る
ように作用する。

したがって、第５図に示すコンフリクト・・チェック回
路は、ＯＬＤ　　ｖＬとＮＥＷ　　ＶＬとが一致してい
るとき、すなわち前、後の命令でＭＬ値に変更がないと
きには、第２図に示されたアドレスの全アドレス・ピッ
・トについて比較を行ない、結果的にはそれぞれのラン
クによシ異なるビット長さのアドレス部分同士の比較結
果を出力する。他方、−０ＬＤ　　ＶＬ、とＮＥＷ　　
ｖＬとが不一致、のときには、排他的ＮＯＲ回路３にお
ける下位５桁の比較機能は不能にされるから、ランクに
無関係に上位３ビツトのアドレス部分同士、すなわち為
〜ＸｓとＹｏ〜−との比較結果を出力するＯ前者は従来
□　技術にしたがう動作機能であって、後者が本発明に
基づいて新らしく付加された動作機能に係るものである
。

第６図は、コンフリクト・チェック回路の他の実施例を
示す。第５図の実施例回路の場合には、前後の命令間で
ＶＬが変化したときに、どのランクであっても上位３ビ
ツトしか見ないので、コンフリクト出力信号を生じた中
にも、本来コンフリクトしていない、たとえば下位５ビ
ツトにおいて全く重複していない場合が含まれている可
能性が残る。そこで、０ＬＤＶＬのランクとＮＥＷＶＬ
のランクとを比較して、高い方のランクに対応するアド
レス・ビット長（第２図参照）に合わせて両命令のアド
レス比較を行かい、コンフリクト・チェックすれば、更
に改善を図ることができる。第６図はそのための回路機
能をそなえたコンフリクト・チェック回路を示しておシ
、第５図の回路を部分的に変更した形で構成したもので
ある。

第６図において、第５図と共通の回路要素に対しては同
一の参照番号が用いられている。第６図に４Ｉ有の要素
を説明すると、５は６ビツトのＯＬＤ　　ＶＬから００
０００１を減算する一１回路、６拡同１１に６ビツ）Ｏ
ＮＥＷ　　ＶＬがら０００００１を減算する一１回路で
４り、７および８はそれぞれＯＲ回路である。

一１回路５，６は、第２図に示すランクとＶＬ値との対
応表を使用したとき、６ビツトの久方ＶＬ値から０００
００１を減算して下位６ビツトを出力するととＫよって
、上位から見て最初に＠１”が現われたビット位置がラ
ンクを表わすようなランク信号の発生回路として働く。

　　、 ＯＲ回路７は、５個の２人力ＯＲゲートからなシ、ＯＬ
Ｄ　　ＶＬｔたｔｆＮＥＷ　　ＶＬ（Ｄいずれが高い方
のランクを表わす信号をつくる。各ＯＲゲートは、−１
回路５，６がらの５ビツト出方の各ビット線を、上位桁
が図の上方にあるようＫして同一桁同士を受は入れる。

したがって、０ＬＤｖＬ″またはＮＥＷ　　ＶＬのいず
れが大きいＶＬ値をもつ方の一１回路出方が、ＯＲ回路
７において最上方のＯＲゲートを支配して、ＯＲ回路８
に？ンク５乃至１の出力信号を与える。

ＯＲ回路８は、２人力ＯＲゲート、３人力ＯＲゲート、
４人力ＯＲゲート、５人力ＯＲゲートで構成され、ＯＲ
回路７からの最大ランク信号に応じて排他的ＮＯＲ回路
３の不能にすべき下位ゲートの数を制御するデコーダの
働きをもっている。

たとえば、ＯＲ回路７からのランク５信号が最大のとき
には、排他的ＮＯＲ回路３の下位５ビツトの全ゲート入
力が強制的に＠１”となって比較不能化され、第５図の
回路機能と同一と麦って、アドレスの上位３ピツ）Ｌ〜
Ｘｔ、Ｙａ〜−の比較のみが行なわれる。またランク３
信号が最大のときには、下位３個の排他的ＮＯＲゲート
が比較不能となって、アドレスの上位５桁Ｘｓ　＝Ｘａ
　、　Ｙｅ〜Ｙ４の比較のみが行なわれる。

このようにして、ＯＬＤ　　ＶＬまたはＮＥＷＶＬのい
ずれかランクの高い方に合わせて、コンフリクトを検出
す名ためのビット数を費えることができる。

以上、第５図および第６図に示したコンフリクト・チェ
ック回路を用いることによって、前後の命令でＶＬ値が
変化したときのコンフリクト検出精度を向上させ並列処
理の機会を増やすことができる。

第７図は、上述したコンフリクト・チェック回路を用い
た命令制御装置のブロック回路図である。

第７図において、９は命令デコーダ、１０は命令発信制
御部、１１　、１２は命令情報保持部でレジスタからな
シ、並列処理される命令の多重度に応じた個数だけ設け
られて、命令コード、ＶＲＩ、Ｖ　Ｒｓ。

Ｖ　Ｒｓなどが格納される。図では、簡単化のため２個
だけが示されている。１３は現在のオペランドのＶＬを
保持するレジスタ、１４　、１５は本発明によるコンフ
リクト・チェック回路、１６はＯＲゲートである。

コンフリクト・チェック回路は、１つの命令情報保持部
にある先行命令のオペランドのベクトル・レジスタ・ア
ドレスＶ　Ｒ１、Ｖ　Ｒ諺、Ｖ　ＲｓＫ対して後続、命
令のオペランドのベクトル・レジスタ・アドレスＶ　Ｒ
１、Ｖ　＆、Ｖ　Ｒｓをそれぞれ比較するために、３×
３の９個必要とされ、その９個の組が命令情報保持部ご
とに用意される。図では、簡単化のために各命令情報保
持部に対して１個のコンフリクト・チェック回路だけが
示されている。

ＶＬレジスタ１３は先行命令のＶＬ値（ＯＬＤＭＬ）を
保持し、後続命令においてＶＬ値が変更されたとき、そ
の値（ＮＥＷ　　ＭＬ）とと４にコ、ンフリクト・チェ
ック回路１４　、１５に供給する。コンフリクト・チェ
ック回路１４．または１５が、第４図または第６図の回
路について説明したように１、先行命令および後続命令
のオペランドのレジスタ・ア゛ドレスを比較し、コンフ
リクトを検出したとき、コンフリクト信号を出力し、Ｏ
Ｒゲート１６を経て命令発信制御部ｌＯに命令発信禁止
信号を送る。

その結果、命令発信制御部１０は、その後続命令をｉ列
処理で実行するための命令発信を禁止し、ベクトル命令
処理装置に対する起動信号を発生しない０ 第５図および第６図に示した実施例回路では、ベクトル
・レングス（エレメント数）ｖＬの変更があり、かつレ
ジスタ・コンフ・リフト信号が生じた場合に、なおその
中に本来前後の命令間でリンク可能な場合が含まれてい
る。

その１つの場合は、エレメント数が小がら大に変更され
、かつ先行命令の書き込みレジスタｖＲ１と後続命令の
読み出しレジスタＶ　＆’ｔたはＶ　Ｒｓとがコンフリ
クトしたときである。以下にそのような命令シーケンス
の例を示す。

ＬＯＡＤ　：　ＭＬ４−０４ ＶＡＤＤ：０８ｍ−（１０］＋（１４）ＬＯＡＤ　：　
ＶＬ←ＩＯ ＶＭＬＴ：２０４−（００）Ｘ［３０）（アドレスは１
６道表示） 第８図に、上記命令の奥行タイミング・チャートの１例
を示す。ＶＬａ先行命令ＶＡＤＤのとき　　−４であり
、それが後続命令ＶＭＬＴ′では１０に変更される。ま
た先行命令ＶＡＤＤの書き込みレジスタＶＲ１のアドレ
ス０８乃至ＯＢは、後続命令ＶＭＬＴの読み出しレジス
タＶ　Ｒｓのアドレス領域００乃至ＯＦの中間領域の一
部に含まれている。第６図の実施例回路では、ＯＬＤ　
　ＶＬ＝４とＮＥＷＶ　Ｌ　＝　ｉｏのうち大きい方の
１０す、なわち１０進表示で１６に対応するランク４に
依存して、両ベクトル・レジスタ・アドレス（すなわち
先頭エレメント・アドレス同士）の上位４ビツトのみの
比較が行なわれる。しかし、両先頭エレメントのアドレ
スの上位４ビツトは００００（１６進表示の０）である
から、両者一致して、コンフリクト信号が出力される。

ところが、実際上は第８図から明らかなように、後続命
令ＶＭＬＴは、先行命令ＶＡＤＤの７どのタイミングで
並列処理に加わってもレジスタ・コンフリクトを生じる
ことはなく、このよう力場合、少なくともＶＡＤＤのＶ
　Ｒ１先頭エレメント０８の書き込みが完了した直後に
奥行に入るように命令発信がなされればリンク可能であ
る０他の１つの場合は、エレメント数が大から小に変更
されたときのある条件に骸当するものである。

以下にその具体例を示す。

ＬＯＡＤ　：　ＶＬ＋１０ ＶＡＤＤ：ＯＯ←［：１０］＋［２０］ＬＯＡ’Ｄ　：
　ＶＬ＋−０４ ＶＭＬＴ：３０＋−（０４）Ｘ（０８）（アドレスは１
６進表示） 第９図はその命令実行タイミング・チャートの１例を示
す。ＶＬは１０から４に変更され、先行命令ＶＡＤＤの
書き込みレジスタＶ　Ｒ１のアドレス０４乃至０７の領
域が後続命令ＶＭＬＴの読み出しレジスタＶ　Ｒｓの領
域０４乃至０７となシ、オた、同じく先行命令Ｖ　Ａ　
Ｄ　Ｄ　（７）　Ｖ　Ｒｓ７１’　Ｌ／　ス６８乃至Ｏ
Ｂ領領域後続命令ＶＭＬＴの読み出しレジスタＶ　ｕｓ
のアドレス領域０８乃至ＯＢと一致している。したがっ
て、ＶＭＬＴの実行は、少なくとも第９図のように、ｖ
ＡＤＤのＶ　Ｒ１エレメント０８に書き込みが完了した
後に、そこからＶＭ・Ｌ、　Ｔ　ＯＶ　Ｒ。

エレメント０８として読み出しが開始されｂようにする
必要がある。そのため、後続命令の発信タイミングを、
先行蚕令中に含まれる同一エレメントへの書き込み後に
設定できる手段が設°けられなければならない。

第１０人図および第１０Ｂ図に、上述した点に改良を有
する本発明のコンフリクト・チェック回路の実施例を示
す。以下に、図について説明する。第１０Ａ図は、コン
フリクト・チェック回路におけるＶＬの変化方向を検出
するための回路部分を示し、第１０Ｂ図は同じコンフリ
クト・チェック回路のコンフリクト検出回路部分および
アドレスＸおよびアドレスＹ間の距離２を計算するため
の回路部分を示す０両図中、第６図および第６図の回路
要素２．３，４，５．６と対応する要素には、同一の参
照番号を付してあり、その説明は省略する。

第１０Ａ図において、１７　、１８はインバータ、１９
゜加、は大小判別を行なうための複数のＡＮＤゲートか
らなる論理回路、２１　、２２はＯＲゲートである。

また、要［１７、１９、！’１を含むＶＬ［小→大〕検
出回路と、要素ｉｓ　、　２０　、２２を含むＭＬ、［
大→小〕検出回路とは、全く同一である。

論理回路１９は、ｖＬが小から大に変更されたとき、変
更後のＮＥＷ　　ＶＬが大きく、かつランクが５乃至１
であることを示すよう、対応するランクのいずれかのＡ
ＮＤゲートから＠１＃を出力する。

論理回路加は、それと対称的に、ＶＬが大から小に変更
されたとき、変更前のＯＩ、Ｄ　　ＶＬが太きくかつそ
のランクが５乃至１であることを示すよう、対応するラ
ンクのいずれかのＡＮＤゲートから″１”を出力する。

ＯＲグー）２１．２２は、それぞれ上記のＡＮＤゲート
の１１１出方を受けて、ＶＬが小から大、大から小へ変
ったことを示す信号を出力する。論理回路１９　、２０
からのランク信号は、それぞれ第１０Ｂ図の回路部分に
供給される（（Ｄ　。

０）。

第１０Ｂ図において、詔はＯＲ回路であり、ＯＬＤ　　
ＶＬとＮＥＷ　　ＶＩ、の各ランク信号を受けて、第６
図の実施例におけるｏＲ＠路８と同様に、排他・的ＮＯ
Ｒ回路３の下位桁入力のいくっかを強制的に＠１′にす
るように働く。とこで入力Ｘ・乃至にはＶＬ変更前の書
き込みオペランドを指すベクトル・レジスタＶ　Ｒｓの
アドレス、１乃至にはＭＬ変更後の命令の読み出しオペ
ランドの１つを指すベクトル・レジスタＶ　＆またはＶ
　Ｒｓのアドレスである。スはＮＯＲ回路、筋はＡＮＤ
回路であシ、先行命令のｖＲ１アドレス、すなわちＸ・
乃至Ｘｔで与えられるアドレスに対する後続命令のＶ　
ＲｍｆたけＶＲ，のアドレス、すなわちＹｏ乃至にで与
えられるアドレスの相対アドレスＺｏ乃至Ｚ、を発生す
る機能をもっている。

第９図に示すようなリンクを可能にするために社、後続
命令のベクトル・レジスターアドレスη乃至Ｙ１が、先
行命令のベクトル・レジスタ・アドレスＸｓ乃至Ｘ！か
らはじまる何番目のエレメントのアドレスに等しいか、
すなわちエレメント間距離を見なければならない。とれ
を求めるために：け、１乃至頂から為乃至Ｘ７を引き算
すればよいが、先行命令にかけるＶＬのランクに応じて
、ｙｏ乃至気の上位置ビットかを＠０１にしても目的に
合った同勢の結果が得られる。上述したｕ、２５の回路
は、そのような動作を行なう。

第１１図は、第１０ＡｖＡおよび第１０Ｂ図に示すコン
フリクト・チェック回路を用いて構成した命令制御装置
のブロック回路図である。ヒの図の命令制御装置は、第
７図に示した命令制御装置と基本的機能において共通し
ているので、対応する同−回　□路要素には同一の参照
番号が付されている。第７図中の要素と実質的に異なる
要素および第１１図に特有の要素として、届、２７は第
１０Ａ図および第１０ＢＩＩＫ示されたコンフリクト・
チェック回路であシ、先行命令に対する命令情報保持部
ムからの書き込みベクトル・レジスタ・アドレスＶＲｓ
（Ｘ＠〜Ｘｒ）を一方の入力としてそれぞれ受は入れ、
また他方の入力として回路％は後続命令のＶ　Ｒｓ　（
Ｙｅ〜Ｙ？）を、また回路ｄは同じ後続命令のＶ　Ｒｓ
　（Ｙｏ〜Ｙｙ）を受は入れる。

フンフリク゛ト・チェック回路部、２７は、コンフリク
ト信号、ｖＬ〔小→大〕信号、ＶＬ（大→小〕信号、エ
レメント間距離信号２−乃至に信号をそれぞれ出力する
。最初の３つの信号は命令発信制御部３１に加えられ、
最後の１つの信号社選択回路詔に加えられる。選択回路
あは、コンフリクト拳チェック回路訪、２７からの相対
アドレス２・乃至２！同士を比較し、大きい方の２０乃
至２！を比験器２９に送出する。園はカウンタである。

命令発信制御部３１拡、先行命令の臀き込みベクトル０
レジスタＶＲボ書き込みを行なうたびにカウンタ（資）
を歩道させ、カウンタ（資）に現在処理実行中のエレメ
、ントが先頭エレメントから数えて何番目になるかをカ
ウントによって配量する。

比較器鵡は、選択回路艶からのＸ、Ｙ間のニレメイト間
距離信号為乃至ＺＶとカウンタ（資）からの出力とを比
較し、一致した時点で命令発信制御部３１に発信可能信
号を送シ、後続命令の起動信号を発生させる。

第９図の例の場合、後続命令ＶＭＬＴのＶ　＆よ抄もｖ
Ｒｓのアドレスの方、２５ｆ大きいから、第１１図の；
ンフリクト・チェック回路ｎからの２・乃至ｚ７出力が
選択回路詔によって選択され、比較器四に加えられる。

このとき、ｚｏ乃至ＺＴハ、ｏｏｏｏｉｏｏ。

を表示している。カウンタ３ｏは、■ＡＤＤのエレメン
ト処理が０から８ステップ進んだところでカウント値０
”０００１　、Ｑ　００を表示し、比較器四は一致出力
すなわち発信可能信号を生じて、命令発信制御部３１は
、ＶＭＬＴの処理を起動する。

コンフリクト・チェック回路からのコンフリクト信号、
ＶＬ［小→大〕信号、ＶＬ、Ｃ大→小〕信号は、命令発
信制御部３１において、第８図および第９図に示したリ
ンクの制御を行なうために用いられる。

第１１図の命令制御装置において、命令情報保持部は２
個示されているが、並列処理のｊ！Ｐ＊に応じて任意数
だけ設けられる。また、コンフリクト・チェック回路、
選択回路等も、わかり易くするため一部だけが示されて
いる。

以上　詳述したように、本発明によシベクトル命令の処
理効率は著るしく向上し、痺算の高速化を図ることがで
きる。

【図面の簡単な説明】

第１図は一般的なベクトル命令処理装置の概略構成を示
す図、第２図はＭＬとランクおよびアドレス指定規約の
例を示す説明図、第３図は加算命令の処理過程の説明図
、第４図（ａ）　、（ｂ）は連続する命令の並列処理の
説明図、第５図は本発明によるコンフリクト・チェック
回路の１実施例を示す図、第６図は他の実施例を示す図
、８７図は本発明の；ンフリクト・チェック回路を用い
た命令制御装置のブロック回路図、第８図および第９図
はＶＬが変更されたときの連続する命令のリンクの説明
図、第１０Ａ図および第１０Ｂ図はＶＬ変更時のリンク
制御を可能圧する本発明のコシ乙すクト拳チェック回路
の実施例を示す図、第１１図は第１０Ａ図および第１０
Ｂ図に示したコンフリクト・チェック回路を用いた命令
制御装置のブロック回路図である。 一図中、 １ｔｉＶＬの変更を検出する一致回路、２はアドレスの
下位ビット比較を不能化するためのＯＲ回路、３紘アド
レス比較のための排他的ＮＯＲ回路、４、鉱アドレス全
ビットの一致をとるＡＮＤ回路、５゜ａａＶＬをランク
信号に変換する一１回路、７扛最大ランクを検出するＯ
Ｒ回路、８はランク信号によシネ能化すべき比較ビット
を決定するＯＲ回路、を表わす。 特許出願人　　富士通株式会社 代理人弁理士　　森　１）　寛 千１回 千２図 子４図 才δ図 牙９図 ＶＲｔ→ｓｏ　　　　ａｓ 矛１０Ａ図

Claims (3)

【特許請求の範囲】
1. （１）ベクトル・データを処理する並列動作可能な複数
   の演算処理部と複数のデーターエレメントからなるベク
   トル・データを保持するベクトル−レジスタとを備えた
   ベクトル命令処理装置において、先行命令のベクトル・
   レジスタ・アドレスおよび後続命令のベクトル・レジス
   タ・アドレスを比較して、一致したときにコンフリクト
   したことを示す信号を出力する比較回路と、前記比較回
   路におけるベクトル・レジスタ・アドレスの比較ビイト
   桁を、データ・エレメント数の変更指示に基づいて一定
   の上位桁に制限する回路と、からなることを特徴とする
   コンフリクト・チェック回路。
2. （２）前記第１項記載のベクトル・レジスタ・アドレス
   の比較ビット桁を上位桁に制限する回路が、現在のデー
   タ・エレメント数と変更指示されたデータ・エレメント
   数とのいずれか大きい方の値に基づいて比較ビット桁を
   制限することを特徴とするコンフリクト・チェック回路
   。
3. （３）ベクトル・データを処理する並列動作可能な複数
   の演算処理部と複数のデータ・エレメントからなるベク
   トル・データを保持するベクトル・レジスタとを備えた
   ベクトル命令処理装置において、先行命令のベクトル・
   レジスタ・アドレスおよび後続命令のベクトル・レジス
   タ・アドレスを比較して、一致１７たときにコンフリク
   トしたことを示す信号を出力する比較回路と、前記比較
   回路におけるベクトル・レジスタ・アドレスの比較ビッ
   ト桁を、現在のデータ・エレメント数と変更指示された
   データ・エレメント数とのいずれか大きい方の値に基づ
   いて−“定の上位桁に制限する回路と、データ・エレメ
   、ント数の変更の方向が小から大へかまたは大から小へ
   かを検出する回路と、先行命令のベクトル・レジスタ・
   アドレ゛スに対する後続命令のベクトル・レジスタ命ア
   ドレスのエレメント距離を検出する回路と、からなるこ
   とを特徴とするコンフリクト・チェック回路。