JP3003292B2 - データ・アライン装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
外部メモリのアクセスに際し、データ・アライン（Ａｌ
ｉｇｎｅ：整列）されていないデータ・バスのビット幅
に足りないデータを転送する際に、外部メモリに割り当
てられたアドレスとデータのビット幅に従い、マイクロ
プロセッサのデータ端子を制御するマイクロプロセッサ
のデータ・アライン装置に関する。

【０００２】

【従来の技術】マイクロプロセッサを用いた情報処理シ
ステムでは、マイクロプロセッサと命令コードやオペラ
ンド・データを格納する外部メモリの間でデータ転送す
るデータ・バスのビット幅が、処理性能に対して影響を
与える。現在では高性能マイクロプロセッサの大半は、
３２ビット幅のデータ・バスを有する。

【０００３】一方で、プログラム処理においては必ずし
もデータ・バス幅と同一幅のデータを処理するわけでは
ない。ＡＳＣＩＩ文字は８ビットで表現されるし、ＪＩ
Ｓ漢字文字は１６ビットで表現される。また、数値を扱
う場合においても８ビットや１６ビットでも十分である
ことが多い。したがって、プログラム処理においては８
／１６／３２ビット幅のデータが混在して存在すること
が普通である。このため、外部メモリ装置にあっても８
／１６／３２ビットのオペランドが混在している。

【０００４】もちろん浮動小数点数のように、３２ビッ
トで表現できず、６４ビットあるいはそれ以上のビット
幅を必要とする場合もあるが、ここでは言及しない。

【０００５】マイクロプロセッサは外部メモリ装置に格
納されているオペランドをアクセスする場合に、そのオ
ペランドが格納されているアドレスをアドレス・バスを
介して通知する。

【０００６】外部メモリは、最小ビット幅のデータ、す
なわちここでは８ビット幅のデータ（バイト・データ）
のアクセスが可能なように、８ビット単位の構成を取
る。

【０００７】図４に３２ビット幅のデータ・バスＤ０−
Ｄ３１を持ち、外部メモリ４０２（図中ＭＥＭと記す）
に接続されるマイクロプロセッサ（図中ＣＰＵと記す）
の構成を示す。外部メモリ４０２は、８ビット単位のメ
モリ・バンクＭ０〜Ｍ３ ４１０〜４１３で構成され
る。メモリ・バンクＭ０ ４１０はデータ・バスＤ０−
Ｄ７、Ｍ１ ４１１はデータ・バスＤ８−Ｄ１５、Ｍ２
４１２はデータ・バスＤ１６−Ｄ２３、Ｍ３ ４１３
はデータ・バスＤ２４−Ｄ３１のそれぞれ８ビットに対
応する。各メモリ・バンクはマイクロプロセッサ４０１
から共通の３０ビット幅のアドレスＡ３１−Ａ２を通知
される。同時に各メモリ・バンクには各メモリ・バンク
の有効性を示すためのイネーブル信号、Ｍ０４１０には
ＢＥ０（−）、Ｍ１ ４１１にはＢＥ１（−）、Ｍ２
４１２にはＢＥ２（−）、Ｍ３ ４１３にはＢＥ３
（−）がマイクロプロセッサ４０１より通知される。イ
ネーブル信号がアクティブであるメモリ・バンクに対
し、アドレス・バスで指定されるアドレスに対してアク
セスが行われることになる。

【０００８】イネーブル信号ＢＥ０（−）〜ＢＥ３
（−）を用いることで、マイクロプロセッサ４０１が内
部的に発生する３２ビット幅のアドレス（以下内部アド
レスと呼ぶ）のうち、最下位の２ビットを通知すること
が不要なばかりでなく、データ・バス幅（３２ビット）
に満たない８／１６ビット・データのアクセスを行え
る。ここで、“（−）”は信号が負論理であることを示
す。

【０００９】図８に内部アドレス、およびデータ・タイ
プにしたがってアクセスされるメモリ・バンクとデータ
・バス端子の関係を示す。

【００１０】さらに、マイクロプロセッサ４０１と外部
メモリ４０２の間には、メモリ制御装置４０３（図中Ｍ
ＣＯＮと記す）が配置される。

【００１１】マイクロプロセッサ４０１からメモリ制御
装置４０３に対しては、バス・サイクルの種類（たとえ
ばメモリ空間に対するものか、Ｉ／Ｏ空間に対するもの
か）を示すステータス信号ＳＴ０−ＳＴ２、バス・サイ
クルの開始を示すタイミング信号ＢＣＹＳＴ（−）、バ
ス・サイクルで行われるデータ転送の方向（リード／ラ
イト）示すステータス信号Ｒ／Ｗ（−）が接続される。
これらのステータス信号、およびタイミング信号によ
り、外部メモリに対するリード・タイミング信号ＲＤ、
およびライト・タイミング信号ＷＲを生成する。

【００１２】同時に、外部メモリ４０２のアクセスに必
要なアクセス・タイムを保証するために、レディ信号Ｒ
ＥＡＤＹ（−）を発生しマイクロプロセッサ４０１に通
知する。レディ信号ＲＥＡＤＹ（−）がインアクティブ
の期間、マイクロプロセッサ４０１によって起動されて
いるバス・サイクルは、終了せずに現在の状態を保留す
る。

【００１３】マイクロプロセッサ４０１内部で外部メモ
リ４０２とのデータ転送に関するインタフェースを司ど
る機能単位をバス・インタフェース・ユニットと呼ぶ。

【００１４】次に８／１６／３２ビットの各オペランド
に対する、マイクロプロセッサ４０１の外部メモリ４０
２へのアクセス動作について述べる。 （１）８ビット・オペランド：内部アドレスの値によっ
て、データ・バスの使用が８ビット単位に異なる。マイ
クロプロセッサ４０１からバス・サイクルが発行される
際、内部アドレスの最下位２ビットが００ｂならばＤ０
−Ｄ７を使用するようにＢＥ０（−）信号を、０１ｂな
らばＤ８−Ｄ１５を使用するようにＢＥ１（−）信号
を、１０ｂならばＤ１６−Ｄ２３を使用するようにＢＥ
２（−）信号を、１１ｂならばＤ２４−Ｄ３１を使用す
るよようにＢＥ３（−）信号が、それぞれアクティブに
される。 （２）１６ビット・オペランド：内部アドレスの値によ
って、データ・バスの使用が１６ビット単位に異なる。
マイクロプロセッサ４０１では、１６ビット・データは
内部アドレスの最下位１ビットが０ｂであるアドレスに
配置するように制限される。マイクロプロセッサ４０１
からバス・サイクルが発行される際、内部アドレスの最
下位２ビットが０Ｘｂ（“Ｘ”はＤｏｎ’ｔ Ｃａｄｅ
であるビットであることを意味する）ならばＤ０−Ｄ１
５を使用するようにＢＥ０（−）信号およびＢＥ１
（−）信号を、１ＸｂならばＤ１６−Ｄ３１を使用する
ようにＢＥ２（−）信号およびＢＥ３（−）信号が、そ
れぞれアクティブにされる。 （３）３２ビット・オペランド・マイクロプロセッサ４
０１では、３２ビット・データは内部アドレスの最下位
２ビットが００ｂであるアドレスに配置するように制限
される。マイクロプロセッサ４０からバス・サイクルが
発行される際、Ｄ０−Ｄ３１を使用するようにＢＥ０
（−）〜ＢＥ３（−）信号のすべてが同時にアクティブ
される。

【００１５】マイクロプロセッサ４０１では、１６ビッ
トおよび３２ビット・オペランドのメモリ配置に制限を
設けることで、１回のオペランド・アクセスは１回のバ
ス・サイクルで完結できる。

【００１６】図面では省略しているが、マイクロプロセ
ッサ４０１はオペランド・データを格納するための汎用
レジスタを持つ。外部メモリ４０２と汎用レジスタの間
でデータ転送を行うために、マイクロプロセッサ４０１
にはＬＯＡＤ命令とＳＴＯＲＥ命令が用意されている。
ＬＯＡＤ命令はバス・サイクルを起動し、外部メモリか
ら汎用レジスタにオペランドを転送する。

【００１７】ＳＴＯＲＥ命令はバス・サイクルを起動
し、汎用レジスタから外部メモリ４０１にオペランドを
転送する。

【００１８】また、算術／論理／シフト等の演算命令
は、汎用レジスタ内に格納されているデータを演算対象
とし、演算結果は汎用レジスタに戻される。

【００１９】汎用レジスタは、外部メモリ４０２から転
送された８／１６／３２ビット・データを格納するが、
いずれのタイプのデータを格納する場合でも、ＬＳＢ
（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最小
有意ビット）の位置は、次の理由で共通的にビット０し
ている。

【００２０】汎用レジスタの内容は、図面で省略されて
いる二進算術論理演算装置ＡＬＵ、シフタ等の演算装置
に内部データ・バスを介して転送され、必要な演算が行
われる。この時、各データ・タイプを持つデータどうし
のＬＳＢ位置が揃っていないと、正しく演算できないか
らである。

【００２１】例えば内部アドレスの最下位２ビットが０
１ｂなるアドレスに配置された８ビット・データαはデ
ータ・バスからそのままマイクロプロセッサ４０１に取
り込むと、ＸＸαＸ（ここでＸはＤｏｎ’ｔ Ｃａｒｅ
な８ビット・データであることを意味する）となり、α
のＬＳＢは３２ビット・データとして扱う場合にビット
８に位置してしまう。

【００２２】同様に内部アドレス１Ｘｂなるアドレスに
配置された１６ビット・データβγはβγＸＸとなり、
ＬＳＢはビット１６に位置してしまう。

【００２３】以上のＬＳＢ位置の不一致を避けるため
に、演算命令の実行に先立ちそれぞれのデータは、ＸＸ
Ｘα、およびＸＸβγの形式に変換しておく必要があ
る。

【００２４】演算命令は実行されるタイミングが不定な
ため、ＬＯＡＤ命令の実行時に上述のＬＳＢ位置変換を
行う必要がある。

【００２５】マイクロプロセッサ４０１において、汎用
レジスタ、二進算術論理演算装置、シフタ等を含み、命
令の実行処理を行う機能単位を実行ユニットと呼ぶ。

【００２６】一方、一度マイクロプロセッサ４０１に取
り込まれたメモリ・オペランドを、格納すべき内部アド
レスに拘わらず常にＬＳＢの位置を揃えておくと、外部
メモリ４０２に書き込みを行う場合に常にＬＳＢの位置
はビット０に揃ってしまう。ＳＴＯＲＥ命令の実行時に
内部アドレス、およびデータ・タイプに従ってＬＳＢ位
置の逆変換が必要である。

【００２７】これらのマイクロプロセッサ４０１と外部
メモリ４０２間のデータ転送の際に、内部アドレス、お
よびデータ・タイプに従ってＬＳＢ位置の変換する機能
を、データ・アライン機能と呼ぶ。

【００２８】

【発明が解決しようとする課題】従来、マイクロプロセ
ッサにおけるデータ・アライン機能は、バス・インタフ
ェース・ユニットが担当しており、専用のハードウェア
を用いている。専用ハードウェアを必要とする理由は、
１）変換に要する時間を最小限にするため、２）バス・
インタフェース・ユニットと実行ユニットが互いに独立
して動作させるため、である。

【００２９】従来データ・アラインに関しては、米国特
許第４，６２４，６６０号明細書に示されるように、Ｃ
ＰＵと記憶装置の間に配置され、アドレス・バスとデー
タ・バスの作業を調整するバス・コントローラの責任で
あるとしている。上記特許明細書のＦｉｇ．１におい
て、中央処理装置１２と記憶装置２０の間は、データ・
バスを制御するデータ・バス・インタフェース１８、ア
ドレス・バスを制御するアドレス・バス・インタフェー
ス１６によってインタフェースされる。データ・バス・
インタフェース１８によってミスアライン（ｍｉｓａｌ
ｉｇｎｍｅｎｔ）が修正された上で、中央処理装置１２
との間で内部データバスＩＤＢ０−ＩＤＢ３１とのアラ
インされたデータの転送を行う。Ｆｉｇ．１３，１５，
１９，２０に８ビット単位に記載されているデータ・バ
ス・インタフェース１８から分るように、外部データ・
バスＤ０−Ｄ３１は、８ビット単位づつ（Ｄ０−Ｄ７，
Ｄ８−Ｄ１５，Ｄ１６−Ｄ２３，Ｄ２４−Ｄ３１）内部
データ・バスＩＤＢ０−ＩＤＢ３１のうち任意の８ビッ
ト（ＩＤＢ０−ＩＤＢ７，ＩＤＢ８−ＩＤＢ１５，ＩＤ
Ｂ１６−ＩＤＢ２３，ＩＤＢ２４−Ｄ３１）に接続する
ような機構が必要である。具体的にはＦｉｇ．２１にあ
るように、外部データ・バスの１ビットあたり内部デー
タ・バスの４ビットを選択的に接続する双方向のマルチ
プレクサを用いている。バス・コントローラ１４は、
１）アドレス・バス・インタフェース１６、ならびにデ
ータ・バス・インタフェース１８に対する制御、２）ア
ラインされたデータ転送であるかの判定、３）必要なバ
ス・サイクルの起動、４）記憶装置２０に対する制御信
号の発行を行う。

【００３０】以上のように、データ・アライン機能を実
現するために、外部データ・バスと内部データ・バスの
間に８ビットづつ交換する専用のハードウェアが必要で
あることを示唆している。

【００３１】このような専用ハードウェアは、次の欠点
を持つ。 （１）データ・アライン機能だけのための論理回路を必
要とし、デバイス規模の増大を招く。 （２）半導体集積回路に実現する場合、信号線の相互交
換は配線領域の増大を招き、デバイス上の有効トランジ
スタ数の使用効率を下げる。 （３）内部データ・バスと外部データ・バスの間に回路
が挿入されることで、動作速度を低下させる。

【００３２】

【課題を解決するための手段】上記した欠点を解消する
ために、本発明による装置は、データ・バス幅のビット
長より小さなビット長を持つデータを外部メモリと転送
するマイクロプロセッサのデータ・アライン装置におい
て、命令実行の際にデータ転送を行う内部データ・バ
ス、前記内部データ・バスに接続されたシフト演算装
置、シフトすべきビット数を保持するレジスタ、および
アクセスすべき外部メモリへのアドレスの一部分および
データのビット長によりアラインすべきビット数を生成
する手段を有し、実行する命令に応じて前記ビット数生
成手段により生成されたビット数と前記レジスタに保持
されたビット数とのいずれかを選択して出力するマルチ
プレクサを有し、前記マルチプレクサから出力されたビ
ット数に従い、前記データ・バスを介して転送されるデ
ータを前記シフト演算装置によりシフトすることを特徴
とする。

【００３３】すなわち、本発明では、シフト命令、浮動
小数点演算命令等で使用される実行ユニットにおけるシ
フタを、共通の資源として用いてデータ・アライン機能
を実現している。

【００３４】

【実施例】以下、図面を用いて本発明を詳述する。

【００３５】図１は、本発明を利用して３２ビットのデ
ータ・バスに接続し、８／１６／３２ビット・データを
アクセスできるマイクロプロセッサ１００の概略構成を
示す図面である。

【００３６】本マイクロプロセッサ１００は、パイプラ
イン処理を行うために、命令フェッチ・ユニット（以下
ＩＵと称する）１０１、命令デコード・ユニット（以下
ＤＵと称する）１０２、命令実行ユニット（以下ＥＵと
称する）１０３、実効アドレス計算ユニット（以下ＡＵ
と称する）１０４、バス・インタフェース・ユニット
（以下ＢＵと称する）１０５を持つ。

【００３７】ＩＵ１０１は、フェチ・サイクルの起動制
御、およびフェッチ・サイクルで外部より取り込んだ命
令コードを蓄積する。命令コード・キャッシュを含むよ
うな構成も考えられる。命令コードは、１６ビット長あ
るいは３２ビット長のいずれかである。各命令コードは
メモリのハーフワード境界から（内部アドレスの最下位
ビットが０ｂ）置かれるものとする。

【００３８】ＤＵ１０２は、ＩＵ１０１に蓄積された命
令コードをデコードし、個々の命令に特有な処理を示す
信号を発生させる。代表的な信号としては、１）命令実
行処理の種類、２）オペランドの種類（メモリ／レジス
タの番号）、３）オペランドのデータ・タイプ、４）特
殊な命令の認識、などがある。ＤＵ１０２で発生された
信号は、図面では一部省略されているがその他の各ユニ
ットに対する動作指示信号として与えられる。

【００３９】ＥＵ１０３は、３２本の３２ビット幅の汎
用レジスタ、３２ビット幅の算術論理演算装置ＡＬＵ、
バレル・シフタ等を含み、ＤＵ１０２によって指定され
た命令実行処理を行う。その内部制御はハードワイアド
論理によるもの、マイクロプログラムを用いたもの等が
考えられる。

【００４０】ＡＵ１０４は、ＤＵ１０２がメモリあるい
はＩ／Ｏに対するアクセスを含む命令であることを検知
すると、オペランドに対するアドレスを計算する。アド
レス計算に使用される要素は、命令コード中に含まれる
ディスプレースメント値、あるいは汎用レジスタの内容
がベース値として用いられる。前者はＩＵ１０１から、
後者はＥＵ１０３から供給される。

【００４１】オペランド・データは８／１６／３２ビッ
トのものがあり、１６ビット・データはハーフワード境
界（内部アドレスの最下位ビットが０ｂ）から、３２ビ
ット・データはワード境界（内部アドレスの最下位２ビ
ットが００ｂ）から配置されるものとする。

【００４２】ＢＵ１０５は、他のユニットから与えられ
るアドレス情報、データ情報、および起動要求に基づい
て、外部バス・サイクルを発生する。バス・サイクルで
外部から読み込まれたデータは、命令コードはＩＵ１０
１に、オペランド・データはＥＵ１０３に供給される。

【００４３】各ユニットは、図１に概略を示すようにバ
ス構造で内部接続される。

【００４４】ＢＵ１０５とＩＵ１０１間はオペランド・
アクセス以外のバス・サイクルで使用するアドレス（内
部アドレス・バスＩＡ０−ＩＡ３１を経由）と命令コー
ドを転送するために、ＩＵ１０１とＤＵ１０２間は命令
コードを転送するために、ＡＵ１０４とＩＵ１０１間、
およびＡＵ１０４とＥＵ１０３間はアドレス計算に使用
されるアドレス要素を転送するために（ＩＡ０−ＩＡ３
１を経由）、ＥＵ１０３とＢＵ１０５間はリード・オペ
ランドまたはライト・オペランドを双方向的に転送する
ために（内部データ・バスＩＤ０−ＩＤ３１を経由）、
ＡＵ１０４とＢＵ１０５間は実効アドレスを転送するた
めに（ＩＡ０−ＩＡ３１を経由）、ＥＵ１０３とＢＵ１
０５の間は任意のバス・サイクルで使用するアドレスを
転送するために（ＩＡ０−ＩＡ３１を経由）接続され
る。

【００４５】図面では説明を簡略化するために、内部デ
ータ・バスＩＤ０−ＩＤ３１は３２ビット幅のバス１系
統に見せているが、実際には複数の３２ビット・バスで
構成される。

【００４６】ＩＵ１０１からのバス・サイクル起動要求
はＦＲＥＱ信号、ＤＵ１０２からのものはＯＰＲＥＱ信
号、ＥＵ１０３からのものはＡＣＲＥＱ信号で表現され
る。これらの要求信号は、実際にはバス・サイクルの種
類を表現するための複数の信号、およびタイミングを規
定する信号等の複数の信号によって構成される。

【００４７】ＢＵ１０５はバス・サイクルに関連して、
３０ビットのワード・アドレス（３２ビット単位アドレ
ス）を出力するアドレス・バス端子Ａ２−Ａ３１１２
１、３２ビット・データの授受を行うデータ・バス端子
Ｄ０−Ｄ３１ １２２、データ・バス端子のどの８ビッ
ト位置を用いて有効データを転送するかを示すバイトイ
ネーブル出力端子ＢＥ０（−）〜ＢＥ３（−）１２３
（ＢＥ０（−）はＤ０−Ｄ７、ＢＥ１（−）はＤ８−Ｄ
１５、ＢＥ２（−）はＤ１６−Ｄ２３、ＢＥ３（−）は
Ｄ２４−Ｄ３１に対応する）、バス・サイクルの種類
（たとえばメモリ空間に対するものか、Ｉ／Ｏ空間に対
するものか）を示すステータス端子ＳＴ０−ＳＴ２ １
２４、バス・サイクルの開始を示すタイミング出力端子
（ＢＣＹＳＴ（−）１２５、バス・サイクルで行われる
データ転送の方向（リード／ライト）を示すステータス
出力端子Ｒ／Ｗ（−）１２６を持つ。

【００４８】基本的なバス・サイクルは、マイクロプロ
セッサ１００のクロック入力端子１２８に加えれる基準
クロック信号ＣＬＫに同期した２つのステートＴ１，Ｔ
２で構成される。

【００４９】Ｔ２ステートでＲＥＡＤＹ（−）入力端子
１２７の状態がサンプリングされ、インアクティブであ
ればアクティブになるまでＴ２ステートを繰り返す。こ
のときＲＥＡＤＹ（−）入力端子１２７の状態がアクテ
ィブであれば、アイドル・ステートＴｉに遷移してバス
・サイクルを終了する。

【００５０】図２はＥＵ１０３の詳細、ならびにデータ
・バス端子１２２までの構成を示す図面である。

【００５１】ＥＵ１０３は、マイクロプログラムＲＯＭ
（以下ＭＲＯＭと略す）２０２に格納され、マイクロプ
ログラム・カウンタ（以下ＭＰＣと略す）２０１で指定
されるアドレスに格納されているマイクロ命令で制御さ
れるマイクロマシンである。

【００５２】ＭＰＣ２０１は、ＤＵ１０２による命令デ
コード結果により、命令実行処理の開始時に特定のマイ
クロプログラムの開始アドレスが設定され、１）分岐フ
ィールド命令が実行されて分岐する場合、２）ＥＵ１０
３あるいは他ユニットからマイクロ命令の実行待合せが
要求され一時的に停止する場合、以外は１クロック毎に
１インクリメントされる。

【００５３】ＭＲＯＭ２０２から読み出されたマイクロ
命令は、マイクロ命令レジスタ（以下ＭＲと略す）２０
４にラッチされる。

【００５４】実行処理を実際に行うデータ・バス部（図
面下部分）には、３２本の３２ビット汎用レジスタ（以
下ＧＲと略す）２１０、３２ビット幅の算術論理演算装
置（以下ＡＬＵと略す）２１１、３２ビット幅のシフト
演算装置（以下ＳＨＩＦＴと略す）２２０等を持つ。ま
た、乗算器、浮動小数点演算装置を持つ様な構成も考え
得る。

【００５５】データ・パスの各資源は、３本の３２ビッ
ト・バスｓ１＿ｂｕｓ２＿ｂｕｓ，ｒ＿ｂｕｓを介して
結合される。ｓ１＿ｂｕｓ，ｓ２＿ｂｕｓはＧＲ２１０
の内容を読み出し、ＡＬＵ２１１またはＳＨＩＦＴ２２
０に２つの被演算データを転送するためのデータ・バス
であり、それぞれ同時に同一のあるいは異なったＧＲ２
１０の内容を転送できる。

【００５６】ｒ＿ｂｕｓはＡＬＵ２１１またはＳＨＩＦ
Ｔ２２０で行われた演算結果を読み出し、ＧＲ２１０に
書き戻すためのデータ転送に使用されるデータ・バスで
ある。

【００５７】ｓ１＿ｂｕｓはリード・バス・サイクルの
発行結果、データ・バス端子１２２から入力されたリー
ド・オペランドを格納するＢＵ１０５内のオペランド・
リード・レジスタ（以下ＯＰＲと略す）２１３にも結合
され、ＧＲ２１０の代りにＯＰＲ２１３の内容を被演算
オペランドとして使用できる。

【００５８】同様にｒ＿ｂｕｓはライト・バス・サイク
ルの発行時に、データ・バス端子１２２から出力される
ライト・オペランドを格納するＢＵ１０５内のオペラン
ド・ライト・レジスタ（以下ＯＰＷと略す）２１４にも
結合され、ＧＲ２１０の代りにＯＰＲ２１３の内容を演
算結果の書込み先として使用できる。

【００５９】ｓ１＿ｂｕｓに読み出されるレジスタ資
源、およびｓ１＿ｂｕｓ上のデータが書き込まれるレジ
スタ資源はｓ１＿ｂｕｓデコーダ（以下Ｓ１ＤＥＣと略
す）２０７により指定される。同様にｓ２＿ｂｕｓに関
してはｓ２＿ｂｕｓデコーダ（以下Ｓ２ＤＥＣと略す）
２０８、ｒ＿ｂｕｓに関してはｒ＿ｂｕｓデコーダ（以
下ＲＤＥＣと略す）２０９により指定される。ｒｔｒｎ
フィールドによるｒ＿ｂｕｓを用いたデータ転送は、同
一マイクロ命令のｓ１ｔｒｎ，ｓ２ｔｒｎに対して１ク
ロック後に有効にするように、ＲＤＥＣ２０９の入力に
は遅延回路（以下ＭＤと略す）２０６が接続される。

【００６０】ＭＲＯＭ２０２から読み出されるマイクロ
命令２０３は、１）ｓ１＿ｂｕｓを用いた第一のオペラ
ンド転送を指定するｓ１ｔｒｎフィールド、２）ｓ２＿
ｂｕｓを用いた第二のオペランド転送を指定するｓ２ｔ
ｒｎフィールド、３）ｒ＿ｂｕｓを用いた結果転送を指
定するｒｔｒｎフィールド、４）分岐・演算・制御の各
フィールド命令に関する信号を発生するｏｐフィール
ド、５）ｏｐフィールドの役割を指定するｏｐｃフィー
ルド、６）分岐命令の分岐先アドレスあるいは第一／第
二オペランドで使用する定数を発生するｓｉｍｍフィー
ルドによって構成される。

【００６１】ｏｐｃ，ｏｐフィールドによって表わされ
る機能を便宜上フィールド命令と呼び、分岐・演算・制
御等のフィールド命令に分類される。

【００６２】ｓ１ｔｒｎ，ｓ２ｔｒｎ，ｒｔｒｎの各転
送フィールドは、転送元（ソース）と転送先（デスティ
ネーション）のレジスタ資源を指定するサブ・フィール
ドを含んでいる。前述のようにソース・サブフィールド
で指定されたレジスタ資源の内容が各データ・バス上に
読み出されると同時に、デスティネーション・サブフィ
ールドで指定されたレジスタ資源に各データ・バス上の
値を書き込むことで転送を行う。

【００６３】各フィールドの値は、それぞれｓ１＿ｂｕ
ｓ，ｓ２＿ｂｕｓ，ｒ＿ｂｕｓに対応するデコーダＳ１
ＤＥＣ２０７，Ｓ２ＤＥＣ２０８，ＲＤＥＣ２０９によ
って解析され、各データ・バス上のレジスタ資源に対す
る読出信号および書込信号を発生する。

【００６４】図９にフィールド命令の分類と、ｏｐｃフ
ィールドによるｏｐフィールドの割当を示すように、各
フィールド命令ごとにｏｐフィールドの役割が異なる。 （１） 分岐フィールド命令は、“ｃｃｃｃ”で指定さ
れた分岐条件が“ｆ”で指定される値（真または偽）で
あれば指定されたアドレス（分岐先アドレス）にマイク
ロ命令の制御を移す。

【００６５】分岐先アドレスは、“ａａａ”およびｓｉ
ｍｍフィールドの値を連結して指定され、ＭＰＣ２０１
に設定され新たな命令シーケンスのマイクロ命令がＭＲ
ＯＭ２０２から読み出される。

【００６６】“ｄ”は分岐フィールド命令の実行により
新たな命令シーケンスが読み出されるまでに、ＭＲＯＭ
２０２から読み出される分岐フィールド命令に引続くマ
イクロ命令の実行を有効／無効にすることを指定する。
有効にすることで、マイクロ命令の実行をまったく無効
にすることなしに分岐フィールド命令を実行できる“遅
延分岐”機能を実現する。 （２） 制御フィールド命令は、“ｎｎｎｎｎｎ”で指
定された制御信号を発生する。 （３） ＡＬＵ演算フィールド命令は、ＡＬＵ２１１に
おける演算を指定する。

【００６７】“ｏｏｏｏｏｏ”は演算の種類（ｅｘ．加
算／減算／比較／論理和／論理積／排他的論理和／論理
否定）を、“ｔｔｔｔ”は演算のデータタイプ（ｅｘ．
８／１６／３２ビット）、“ｉ”は演算の種類を“ｏｏ
ｏｏｏｏ”で指定する直接演算またはＤＵ１０２の命令
デコード結果に基づいて指定する間接演算を指定し、
“ｓｓ”，“ｄｄ”は演算に使用する２つのオペランド
・データを指定する。ＡＬＵ２１１で演算の対象になる
のは、図面では省略しているがｓ１＿ｂｕｓ，ｓ２＿ｂ
ｕｓに接続された４本のテンポラリ・レジスタのうち、
２本が用いられる。

【００６８】ＡＬＵ演算フィールド命令で指定されたＡ
ＬＵ演算は、次にＡＬＵ演算フィールド命令が実行され
るまで保持され、ＡＬＵ２１１は最新の指定により演算
を繰返し行う。 （４） シフタ演算フィールド命令は、ＳＨＩＦＴ２２
０における演算を指定する。“ｏｏｏ”は演算の種類
（右論理シフト／左論理シフト／右算術シフト）を、
“ｗ”はシフトするビット数をＥＵ１０３内で得るかＥ
Ｕ１０３外部から得るかを指定する。

【００６９】各フィールド命令は、ｏｐｃ，ｏｐフィー
ルドの値をデコーダするフィールド命令デコーダ（以下
ＭＤＥＣと略す）２０５によって解析され、制御され
る。

【００７０】ＳＨＩＦＴ２２０は、以下の補助的なレジ
スタを持つ。

【００７１】シフト演算レジスタ（以下ＳＯＰＲと略
す）２２１は、ＳＨＩＦＴ２２０が行うシフト演算の種
類を保持するレジスタで、シフタ演算フィールド命令が
実行された時“ｏｏｏ”をラッチする。

【００７２】シフト・ビット数レジスタ（以下ＳＢと略
す）２２２は“ｗ”がシフト・ビット数を保持するレジ
スタで、シフタ演算フィールド命令が実行された時
“ｗ”がシフト・ビット数をＥＵ１０３内から得るよう
に指定された場合にＳＨＩＦＴ２２０に通知される。

【００７３】図３はＳＨＩＦＴ２２０、ならびにＳＨＩ
ＦＴ２２０の制御に関する構成を、より詳細に示した図
面である。

【００７４】シフタ演算はＳＨＩＦＴ２２０の入力に接
続された入力レジスタ（以下ＳＨＩＦＴＩと略す）２２
４に保持された、３２ビットまでの任意長のビット数分
左または右にシフトして、出力レジスタ（以下ＳＨＩＦ
ＴＯと略す）２２６に３２ビット・データを得るもので
ある。バレル・シフタ本体（以下ＢＳＨＩＦＴと略す）
２２５は、ＳＨＩＦＴＩ２２４に格納された３２ビット
・データを１）論理右シフト（ＳＨＲ）、２）論理左シ
フト（ＳＨＬ）、３）算術右シフト（ＳＡＲ）、半クロ
ック期間でシフトするシフタである。ＢＳＨＩＦＴ２２
５へシフタ演算の種類は３ビットの演算指定信号ＯＰ
Ｒ、シフト・ビット数の指定は６ビットのビット数指定
信号ＢＩＴＳにより加えられる。

【００７５】ＳＨＩＦＴＩ２２４へのデータ設定は、ｓ
１ｔｒｎフィールドまたはｓ２ｔｒｎフィールドのデス
ティネーション・サブフィールドに“ＳＦＴＩ”を記述
することで（この場合、Ｓ１ＤＥＣ２０７がデコード信
号ＳＨＩＦＴＩＷＳＩを発生するか、Ｓ２ＤＥＣ２０８
がデコード信号ＳＨＩＦＴＩＷＳ２を発生する）、ｓ１
＿ｂｕｓあるいはｓ２＿ｂｕｓを経由して設定される。

【００７６】ＳＨＩＦＴＯ２２６からの演算結果の読出
しは、ｒｔｒｎフィールドのソース・サブフィールドに
“ＳＦＴＯ”を記述することで（この場合、ＲＤＥＣ２
０９はデコード信号ＳＨＩＦＴＯＲＲを発生する）、Ｓ
ＨＩＦＴＯ２２６の内容がトライステート・バッファ２
２７を介してｒｔｒｎに読み出される。

【００７７】ＯＰＲ信号は、シフタ演算フィールド命令
がｏｐｃフィールドで指定されたことをｏｐｃフィール
ド・デコーダ（以下ＯＰＣＤＥＣと略す）２１５が検知
したことによってＭＳＨＩＦＴ信号が発生すると、ｏｐ
フィールドの値をラッチするＳＯＰＲ２２１から供給さ
れる。ＯＰＲ信号は、シフタ演算フィールド命令の“ｏ
ｏｏ”に相当する部分が供給される。

【００７８】ＳＯＰＲ２２１にラッチされているシフタ
演算フィールド命令の“ｗ”に相当する部分は、ＭＰＳ
ＥＬ信号として、マルチプレクサ（以下ＳＢＭＰＸと略
す）２２３の入力を選択する。

【００７９】ＭＰＳＥＬ信号は０ｂの場合（シフト・ビ
ット数をＥＵ１０３内で得るように指定された場合）Ｂ
ＩＴＳにＳＢ２２２の出力ＳＢＢ信号を選択出力し、１
ｂの場合（シフト・ビット数をＥＵ１０３以外で得るよ
うに指定された場合）アライン・ビット生成回路（以下
ＡＬＢＧＥＮと略す）２２８の出力ＡＬＢ信号を選択出
力する。

【００８０】ＳＢ２２２の入力はｓ２＿ｂｕｓに接続さ
れ、ｓ２ｔｒｎフィールドのデスティネーション・サブ
フィールドに“ＳＦＴＢ”を記述することで（この場
合、Ｓ２ＤＥＣ２０８がデコード信号ＳＢＷＳ２を発生
する）、ｓ２＿ｂｕｓの値（下位６ビット）が設定され
る。

【００８１】以上説明したように、１回のシフト演算を
行うためには１）ＳＨＩＦＴＩ２２０の設定（ｓ１ｔｒ
ｎ／ｓ２ｔｒｎフィールドの指定）、２）ＯＰＲ信号に
よるシフタ演算の種類指定（シフタ演算フィールド命令
の指定）、３）ＢＩＴＳ信号によるシフト・ビット数の
指定、４）演算結果の読出し（ｒｔｒｎフィールドの指
定）、の各ステップが必要である。

【００８２】論理右シフト／論理左シフト／算術右シフ
トの各シフト命令を処理するマイクロプロセッサを例
に、ＳＨＩＦＴ２２０の動作を説明する。

【００８３】論理右シフト命令、論理左シフト命令、算
術右シフト命令のそれぞれは、記述するマイクロプログ
ラムは次の様に１行のマイクロ命令で記述できる。

【００８４】ＳＦＴＩ＝ＤＳＴ；ＳＦＴＢ＝ＢＩＴＳ；
ＳＨＲ／ＳＨＬ／ＳＡＲ（Ｗ）；ＤＳＴ＝ＳＦＴＯｆ；
ＥＮＤＭ；“；”はそれぞれのフィールドを分離するた
めの記述である。左からｓ１ｔｒｎフィールド、ｓ２ｔ
ｒｎフィールド、ｏｐｃおよびｏｐフィールド、ｒｔｒ
ｎフィールドに対応する。最右フィールド（“ＥＮＤ
Ｍ；”）の意味については、後述する。

【００８５】各フィールドは、左から以下のような動作
指定の意味を持つ。 ＳＦＴＩ＝ＤＳＴ： ＤＳＴで表わされる被
シフト・データを指定するレジスタ資源の内容を、ｓ１
＿ｂｕｓを介してＳＨＩＦＴＩ２２４に転送する。 ＳＦＴＢ＝ＢＩＴＳ： ＢＩＴＳで表わされる
シフト・ビット数を指定するレジスタ資源の内容を、ｓ
２＿ｂｕｓを介してＳＢ２２２に転送する。 ＳＨＲ／ＳＨＬ／ＳＡＲ（Ｗ）：シフタ演算としてＳＨ
Ｒ，ＳＨＬまたはＳＡＲをＳＯＰＲ２２１に指定し、シ
フト・ビット数としてＳＢ２２２に設定された値を用い
る（“（Ｗ）”の記述により、“ｗ”部分が０ｂにな
る）。 ＤＳＴ／ＳＦＴＯｆ： ＳＨＩＦＴＯ２２６の
出力（シフタ演算結果）を、ｒ＿ｂｕｓを介してＤＳＴ
で表わされるレジスタ資源（被シフト・データを格納し
ていた資源と同一）に転送する。

【００８６】“ＳＦＴＯ”にｆが付加されていることに
より、シフタ演算結果が図面では省略されているＰＳＷ
（Ｐｒｏｃｅｓｓｏｒ Ｓｔａｔｕｓ Ｗｏｒｄ）の状
態フラグを変化させるように指定される。 ＥＮＤＭ： マイクロプログラムが
このマイクロ命令で終了すること意味する。

【００８７】図５に示すタイミングチャートを用いて、
本マイクロプログラムの記述を説明する。

【００８８】“パイプライン動作”の行は、マイクロプ
ロセッサ１００パイプライン処理の順序を示す。マイク
ロプロセッサ１００では、次の基本パイプライン・ステ
ージを持つ。ＡＬとＷＢステージは半クロック、それら
以外は１クロックで処理を行う。 ＩＦ（命令フェッチ）： １６／３２ビット長の
命令コードをＩＵ１０１からフェッチする。 ＡＬ（命令アライン）： ＩＵ１０１の出力で、
１６／３２ビット長混在の命令コードのＬＳＢ位置を揃
える。 ＩＤ（命令デコード）： ＤＵ１０２が命令コー
ドをデコードし、各種信号を発生する。 ＭＡ（マイクロ命令アクセス）：ＩＤステージのデコー
ド結果にもとずき、ＭＰＣ２０１を初期化し、ＭＲＯＭ
２０２をアクセスする。 ＭＩ（マイクロ命令実行）： ＭＲＯＭ２０２の出力
をＭＲ２０４にラッチする。ＥＵ１０３内の簡単な制御
信号の発生や、制御用レジスタの設定、分岐動作を行
う。 ＥＸ（命令実行）： ＥＵ１０３で演算、内
部データ転送を実行する。前半の半クロックはｓ１＿ｂ
ｕｓ，ｓ２＿ｂｕｓを用いた各レジスタ資源間どおし／
演算装置へのデータ転送を処理する。後半の半クロック
では演算装置による演算を行う。 ＷＢ（結果書戻し）： ｒ＿ｂｕｓ用いた演算
装置から各レジスタ資源へのデータ（結果）転送を行
う。

【００８９】さらに、後述する図６，７では次のパイプ
ライン・ステージが記述されるが、先に説明しておく。 ＥＡ（実効アドレス）： ＡＵ１０４がメモリ・
オペランドのアドレスを計算し、ＢＵ１０５に通知す
る。オペランド・アドレスは、命令コードが指定する汎
用レジスタの値（ベース値）に、命令コードが含むディ
スプレースメント値を加算することで得られる。本ステ
ージは、ＬＯＡＤおよびＳＴＯＲＥ命令を検知すること
で、ＩＤステージの後半の半クロックから始まる。

【００９０】図５からわかるように、シフト命令のパイ
プライン処理は、ＩＦ→ＡＬ→ＩＤ→ＭＡ→ＭＩ→ＥＸ
→ＷＢのステージで構成される。

【００９１】ＭＩステージでＳＨＲ／ＳＨＬ／ＳＡＲ
（Ｗ）フィールド命令は、ＭＲ２０４にラッチされたマ
イクロ命令がシフタ演算命令であることがＯＰＤＥＣ２
１５により検知されＭＳＨＩＦＴ信号が発生することに
より、“ｏｏｏ”および“ｗ”がＳＯＰＲ２２１にラッ
チされる。ＢＳＨＩＦＴ２２５にはＯＰＲ２２１の“ｏ
ｏｏ”をラッチした部分の出力ＯＰＲが通知され、ＳＨ
Ｒ，ＳＨＬまたはＳＡＲが指定される。

【００９２】ｓ１ｔｒｎフィールドに記述された転送フ
ィールド命令は、Ｓ１ＤＥＣ２０７によりＳＨＩＦＴＷ
Ｓ１信号を発生し、ＤＳＴで記述された被シフト・オペ
ランドを保持するレジスタ資源の内容が出力されている
ｓ１＿ｂｕｓの値をＳＨＩＦＴＩ２２４にラッチする。

【００９３】ｓ２ｔｒｎフィールドに記述された転送フ
ィールド命令は、Ｓ２ＤＥＣ２０８によりＳＢＷＳ２信
号を発生し、ＢＩＴＳで記述されたシフト・ビット数を
保持するレジスタ資源の内容が出力されているｓ２＿ｂ
ｕｓの値をＳＢＢ２２２にラッチする。

【００９４】ＳＯＰＲ２２１に保持された“ｗ”をラッ
チした部分の出力ＭＰＳＥＬは、シフタ演算命令が
“（Ｗ）”を記述しているため０ｂとなり、ＳＢＭＰＸ
２２３の出力ＢＩＴＳにはＳＢ２２２の出力ＳＢが出力
され、ＢＳＨＩＦＴ２２５に通知される。

【００９５】ＢＳＨＩＦＴ２２５の演算入力となるＳＨ
ＩＦＴＩ２２４、制御入力となるＢＩＴＳ，ＯＰＲ信号
が確定するとＢＳＨＩＦＴ２２５は半クロックで、ＳＨ
ＩＦＴＩ２２４に保持されたデータに対し、ＯＰＲ信号
で指定されるシフタ演算をＢＩＴＳ信号出指定されるビ
ット数だけ行い、結果がＳＨＩＦＴＯ２２６にラッチす
る。

【００９６】ｒｔｒｎフィールドに記述された転送フィ
ールド命令は、ＷＢステージでＲＤＥＣ２０９によりＳ
ＨＩＦＴＯＲＲ信号を発生し、ＳＨＩＦＴＯ２２６の内
容がトライステート・バッファ２２７からｒ＿ｂｕｓに
読み出され、ＤＳＴで記述された被シフト・オペランド
を保持していたレジスタ資源の内容を書き換える。同時
に図面では省略しているが、シフト結果の状態を解析す
る回路によりオーバフロー、桁あふれ、符号の状態が解
析され、ＰＳＷの内容を更新する。

【００９７】次にＬＯＡＤ命令に関して、これを処理す
る１行で記述される次のマイクロプログラムを例に、Ｓ
ＨＩＦＴ２２０の動作を説明する。

【００９８】ＳＦＴＩ＝ＯＰＲ；ＳＡＲ（Ａ）；ＤＳＴ
＝ＳＦＴＯ；ＥＮＤＭ；各フィールドは、左から以下の
ような動作指定の意味を持つ。 ＳＦＴＩ＝ＯＰＲ： リード・メモリ・オペランドを
格納するＯＰＲ２１３の内容を、ｓ１＿ｂｕｓを介して
ＳＨＩＦＴＩ２２４に転送する。 ＳＡＲ（Ａ）： シフタ演算としてＳＡＲをＳＯ
ＰＲ２２１に指定し、シフト・ビット数としてＡＬＢＧ
ＥＮ２２８で生成された値を用いる（“（Ａ）”の記述
により、“ｗ”部分が１ｂになる）。 ＤＳＴ＝ＳＦＴＯ： ＳＨＩＦＴＯ２２６の出力（シ
フタ演算結果）を、ｒ＿ｂｕｓを介してＤＳＴで表わさ
れるレジスタ資源に転送する。 ＥＮＤＭ： マイクロプログラムがこのマイ
クロ命令で終了すること意味する。

【００９９】図６に示すタイミングチャートを用いて、
本マイクロプログラムの記述を説明する。図面からわか
るように、ＬＯＡＤ命令のパイプライン処理は、ＩＦ→
ＡＬ→ＩＤ→ＭＡ→ＭＩ→ＥＸ→ＷＢのステージを持つ
とともに、ＥＡステージと実行が待ち合わされる（Ｅ
Ｘ）ステージを持つことが特徴である。

【０１００】ＡＵ１０４がＥＡステージでオペランド・
アドレス（３２ビットの内部アドレスＩＡ０−ＩＡ３
１）を計算すると、ＢＵ１０５に対してバス・サイクル
（メモリ・リード）が起動される。バス・サイクルはＴ
１，Ｔ２ステートで構成され、Ｔ２ステートの終了時に
データ・バス端子１２２の値がＯＰＲ２１３にラッチさ
れる。

【０１０１】図面に示すように、起動されたリード・バ
ス・サイクルが終了しないために、２つのＥＸステージ
（“（ＥＸ）”）が待合わせされる。また、ＥＸステー
ジではバス・サイクルを終了してもよい事を示すＲＥＡ
ＤＹ（−）１２７端子入力の状態（レディ状態）を監視
し、レディ状態でなければＷＢステーシに遷移しないよ
うに制御する。

【０１０２】ＭＩステージでＳＡＲ（Ａ）フィールド命
令は、ＭＲ２０４にラッチされたマイクロ命令がシフタ
演算命令であることがＯＰＤＥＣ２１５により検知され
ＭＳＨＩＦＴ信号が発生することにより、“ｏｏｏ”お
よび“ｗ”がＳＯＰＲ２２１にラッチされる。ＢＳＨＩ
ＦＴ２２５にはＯＰＲ２２１の“ｏｏｏ”をラッチした
部分の出力ＯＰＲが通知され、ＳＡＲが指定される。

【０１０３】ｓ１ｔｒｎフィールドに記述された転送フ
ィールド命令は、Ｓ１ＤＥＣ２０７によりＳＨＩＦＴＷ
Ｓ１信号を発生し、ＯＰＲ２１３の内容をｓ１＿ｂｕｓ
を介してＳＨＩＦＴＩ２２４にラッチしようとする。図
面では省略しているが、ＢＵ１０５はリード・バス・サ
イクルが終了していないことが通知されると、ＥＵ１０
３はＯＰＲ２１３をアクセスしようとする転送フィール
ド命令の記述（“＝ＯＰＲ”）を検出し、ＥＸステージ
の実行を待ち合わせるよう、マイクロ命令の実行を制御
する。

【０１０４】ＳＯＰＲ２２１に保持された“ｗ”をラッ
チした部分の出力ＭＰＳＥＬは、シフタ演算命令が
“（Ａ）”を記述しているため１ｂとなり、ＳＢＭＰＸ
２２３の出力ＢＩＴＳにはＡＬＢＧＥＮ２２８の出力Ａ
ＬＢが出力され、ＢＳＨＩＦＴ２２５に通知される。

【０１０５】ＢＳＨＩＦＴ２２５の演算入力となるＳＨ
ＩＦＴＩ２２４がリード・バス・サイクルの終了により
確定し、制御入力となるＢＩＴＳ，ＯＰＲ信号が確定す
るとＢＳＨＩＦＴ２２５は半クロックで、ＳＨＩＦＴＩ
２２４に保持されたデータに対し、ＳＡＲ演算をＢＩＴ
Ｓ信号出指定されるビット数だけ行い、結果がＳＨＩＦ
ＴＯ２２６にラッチされる。

【０１０６】ｒｔｒｎフィールドに記述された転送フィ
ールド命令は、ＷＢステージＲＤＥＣ２０９によりＳＨ
ＩＦＴＯＲＲ信号を発生し、ＳＨＩＦＴＯ２２６の内容
がトライステート・バッファ２２７からｒ＿ｂｕｓに読
み出され、ＤＳＴで記述されたメモリ・オペランドを転
送すべきレジスタ資源の内容を書き換える。

【０１０７】ここで、ＡＬＢＧＥＮ２２８の動作につい
て説明する。

【０１０８】ＩＤステージで命令デコードが完了する
と、これから実行する命令がメモリ・オペランドを使用
するかどうか、またそのオペランドのデータ・タイプが
判定できる。ＤＴＹＰ０−ＤＴＹ０１信号は、ＩＵ１０
２が検知したオペランドのデータ・タイプを示し、００
ｂならば８ビット、０１ｂならば１６ビット、１Ｘｂな
らば３２ビット幅であることを意味する。

【０１０９】一方、ＥＡステージで内部アドレスの計算
が終了すると、その最下位２ビット（ＩＡ０−ＩＡ１）
も確定し、ＡＬＢＧＥＮ２２８に通知される。

【０１１０】ＳＨＩＦＴ２２０でＳＡＲ演算を用いてデ
ータ・アライン機能（メモリ→汎用レジスタ）を実現す
るためには、データ・タイプならびに内部アドレスにし
たがって第六図（３）に示すビット数分の右シフトを行
えば良い。

【０１１１】右シフトにＳＨＬではなくＳＡＲを使用し
ているのは、メモリから汎用レジスタへの転送の際に符
号拡張をするためであり、他のマイクロプロセッサでは
ゼロ拡張するためにＳＨＬを使用することも考えられ
る。

【０１１２】６ビット幅のＡＬＢ（ＡＬＢ（０）〜ＡＬ
Ｂ（５））は、次のような簡単な論理式で計算できる、 ＡＬＢ（５）＝０ｂ； ＡＬＢ（４）＝ＩＡ１＊ＤＴＹＰ１’； ＡＬＢ（３）＝ＩＡ０＊ＤＴＹＰ１’＊ＤＴＹＰ０’； ＡＬＢ（２）＝０ｂ； ＡＬＢ（１）＝０ｂ； ＡＬＢ（０）＝０ｂ； この式で、“ＤＴＹＰ０’”，“ＤＴＹＰ１”の表現
は、それぞれＤＴＹＰ０，ＤＴＹＰの論理反転をとった
ものである。

【０１１３】次にＳＴＯＲＥ命令に関して、これを処理
する１行で記述される次のマイクロプログラムを例に、
ＳＨＩＦＴ２２０の動作を説明する。ＳＨＩＦＴ２２０
でＳＡＲ演算を用いてデータ・アライン機能（汎用レジ
スタ→メモリ）を実現するためには、データ・タイプな
らびに内部アドレスにしたがって図１０に示すビット数
分の左シフトを行えば良い。

【０１１４】ＳＦＴＩ＝ＳＲＣ；ＳＨＬ（Ａ）；ＯＰＷ
＝ＳＦＴＯ；ＥＮＤＭ； 各フィールドは、左から以下のような動作指定の意味を
持つ。 ＳＦＴＩ＝ＳＲＣ： ＳＲＣで表わされるレジスタ資
源の内容を、ｓ１ ｂｕｓを介してＳＨＩＦＴＩ２２４
に転送する。 ＳＨＬ（Ａ）： シフタ演算としてＳＨＬをＳＯ
ＰＲ２２１に指定し、シフト・ビット数としてＡＬＢＧ
ＥＮ２２８で生成された値を用いる（“（Ａ）”の記述
により、“ｗ”部分が１ｂになる）。 ＯＰＷ＝ＳＦＴＯ： ＳＨＩＦＴＯ２２６の出力（シ
フタ演算結果）を、ｒ＿ｂｕｓを介してＯＰＷ２１４に
転送する。 ＥＮＤＭ： マイクロプログラムがこのマイ
クロ命令で終了すること意味する。

【０１１５】図７に示すタイミングチャートを用いて、
本マイクロプログラムの記述を説明する。図面からわか
るように、ＳＴＯＲＥ命令のパイプライン処理は、ＩＦ
→ＡＬ→ＩＤ→ＭＡ→ＭＩ→ＥＸ→ＷＢのステージを持
つとともに、ＥＡステージを持つことが特徴である。

【０１１６】ＡＵ１０４がＥＡステージでオペランド・
アドレス（３２ビットの内部アドレスＩＡ０−ＩＡ３
１）を計算されても直ちに、ＢＵ１０５に対してバス・
サイクル（メモリ・ライト）が起動されない。処理がＷ
Ｂステージに進むと、Ｔ１，Ｔ２のステートから成るラ
イト・バス・サイクルが起動され、ＯＰＷ２１４の内容
がデータ・バス端子１２２に出力される。

【０１１７】ＭＩステージでＳＨＬ（Ａ）フィールド命
令は、ＭＲ２０４にラッチされたマイクロ命令がシフタ
演算命令であることがＯＰＤＥＣ２１５により検知され
ＭＳＨＩＦＴ信号が発生することにより、“ｏｏｏ”お
よび“ｗ”がＳＯＰＲ２２１にラッチされる。ＢＳＨＩ
ＦＴ２２５にはＯＰＲ２２１の“ｏｏｏ”をラッチした
部分の出力ＯＰＲが通知され、ＳＨＬが指定される。

【０１１８】ｓ１ｔｒｎフィールドに記述された転送フ
ィールド命令は、Ｓ１ＤＥＣ２０７によりＳＨＩＦＴＷ
Ｓ１信号を発生し、メモリ・オペランドとして転送しよ
うとするＳＲＣで表現されるレジスタ資源の内容をｓ１
ｂｕｓを介してＳＨＩＦＴＩ２２４にラッチする。

【０１１９】ＳＯＰＲ２２１に保持された“ｗ”をラッ
チした部分の出力ＭＰＳＥＬは、シフタ演算命令が
“（Ａ）”を記述しているため１ｂとなり、ＳＢＭＰＸ
２２３の出力ＢＩＴＳにはＡＬＢＧＥＮ２２８の出力Ａ
ＬＢが出力され、ＢＳＨＩＦＴ２２５に通知される。

【０１２０】ＢＳＨＩＦＴ２２５の演算入力となるＳＨ
ＩＦＴＩ２２４、制御入力となるＢＩＴＳ，ＯＰＲ信号
が確定するとＢＳＨＩＦＴ２２５は半クロックで、ＳＨ
ＩＦＴＩ２２４に保持されたデータに対し、ＳＨＬ演算
をＢＩＴＳ信号出指定されるビット数だけ行い、結果が
ＳＨＩＦＴＯ２２６にラッチする。

【０１２１】ｒｔｒｎフィールドに記述された転送フィ
ールド命令は、ＷＢステージでＲＤＥＣ２０９によりＳ
ＨＩＦＴＯＲＲ信号を発生し、ＳＨＩＦＴＯ２２６の内
容がトライステート・バッファ２２７からｒ＿ｂｕｓに
読み出され、ＯＰＷ２１４に転送される。

【０１２２】ここで、ＡＬＢＧＥＮ２２８の動作につい
ては、ＬＯＡＤ命令と同様に図１０に示すものと同一で
ある。

【０１２３】

【発明の効果】以上説明したように、シフト命令を実行
処理するためのシフタを用いることで、ＬＯＡＤ命令お
よびＳＴＯＲＥ命令で必要なデータ・アライン機能を容
易に実現できる。

【０１２４】シフト命令で用いるシフタの機能と、デー
タ・アライン機能を実現するために必要なシフタの機能
は、ほとんど同一のハードウェアで共用化できる。この
ため、本発明を用いることで、データ・アライン機能に
専用のハードウェアを必要としないマイクロプロセッサ
を実現できる。

【０１２５】本発明でデータ・アライン機能実現のため
だけに専用に必要な機能としては、１）シフタに通知す
るシフト・ビット数を計算する機能、２）前記シフト・
ビット数を用いたシフタ演算機能だけであり、データ・
アライン機能実現のためのオーバヘッドは小さいことが
容易に理解できる。

【０１２６】さらに、通常の命令実行処理のための通常
のデータ・パスを使用するため、データ・アライン処理
のための動作速度の低下を回避できる。

【図面の簡単な説明】

【図１】本発明を用いたマイクロプロセッサの実施例の
概要構成を示す図である。

【図２】図１における命令実行ユニットの構成を示す図
である。

【図３】図２におけるシフタならびにその周辺の構成を
示す図である。

【図４】従来のマイクロプロセッサと外部メモリの接続
を示す図である。

【図５】実施例におけるシフト命令の動作タイミングを
示す図である。

【図６】実施例におけるＬＯＡＤ命令の動作タイミング
を示す図である。

【図７】実施例におけるＳＴＯＲＥ命令の動作タイミン
グを示す図である。

【図８】図４におけるメモリ・バンクのアクセス動作を
示す図である。

【図９】実施例におけるフィールド命令のフォーマット
を示す図である。

【図１０】実施例におけるアライン・ビット生成回路の
論理を示す図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】データ・バス幅のビット長より小さなビッ
   ト長を持つデータを外部メモリと転送するマイクロプロ
   セッサのデータ・アライン装置において、命令実行の際
   にデータ転送を行う内部データ・バス、前記内部データ
   ・バスに接続されたシフト演算装置、シフトすべきビッ
   ト数を保持するレジスタ、およびアクセスすべき外部メ
   モリへのアドレスの一部分およびデータのビット長によ
   りアラインすべきビット数を生成する手段を有し、実行
   する命令に応じて前記ビット数生成手段により生成され
   たビット数と前記レジスタに保持されたビット数とのい
   ずれかを選択して出力するマルチプレクサを有し、前記
   マルチプレクサから出力されたビット数に従い、前記デ
   ータ・バスを介して転送されるデータを前記シフト演算
   装置によりシフトすることを特徴とするデータ・アライ
   ン装置。
2. 【請求項２】マイクロプログラムを格納する手段、およ
   びマイクロプログラム制御手段を有し、前記格納手段に
   格納されたマイクロプログラムを前記制御手段により命
   令実行処理を行うとともに前記シフト動作を制御するこ
   とを特徴とする請求項１記載のデータ・アライン装置。
3. 【請求項３】少なくとも３組の内部データ・バスを有
   し、同時に独立した３組のデータ転送を行うことを特徴
   とする請求項２記載のデータ・アライン装置。