JPS5811654B2 - デ−タシヨリシステム - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は事務および通信の分野における小型データプ
ロセサに関し、特にマイクロ命令によって制御される周
辺装置の割込みリクエスト決定手段を有する小型マイク
ロプログラム処理ユニットに関する。

従来技術の説明 多くの企業は常に大型汎用データ処理システムの使用を
正当化するに十分なデータ処理の要求を有するとはかぎ
らない。

しッはしはこのような企業の要求は小型特殊用コンピュ
ータと考えられる電子式伝票発行計算機忙よって充足さ
れる。

他方、既存のこのような小型特殊用コンピュータはいわ
ゆる高水準プログラム言語で書かれたプログラムを受は
入れるには余りにも能力が制限され過ぎている。

中小企業のデータ処理の要求を処理する代替的な方法は
タイム・シェアリング法にて遠隔の大型データ処理シス
テムに接続されるオンサイトの端末機を設けることであ
る。

多くの場合、特定の事務のためのデータ処理の要求は計
算および伝票発行のタスクおよび大規模な計算能力を必
要とする他のプロセサの混ぜ合ったものである。

この条件を満足するため、大型コンピュータのタイム・
シェアリングを考慮に入れかつ特定の処理ルーチンを実
行できる端末プロセサが設置される。

小型事務プロセサと同様に端末プロセサの場合、システ
ムが広範囲の中小企業に利用できるようにシステムの価
格が重要視される。

過去において、これは大型汎用データ処理システムへの
ユーザの能力を制限し、何故ならこのようなシステムの
変更にはユーザの以前のプログラムを大型システムに適
用されるより柔軟性のある言語に変換しなければならな
いからである。

過去において、同一の製造業者からのシステム間におい
てもプログラムの互換性がある程度欠如しているが、異
なった設計者は長さが相違する異なった命令書式を採用
しまた命令書式内において異なったフィールド寸法を採
用するので、異なった業者によって製造されたシステム
間において互換性の欠如は一層顕著である。

このような「機械言語」における差異を克服するため、
多種類の異なった高水準プログラミング言語が開発され
、その一般的なものはＦＯＲＴＲＡＮ、Ｃ０ＢＯＬおよ
びＡＬ（）ＯＬである。

このようなプログラミング言語で書かれたプログラムは
異なったコンピュータシステムにおいて符号化し使用で
きるけれども、このようなプログラムはまず特定のシス
テムの機械言語に翻訳しなければならず、この翻訳はし
ばしばコンパイラと呼はれるシステムプログラムによっ
て実行され、もし特定のプログラミング言語に対してこ
のようなコンパイラが設けられていないならば、コンピ
ュータユーザはそのプログラムをシステムが有するコン
パイラに適した言語で書面さなけれはならない。

異なった高水準言語で書かれたプログラムを容易に順応
させる特定の方法はマイクロプログラミングである。

過去において、マイクロプログラミングは設計者の設計
道具として考えられ、これによって機械命令で結合され
た解読器は機械言語命令によって特定されるようにデー
タ転送のため各種のゲートおよびレジスタを条件付ける
のに必要な各種の制両命令群を記憶するテーブル調査メ
モリによって置換される。

このように、機械言語命令はテーブル調査メモリ内の複
数の位置をシーケンスすることによって実行される。

一層複雑化されたプロセサにおいて、含まれるゲートお
よびレジスタの数は記憶すべき制御信号の数の増加とと
もに比例的に増加し、したがってテーブル調査メモリの
寸法および価格が増加する。

テーブル調査メモリの寸法を減らすため、各制御信号群
は２進コードに符号化され一般にマイクロオペレータす
なわちマイクロ命令と呼ばれるものとなり、その後機械
言語命令に対して必要とされる結線された解読器よりも
経済的な結線された解読器によって解読される。

大規模集積回路の広範囲な使用によって、マイクロ命令
メモリを読み書きメモリとして構成することが実用的に
なった。

これによって、プロセサをその機能および能力に関する
制限から解放されるようにこのメモリに記憶された特定
のマイクロ命令群をダイナミックに変更することができ
る。

このような可変マイクロプログラミングによってプロセ
サは特定の１つの機械言語または主題命令書式に限定さ
れない。

１つの主題命令書式も選択さねないので、その書式は任
意のプログラム要求にしたがって選択できる。

これによって、小型データプロセサは科学から計算およ
び伝票発行を含んだ事務の広範囲な応用に順応するよう
にダイナミックに変更できる。

システムの順応性に関する若干の残った制限のうちの１
つはシステムが順応できる入出力または周辺装置チャン
ネルの数である。

したがって、この発明の目的は複数個の周辺装置チャン
ネルに順応できる経済的なデータプロセサを提供するこ
とにある。

この発明の他の目的は比較的に簡単かつ経済的な周辺装
置割込み優先順位決定手段を有するマイクロプログラム
データプロセサを提供することにある。

この発明のさらに他の目的は複数個のチャンネルを有し
その割込み優先順位が簡単かつ柔軟的に変更できるマイ
クロプログラムデータプロセサを提供することにある。

発明の概要 上記の目的を達成するため、この発明は必要とされるフ
ァンクションおよびリテラル値にしたがって可変数のシ
ラブルからなるマイクロ命令によって駆動されるマイク
ロプログラムプロセサを含んだシステムおよびそのシス
テムに使用される方法にある。

プロセサは２レベルの補助命令群を使用し、これによっ
てマクロ命令すなわち主題命令はマイクロ命令列によっ
て構成され、すべてのマイクロ命令は制御命令によって
構成される。

各個のレベルの命令群はメモリの別個の部分または別個
のメモリに記憶され、他方制御命令はプロセサ内のリー
ドオンリーメモリに記憶される。

この発明の特徴は２レベルの補助命令群を使用するプロ
グラマブルプロセサにあって これによってマクロ命令
または主題命令はマイクロ命令例によって構成され、マ
イクロ命令はすべて制御命令によって構成される。

周辺装置の割込みリクエストの優先順位の決定は１個の
マクロ命令によって実行され、このマクロ命令は受信し
たすべての到来リクエストラインとの比較のため順次具
なった受信群を発生させる。

信号群は夫々１個の正の信号を含む。

各信号群の信号の順位は対応するリクエストラインの優
先順位を表わす。

割込みリクエストをサービスするマクロ命令は比較一致
が達成されるまで信号群のシーケンスを呼び出し続け、
このときシーケンスは停止され対応するリクエストライ
ンがサービスされる。

システムの概略説明 上記発明の背景、目的および概要の項で記載したように
、この出願は電子式会計および伝票発行機械の市場およ
び小型汎用データ処理システムの市場の両者の要求を充
足する経済的なシステムに関する。

しかし、特にこの発明のシステムはＣ０ＢＯｖ）ような
高水準プログラミング言語で書かれたプログラムに順応
するように設計される。

このため、この発明のシステムはこのような高水準プロ
グラム言語命令がマイクロ命令列によって解釈されるマ
イクロプログラムシステムである。

マイクロ命令解読器の価格を低減しかつマイクロ命令実
行の柔軟性を高めるため、各個のマイクロ命令はデータ
転送のため各種のゲートおよびレジスタを条件付ける信
号群からなる制御命令によって構成される。

システムの価格を一層低減するためこのシステムは可変
数の基本マイクロ命令シラブルからなるマイクロ命令に
順応するように構成され、このシラブルは順次転送でき
したがってプロセサおよびプロセサーメモリインターフ
ェイスにおける幅の広いデータ経路の必要性が軽減され
る。

この発明のシステムは制御命令によって構成されるマイ
クロ命令によって制御される。

すなわち、すべてのデータ転送はマイクロ命令によって
呼び出された制御命令の制御を受けて実行される。

可変長のマイクロ命令はオペレーションコードおよび各
個のリテラル値を含んだシラブルによつて構成されなけ
ればならないので、この発明のシステムは各個のシラブ
ルを記憶するように構成され、所要のマイクロ命令はマ
イクロプログラムメモリから順次適当なシラブルを取出
すことによって構成される。

この技術はマイクロメモリ内のコード比較を実現し冗長
性を排除する。

マイクロプログラムは実行すべきファンクションととも
にソースレジスフおよび行先レジスタを特定するのに必
要な各個のマイクロオペレーションコードシラブルを選
択する。

マイクロ命令取出しはマイクロ命令実行とオーバーラン
プする。

この並行関係によって各種のマイクロ命令列の実行のた
めに必要な時間が短縮される。

さらに、マイクロ命令取出しおよび実行のオーバーラツ
プは、マイクロ命令がプロセサ内、メモリおよび入出力
周辺装置とのデータセグメント数（２５６バイトまで）
の転送を特定するとき命令の流れの整列を打ち切る。

１個のマイクロ命令によって記述されたデータの整列に
よって所定のデータフィールドに対して実行すべきマイ
クロ命令の数が最小限とされる。

この発明を使用するシステムは第１図に示されこれは小
型であるがプログラマブル汎用データ処理システムであ
る。

第１図に示されているようにシステムはラインプリンタ
１３、ディスク１４、カードリーダ／パンチ１５および
共通のインターフェイスを介して各個の周辺装置へのデ
ータ通信コントローラ１６を含んだ周辺装置の構成要素
とともにメモリ１１および監視プリンタ１２と通信する
ように構成されたフ弛セサ１０を含む。

この発明のプロセサは第２図に示され、以下簡単に説明
される。

図示のごとく、プロセサはファンクションユニット２０
によって構成され、その人力データはＡ母線２１および
Ｂ母線２２によって供給され出力データはＦ母線２３に
よって受信される。

すべてのデータはファンクションユニット２０を介して
各種のレジスタから転送される。

これらの母線は８ビツトの幅を有し、これはこのシステ
ムで使用されるシラブルおよびテ゛−タセグメントすべ
ての基本幅に等しい。

Ａ母線２１およびＢ母線２２は各個のレジスタおよびＵ
バッファレジスタ２４を介してメモリから情報セグメン
トる受信し、Ｕバッファレジスタ２４は８ビツトアドレ
スを制御メモリ３７に供給するのに使用される。

Ｆ母線は以下詳細に説明するように人出力インターフエ
イス２３ａ 入出力アドレスレジスタ４１および各個
のレジスタに接続される。

上記したように、機械命令すなわちＳ命令（高水準プロ
グラム言語でもよい）はマイクロ命令列によって構成さ
れ、マイクロ命令列は第１図のメインメモリ１１に記憶
される。

Ｓ命令および他のデータもメモリ１１に記憶される。

このため、各個の命令およびデータは１個の読み書きメ
モリの別個の部分に記憶させてもよい。

しかし、この発明の好ましい実施例において、第１図の
メモリ１１は別個の部分（図示しない）に分割され、読
取り書込み部分はＳ命令、数個のマイクロ命令およびデ
ータに対して設けられ、読取り専用部分はマイクロ命令
の永久記憶のために設けられ、「ブートストラップ」機
能をもたらす。

さらに上記したように、各個のマイクロ命令は第２図に
示されているようにプロセサの内部にある制御メモリ３
７に記憶される制御命令によって構成される。

制御メモリ３７は集積回路からなる読み書きメモリであ
ってもよい。

しかし、この発明の実施例において、制御メモリ３７は
リードオンリーメモリである。

典型的なＳ命令の書式は第３図に示されている。

図示された書式は８ビツトオペレータフイールド、８ビ
ツトオペランドフイールドおよび８ビツトインデ゛ツク
スフイールドからなる。

このオペランドフィールドの内容は記述子をアドレスす
るのに使用され、記述子は同様に導出されたインチ゛ツ
ク又と組合わされてメモリ内のデータへのアトｌメスを
作る。

この記述子の書式は第４図に示され、アドレスされてい
るテ゛−タブロック内の第１のデータセグメントの位置
を定義するセグメントおよび偏位を特定する１６ビツト
フイールド、データが例えばＡＳＣＩＩコードまたはＥ
ＢＣＤＩＣコードであるかを特定する１ビツトフイール
ド、４ビツト数値データの符号を特定する１ビツトフイ
ールドおよびアドレスされているデータブロックの長さ
を特定する１１ビツトフイールドを含んでもよい。

上記のように、Ｓ命令はマイクロ命令列によって構成さ
れる。

この発明において、３つのタイプのマイクロ命令があり
、その書式は夫々第５ａ図、第５ｂ図および第５ｃ図に
示されている。

第５ａ図はタイプＩのマイクロ命令を表わし、これはＩ
対１の関係にて制御オペレータに［マツプ（ｍａｐ×し
た１個のキャラクタである。

本質において、この１個のキャラクタはプロセサの制御
メモリへのアドレスであって、プロセサとメモリ間、プ
ロセサと入出力間およびプロセサ内の転送に関連した。

ファンクションを記述した各個の制御命令を選択する。

このタイプの典型的なマイクロ命令はＣ０ＰＹ ＭＡＲ
１→ＭＡＲ２である。

第５ｂ図はタイプＨのマイクロ命令を示し、これはマイ
クロメモリ１１内のリテラル値「インライン」を有する
複数個のキャラクタのマイクロメモリであって、マイク
ロメモリ１１においてリテラル値は８ビツトオペレータ
フイールドすなわち第１位キャラクタに後続する。

このタイプのマイクロ命令のオペレータフィールドは直
接制御オペレータに「マツプ」されデータ経路カウント
、ファンクションなどを選択し、インラインリテラルの
長さは実行カウントによって記述される。

第５ｃ図はタイプ■のマイクロ命令を示し、これはジャ
ンプおよびサブルーチンジャンプに使用。

される３キヤラクタマイクロ命令である。

最初の８ビツトはマイクロ命令に関連した制御オペｌ／
−タを記述し、引続くインラインキャラクタはアドレ
スパラメータを表わす。

各種のマイクロ命令の第１位のキャラクタすなわちオペ
レータフィールドは対応する制御命令の位置を特定する
制御メモリへのアドレスである。

この制御命令の書式は以下第６図を参照して説明される
。

図示のごとく、制御命令は多数のフィールドを含む。

Ａ解読フィールドはＡ母線（第２図。の２１）へのデー
タ経路入力を記述する５ビツトフイールドである。

Ｂ解読フィールドはＢ母線（第２図の２２）へのデータ
経路入力を記述する５ビツトフイールドである。

Ｆ解読フィールドはＦ母線（第２図の２３）からのデー
タ経路出力を、記述する５ビツトフイールドである。

第６図の書式のメモリアドレスフィールドはメモリをア
ドレスするアドレスレジスタを選択する２ビツトフイー
ルドであって、この選択は増加または減少モードにてＭ
Ａ Ｒ１，ｌ／レジスタ５もしくは増加または・減少モ
ードにてＭＡＲ２レジスタ２６であってもよい（すべて
のレジスタおよび母線は第２図に示されている）。

第６図のＴＭＳ読込みフィールドは標準的なマイクロ命
令に対して実行カウントタイムの自動選択を実行する４
ビツトフイールドである。

条件付き終了フィールドはマイクロ命令実行から条件付
き出口を選択する１ビツトフイールドである。

ファンクションフィールドは第２図のファンクションユ
ニット２０における算術または論理オペレーションを選
択する５ビツトフイールドである。

リテラルフィールドはリテラル値を制御命令から取出す
８ビツトフイールドである。

タイプＩのマイクロ命令（１個のキャラクタ）は２５６
個の制御オペレータの１つを特定できる。

タイプ■およびタイプ■のマイクロ命令により、拡張パ
ラメータをこれらのマイクロ命令内のインラインリテラ
ルによって与えることができる。

デュアルタイミング機械状態コントロールによりＴＭＳ
補助レジスタを使用して現在の制御オペレーりによって
以前のマイクロ命令に読込まれた関連のカウントタイム
だけマイクロ命令群が増加される。

既述したように、この発明のシステムは制御命令によっ
て構成されたマイクロ命令によって制御される。

すなわち、すべてのデータ転送はマイクロ命令によって
呼び出された制御命令の制御を受けて実行される。

各個のマイクロ命令は順次取出さなけれはならない可変
数のシラブルからなるので、可変シラブルフィクロ命令
を取出すのに必要な時間は制御命令のカウントフィール
ドに特定されるように変化する。

第２図の機械状態コントロール３９は２個の遅延状態を
含んだ８個の機械状態の１つを特定し、２個の遅延状態
は制御命令のカウントフィールドに関連して使用されマ
イクロオペ１／−タおよび可変シラブルを取出す。

このため、機械状態コントロール３９は４ビツトカウン
タ（図示しない）が設けられマイクロ命令実行時間を指
定する。

このカウンタは制御命令のカウントフィールドから読込
まれる。

周辺装置およびメモリとの拡張されたデータ転送に順応
するため、補助機械状態カウンタ４０は２５６個までの
データ転送を特定する８ビツトカウンタである。

したがって、２５６個までのデータセグメントは１個の
マイクロ命令の制御を受けて転送される。

この特徴は例えば比較オペレーションにおいて便用でき
、特定の値に対するデータセグメント列を検査し、プロ
セサは比較一致が達成されたならばそのマイクロ命令の
実行を条件付きで停止するように構成される。

この発明によって使用されるこの特定の特徴は周辺装置
の割込みリクエストがサービスされるべきである優先順
位を表わす信号群のシーケンスを呼び出すことにある。

多数のマイクロ命令の実行に必要な時間を短縮するため
、マイクロ命令取出しはマイクロ命令実行とオーバーラ
ツプする。

ジャンプマイクロ命令またはサブルーチンマイクロ命令
の取出しを迅速化するため、先入後出ブツシュダウンス
タック（第２図の３６ａ−ｄ）が設けられ一連のマイク
ロメモリアドレスを記憶する。

システムの詳細説明 上記したように、この発明のシステムは言語構造体およ
び入出力装置を柔軟性をもって選択できるように構成さ
れるが、このシステムは価格において小型特殊用および
汎用コンピュータと匹敵しうるように固定結線回路を有
しない。

この発明のより詳細な説明を行うため、このシステムは
図面を参照して説明される。

概略的に既述したように、第２図はこの発明のプロセス
のダイアグラムである。

図示のごとく、メモリアドレスレジスタ２５．２６（夫
々ＭＡＲ１およびＭＡＲ２）は同一の１６ビツトレジス
タであって、２つのモード、転送およびカウントのうち
のいずれかで動作する。

転送モードにおいて、各レジスタはＦ母線２３を介して
ファンクションユニット２０から読込まれる２個の８ビ
ツトバイトレジスタ（夫々２５ａ 、２５ｂおよび２６
ａ。

２６ｂ）として構成される。

対をなすバイトレジスタはＦ母線２３から読込まれる２
バイトレジスタに結合してもよい。

転送モードにおいて有効なアドレスが読込まれていない
と、メモリアドレスレジスタは汎用レジスタとして使用
できる。

カウントモードにおいて各メモリアドレス１／ジスタは
メモリをアドレスするのに使用される。

メモリアドレス母線４４はこのために設けられた１６ビ
ツト母線である。

これによってメモリの６４キロバイトまでがアドレスさ
れる。

カウントモードにおいてメモリアドレスレジスタ（第２
図の２５および２６）は増加または減少するように指令
されてもよい。

増加動作（第２図の２．５ｃおよび２６ｃ）はメモリ内
のキャラクタを順次アドレスするのに使用され、減少動
作は主としてプロセスへ正確に与えるため算術情報をア
ドレスするのに使用される。

ＢＯレジスタ２７はバイト容量およびディジット容量を
有する２個の部分ＯＵ、ＯＬからなる１キヤラクタ汎用
レジスタである。

ディジットモードにおいて、各アイジットはファンクシ
ョンユニット２０によって実行されるべきファンクショ
ンにしたがって他のデ°イジツトと組合わせられる。

バイトモードにおいて、ＢＯレジスタ２７内の２個のデ
ィジットは転送されまたはファンクションユニット２０
から読込まれる。

Ｂルジスタ２８は１キヤラクタレジスタであって、制御
メモリ３８からのリテラル値によって制御されるビット
マスキング機能を有し、レジスタ２８内の任意のビット
上のジャンプマイクロ命令をセットまたはリセットする
機能を有する。

転送モードにおいてＢルジスタはファンクションユニ”
：／ ト２０に転送されファンクションユニット２０か
ら読込まれる。

Ｂ２レジスタ２９ａおよびＢ３レジスタ２９ｂは１キヤ
ラクタ汎用レジスタであって、１個の２バイトレジスタ
２９を構成スるように組合わせてもよい。

各個のレジスタはファンクションユニット２０に転送さ
れファンクションユニット２０から読込まれる。

ＷＲレジスタ３４は２つのオペレーションモード、転送
およびビット、を有する汎用作業レジスタである。

転送モードにおいてＷＲレジスタは両者ともファンクシ
ョンユニット２０から読込まれる２個の８ビツトバイト
レジスタ（３４ａおよび３４ｂ）として配列される。

ビットモードにおいてＷＲレジスタ３４はシフトオフお
よび再循環機能を有する１個の１６ビツト直列シフトレ
ジスタとして内部接続される。

シフト量は制御用機械状態カウンタ、すなわち、機械状
態コントロールユニット３９内の通常のカウンタまたは
補助機械状態カウンタ４０のいずれかに導入されたリテ
ラル値によって条件付けられる。

フラッグレジスタ３０は汎用フラッグバイトの記憶とし
て使用される１キヤラクタレジスタである。

ビットのセツティングは制御メモリ３７からのリテラル
値によって制御される。

転送モードにおいてレジスタ３０はファンクションユニ
ット２０に転送されまたはファンクションユニット２０
から読込まれる。

Ｘレジスタ３３ａ 、３３ｂ 、３３ｃ 、３３ｄおよ
びＹレジスタ３１ａ、３１ｂ、３１ｃ、３１ｄは夫々一
緒に組合わせて２個の４バイトレジスタを構成してもよ
く、また１個の８バイトまたはＩ６デイジツトレジスク
（ＸＹ）を構成するように組合わせてもよい。

各個のレジスタはファンクションユニット２０から読込
まれファンクションユニット２０に転送される。

ファンクションユニット２０に関連して使用されるとき
、これらのレジスタは１０進算術を実行する。

ディジットモードにおいてレジスタのＸＹ組合せはゾー
ン除去および付加のために使用してもよい。

マイクロメモリアドレスレジスタ３５ａ、３５ｂはファ
ンクションユニット２０から読込まれファンクションク
ニット２０に転送できる２個の１バイトレジスタである
。

これらのレジスタはまた３個の１６ビツトレジスタ３６
ａ 、３６ｂ 、３６ｃに対し情報を供給し受信でき、
３個のレジスタ３６ａ 、３６ｂ 、３６ｃは、マイク
ロメモリをアドレスしかつプログラムおよび割込みサブ
ルーチンアドレスを記憶する１個のブツシュダウンまた
は後入先出（ＬＩＦＯ）アドレスタックを構成するよう
に配列される。

１６ビツトカウンタ３６ｄも増加機能を有し、レジスタ
３５ａ 、３５ｂから直接読込まれてもよい。

マイクロアドレス母線４５はスタックレジスタ３６ｃお
よびカウンタ３６ｄからのアドレスを受信する１６ビツ
ト母線である。

カウンタ３６ａはユニット３６ｅを増加するように接続
され、増加機能が与えられる。

既に概略的に説明したＴＭＳ補助レジスタ４０は２つの
オペレーションモード、すなわち読込みおよび減少、を
有する１キヤラクタレジスタである。

読込みモードにおいてこのレジスタはファンクションユ
ニット２０から読込まれる。

引続くマイクロ命令の制御はＴＭＳ制御ユニット３９内
の機械状態カウンタからこのレジスタに転送される。

減少モードにおいて、読込みＴＭＳ補助マイクロ命令に
よってあらかじめ条件付けられていればＴＭＳ補助レジ
スタ４０は現在のマイクロ命令実行の終了を制御する。

入出力アドレスレジスタ４１は８個の両方向入出力チャ
ンネルまたは制御ユニットをアドレスするのに使用され
る８ビツトレジスタである。

このレジスタはファンクションユニット２０かう読込ま
れファンクションユニット２０に転送される。

ファンクションユニット２０は以下に列挙したファンク
ションを有する２個の算術論理ユニットからなる。

ファンクションユニットのデータ経路は入出力母線（Ａ
母線２１、Ｂ母線２２およびＦ母線２３）のデータ経路
の幅にしたがって８ビツトの幅を有する。

下記のテーブルは２人力Ａ、Ｂを関数とする得られた出
力Ｆを列挙する。

１０進（ＢＣＤ）算術、１０の補数およびゾーン付加の
ような付加的なファンクションはデータ経路の選択およ
びマイクロ命令リテラルの使用によって与えられる。

したがって、上記プロセサの一部はレジスタ構成および
ファンクションユニットを含む。

第２図に示された機械状態コントロールユニット３９と
ともにＵバッファレジスタ２４および制御メモリ３７を
含んだマイクロ命令解読機構を詳細に説明する。

Ｕバッファレジスタ２４は８ビツトレジスタであって制
御メモリ３７をアドレスし実行すべき次のマイクロ命令
に関する情報を与えるのに使用される。

この情報はマイクロ命令取出しおよび実行の位相をオー
バーラツプするのに必要である。

制御メモリ３７がアドレスされると、制御命令は制御バ
ッファレジスタ３８に供給される。

既に概説したように、制御バッファ３８の内容（すなわ
ち、制御音４＞）はソースレジスタおよび行先レジスタ
および実行すべきファンクションの選択を制御する。

機械状態コントロールユニット３９はプロセサ内のすべ
てのマイクロ命令の位相を制御する。

（各個の機械状態は以下に一層詳細に説明する）。

マイクロ命令実行の取出し位相および実行位相がオーバ
ーラツプしているので、マイクロ命令解読において回顧
技術が使用される。

回顧技術は、現在のマイクロ命令機械犬態、カウントタ
イム、制御メモリからの制御命令によって得られた現在
のマイクロ命令のタイプ、および、もしこのレジスタの
内容が有効と宣言されすなわちマイクロオペレータシラ
ブルが存在するならば、Ｕバッファレジスタ２４に記１
意された次のマイクロ命令のタイプに関する決定を含む
。

プロセサの次のカウントタイムにおける機械状態は計算
され、メモリおよびリクエストメモリアクセスをアドレ
スするため、次のマイクロ命令を取出しマイクロメモリ
アドレスレジスタを増加するかＵバッファレジスタ２４
の内容が有効であると宣言するかの判定がなされる。

上記したように、機械状態コントロールユニット３９は
４ビツトカウンタ（図示しない）を含み、これは制御命
令からプリセットされた現在のマイクロ命令のための実
行期間の長さを制御する（１ＭＳ補助レジスタ４０がす
でに以前のマイクロ命令によって駆動されているときを
除く）。

１ＭＳ補助レジスタ４０は１個のマイクロ命令の制御を
受けて多数（２５６バイトまで）のデータセグメントの
転送を制御する。

このような複数セグメントの転送は第１図のメインメモ
リ１１または入出力周辺装置に対してなされる。

さらに、条件付き終了マイクロ命令が設けられ、これに
よって転送されているデータ列はアークレジスタのうち
の１つの内容の値との比較のために走査され、比較一致
が達成されたならば、マイクロ命令は終了し機械状態制
御は機械状態コントロールユニット２９内の４ビツトカ
ウンタ（図示しない）に転送される。

制御命令が実行すべきファンクションとともに各個のソ
ースレジスタおよび行先レジスタを選択する方法がＡ、
ＢおよびＦ選択回路の概略ダイアダラムすなわち第７図
に関連して説明される。

上記のように、制御命令はＡ母線２１（第２図参照）に
接続すべきレジスタ、Ｂ母線２２に接続すべきレジスタ
およびＦ母線２３に接続すべきレジスタを夫々特定する
３個の４ビツトフイールドを含む。

さらに、制御命令はファンクションユニット２０によっ
て実行すべき算術および論理オペレーションヲ特定する
５ビツトフイールドを含む。

各個のフィールドは第２図の制御バッファ３８によって
受信され、第７図に示されている各個の選択回路に転送
される。

Ａ解読フィールドはＡ選択回路４６に転送され特定のレ
ジスタをＡ母線２１に接続する。

Ｂ解読フィールドはＢ選択回路４７に転送され特定のレ
ジスタをＢ母線２２に接続し、Ｆ制御フィールドはＦ選
択回路４８に転送されＦ母線２３に接続すべきレジスタ
を特定する。

ファンクション選択解読フィールドは直接ファンクショ
ンユニット２０に転送される。

すべてのフィールドは互いに独立して選択される。

各種のマイクロ命令および制御命令がオーバーラツプし
て取出される方法はシステムの各個のユニットにおいて
実行されるステップのシーケンスを表わす一連の関連し
た波形図である第９図に関連して説明される。

各個のマイクロ命令を解読し実行するのに必要な各個の
ユニットにおける関連したステップは波形図において同
一の数字によって表わされ、特定のマイクロ命令の解読
および実行の経過は各種の波形図を通して関連した数字
を追跡することによって得られる。

第９図において、波形Ａは単にシステムクロックを表わ
し、主として他の信号とのタイミングレファレンスを与
えるように図示されている。

波形Ｂはマイクロメモリアドレスレジスタ（そのカウン
トを含む）が増加しマイクロメモリに対し新たなアドレ
スを与える時間を表わす。

波形Ｃはマイクロメモリアドレスが有効なマイクロメモ
リアドレスを含むものとして指示されている時間を表わ
す。

波形りはメモリアドレスがメモリに対して与えられデー
タまたはマイクロ命令を取出す時間を表わし、このマイ
クロ命令はこの発明の好ましい実施例においてメインメ
モリのマイクロ部分に記憶される。

波形Ｅはデータまたはマイクロ命令のメインメモリから
出力が受信される時間を表わす。

波形Ｆは制御メモリがマイクロ命令オペレーションコー
ドによってアドレスされていることによって制御メモリ
（第２図の３７）から出力が受信される時間を表わす。

波形Ｇは第２図の制御バッファ３８が制御メモリ３７の
出力によって静止またはセットされた時間を表わす。

波形Ｈは制御バッファ３８からの信号が対応するマイク
ロ命令によって呼び出された特定のファンクションの実
行およびデータ転送を行うのに使用される時間を表わす
。

各種の波形のハツチング区域はマイクロメモリアドレス
レジスタツク３６がブツシュダウンされ付加的なマイク
ロメモリアドレスを記憶する時間を表わす。

各種のタイプのマイクロ命令の取出し、解読および実行
ステップは第９図の各個の波形図に示され、これらのス
テップは各個のマイクロ命令の実行のために必要なすべ
てのステップに関連づけられる。

関連したステップは同一の数字表示を有し、この数字表
示は以下に説明される。

数字１はメモリ取出しくマイクロ命令の取出しを除いて
）を使用しない１個のカウントタイムマイクロ命令にと
って必要な各種のステップを表わす。

数字２はサブルーチンジャンプマイクロ命令取出しに必
要な各種のステップを表わす。

数字３はサブルーチンジャンプマイクロ命令によって要
求されジャンプアドレスの第１位バイトのメモリ取出し
を表わす。

数字４はジャンプアドレスの第２位バイトのメモリ取出
しを表わす。

数字５はサブルーチン復帰アドレスの設立を表わす。

数字６は３カウントタイム批メモリ取出しマイクロ命令
を表わす。

数字７は２キヤラクタリテラルを有するマイクロ命令を
有する。

数字８はそのリテラルの第１位バイトのメモリ取出しを
表わす。

数字９はそのリテラルの第２位バイトのメモリ取出しを
表わす。

数字１０は３キャラクタメモリ読取りマイクロ命令取出
しを表わす。

数字１１は３キヤラクタを取出す実際のメモリアクセス
を表わす。

ＤＩ’、Ｄ２およびＤ３はメモリからこれらのキャラク
タを表わす第１位第２位および第３位バイトを実際に受
信することを表わす。

第９図は各種の波形図は主として連続したマイクロ命令
の取出しく波形Ｅ）および実行（波形Ｈ）のオーバーラ
ツプ関係を表わしさらにブツシュダウンスタック（第２
図の３６ｂ−ｄ）を使用して連続シたマイクロメモリア
ドレスを停止するのを表わすように図示し説明してきた
。

しかし、第９図の波形図はまた興味ある他の特徴を示す
。

例えは、サブルーチンジャンプマイクロ命令（数字２）
の取出しが制御メモリからの制御台４−（波形Ｈ）によ
って実行されるが、ジャンプアドレス（数字３および４
）の２バイトの取出しはそのマイクロ命令の制御を受け
、付加的な制御メモリ出力（波形Ｆ）は必要とされない
。

同様に、サブルーチン復帰アドレス（数字５）の設立は
制御メモリ出力（波形Ｆ）を必要としない。

同様に、２キャラクタリテラルマイクロ命令すなわちタ
イプ■のマイクロ命令（数字７）の取出しは１つのクロ
ック期間制御メモリ出力を必要とするが、リテラルの２
バイト（数字８および９）の引続く取出しは以前取出さ
れたマイクロ命令の制御を受けるので制御メモリ出力を
必要としない。

同様に、制御メモリ出力を呼び出すマイクロ命令が一旦
実行に移されるとメインメモリからデータキャラクタを
取出すにはその出力を必要としない。

マイクロ命令の取出しおよび実行のオーバーラツプは第
９図に一層明白に示されている。

例えば、第１のマイクロ命令の実行（数字１）は第３の
クロック期間中性われ、これと同時に第２のマイクロ命
令はメモリから取出され、第２のマイクロ命令のアドレ
スは第１のマイクロ命令のメモリ取出しの期間ブツシュ
ダウンスタックに記憶されていたものである。

同様に、３カウントタイム非メモリアクセスマイクロ命
令の実行（数字６）は２キャラクタリテラルマイクロ命
令がメモリから取出されている次のクロック期間に行わ
れる。

取出しおよび実行のオーバーラツプはおそらく第１０図
および第１１図の比較によって演出的に示され、第１０
図は多数の異なったタイプのマイクロ命令に対するマイ
クロ命令の取出しおよびマイクロ命令の実行の並行関係
を表わすタイムチャートである。

比較のため、第１１図はマイクロメモリアドレス増加お
よびマイクロ命令実行の並行関係すなわちオーバーラツ
プがあるがマイクロ命令取出しおよびマイクロ命令実行
のオーバーラツプがないタイムチャートである。

換言すれば、第１１図において、メインメモリのマイク
ロ部分からのマイクロ命令取出しおよび制御メモリから
の制御メモリ取出しのオーバーラツプはない。

第１０図に示されているように、この発明はマイクロメ
モリアドレスレジスタの増加および次の命令のためのそ
のレジスタの内容のマイクロメモリへの転送の間の並行
関係、オーバーラツプ、すなわち、マイクロメモリアド
レスのマイクロメモリへの転送および次の命令のためマ
イクロメモリからの取出しの間の並行関係およびマイク
ロメモリからのマイクロ命令取出しおよび次の命令のた
めの制御メモリからの制御命令の取出しの間の並行関係
を考慮に入れている。

このような並行関係すなわちオーバーラツプは、以前取
出されたマイクロ命令が実行のため「パイプライン」を
介してさらに制御命令バッファにブツシュされる期間、
次のマイクロ命令を取出す「パイプライン」効果を作り
出すものと考えることができる。

このように、この発明の並行関係によって、１個のカウ
ントタイムレジスタ転送マイクロ命令に対してマイクロ
メモリをアクセスし、マイクロメモリの取出しを受は入
れ、制御メモリの取出しおよび実行を受は入れるマイク
ロメモリアドレスの増加は４つのクロック期間のみを必
要とする。

しかし、第１１図に示されているように、このような通
常のマイクロ命令は６つのクロック期間を必要とする。

各種のタイプのマイクロ命令の取出しおよび実行に必要
なりロック期間がさらに短縮されるのは第１０図および
第１１図の別の比較によって明白となり、この短縮は次
のアドレスを実行するためのマイクロメモリアドレスの
増加が以前のアドレスのマイクロメモリ取出に鑑み遅延
されずさらにマイクロメモリ取出しが以前のマイクロ命
令の制御メモリ取出しによって遅延しないという事実に
より実現される。

マイクロ命令実行機構に関連しで上記したように１機械
状態コントロールユニット３９（第２図参照）はプロセ
サ内のすべてのマイクロ命令の位相を制御する。

さらに上記したように、現在のマイクロ命令機械状態カ
ウントタイム、制御命令内の機械状態解読フィールドか
ら得られた現在のマイクロ命令のタイプおよびマイクロ
命令メモリから受信されたときＵバッファレジスタ２４
（第２図参照）に記憶されている次のマイクロ命令のタ
イプに関する判定を含んだ回顧技術が使用される。

機械の次のカウントタイム期間機械状態は計算され、メ
モリおよびリクエストメモリアクセスをアドレスするた
め、次のマイクロ命令を取出しマイクロメモリアドレス
レジスタを増加するかＵバッファレジスタを有効として
宣言するのか判定がなされる。

８つの異なった機械状態があって、これらの状態の関係
は第８図に示されている。

各個の状態は電源始動（１１１）、電源中断（０００）
、電源故障（０１１）、ブツシュ（００１）、置換（１
０１）実行（ｉｏｏ）、遅延１（１１０）および遅延２
（０１０）として表わされる。

各個の状態に入る条件およびその状態の機能について以
下に説明する。

プロセサ内のブツシュ状態（００１）の機能はマイクロ
メモリアドレスレジスタおよび関連したスタックを処理
することにあって、スタックにおいてサブルーチンジャ
ンプアドレスおよび割込み復帰アドレスが記憶される。

ブツシュ状態に入る条件は現在のマイクロ命令が実行状
態のカウント１において条件付けされたサブルーチンジ
ャンプであるときまたは現在の機械サイクルの期間電源
中断条件、電源始動条件または電源故障条件が有効であ
るときに成立する。

置換状態（１０１）の機能は無条件のジャンプアドレス
および条件満足された条件付きのジャンプアドレスをマ
イクロメモリアドレススタック内の読込みレジスタから
マイクロメモリアドレスレジスタに読込ませることにあ
る。

置換状態に入る条件は現在のマイクロ命令が条件付けさ
れたジャンプであるかサブルーチンまたはサブルーチン
復帰ではないときおよび現在のマイクロ命令が実行状態
のカウントタイム１にあるときに成立する。

電源中断状態は電源マイクロプログラムルーチンアドレ
スをマイクロメモリアドレススタッグに読込むことにあ
る。

中断が発生すると、電源中断状態に入る条件は現在の機
械状態がブツシュまたは置換であるとき、すなわち現在
のマイクロ命令が実行状態のカウントタイム１において
ジャンプのないＴＭＳ読込みであってマイクロバッファ
の内容が無効なとき、現在のマイクロ命令が実行状態で
あるがその状態のカウントタイム１ではないときにおい
て条件満足された条件付きの読取りであってマイクロバ
ッファの内容が無効として宣言されたときおよび現在の
マイクロ命令が実行状態のカウントタイム１においてサ
ブルーチン復帰であるときに成立する。

電源始動状態（１１１）はプロセサが電源オン信号を受
信することによって入る。

電源故障状態（０１１）はプロセサへのメモリ駆動ライ
ンがプロセサへのメモリアクセスが許可されたことを表
わすときメモリからパリティエラーを検出することによ
って入る。

遅延２状態はメモリのマイクロ部分からマイクロ命令を
取出し、もしちょうど実行されたばかりの以前のマイク
ロ命令が条件満足された条件付きジャンプ、無条件ジャ
ンプ、サブルーチンジャンプまたはサブルーチン復帰の
いずれかであれば、これをマイクロバッファに読込むた
めに設けられる。

遅延２状態は中断がなくマイクロプロセサの現在の状態
がブツシュまたは置換のいずれかであるとき、すなわち
、現在のマイクロ命令が実行状態におけるサブルーチン
復帰であるとき、および現在のマイクロ命令が実行状態
にあるがその状態のカウントタイム１でなく条件満足さ
れた条件付き読取りであるときのみ入ることができる。

遅延１状態（１１０）は２つの目的のために設けられる
。

より重要な目的は現在マイクロバッファにあるマイクロ
命令を制御メモリに転送し、対応する制御命令を実行前
に制御バッファに転送することにある。

ＭＡＲレジスタの１つによってアドレスされたメモリ内
のキャラクタを同じサイクルにおいてプロセサ記憶レジ
スタにアクセスし導出することは不可能であるので、遅
延１状態の用途は読取りマイクロ命令のメモリアクセス
時間によって必要とされる。

この場合、遅延１状態はプロセサが実行状態に入る前に
メモリ読取りマイクロ命令において必要とされる第１位
のキャラクタをアクセスするために設けられる。

実行状態（１００）は置換、電源およびブツシュ状態に
よって制御されるスタックの処理以外のプロセサ内のす
べてのデータ転送を制御する。

メモリアクセスを必要としない通常のマイクロ命令は１
つのクロック期間で実行でき、関連した遅延は必要でな
い。

メモリ書込みマイクロ命令はその実行が終了したのち１
つのクロック遅延時間を必要とする。

メモリ読取りマイクロ命令はその実行前に１つのクロッ
ク遅延時間およびその実行後に１つのクロック遅延時間
を必要とする。

リテラルマイクロ命令は上記したように次のマイクロシ
ラブルを考慮に入れてその実行終了後１つのクロック遅
延時間を必要とする。

ジャンプ無条件マイクロ命・令およびジャンプ条件付き
マイクロ命令はその実行終了後２つのクロック遅延時間
を必要とする。

メモリ読取り条件付き終了マイクロ命令はその実行開始
前１つのクロック遅延時間およびその実行終了前２つの
り田ンク遅延時間を必要とする。

第２図に示されたプロセサの入出力インターフェイスは
入出力データ母線２３３１人出力アドレスレジスタ４１
、入出力リクエスト母線４２、入出力アドレス母線４３
およびマスクレジスタ４９からなる。

これらの機能は両方向性およびプログラムで制御される
優先順位を有する８個のチャンネルをサービスできるこ
とにある。

入出力チャンネルを介するすべての転送はプロセサの制
御を受ける。

制御パラメータ、データ、識別および状態リクエストは
プロセサから入出力チャンネルコントローラに転送され
、状態、識別およびデータはコントローラからプロセサ
に転送される。

プロセサによってなされるすべてのデータ転送は入出力
割込みリクエストを介してプロセサをアクセスし、制御
、識別および状態の情報はプロセサの命令のみによって
転送される。

データ割込みリクエスト機能を使用して、８個の入出力
チャンネルのすべてを同時に動・作させることができる
。

入出力データ母線２３ａはチャンネルアドレスライン、
チャンネルリクエストライン、入出力実行ライン、制御
ライン、２相クロツクライン、電源オンライン、および
方向ラインを含んだ多数のサービスラインに関連づけら
れる。

データ母線自体は８本の両方向データラインからなる。

プロセサによってアドレスされる各チャンネルに対して
独自のチャンネルアドレスラインが設けられる。

特定のチャンネルとの通信が要求されると適当なライン
が駆動される。

特定のチャンネルアドレスラインが駆動されると、その
チャンネルのアーク母線はプロセサのアーク母線２３ａ
に接続される。

チャンネルリクエストラインは各チャンネルとプロセサ
の間に設けられ、特定のチャンネルリクエストラインは
その対応するチャンネルがサービスを要求するとき駆動
される。

８本の入出力チャンネルリクエストラインはすべて論理
的に「ＯＲ」結合され、プロセサ機械状態コントロール
３９（第２図）に対する１つの入出力割込みリクエスト
を形成する。

リクエストはプロセサによって審査されチャンネルの優
先順位を決定する。

チャンネルリクエストラインは入出力装置コントローラ
によって使用され、プロセサからアーク指令が満足され
データ転送が要求され、装置が選択のとき「順位」状態
になく、または装置が非選択のとき「順位」状態にある
ことをプロセサに通知する。

このようなリクエストラインの機能によって、指令が入
出力コントローラに転送されたのちコントローラが指令
の結果としてサービスをリクエストするのを待っている
とき他の処理タスクを実行する。

この発明の入出力割込み優先順位決定の特徴は第１２図
に関連して説明される。

上記のように、各チャンネルリクエストラインはサービ
スリクエストを指示するように駆動され、各個のリクエ
スト信号は第２図および第１２図のマスクレジスタ４９
に供給される。

このような信号があれば、機械状態コントロール３９（
第２図）はプロセサによって現在ランされているルーチ
ン（入出力指令を含めて）を中断し、各種のリクエスト
信号を審査するサブルーチンを呼び出し、最高位の優先
順位を有するものを決定する。

第１２図において、各種のリクエストラインはレジスタ
４９内の信号の各個のビット部分にしたがってレジスタ
４９から対応するＡＮＤゲート５１に転送される。

これらの信号がＡＮＤゲートに供給される期間、一連の
ワードは比較のためメモリ５３内の最先順位テーブルか
ら取出される。

第１２図に示されているように、取出された各ワードは
１個の「１」ビットのみを含み、残りのビットは０であ
る。

１ビツトのビット位置は特定の入出力チャンネルリクエ
ストラインに対応し、ワードが取出される順位は各チャ
ンネルに割当てられた優先順位に対応する。

第１２図のビット位置が左へ整列される換言すればチャ
ンネル順位が左から右へ移動すると仮定すれば、最高位
の最先順位（第１２図の最下位ワードアドレス）が第３
のチャンネルに割当てられ、第２位の優先順位は第７の
チャンネルに割当てられ、第３位の優先順位は第１のチ
ャンネルなどに割当てられる。

レジスタ４９内のリクエスト信号の例示的なパターンは
１１０１０１１１である。

プロセサが割込まれリクエスト審査が含まれるとき、第
１２図のアドレスカウンタ５４はＡＮＤゲート５１を介
してレジスタ４９の内容との比較のためメモリ５３から
最下位ワードを取出す。

例示的な上記パターンにおいて比較は行われずＡＮＤゲ
ート５１からの出力信号はない。

したがって、アドレスカウンタ５４が増加されメモリ５
３から次の最下位ワードを取出す。

このとき比較一致が発生し出力信号は第７番目（左へ整
列された）のゲート５１によって与えられる。

（１個のＡＮＤゲートのみが出力信号を有する）。

この信号は対応するダイオード５２によって機械状態コ
ントロール３９（第２図）に転送され、サブルーチンを
停止し、対応するチャンネルのアドレスラインを駆動し
そのチャンネルデータ母線をプロセサデータ母線２３ａ
（第２図）に接続する。

第１２図の回路に代わって、ＡＮＤゲート５１の比較動
作は第２図のファンクションユニット２０によって実行
され、優先順位テーブルは第１図のメモリ１１に記憶さ
れる。

いずれの場合にも。上記した条件付き終了マイクロ命令
はメモリ取出しシーケンスを始動させるのに使用され、
メモリ取出しシーケンスは比較一致がなされたときのみ
終了する。

第１２図の入出力データ母線の残りのサービスラインを
以下に説明する。

入出力実行ラインはすべてのプロセサと入出力コントロ
ーラ間の情報およびデータの転送を制御する。

このラインは入出力チャンネル内の情報転送のマイクロ
命令による実行期間駆動されたままであって、システム
転送りロックに対し、駆動信号として動作する。

入出力インターフェイスの制御ラインはプロセサによっ
て駆動され、そのチャンネルを介して指令または制御情
報が転送されていることをアドレスされたチャンネルに
指示する。

電源オンラインは各入出力チャンネル上の特定の装置の
状態を始動させるのに使用される。

方向ラインは両方向アークラインにおいて現在のデータ
転送状態を指示するのに使用される。

その方向がプロセサに向かい上記制御ラインが駆動され
ているとき、入出力装置の第１の状態キャラクタはプロ
セサに転送される。

５つのタイプのオペレーションが入出力インターフェイ
スを介して実行される。

夫々「審査状態」、「電子式指令ｉ 」、「電子式指令
■」、「周辺装置タイミング応答」指令および「データ
転送」と呼ばれる。

「審査状態」指令はシステムに対し一般的でない方法に
おいて動作し、リクエスト審査動作がプロセサによって
実行されるのと同じサイクル期間周辺コントローラによ
って１バイトに集められた状態情報がプロセサまたはメ
モリに転送される。

周辺コントローラ内の状態キャラクタはプロセサマイク
ロ命令によってアドレスされ、プロセサと周辺コントロ
ーラのインターフェイスを介して上記制御ラインが駆動
され方向ラインが非駆動とされる。

「電子式指令１」は結果として引続くデータ転送がない
タイプである。

第１のタイプの「電子式指令」は周辺コントローラの動
作を次のサイクルのデータ転送のために準備させない。

このタイプの例は「読取りのための選択」、「セットモ
ード」および「選択解除」である。

「電子式指令■」では、指令周辺装置との次の入出力転
送がこの指令によって条件付けられたプロセサレジスタ
を含まなければ−ならない。

このタイプの指令によって周辺コントローラ内のレジス
タはコントローラへの次の入出力データ転送がそのレジ
スタにテ゛−タを書込むかそのレジスタからプロセサメ
モリに読込むようにあらかじめ条件付けられる。

指令に後続するデータ転送は多数のサイクル遅延を伴な
ったのち行われる。

「読取りのための選択」または「書込みのための選択」
指令の結果としてのデータリクエストは「電子式指令■
」タイプによるデータ転送状態が実行されるまで禁止さ
れる。

「周辺タイミング応答」タイプの指令は２つの方法で実
行される。

１つの方法は周辺装置へのデータの流れにこの指令を含
ませることである。

この場合、指令は周辺コントローラによってデータとし
て処理され、指令の終了は周辺装置がそのリクエストラ
インを駆動することによってプロセサに通知される。

このタイプの指令が使用される別の方法は上記制御ライ
ンおよび方向ラインを使用して制御キャラクタ転送を指
示することである。

「データ転送」タイプの指令は情報転送を制御する「読
取りのための選択」指令および［書込みのための選択」
指令を含む。

「読取り用選択」指令は周辺装置から読取られたデータ
の転送を開始させる。

「書込み用選択」指令はデータを周辺装置からプロセサ
に書込まれたアークの転送を開始させる。

コントローラはブロック転送コントローラまたは１キヤ
ラクタ転送コントローラとして定義される。

選択後ブロックまたはキャラクタ転送が必要とされると
き、周辺コントローラはプロセサへのそのリクエストラ
インを駆動する。

転送期間プロセサは制御ライン（上記した）を非駆動と
なし入出力実行ライン（上記した）を駆動させることに
よってこのリクエストに応答する。

データ母線２３ａ（第２図参照）に関連した方向ライン
は周辺装置からのデータ読取り期間非駆動とされ、周辺
装置からプロセサへの書込み期間駆動される。

プロセサはブ田ンク内の最終キャラクタの転送後入出力
データ母線に「応答」コードを挿入することによってデ
ータ転送の終了を通知する。

周辺コントローラはさらにデ°−タ転送ができるまでそ
のリクエストラインを非駆動とじなければならない。

「周辺タイミング応答」および「データ転送」タイプの
指令の制御を受ける情報転送はプロセサの割込み制御を
受ける。

第２図の機械状態コントロール３９において割込み制御
が行われ、「割込み可能」フラッグまたは信号の発生に
よって８本の両方向入出力チャンネルリクエストを受は
入れプロセサへのそれらの入力を駆動する機能が与えら
れる。

割込み可能フラッグが論理「１」にてセットされると、
各種の機械状態に関連して既述したように第２図の機械
状態コントロール３９を電源状態に導入させることによ
って、周辺装置からのリクエストがマイクロプロセサを
制御する。

プロセサが電源状態にあるとき、割込み可能フラッグは
論理「０」にリセットされ、プロセサが第１位の割込み
をサービスしている期間、他の割込みは発生されない。

割込みをサービスした後、プロセサは割込み可能フラッ
グを論理「１」にセットしなければならず、再びチャン
ネルリクエストのサービスが可能となる。

これは割込み復帰マイクロ命令をプログラミングするプ
ロセサによって実現され、この命令は割込み可能フラッ
グをセットしマイクロプログラム制御を割込みが発生し
たときに実行されたマイクロ命令に後続するマイクロ命
令に復帰される。

割込み可能フラッグは特別なサブルーチンジャンプマイ
クロ命令を使用してプログラム的に論理「０」にセット
される。

電源中断状態（上記した）の機能は固定アドレス、周辺
装置処理ルーチンの開始アドレスをマイクロメモリアド
レススタックに読込み通常のキャリフラッグを中断キャ
リフラッグにコピーすることにある。

中断復帰マイクロ命令によって、中断キャリはジャンプ
キャリフラッグにコピーされる。

結論 同時に動作でき各装置に割当てられた優先順位にしたが
ってプロセサに割込むことができる多数の周辺装置に順
応できるシステムおよびそのシステムに使用される方法
を説明した。

さらに、システムおよびこれに使用される方法は他の小
型汎用処理システムおよび特殊用コンピュータよ価格的
に匹敵し、中型マイクロプログラムシステムと機能的に
匹敵するように設計されている。

可変マイクロプログラムシステムはマイクロプログラム
でないシステムと比べて各マイクロコード列またはマイ
クロ命令列によってその構成を通して複数の異なった高
水準プログラム言語を容易に解釈できるという利点を有
する。

上記設計目標を達成するため、このシステムおよびこれ
に使用される方法は異なったプログラムを表現する高水
準命令群を構成するため複数レベルの補助命令群を使用
するように構成される。

異なったレベルの補助命令群は別個のメモリに記憶され
るので、対応する命令はそれらのメモリからオーバーラ
ツプすなわち並行して取出すことができる。

これによってこの発明のシステムに並行した補助命令の
流れが与えられる。

各レベルの補助命令群は通常のマイクロ命令および制御
命令であって、後者はデータ転送および他のオペレーシ
ョンのため各種のゲートを条件付けるのに必要な制御信
号群である。

マイクロ命令の書式は可変数の基本シラブルを含むよう
に変更でき、基本シラブルは順次マイクロメモリから取
出され所要のマイクロ命令を形成する。

このように、マイクロ命令メモリの記憶要求の冗長性は
相当低減される。

開示してきたこの発明の他の特徴は例えば１個のマイク
ロ命令でメモリおよびプロセサ内の多量のデータ転送を
制御できるように機械状態コントロールにおいて次のマ
イクロ命令実行を遅延させることにある。

システムはまた適当に特定された条件の発生によってこ
のような多量のデータ転送を呼び出すマイクロ命令の実
行を条件付きで停止できる特徴が与えられる。

この後者の特徴は優先順位にしたがって順次優先指定信
号を呼び出すことによって入出力割込み優先順位決定を
制御し、最高位の優先順位を有するサービスリクエスト
が検出されたときそのシーケンスを停止するように使用
できる。

この発明の１つの実施例のみが説明され図示されたけれ
ども、この分野における熟練者にとって請求した発明の
精神および範囲から離脱することなく変更および変型が
可能であることは明白である。

なおこの発明の実施態様は以下に示すものである。

（１）第１のメモリ、各々がサービスリクエストライン
を有する複数個の周辺装置およびプロセサを有するデー
タ処理システムであって、 データに対し論理オペレーションを実行するファンクシ
ョンユニット、 前記ファンクションユニットに接続され、前記ファンク
ションユニットへのおよびそこからのデータ転送を制御
する制御命令を記憶する制御メモリ、 前記第１のメモリに接続され、一連のマイクロ命令を取
出すマイクロ命令取出し手段、前記マイクロ命令取出し
手段および前記制御メモリに接続され、夫々のマイクロ
命令に応答して個別の制御命令を取出す制御命令取出し
手段、 前記信号リクエストラインおよび前記第１のメモリに接
続され、前記第１のメモリから信号の組を受信し、前記
サービスリクエストライン信号のすべてによって特定の
周辺装置を表わす各信号の各組をゲートする優先順位決
定手段、および 前記第１のメモリ、前記制御メモリおよび前記優先順位
決定手段に接続され、制御命令の制御のもとに最高位か
ら最下位の優先順位にしたがって順次前記信号の組を取
出す信号取出し手段、を備えるデータ処理システム。

（２）前記優先順位決定手段は前記ゲート動作を実行す
る前記ファンクションユニットに接続される実施態様箱
（１）項記載のシステム。

（３）前記信号取出し手段に接続され、前記信号の組の
１つが現在サービスをリクエストしている周辺装置に対
応するとき前記取出し手段を停止させる手段を含む実施
態様箱（１）項記載のシステム。

（４）現在サービスをリクエストしている前記周辺装置
をアーク転送のため前記プロセサに接続する手段を含む
実施態様箱（３）項記載のシステム。

（５）第１のメモリ、各々がサービスリクエストライン
を有する複数個の周辺装置およびプロセサを有するデー
タ処理システムであって、 データに対し論理オペレーションを実行するファンクシ
ョンユニット、 前記ファンクションユニットに接続され、前記ファンク
ションユニットへのおよびそこからのテ゛−タ転送を制
御するマイクロ命令を記憶するマイクロ命令メモリ、 前記マイクロ命令メモリに接続され、個別のマイクロ命
令を取出すマイクロ命令取出しｌ前記信号リクエストラ
インおよび前記第１のメモリに接続され、前記第１のメ
モリから信号の組を受信し、前記サービスリクエストラ
イン信号のすべてによつ゛て特定の周辺装置を表わす信
号の各組をゲートする優先順位決定手段、および 前記第１のメモリ、前記マイクロ命令メモリおよび前記
優先順位決定手段に接続され、マイクロ命令の制御のも
とに最高位から最下位の優先順位にしたがって順次信号
の組を取出す信号取出し手段、を備えるテ゛−タ処理シ
ステム。

（６）前記信号取出し手段に接続され、前記信号の組の
１つが現在サービスをリクエストしている周辺装置に対
応するとき前記取出し動作を停止させる手段を含む実施
態様箱（５）項記載のシステム。

（７）現在サービスをリクエストしている上記周辺装置
をアーク転送のため前記プロセサに接続する手段を含む
実施態様箱（６）項記載のシステム。

（８）優先順位決定手段を有するデータプロセサ、およ
び 各々が前記優先順位決定手段に接続されたサービスリク
エストラインを有する複数個の周辺装置、を備え 前記優先順位決定手段は各々が特定の周辺装置を表わす
信号の組を記憶するメモリおよびすべての前記サービス
リクエストライン上の現在の信号でのゲートのために前
記信号の組を取出す取出し手段を含み、前記信号の組は
最高位から最下位の優先順位にしたがって順次取出され
るテ゛−タ処理システム。

（９）前記プロセサはさらに前記信号の組および前記現
在の信号のＡＮＤ動作として出力信号を発生するために
各信号の組を前記現在の信号によってゲートするゲート
手段を含む実施態様箱（８）項記載のシステム。

α０）前記ゲート手段によって発生された出力信号に応
答して前記周辺装置の１つをアーク転送のため前記プロ
セサに接続する手段を含む実施態様箱（９）項記載のシ
ステム。

【図面の簡単な説明】

第１図はこの発明を使用するシステムの概略ダイアグラ
ムである。 第２図はこの発明のプロセサの概略ダイアグラムである
。 第３図はこの発明に使用される典型的なＳ命令書式の図
解である。 第４図はこの発明に使用される典型的なテ゛−タ記述子
書式の図解である。 第５ａ図、第５ｂ図および第５ｃ図は異なったタイプの
マイクロ命令の書式の図解である。 第６図は制御オペレータすなわち制御命令の書式の図解
である。 第７図はこの発明の各種のレジスタ用のオーク選択回路
の概略ダイアグラムである。 第８図はこの発明の各種の機械状態間の関係を示す状態
ダイアダラムである。 第９図は多数の機械状態を通してマイクロ命令取出しサ
イクルおよび実行サイクルのタイミングを示す波形図群
である。 第１０図はこの発明に使用されるオーバーラツプしたマ
イクロ命令の取出しの並行関係を示すタイミングダイア
グラムである。 第１１図は第１０図との比較のため並行関係のないマイ
クロ命令取出し動作のタイミングダイアグラムである。 第１２図はこの発明に使用される比較回路を示す。 １０・・・・・・プロセサ、１１・・・・・・メモリ、
２０・・・−・・ファンクションユニット、２１．２２
．２３・・・・・・母線、２５．２６・・・・・・メモ
リアドレスレジスタ、３７・・・・・・制御メモリ、３
９・・・・・・機械状態コントロール、４０・・・−・
・機械状態カウンタ、４１・・・・・・入出力アドレス
レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１のメモリと、各々がサービスリクエストライン
   を有する複数個の周辺装置と、プロセサとを有するデー
   タ処理システムであって、前記プロセサは、 データについて論理オペレーションを行なうためのファ
   ンクションユニットと、 前記ファンクションユニットに結合され、かつ前記ファ
   ンクションユニットへのおよび前記ファンクションユニ
   ットからのデータ転送を制御する制御命令を含む制御メ
   モリと、 前記第１のメモリに結合されてマイクロ命令のシーケン
   スを取出すためのマイクロ命令取出手段と、 前記マイクロ命令取出手段へ結合されかつ前記制御メモ
   リへ結合されてそれぞれのマイクロ命令に応答して個別
   の制御命令を取出すための制御命令全取出手段と、 前記サービスリクエストライン、前記ファンクションユ
   ニットおよび前記第１のメモリへ接続されて前記ファン
   クションユニットによって前記サービスリクエストライ
   ン信号のすべてを比較するため前記第１のメモリから信
   号の組を受ける優先順位決定手段とを備え、前記第１メ
   モリからの信号の各組はただ１つの特定の周辺装置がサ
   ービスされるべきであるということを示し、かつ前記第
   １のメモリ、前記制御メモリへ結合され、かつ前記優先
   順位決定手段へ結合されてシーケンスで前記信号の組を
   取出し、前記シーケンスは最も高い優先順位から最も低
   い優先順位へそれぞれの周辺装置の優先順位レベルを表
   わし、前記シーケンスは制御命令の制御下にある、デー
   タ処理システム。 ２ 第１のメモリと、各々がサービスリフエンドライン
   を有する複数個の周辺装置と、プロセサとを有するデー
   タ処理システムであって、前記プロセサは、 データについて論理オペレーションを行なうためのファ
   ンクションユニットト、 前記第１のメモリへ結合されて個別のマイクロ命令をそ
   こから取出すためのマイクロ命令取出手段と、 前記サービスリクエストラインと、前記ファンクション
   ユニットと、前記第１のメモリとに接続されて、前記フ
   ァンクションユニットによって前記サービスリクエスト
   ライン信号のすべてを比較するため前記第１のメモリか
   ら信号の組を受けるための優先順位決定手段とを備え、
   前記第１のメモリからの信号の各組はただ１個の特定の
   周辺装置がサービスされるべきであることを示し、かつ
   前記第１のメモリに結合されかつ前記優先順位決定手段
   に結合されてシーケンスで信号の前記第を取出すための
   信号取出手段とを備え、前記シーケンスは最も高い優先
   順位から最も低い優先順位までそれぞれ周辺装置の優先
   順位レベルを表わし、前記シーケンス取出しはマイクロ
   命令の制御下にある、データ処理システム。 ３ 優先順位決定手段を有するデータプロセサと前記優
   先順位決定手段へ結合されるサービスリクエストライン
   をそれぞれ有する複数個の周辺装置とを備え、 前記優先順位決定手段はただ１個の特定の周辺装置がサ
   ービスされるべきことを示す複数組の信号をストアする
   ためのメモリと、前記サービスリクエストラインのすべ
   てについて同時の信号を比較するため前記組の信号を取
   出すための取出手段とを含み、前記信号の組は最も高い
   優先順位から最も低い優先順位までのそれぞれの周辺装
   置の優先順位レベルを表わすシーケンスで取出される、
   データ処理システム。