JPS645330B2 - - Google Patents
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- JPS645330B2 JPS645330B2 JP6124781A JP6124781A JPS645330B2 JP S645330 B2 JPS645330 B2 JP S645330B2 JP 6124781 A JP6124781 A JP 6124781A JP 6124781 A JP6124781 A JP 6124781A JP S645330 B2 JPS645330 B2 JP S645330B2
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- processing
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- subroutine
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- 238000012545 processing Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御のデータ処理
装置に関するものである。
装置に関するものである。
一般に、オペレーテイングシステムをマイクロ
プログラム化したフアームウエア命令において
は、マイクロプログラム化した処理のうちで、実
行頻度の少ない部分をソフトウエアのサブルーチ
ンとして実現し、他のソフトウエアのルーチンと
も共用できるようにしたい場合がある。
プログラム化したフアームウエア命令において
は、マイクロプログラム化した処理のうちで、実
行頻度の少ない部分をソフトウエアのサブルーチ
ンとして実現し、他のソフトウエアのルーチンと
も共用できるようにしたい場合がある。
又、オペレーテイングシステムをマイクロプロ
グラム化したフアームウエア命令、文字処理用の
命令、10進演算命令等の処理時間の長い命令で
は、命令の処理の途中で割込みを許可したい場合
がある。
グラム化したフアームウエア命令、文字処理用の
命令、10進演算命令等の処理時間の長い命令で
は、命令の処理の途中で割込みを許可したい場合
がある。
上記の処理を行なうためには、上記ソフトウエ
アのサブルーチンの最後のRETURN命令や、上
記割込みの処理の終りのLPSW命令を実行する時
に、前記の命令に対応するマイクロプログラムル
ーチンの、丁度処理が中断したマイクロ命令の位
置を何らかの方法で知り、そこからマイクロプロ
グラムを再開する必要がある。
アのサブルーチンの最後のRETURN命令や、上
記割込みの処理の終りのLPSW命令を実行する時
に、前記の命令に対応するマイクロプログラムル
ーチンの、丁度処理が中断したマイクロ命令の位
置を何らかの方法で知り、そこからマイクロプロ
グラムを再開する必要がある。
従来方式では、上記の目的を達成するため、命
令の途中でサブルーチンを呼んだ時や割込みが入
つた時には、命令のプログラムカウンタとPSW
以外に、マイクロプログラムの再開個所を決定す
るマイクロプログラムカウンタをメモリ又は、レ
ジスタに退避し、更にPSWに設けた、命令をは
じめから実行すべきか途中から実行すべきかを示
すビツトを立てる。そして、サブルーチンや割込
み処理プログラムが終つた時には、RETURN命
令やLPSW命令で、以前に記憶しておいたマイク
ログラムカウンタを読み出し、そのアドレスのマ
イクロ命令から処理を再開する。
令の途中でサブルーチンを呼んだ時や割込みが入
つた時には、命令のプログラムカウンタとPSW
以外に、マイクロプログラムの再開個所を決定す
るマイクロプログラムカウンタをメモリ又は、レ
ジスタに退避し、更にPSWに設けた、命令をは
じめから実行すべきか途中から実行すべきかを示
すビツトを立てる。そして、サブルーチンや割込
み処理プログラムが終つた時には、RETURN命
令やLPSW命令で、以前に記憶しておいたマイク
ログラムカウンタを読み出し、そのアドレスのマ
イクロ命令から処理を再開する。
上記の方式には次の問題点がある。第１に１つ
の命令に対応するマイクロプログラムルーチンの
中で、サブルーチンを呼んだり、割込みを許可し
たりするアドレスは限られているにもかかわら
ず、マイクロプログラムカウンタ全体を退避回復
せねばならず、オーバーヘツドが大きくなる。
の命令に対応するマイクロプログラムルーチンの
中で、サブルーチンを呼んだり、割込みを許可し
たりするアドレスは限られているにもかかわら
ず、マイクロプログラムカウンタ全体を退避回復
せねばならず、オーバーヘツドが大きくなる。
第２に命令をはじめから実行する普通のソフト
ウエアを実行する時にも、前記のPSWの１ビツ
トをチエツクする必要があるため処理が遅くな
る。
ウエアを実行する時にも、前記のPSWの１ビツ
トをチエツクする必要があるため処理が遅くな
る。
第３にマイクロプログラムカウンタの退避のた
め、余分なメモリが必要になる。
め、余分なメモリが必要になる。
第４に、パイプライン制御等の先行制御をする
場合には再開が難しくなる。
場合には再開が難しくなる。
本発明の目的は、処理の途中で、ソフトウエア
のサブルーチンを呼んだり、割込みを許可したり
する命令において、該サブルーチン又は割込み処
理ルーチンの終了時に、該命令の中断個所のマイ
クロ命令から処理を再開可能とするための、オー
バヘツドの少なくしかもソフトウエアと同様のリ
ンク方法で実現できる方式を提供することにあ
る。
のサブルーチンを呼んだり、割込みを許可したり
する命令において、該サブルーチン又は割込み処
理ルーチンの終了時に、該命令の中断個所のマイ
クロ命令から処理を再開可能とするための、オー
バヘツドの少なくしかもソフトウエアと同様のリ
ンク方法で実現できる方式を提供することにあ
る。
本発明は、一つの命令の複数の開始位置の情報
をデコードして、その結果に応じて、該命令に対
応するマイクロプログラムルーチンの異なつたア
ドレスを選択するデコーダを設けたことを特徴と
するもので、これによつて、命令の途中からソフ
トウエアのサブルーチンを呼んだり、割込みを許
可した時、中断したマイクロ命令のアドレスに対
応した、該命令のデコード開始番地をプログラム
カウンタとして退避し、サブルーチン又は、割込
み処理ルーチン終了時には、前記プログラムカウ
ンタを回復しその値で与えられた命令のデコード
開始位置の情報をデコードして、再開すべきマイ
クロ命令のアドレスを求め、そこから処理を再開
することができる。この方式によれば、通常のサ
ブルーチンコール方式や割込み方式を何ら変更す
る必要がなく、余分なオーバヘツドもなしに、命
令の途中にソフトウエアの介在を許すことができ
る。
をデコードして、その結果に応じて、該命令に対
応するマイクロプログラムルーチンの異なつたア
ドレスを選択するデコーダを設けたことを特徴と
するもので、これによつて、命令の途中からソフ
トウエアのサブルーチンを呼んだり、割込みを許
可した時、中断したマイクロ命令のアドレスに対
応した、該命令のデコード開始番地をプログラム
カウンタとして退避し、サブルーチン又は、割込
み処理ルーチン終了時には、前記プログラムカウ
ンタを回復しその値で与えられた命令のデコード
開始位置の情報をデコードして、再開すべきマイ
クロ命令のアドレスを求め、そこから処理を再開
することができる。この方式によれば、通常のサ
ブルーチンコール方式や割込み方式を何ら変更す
る必要がなく、余分なオーバヘツドもなしに、命
令の途中にソフトウエアの介在を許すことができ
る。
本発明の一実施例を、以下図面に基づいて説明
する。
する。
マイクロプログラム制御計算機システムの全体
構成を第１図に示す。システムは、BPU３０、
主メモリ１０、入出力制御装置４０、フアイル制
御装置５０がシステム２０で結合された構成にな
つており、各装置間の情報転送はこのシステムバ
ス２０を介して行なわれる。
構成を第１図に示す。システムは、BPU３０、
主メモリ１０、入出力制御装置４０、フアイル制
御装置５０がシステム２０で結合された構成にな
つており、各装置間の情報転送はこのシステムバ
ス２０を介して行なわれる。
第２図は、BPUの詳細構成を示した図である。
以下１つの命令の実行を例に取つて第２図の各部
分の動作を説明する。命令はプログラムカウンタ
（PC）３１２の値をアドレスとして主メモリ１０
から読み出されると、命令レジスタ３０１に格納
される。命令中のオペコードはデコーダ３０２に
よつてデコードされ、制御記憶３０４上のマイク
ロプログラム開始アドレスに変換され、マイクロ
シーケンサ３０３に出力される。制御記憶３０４
から読み出されたマイクロ命令はパイプラインレ
ジスタ３０５に格納され、このレジスタから、
RPU内の各部に制御線３０７を通して信号が送
られる。次に実行されるマイクロ命令の選択は、
割込みフラグ３１６を含む、各種のコンデイシヨ
ンフラグ３１７の結果に従い、マイクロプログラ
ムシーケンサ３０３によつて制御される。又、分
岐を行なうときにパイプラインレジスタ３０５中
のマイクロ命令のフイールドの一部が、次マイク
ロ命令のアドレスとして、マイクロプログラムシ
ーケンサ３０３に送られる。オペコードがデコー
ドされると、次に命令のオペランド指定子がデコ
ーダ３０２でデコードされ、その結果に従い（図
示せず）、オペランド指定子の一部を用いてALU
３１１でアドレス計算が行なわれる。その結果、
計算されたオペランドアドレスは、アドレスレジ
スタ３１３に格納され、このアドレスがシステム
バスに送られる。主メモリ１０から読み出された
オペランドはシステムバスを介しメモリリードレ
ジスタ３１４に格納された後、ALU３１１に送
られ、必要な計算が行なわれる。結果はメモリラ
イトレジスタ３１４Ａを介し主メモリに書き込
む。オペランドとしては、ジエネラルレジスタ３
０８が選択されることもある。又ジエネラルレジ
スタ中の１本はスタツクポインタ３２１として使
われる。又、ワーキングレジスタ３０９は、計算
の途中結果を格納するのに用いられる。又、割込
みフラグ３１６は外部からセツトされる割込みレ
ジスタ３１８のうち、PSW３１９でマスクされ
ていないビツトが、１つでもセツトされてあれば
ONになる。
以下１つの命令の実行を例に取つて第２図の各部
分の動作を説明する。命令はプログラムカウンタ
（PC）３１２の値をアドレスとして主メモリ１０
から読み出されると、命令レジスタ３０１に格納
される。命令中のオペコードはデコーダ３０２に
よつてデコードされ、制御記憶３０４上のマイク
ロプログラム開始アドレスに変換され、マイクロ
シーケンサ３０３に出力される。制御記憶３０４
から読み出されたマイクロ命令はパイプラインレ
ジスタ３０５に格納され、このレジスタから、
RPU内の各部に制御線３０７を通して信号が送
られる。次に実行されるマイクロ命令の選択は、
割込みフラグ３１６を含む、各種のコンデイシヨ
ンフラグ３１７の結果に従い、マイクロプログラ
ムシーケンサ３０３によつて制御される。又、分
岐を行なうときにパイプラインレジスタ３０５中
のマイクロ命令のフイールドの一部が、次マイク
ロ命令のアドレスとして、マイクロプログラムシ
ーケンサ３０３に送られる。オペコードがデコー
ドされると、次に命令のオペランド指定子がデコ
ーダ３０２でデコードされ、その結果に従い（図
示せず）、オペランド指定子の一部を用いてALU
３１１でアドレス計算が行なわれる。その結果、
計算されたオペランドアドレスは、アドレスレジ
スタ３１３に格納され、このアドレスがシステム
バスに送られる。主メモリ１０から読み出された
オペランドはシステムバスを介しメモリリードレ
ジスタ３１４に格納された後、ALU３１１に送
られ、必要な計算が行なわれる。結果はメモリラ
イトレジスタ３１４Ａを介し主メモリに書き込
む。オペランドとしては、ジエネラルレジスタ３
０８が選択されることもある。又ジエネラルレジ
スタ中の１本はスタツクポインタ３２１として使
われる。又、ワーキングレジスタ３０９は、計算
の途中結果を格納するのに用いられる。又、割込
みフラグ３１６は外部からセツトされる割込みレ
ジスタ３１８のうち、PSW３１９でマスクされ
ていないビツトが、１つでもセツトされてあれば
ONになる。
次に、本実施例の特色となる命令途中に、ソフ
トウエアの介在を許すタイプの命令の動作につい
て説明する。
トウエアの介在を許すタイプの命令の動作につい
て説明する。
第３図は命令のフオーマツトを示したものであ
る。命令Ｘは、命令途中で、ソフトウエアのサブ
ルーチンを呼ぶタイプの命令で、３つのオペコー
ド部OP１，OP２，OP３、及び２つのオペラン
ド指定子から成る。
る。命令Ｘは、命令途中で、ソフトウエアのサブ
ルーチンを呼ぶタイプの命令で、３つのオペコー
ド部OP１，OP２，OP３、及び２つのオペラン
ド指定子から成る。
命令Ｙは、命令途中で、割込みを許可するタイ
プの命令で、２つのオペコード部OP１をOP２と
２つのオペランド指定子を持つ。
プの命令で、２つのオペコード部OP１をOP２と
２つのオペランド指定子を持つ。
RETは、ソフトウエアサブルーチンからの戻
り命令である。RETとLDPSWは、通常の計算機
にも見られる一般的な命令である。なお本実施例
では、アドレスはバイトアドレシングとしオペコ
ード部、オペランド指定部ともに２バイトから成
ると仮定する。
り命令である。RETとLDPSWは、通常の計算機
にも見られる一般的な命令である。なお本実施例
では、アドレスはバイトアドレシングとしオペコ
ード部、オペランド指定部ともに２バイトから成
ると仮定する。
第４図は命令Ｘの動作を説明したフローであ
る。命令Ｘの処理内容は、処理Ａ，Ｂ１，Ｂ２，
Ｂ３，Ｃ１，Ｃ２，Ｃ３から成り、このうちで、
Ｂ２，Ｂ３をソフトウエアのサブルーチンとし
て、他の処理を、命令Ｘのフアームウエアとして
実現したいと仮定する。ここで、サブルーチンＢ
２、及びＢ３の先頭アドレスは、オペランド指定
子１及びオペランド指定子２で、指定されるとす
る。
る。命令Ｘの処理内容は、処理Ａ，Ｂ１，Ｂ２，
Ｂ３，Ｃ１，Ｃ２，Ｃ３から成り、このうちで、
Ｂ２，Ｂ３をソフトウエアのサブルーチンとし
て、他の処理を、命令Ｘのフアームウエアとして
実現したいと仮定する。ここで、サブルーチンＢ
２、及びＢ３の先頭アドレスは、オペランド指定
子１及びオペランド指定子２で、指定されるとす
る。
第５図は、上記の処理を行なう時の命令Ｘの処
理フローを示す。命令が命令レジスタ３０１に入
ると、デコーダ３０２によつて命令がデコードさ
れる。命令の最初に読まれた時は、オペコード
OP１がデコードされるので、５０２の判定が行
なわれる。もし５０７，５０８の処理Ｂ１，Ｃ１
が選択されると、命令は、ソフトウエアの介在な
く終了する。従つて命令処理中に５０９でPCが
命令の未尾にセツトされ、５１４で割込みレジス
タをチエツクして終了する。しかし、判定５０２
で処理Ｂ２を含むパスが選択されると、ソフトウ
エアサブルーチンを呼ぶ必要がある。従つて、５
１０でまず、PCをOP２の始めにセツトして、こ
のPCの値をリターンアドレスとしてスタツクポ
インタ３２１を用いスタツクルプツシユする。そ
して５１１でオペランド指定子１を読んでALU
３１１を用いアドレス計算し、その結果をPCに
入れる。オペランド指定子１はサブルーチンＢ２
のアドレスを示すので、命令が終了すると、制御
は、サブルーチンＢ２に移る。ここでＢ２はソフ
トウエアからも呼ぶことができる一般的なサブル
ーチンであるから、処理が終了するとRET命令
を実行する。RET命令の処理は、第６図に示す
ように、６０２でスタツクの先頭の１語をスタツ
クポインタ３２１を用いポツプして、PCに入れ
る。先頭の命令Ｘで、スタツクの先頭には同命令
ＸのOP２のアドレスが格納されているので、
RET命令が終了すると、次には、命令ＸがOP２
からデコードされ、第５図の５０３と５０４が実
行される。５０３では処理Ｃ２が実行され、５０
４では、PCに命令Ｘの末尾のアドレスを入れて
命令が終了する。この様に、処理Ｂ２はソフトウ
エアサブルーチンとして、処理Ｃ２はフアームウ
エアで実行される。判定５０２で処理Ｂ３と処理
Ｃ３のパスが選択された時にも、同様に、前者の
処理がソフトウエアで、後者の処理がフアームウ
エアで実行される。
理フローを示す。命令が命令レジスタ３０１に入
ると、デコーダ３０２によつて命令がデコードさ
れる。命令の最初に読まれた時は、オペコード
OP１がデコードされるので、５０２の判定が行
なわれる。もし５０７，５０８の処理Ｂ１，Ｃ１
が選択されると、命令は、ソフトウエアの介在な
く終了する。従つて命令処理中に５０９でPCが
命令の未尾にセツトされ、５１４で割込みレジス
タをチエツクして終了する。しかし、判定５０２
で処理Ｂ２を含むパスが選択されると、ソフトウ
エアサブルーチンを呼ぶ必要がある。従つて、５
１０でまず、PCをOP２の始めにセツトして、こ
のPCの値をリターンアドレスとしてスタツクポ
インタ３２１を用いスタツクルプツシユする。そ
して５１１でオペランド指定子１を読んでALU
３１１を用いアドレス計算し、その結果をPCに
入れる。オペランド指定子１はサブルーチンＢ２
のアドレスを示すので、命令が終了すると、制御
は、サブルーチンＢ２に移る。ここでＢ２はソフ
トウエアからも呼ぶことができる一般的なサブル
ーチンであるから、処理が終了するとRET命令
を実行する。RET命令の処理は、第６図に示す
ように、６０２でスタツクの先頭の１語をスタツ
クポインタ３２１を用いポツプして、PCに入れ
る。先頭の命令Ｘで、スタツクの先頭には同命令
ＸのOP２のアドレスが格納されているので、
RET命令が終了すると、次には、命令ＸがOP２
からデコードされ、第５図の５０３と５０４が実
行される。５０３では処理Ｃ２が実行され、５０
４では、PCに命令Ｘの末尾のアドレスを入れて
命令が終了する。この様に、処理Ｂ２はソフトウ
エアサブルーチンとして、処理Ｃ２はフアームウ
エアで実行される。判定５０２で処理Ｂ３と処理
Ｃ３のパスが選択された時にも、同様に、前者の
処理がソフトウエアで、後者の処理がフアームウ
エアで実行される。
次に、命令途中で割込みを許すタイプの命令Ｙ
について説明する。命令フオーマツトは第３図、
処理の内容は第７図に示す。処理内容は第７図の
様に、処理Ｄを実行後、処理Ｅと処理Ｆを繰り返
し実行するが、処理Ｅと処理Ｆの間で割込みのチ
エツクを行ない、もし割込みフラグがONの時は
割込処理ルーチンにリンクする。ここで処理Ｄ、
処理Ｅ、処理Ｆは命令のフオームウエアで実行す
るものとする。
について説明する。命令フオーマツトは第３図、
処理の内容は第７図に示す。処理内容は第７図の
様に、処理Ｄを実行後、処理Ｅと処理Ｆを繰り返
し実行するが、処理Ｅと処理Ｆの間で割込みのチ
エツクを行ない、もし割込みフラグがONの時は
割込処理ルーチンにリンクする。ここで処理Ｄ、
処理Ｅ、処理Ｆは命令のフオームウエアで実行す
るものとする。
第８図に、以上の処理を行なうための命令Ｙの
詳しい処理フローを記す。命令が始めから実行さ
れる時は、オペコードOP４がデコードされるた
め処理Ｄと処理Ｅが実行される。次に８０４で割
込みフラグ３１６の判定が行なわれ、もしOFF
ならば、何も行なわれず、処理Ｆへ分岐する。処
理Ｆの終了後、条件によつてあるいは処理Ｅに分
岐するか、又はPCに命令の末尾のアドレスをセ
ツトして命令が終了する。もし、９０４の割込み
フラグの判定で、フラグがONの時は、PCにリタ
ーンアドレスとして、命令ＹのOP５のアドレス
を入れ、割込み処理のフオームウエアに分岐す
る。この割込処理フオームウエアは、通常の命令
の終了時にも利用される一般的なものであつて処
理内容を第９図に示す。まず９０１では、PCを
スタツクポインタ３２１を用いスタツクにプツシ
ユする。PCに命令ＹのOP５のアドレスを含むの
で、スタツクにはOP５のアドレスがプツシユさ
れる。次に、９０２，９０３で、旧PSWの退避
と新PSWのロードが行なわれ、９０４で、割込
み処理ルーチンのアドレスがPCにロードされ、
割込み処理のソフトウエアにリンクする。
詳しい処理フローを記す。命令が始めから実行さ
れる時は、オペコードOP４がデコードされるた
め処理Ｄと処理Ｅが実行される。次に８０４で割
込みフラグ３１６の判定が行なわれ、もしOFF
ならば、何も行なわれず、処理Ｆへ分岐する。処
理Ｆの終了後、条件によつてあるいは処理Ｅに分
岐するか、又はPCに命令の末尾のアドレスをセ
ツトして命令が終了する。もし、９０４の割込み
フラグの判定で、フラグがONの時は、PCにリタ
ーンアドレスとして、命令ＹのOP５のアドレス
を入れ、割込み処理のフオームウエアに分岐す
る。この割込処理フオームウエアは、通常の命令
の終了時にも利用される一般的なものであつて処
理内容を第９図に示す。まず９０１では、PCを
スタツクポインタ３２１を用いスタツクにプツシ
ユする。PCに命令ＹのOP５のアドレスを含むの
で、スタツクにはOP５のアドレスがプツシユさ
れる。次に、９０２，９０３で、旧PSWの退避
と新PSWのロードが行なわれ、９０４で、割込
み処理ルーチンのアドレスがPCにロードされ、
割込み処理のソフトウエアにリンクする。
割込み処理ルーチンの最後では、通常は
LDPSW命令が実行される。第１０図にこの命令
の処理フローを示す。１００１，１００２でスタ
ツクからスタツクポインタ３２１を用いPSW及
びPCがポツプされる。この時割込み処理の途中
でタスクの切替えがなければ、命令Ｙ中断時の
PSWが回復され、PCには先程プツシユした、命
令ＹのOP５のアドレスが入る。従つてLDPSW
命令に続いて命令Ｙが再び実行される。しかし今
度は、OP５がデコードされるので、処理は第８
図の８０１から８０７へと進む。このパスでは、
PCを命令の先頭アドレスに戻した後、処理Ｆを
行なう。後は、割込みフラグがOFFの場合と同
様に命令の処理が続行できる。
LDPSW命令が実行される。第１０図にこの命令
の処理フローを示す。１００１，１００２でスタ
ツクからスタツクポインタ３２１を用いPSW及
びPCがポツプされる。この時割込み処理の途中
でタスクの切替えがなければ、命令Ｙ中断時の
PSWが回復され、PCには先程プツシユした、命
令ＹのOP５のアドレスが入る。従つてLDPSW
命令に続いて命令Ｙが再び実行される。しかし今
度は、OP５がデコードされるので、処理は第８
図の８０１から８０７へと進む。このパスでは、
PCを命令の先頭アドレスに戻した後、処理Ｆを
行なう。後は、割込みフラグがOFFの場合と同
様に命令の処理が続行できる。
なお命令Ｙのフオーマツトに３３８のオペラン
ド指定子３，３３９のオペランド指定子４が記さ
れているが、これらは、本特許の特色と無関係で
あるから第８図の説明からは省いてある。
ド指定子３，３３９のオペランド指定子４が記さ
れているが、これらは、本特許の特色と無関係で
あるから第８図の説明からは省いてある。
以上の様な構成であるので、命令の途中で、サ
ブルーチンや割込み等のソフトウエアが介在した
場合で、命令の異なつた部分からデコードを開始
する機能を用いることによつて、マイクロプログ
ラムアドレスの退避等、余分な処理を行なわず
に、処理の中断したマイクロアドレスから、命令
の実行が再開できる。
ブルーチンや割込み等のソフトウエアが介在した
場合で、命令の異なつた部分からデコードを開始
する機能を用いることによつて、マイクロプログ
ラムアドレスの退避等、余分な処理を行なわず
に、処理の中断したマイクロアドレスから、命令
の実行が再開できる。
上記の様に、本発明によれば、命令の処理途中
にソフトウエアサブルーチンや割込介在した場合
でも、オーバヘツドなしでソフトウエアと同様の
リンク方式で命令処理の再開が可能である。
にソフトウエアサブルーチンや割込介在した場合
でも、オーバヘツドなしでソフトウエアと同様の
リンク方式で命令処理の再開が可能である。
第１図、第２図はマイクロプログラム計算機の
全体構成図と、BPUのブロツク図、第３図は、
命令実行中にソフトウエアサブルーチンを呼ぶ命
令Ｘ、命令実行中に割込みを許す命令Ｙ、RET
命令、LDPSW命令の命令フオーマツト、第４図
は命令Ｘの処理内容、第５図Ａ，Ｂは命令Ｘの詳
細処理フロー、第６図はRET命令の処理フロー、
第７図は命令Ｙの処理内容、第８図は命令Ｙの詳
細処理フロー、第９図に割込み処理マイクロプロ
グラムの処理フロー、第１０図はLDPSWの処理
フローを、夫々示す。 １０……主メモリ、２０……システムバス、３
０……BPU、４０……入出力制御装置、４１…
…入出力装置、５０……フアイル制御装置、５１
……２次記憶装置、３０１……命令レジスタ、３
０２……デコーダ、３０３……マイクロプログラ
ムシーケンサ、３０４……制御記憶、３０５……
パイプラインレジスタ、３０６……コンデイシヨ
ンテストマルチプレクサ、３０７……制御線、３
０８……ジエネラルレジスタ、３０９……ワーキ
ングレジスタ、３１０……入力マルチプレクサ、
３１１……ALD、３１２……プログラムカウン
タ（PC）、３１３……アドレスレジスタ、３１４
……メモリレジスタ、３１５……メモリアドレス
レジスタ、３１６……割込みフラグ、３１７……
他のコンデシヨンフラグ、３１８……割込みレジ
スタ、３１９……PSW、３２０……割込み判定
回路、３２１……スタツクポインタ。
全体構成図と、BPUのブロツク図、第３図は、
命令実行中にソフトウエアサブルーチンを呼ぶ命
令Ｘ、命令実行中に割込みを許す命令Ｙ、RET
命令、LDPSW命令の命令フオーマツト、第４図
は命令Ｘの処理内容、第５図Ａ，Ｂは命令Ｘの詳
細処理フロー、第６図はRET命令の処理フロー、
第７図は命令Ｙの処理内容、第８図は命令Ｙの詳
細処理フロー、第９図に割込み処理マイクロプロ
グラムの処理フロー、第１０図はLDPSWの処理
フローを、夫々示す。 １０……主メモリ、２０……システムバス、３
０……BPU、４０……入出力制御装置、４１…
…入出力装置、５０……フアイル制御装置、５１
……２次記憶装置、３０１……命令レジスタ、３
０２……デコーダ、３０３……マイクロプログラ
ムシーケンサ、３０４……制御記憶、３０５……
パイプラインレジスタ、３０６……コンデイシヨ
ンテストマルチプレクサ、３０７……制御線、３
０８……ジエネラルレジスタ、３０９……ワーキ
ングレジスタ、３１０……入力マルチプレクサ、
３１１……ALD、３１２……プログラムカウン
タ（PC）、３１３……アドレスレジスタ、３１４
……メモリレジスタ、３１５……メモリアドレス
レジスタ、３１６……割込みフラグ、３１７……
他のコンデシヨンフラグ、３１８……割込みレジ
スタ、３１９……PSW、３２０……割込み判定
回路、３２１……スタツクポインタ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つのオペコードとオペラントと
を持ち、各オペコードから命令処理が開始する形
式のマイクロ命令を格納するメモリと、 該メモリから上記命令が読出され、上記第１の
オペコードによるマイクロプログラム処理を行つ
てソウトウユアサブルーチンのコールがされた時
に上記第２のオペコードを戻りアドレスとして指
定する第１の手段と、 上記オペランドからのエントリアドレスでメモ
リ上のソフトウエアサブルーチンを読出してサブ
ルーチン処理を行う第２の手段と、 該サブルーチン処理後に上記第１の手段で指定
したアドレスを次に実行するマイクロ命令のアド
レスとして指定する第３の手段と、 より成るデータ処理装置。 ２ 少なくとも２つのオペコードを持ち、各オペ
コードから命令処理が開始する形式の命令を格納
するメモリと、 該メモリから上記命令が読出され、上記第１の
オペコードによるマイクログラム処理を行うと共
に割込みの有無を判定し、割込み有の場合、第２
のオペコードを戻りアドレスとして指定する第１
の手段と 上記割込み有の場合、割込み先のマイクロ命令
のアドレスを生成し、該アドレスで割込みルーチ
ンをメモリから読出して割込み処理を行う第２の
手段と、 該割込み処理後に上記第１の手段で指定された
アドレスを次に実行するマイクロ命令のアドレス
として指定する第３の手段と、 より成るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6124781A JPS57176457A (en) | 1981-04-24 | 1981-04-24 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6124781A JPS57176457A (en) | 1981-04-24 | 1981-04-24 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176457A JPS57176457A (en) | 1982-10-29 |
| JPS645330B2 true JPS645330B2 (ja) | 1989-01-30 |
Family
ID=13165706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6124781A Granted JPS57176457A (en) | 1981-04-24 | 1981-04-24 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176457A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146569A (en) * | 1986-10-24 | 1992-09-08 | Hitachi, Ltd. | System for storing restart address of microprogram, determining the validity, and using valid restart address to resume execution upon removal of suspension |
| US7519833B2 (en) | 2003-04-18 | 2009-04-14 | Via Technologies, Inc. | Microprocessor apparatus and method for enabling configurable data block size in a cryptographic engine |
| US7844053B2 (en) | 2003-04-18 | 2010-11-30 | Ip-First, Llc | Microprocessor apparatus and method for performing block cipher cryptographic functions |
| US7925891B2 (en) | 2003-04-18 | 2011-04-12 | Via Technologies, Inc. | Apparatus and method for employing cryptographic functions to generate a message digest |
| US7532722B2 (en) * | 2003-04-18 | 2009-05-12 | Ip-First, Llc | Apparatus and method for performing transparent block cipher cryptographic functions |
| US7900055B2 (en) | 2003-04-18 | 2011-03-01 | Via Technologies, Inc. | Microprocessor apparatus and method for employing configurable block cipher cryptographic algorithms |
| US7539876B2 (en) | 2003-04-18 | 2009-05-26 | Via Technologies, Inc. | Apparatus and method for generating a cryptographic key schedule in a microprocessor |
| US7321910B2 (en) | 2003-04-18 | 2008-01-22 | Ip-First, Llc | Microprocessor apparatus and method for performing block cipher cryptographic functions |
| US7529368B2 (en) | 2003-04-18 | 2009-05-05 | Via Technologies, Inc. | Apparatus and method for performing transparent output feedback mode cryptographic functions |
| US7502943B2 (en) | 2003-04-18 | 2009-03-10 | Via Technologies, Inc. | Microprocessor apparatus and method for providing configurable cryptographic block cipher round results |
| US7529367B2 (en) | 2003-04-18 | 2009-05-05 | Via Technologies, Inc. | Apparatus and method for performing transparent cipher feedback mode cryptographic functions |
| US7392400B2 (en) | 2003-04-18 | 2008-06-24 | Via Technologies, Inc. | Microprocessor apparatus and method for optimizing block cipher cryptographic functions |
| US7542566B2 (en) | 2003-04-18 | 2009-06-02 | Ip-First, Llc | Apparatus and method for performing transparent cipher block chaining mode cryptographic functions |
| US7536560B2 (en) | 2003-04-18 | 2009-05-19 | Via Technologies, Inc. | Microprocessor apparatus and method for providing configurable cryptographic key size |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547417B2 (ja) * | 1973-01-30 | 1980-11-29 | ||
| JPS5129848A (ja) * | 1974-09-06 | 1976-03-13 | Nippon Electric Co | Deetashorisochi |
-
1981
- 1981-04-24 JP JP6124781A patent/JPS57176457A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176457A (en) | 1982-10-29 |
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